CN115776819A - 半导体存储装置 - Google Patents

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Abstract

实施方式抑制半导体存储装置的成品率的降低。实施方式的半导体存储装置具备：沿第一方向以基板、第一导电体层、第二导电体层的顺序排列且彼此分离地设置的基板、第一导电体层及第二导电体层；第一半导体膜，沿所述第一方向延伸而与所述第一导电体层相交，与所述第二导电体层相接；以及第一电荷储存膜，设置于所述第一半导体膜与所述第一导电体层之间，与所述第二导电体层相接，所述第一半导体膜在与所述第一导电体层相同的高度处含有由n型半导体构成的部分。

Description

半导体存储装置
相关申请
本申请享受2021年09月06日提交的日本专利申请第2021-144829号为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及半导体存储装置。
背景技术
作为能够非易失地存储数据的半导体存储装置，已知有NAND闪速存储器。在该NAND闪速存储器这样的半导体存储装置中，为高集成化、大容量化而采用三维的存储器构造。
发明内容
实施方式抑制半导体存储装置的成品率的降低。
实施方式的半导体存储装置具备：沿第一方向按照基板、第一导电体层、第二导电体层的顺序排列且彼此分离地设置的基板、第一导电体层及第二导电体层；第一半导体膜，沿上述第一方向延伸而与上述第一导电体层相交，与上述第二导电体层相接；以及第一电荷储存膜，设置于上述第一半导体膜与上述第一导电体层之间，与上述第二导电体层相接，上述第一半导体膜在与上述第一导电体层相同的高度处含有由n型半导体构成的部分。
附图说明
图1是表示包含实施方式所涉及的半导体存储装置的存储器***的构成的一个例子的框图。
图2是表示实施方式所涉及的半导体存储装置所具备的存储单元阵列的电路构成的一个例子的电路图。
图3是表示实施方式所涉及的半导体存储装置的存储单元阵列的截面图。
图4是表示实施方式所涉及的半导体存储装置的存储柱的半导体膜中的杂质的浓度分布的示意图。
图5是表示实施方式所涉及的半导体存储装置的一个例子的平面布局。
图6是沿着图5的VI-VI线的半导体存储装置的截面图。
图7是表示实施方式所涉及的半导体存储装置的制造方法的一个例子的流程图。
图8至图13是用于说明实施方式所涉及的半导体存储装置所具备的存储单元阵列的制造方法的一个例子的截面图。
图14是第一变形例所涉及的半导体存储装置的存储单元阵列的截面图。
图15是表示第一变形例所涉及的半导体存储装置的存储柱的半导体膜中的杂质的浓度分布的示意图。
图16是第二变形例所涉及的半导体存储装置的存储单元阵列的截面图。
图17是用于说明第二变形例所涉及的半导体存储装置所具备的存储单元阵列的制造方法的一个例子的截面图。
图18是用于说明第二变形例所涉及的半导体存储装置所具备的存储单元阵列的制造方法的一个例子的截面图。
图19是第三变形例所涉及的半导体存储装置的存储单元阵列的截面图。
具体实施方式
以下参照附图说明实施方式。附图的尺寸及比例并不限定为与现实的情况相同。
此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素标注相同标号。在将具有相同构成的要素之间特地进行区别的情况下，有时会在相同标号的末尾添加彼此不同的文字或数字。
1.实施方式
1.1构成
1.1.1存储器***
图1是表示包含实施方式所涉及的半导体存储装置的存储器***的构成的一个例子的框图。存储器***是构成为与未图示的外部主机连接的存储装置。存储器***例如是SDTM卡这样的存储卡、UFS(universal flash storage)、及SSD(solid state drive)。
存储器***具备半导体存储装置1及存储器控制器2。半导体存储装置1是非易失地存储数据的存储器。半导体存储装置1例如是NAND型闪速存储器。
存储器控制器2例如由SoC(system-on-a-chip)这样的集成电路构成。存储器控制器2基于来自主机的请求控制半导体存储装置1。具体而言，例如存储器控制器2将由主机请求写入的数据写入半导体存储装置1。另外，存储器控制器2将由主机请求读取的数据从半导体存储装置1读取且向主机发送。
半导体存储装置1与存储器控制器2之间的通信例如基于SDR(single data rate)接口、Toggle DDR(double data rate)接口、或ONFI(Open NAND flash interface)。
1.1.2半导体存储装置
接着，参照图1所示的框图，说明实施方式所涉及的半导体存储装置的内部构成。半导体存储装置1例如具备存储单元阵列10及周边电路PERI。周边电路PERI包括命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10含有多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元晶体管的集合。区块BLK例如作为数据的擦除单位被使用。另外，在存储单元阵列10中设置多个位线及多个字线。一个存储单元晶体管例如与1根位线和1根字线关联。
命令寄存器11存储半导体存储装置1从存储器控制器2接收到的命令CMD。命令CMD例如包含使定序器13执行读取动作、写入动作以及擦除动作等的命令。
地址寄存器12存储半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包括页地址PA、区块地址BA及列地址CA。例如页地址PA、区块地址BA及列地址CA分别用于字线、区块BLK及位线BL的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于存储于命令寄存器11的命令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读取动作、写入动作及擦除动作等。
驱动器模块14生成读取动作、写入动作及擦除动作等所使用的电压。并且，驱动器模块14例如基于地址寄存器12所存储的页地址PA，在与所选择的字线对应的信号线施加生成的电压。
行解码器模块15基于地址寄存器12所存储的区块地址BA，选择对应的存储单元阵列10内的一个区块BLK。并且，行解码器模块15例如将与所选择的字线对应的信号线被施加的电压传输至被选择的区块BLK内的所选择的字线。
感测放大器模块16在写入动作中，将从存储器控制器2接收到的写入数据传输至存储单元阵列10。另外，感测放大器模块16在读取动作中，基于位线的电压判定被存储于存储单元晶体管的数据。感测放大器模块16将该判定结果作为读取数据DAT向存储器控制器2传输。
1.1.3存储单元阵列的电路构成
图2是表示实施方式所涉及的半导体存储装置所具备的存储单元阵列的电路构成的一个例子的电路图。在图2中，示出存储单元阵列10所含有的多个区块BLK中的一个区块BLK。在图2所示的例子中，区块BLK例如含有四个串单元SU0～SU3。
各串单元SU含有分别与位线BL0～BLm(m为1以上的整数)关联的多个NAND串NS。各NAND串NS例如含有存储单元晶体管MT0～MT7、以及选择晶体管STD及STS。存储单元晶体管MT0～MT7各自含有控制栅极及电荷储存层，非易失地保持数据。选择晶体管STD及STS各自用于在各种动作时的串单元SU的选择。此外，在以下的说明中，存储单元晶体管MT0～MT7各自也被称为存储单元晶体管MT。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管STD的漏极与所关联的位线BL连接，选择晶体管STD的源极与串联连接的存储单元晶体管MT0～MT7的一端连接。选择晶体管STS的漏极与串联连接的存储单元晶体管MT0～MT7的另一端连接。选择晶体管STS的源极与源极线SL连接。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别与字线WL0～WL7连接。串单元SU0～SU3内的选择晶体管STD的栅极分别与选择栅极线SGD0～SGD3连接。与此相对，多个选择晶体管STS的栅极与选择栅极线SGS共通连接。然而并不限定于此，多个选择晶体管STS的栅极也可以与对于各个串单元SU不同的选择栅极线SGS0～SGS3连接。
位线BL0～BLm各自在多个区块BLK间由各串单元SU含有的一个NAND串NS共通连接。字线WL0～WL7分别设置于每一个区块BLK。源极线SL例如在多个区块BLK间共用。
在一个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元单位CU。例如，含有各自存储1位数据的存储单元晶体管MT的单元单位CU的存储容量被定义为“1页数据”。与存储单元晶体管MT存储的数据的位数相应地，单元单位CU能够具有2页数据以上的存储容量。
此外，实施方式所涉及的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定为以上说明的构成。例如，各区块BLK所含有的串单元SU的数量可以设计为任意数量。各NAND串NS含有的存储单元晶体管MT、以及选择晶体管STD及STS的数量可以分别设计为任意数量。
1.1.4存储单元阵列的构造
下面，使用图3说明存储单元阵列10的构造。图3是实施方式所涉及的半导体存储装置1的存储单元阵列10的截面构造的一个例子。
此外，在以下所参照的附图中，X方向对应于位线BL的延伸方向，Y方向对应于字线WL的延伸方向。Z1方向对应于从半导体存储装置1的电极焊盘朝向半导体基板的方向，Z2方向对应于从半导体存储装置1的半导体基板朝向电极焊盘的方向。在不对Z1方向及Z2方向中的任一个进行限定的情况下，表述为Z方向。此外，在此后的说明中，在某个构成要素具有在XY面内展开的两个面(或端部)，该两个面(或端部)沿Z方向排列的情况下，将该两个面(或端部)中的电极焊盘的一侧作为第一面(第一端)，半导体基板的一侧作为第二面(第二端)。
存储单元阵列10在Z方向上设置于半导体存储装置1的电极焊盘与半导体基板之间。存储单元阵列10包含导电体层30～35及多个存储柱MP(在图3中仅图示了一部分)。
导电体层30例如形成沿XY平面展开的板状。导电体层30作为源极线SL被使用。导电体层30由金属材料构成。更具体而言，导电体层30例如含有导电体层30A及30B。导电体层30A例如形成沿XY平面展开的板状。导电体层30A由钨构成。导电体层30A的第二面上层叠导电体层30B。导电体层30B例如形成沿XY平面展开的板状。导电体层30B由Ti/TiN(钛及氮化钛的混合材料)构成。
导电体层30的第二面上层叠绝缘体层50。绝缘体层50的第二面上层叠导电体层31。导电体层31例如形成沿XY平面展开的板状。导电体层31作为选择栅极线SGS被使用。导电体层31例如含有钨。
导电体层31的第二面上层叠绝缘体层51。绝缘体层51的第二面上，8个导电体层32及8个绝缘体层52朝向Z1方向以导电体层32、绝缘体层52、……、导电体层32、绝缘体层52的顺序被层叠。导电体层32例如形成沿XY平面展开的板状。8个导电体层32沿Z1方向，从导电体层31侧顺序分别作为字线WL0～WL7被使用。导电体层32例如含有钨。
在最靠近半导体基板侧的绝缘体层52的第二面上层叠导电体层33。导电体层33例如形成沿XY平面展开的板状。导电体层33作为选择栅极线SGD被使用。导电体层33例如含有钨。导电体层33例如通过构件SHE与各个串单元SU电气绝缘。
导电体层33的第二面上层叠绝缘体层53。绝缘体层53的第二面上层叠导电体层34。导电体层34沿X方向延伸地设置。导电体层34作为位线BL起作用。
在与导电体层34相比靠近电极焊盘的一侧，多个存储柱MP沿Z1方向延伸地设置。多个存储柱MP贯穿导电体层31～33。
存储柱MP分别例如含有芯构件90、半导体膜91，隧道绝缘膜92、电荷储存膜93、区块绝缘膜94及半导体部95。
芯构件90沿Z1方向延伸地设置。芯构件90的第一端与导电体层30相比位于半导体基板侧。芯构件90的第二端与导电体层33相比位于半导体基板侧。芯构件90例如含有氧化硅。
半导体膜91以覆盖芯构件90的侧面的方式设置。半导体膜91的第一端覆盖芯构件90的第一端，与导电体层30(30B)的第二面相接。半导体膜91的第二端与芯构件90的第二端相比位于半导体基板侧。半导体膜91例如含有多晶硅。
隧道绝缘膜92覆盖半导体膜91的侧面。隧道绝缘膜92的第一端位于与半导体膜91的第一端相同的高度。隧道绝缘膜92例如含有氧化硅。
电荷储存膜93覆盖隧道绝缘膜92的侧面。电荷储存膜93的第一端位于与半导体膜91的第一端及隧道绝缘膜92的第一端相同的高度。电荷储存膜93例如含有具有陷阱能级的绝缘体(例如氮化硅)。
区块绝缘膜94覆盖电荷储存膜93的侧面。区块绝缘膜94的第一端位于与半导体膜91的第一端、隧道绝缘膜92的第一端及电荷储存膜93的第一端相同的高度。区块绝缘膜94例如含有氧化硅。
半导体部95以覆盖芯构件90的第二端的方式设置。半导体部95的侧面被半导体膜91中与芯构件90的第二端相比位于半导体基板侧的部分覆盖。半导体部95的第二面与导电体层35的第一端相接。导电体层35的第二端与导电体层34连接。存储柱MP和导电体层34经由导电体层35电连接。
在以上说明的存储柱MP的构造中，半导体膜91的第一端、隧道绝缘膜92的第一端、电荷储存膜93的第一端及区块绝缘膜94的第一端各自位于相同的高度，形成存储柱MP的第一面。该存储柱MP的第一面与绝缘体层50的第一面包含于同一平面上。
另外，存储柱MP与导电体层31相交的部分作为选择晶体管STS起作用。存储柱MP与导电体层32相交的部分作为存储单元晶体管MT起作用。存储柱MP与导电体层33相交部分作为选择晶体管STD起作用。半导体膜91作为存储单元晶体管MT0～MT7、选择晶体管STS及STD的各自的沟道起作用。电荷储存膜93作为存储单元晶体管MT的电荷储存层起作用。
1.1.5存储柱的半导体膜中的杂质的浓度分布
下面，使用图4，说明存储柱MP的半导体膜91中的杂质的浓度分布。图4是表示实施方式所涉及的半导体存储装置的存储柱的半导体膜中的杂质的浓度分布的示意图。图4的(a)是将图3的虚线所示的区域IV放大后的图。图4的(b)是表示图4的(a)所示的区域中的半导体膜91含有的杂质的浓度分布的图。
如图4所示，在半导体膜91的第一端例如掺杂有磷作为杂质。即，半导体膜91的第一端的导电类型为n型。此外，半导体膜91的第一端掺杂的杂质不限定为磷。半导体膜91的第一端也可以掺杂砷。
更具体而言，在半导体膜91中的包含在从导电体层30的第二面朝向Z1方向距离D以下的范围的部分中，例如以1×1019atoms/cm3以上的浓度掺杂磷。半导体膜91中从导电体层30的第二面朝向Z1方向远离距离D的部分中的磷的浓度，例如低于1×1019atoms/cm3。距离D是与从导电体层30的第二面至导电体层31的第二面的距离相比较近、且与从导电体层30的第二面至导电体层31的第一面的距离相比较远的距离。
根据该构成，选择晶体管STS的沟道包含磷的浓度为1×1019atoms/cm3以上的部分。由此，能够在半导体存储装置1的擦除动作中，使选择晶体管STS产生GIDL(Gate-Induced Drain Leakage)电流。GIDL电流是生成电子空穴对的电流。由GIDL电流生成的电子空穴对的空穴经由沟道被注入电荷储存膜93。该被注入的空穴通过写入动作等与已经被注入的电子再结合，从而使电子从存储单元晶体管MT的电荷储存层消失。由此，存储单元晶体管MT的阈值电压降低。即，存储于存储单元晶体管MT的数据被擦除。
另外，选择晶体管STS的隧道包含磷的浓度低于1×1019atoms/cm3的部分。由此，选择晶体管STS还在各种动作中作为开关元件起作用。
1.1.6半导体存储装置的构造
以下，说明实施方式所涉及的半导体存储装置1的构造的一个例子。
1.1.6.1半导体存储装置的平面布局
使用图5，说明实施方式所涉及的半导体存储装置1的平面布局。图5是实施方式所涉及的半导体存储装置1的平面布局的一个例子。
如图5所示，半导体存储装置1例如在XY平面观察中包含存储器区域MZ及焊盘区域PZ。存储器区域MZ及焊盘区域PZ例如沿X方向并排。
存储器区域MZ是包含存储单元阵列10的区域。
焊盘区域PZ是设置用于将存储器控制器2等的外部仪器与半导体存储装置1连接的电极焊盘的区域。
1.1.6.2半导体存储装置的截面构造
以下，使用图6，说明实施方式所涉及的半导体存储装置1的构造的一个例子。图6是半导体存储装置1的截面构造的一个例子。
如图6所示，半导体存储装置1具有电路芯片1-1的第一面与存储器芯片1-2的第二面粘合的构成。电路芯片1-1含有半导体基板70、导电体层80及81、以及周边电路PERI。存储器芯片1-2含有导电体层36、37、38及39、绝缘体层54及55、存储单元阵列10、以及电极焊盘PD。
首先，说明电路芯片1-1的截面构造。
半导体基板70设置于电路芯片1-1的第二端。半导体基板70的第一面上形成周边电路PERI。在图6中，作为含有周边电路PERI的构成的例子，示出两个晶体管。
周边电路PERI内的两个晶体管分别连接导电体层80及81。导电体层80及81分别设置于存储器区域MZ及焊盘区域PZ。导电体层80及81分别以第一面与电路芯片1-1的第一面成为同一平面的方式被设置。导电体层80及81作为用于将电路芯片1-1与存储器芯片1-2电连接的连接焊盘BP起作用。
下面，说明存储器芯片1-2的截面构造。
导电体层36及39分别设置于存储器区域MZ及焊盘区域PZ。导电体层36及39分别以第二面与存储器芯片1-2的第二面成为同一平面的方式被设置。导电体层36及39分别与导电体层80及81相接。由此，导电体层36及39作为用于将电路芯片1-1与存储器芯片1-2电连接的连接焊盘BP起作用。
导电体层36经由导电体层37与存储单元阵列10连接。导电体层37作为触头起作用。存储单元阵列10的导电体层34配置于半导体基板70侧，导电体层30配置于电极焊盘PD侧。
导电体层39经由导电体层38与电极焊盘PD连接。导电体层38作为触头起作用。导电体层38与电极焊盘PD之间的接触面位于与导电体层30(导电体层30B)与存储柱MP之间的接触面相同的高度。但并不限定于此，导电体层38与电极焊盘PD之间的接触面例如也可以与导电体层30与存储柱MP之间的接触面相比位于从半导体基板70向Z2方向离开的位置。在此情况下，导电体层39例如经由导电体层38、以及不同于导电体层38的导电体层与电极焊盘PD连接。
电极焊盘PD例如能够通过接合线、焊料球、金属凸块等与安装基板、外部仪器等连接。电极焊盘PD例如含有铜。
导电体层31～39的侧面由绝缘体层54覆盖。绝缘体层54例如含有氧化硅。
存储单元阵列10的第一面及电极焊盘PD的侧面由绝缘体层55覆盖。绝缘体层55作为钝化膜被使用。绝缘体层55例如含有氧化硅。
1.2制造方法
以下，使用图7～图13，说明实施方式所涉及的半导体存储装置1的制造工序的一个例子。图7是表示实施方式所涉及的半导体存储装置1的制造工序的流程图。图8～图13分别表示实施方式所涉及的半导体存储装置1的制造工序中的半导体存储装置1的截面构造的一个例子。图8～图13所示的各制造工序的截面图示出的区域与图6所示的区域对应。
首先，如图8所示，形成存储器芯片1-2(S0)。具体而言，首先在半导体基板100上形成包含与导电体层31～33对应的多个牺牲层、及绝缘体层50～53的层叠构造。然后，在这种层叠构造中形成与多个存储柱MP对应的多个存储器孔(未图示)。多个存储器孔各自贯穿层叠构造而到达半导体基板100。然后，为了填埋存储器孔而将区块绝缘膜94、电荷储存膜93、隧道绝缘膜92、半导体膜91及芯构件90按照该顺序形成。芯构件90的一部分被回蚀后形成半导体部95。然后，形成分割层叠构造的多个牺牲层的的狭缝。经由所形成的狭缝将多个牺牲层置换为导电体层31～33。其后，形成导电体层34及35。然后，以覆盖导电体层34的方式形成绝缘体层54。在绝缘体层54上，通过利用光刻及各向异性蚀刻等的处理，在预定形成导电体层37及38的区域形成孔。然后，以填埋形成于绝缘体层54的孔的方式形成导电体层37及38。在形成导电体层37及38之后，分别形成多个导电体层36及39，以使这些多个导电体层36及39与对应的导电体层37及38的第二端相接。
然后，形成电路芯片1-1(S1)。此外，电路芯片1-1由于是使用与存储器芯片1-2不同的半导体基板70形成的，所以形成存储器芯片1-2工序和形成电路芯片1-1的工序能够并行执行。
然后，如图9所示，存储器芯片1-2和通过S1的工序形成的电路芯片1-1通过粘合处理被粘合(S2)。具体而言，在存储器芯片1-2的一端露出的导电体层36及39、与在电路芯片1-1的一端露出的导电体层80及81以彼此相对的方式被配置。然后，通过热处理将相对的连接焊盘BP彼此接合。
然后，去除存储器芯片1-2的半导体基板100。由此，存储柱MP的第一端及导电体层38的第一端在存储器芯片1-2的第一面露出(S3)。半导体基板100的去除例如通过CMP(Chemical Mechanical Polishing)执行。
然后，如图10所示，以覆盖在S3的工序中露出的存储柱MP的第一端及导电体层38的第一端的方式，在存储器芯片1-2的第一面上形成平坦化膜FF(S4)。平坦化膜FF的第一面与半导体基板70的第一面平行。平坦化膜FF例如为BARC(Bottom Anti-ReflectionCoating)。平坦化膜FF只要是覆盖在S3的工序中露出的存储柱MP的第一端及导电体层38的第一端、且形成与半导体基板70的第一面平行的第一面的膜即可，也可以不是BARC。
然后，如图11所示，执行存储器芯片1-2的第一端的平坦化处理(S5)。更具体而言，例如通过RIE(反应离子刻蚀)，存储器芯片1-2的第一端与半导体基板70平行地被去除预先设定的厚度。由此，平坦化膜FF、存储柱MP的第一端、导电体层38的第一端、绝缘体层50的第一端、以及绝缘体层54的第一端被去除，各个存储柱MP的第一端的高度、导电体层38的第一端的高度、绝缘体层50的第一端的高度及绝缘体层54的第一端的高度彼此相同。另外，各个存储柱MP的半导体膜91的第一面露出于存储器芯片1-2的第一面。
然后，如图12所示，执行至半导体膜91的离子注入(S6)。更具体而言，首先，在半导体膜91的第一面露出的存储器芯片1-2的第一面上，形成保护膜PF。保护膜PF例如使用TEOS(Tetra ethyl ortho silicate)形成。然后，通过朝向保护膜PF的第一面执行离子注入，从而经由保护膜PF在半导体膜91的第一端掺杂磷。
然后，通过激光退火，执行掺杂于半导体膜91的第一端的磷的活性化处理(S7)。
然后，去除保护膜PF。
然后，如图13所示，形成作为源极线SL起作用的导电体层30(S8)。更具体而言，首先，在包含存储单元阵列10的区域中，在存储器芯片1-2的第一面上形成导电体层30B。然后，在导电体层30B的第一面上形成导电体层30A。
最后，形成电极焊盘PD及绝缘体层55。
此外，以上说明的制造工序仅为一个例子，可以在各制造工序之间***其它处理，也可以替换制造工序的顺序。
1.3实施方式所涉及的效果
根据实施方式，能够抑制半导体存储装置1的成品率的降低。如下说明实施方式的效果。
根据实施方式，在半导体存储装置1的制造工序中，在电路芯片1-1及存储器芯片1-2被粘合后，去除存储器芯片1-2的半导体基板100。然后，通过使用平坦化膜FF的平坦化处理使存储器芯片1-2的第一面平坦，并且存储柱MP的半导体膜91的第一面露出于存储器芯片1-2的第一面。然后，在该露出的半导体膜91的第一面上形成导电体层30。
这样，在实施方式中，导电体层30形成于平坦化处理后的存储器芯片1-2的第一面上。由此，根据实施方式所涉及的半导体存储装置1，与使用非晶硅形成源极线的情况相比，能够抑制制造工序中的源极线的包覆特性的降低。因此，能够抑制产品的可靠性的降低。由此，能够抑制半导体存储装置1的成品率的降低。
补充一下，在使用非晶硅形成源极线的情况下，源极线以覆盖在存储器芯片的第一面上露出的沟道的第一端的方式形成。更具体而言，例如电路芯片及存储器芯片被粘合后，去除存储器芯片的半导体基板，存储柱的绝缘膜的第一端露出。然后，该露出的存储柱的绝缘膜的第一端被去除，存储柱的沟道的第一端露出。然后，在存储器芯片的第一面上，以覆盖露出的存储柱的隧道的第一端的方式设置硅层。该硅层由掺杂有磷的非晶硅构成。然后，例如通过激光退火而使硅层中的非晶硅结晶化，硅层成为源极线的一部分。然而，由于将非晶硅以覆盖存储柱的沟道的第一端的方式形成，因此与在平坦的面上形成硅层的情况相比，有可能包覆特性降低。
根据实施方式，通过平坦化处理，使得半导体膜91的第一面的高度与绝缘体层50的第一面的高度彼此相同。即，能够在平坦的面上形成源极线SL。由此，能够抑制包覆特性的降低。
另外，在实施方式中，在导电体层30被形成之前，在存储器芯片1-2的第一面上露出的半导体膜91的第一端中利用离子注入掺杂磷。由此，根据实施方式所涉及的半导体存储装置1，与使用非晶硅形成源极线的情况相比，能够抑制由于退火导致的空洞的发生。根据这一内容，也能够抑制半导体存储装置1的成品率的降低。
补充一下，在使用非晶硅形成源极线的情况下，磷例如在与非晶硅的结晶化相同的工序中通过激光退火而扩散，掺杂于沟道内。然而，通过非晶硅的激光退火而可能在硅层中发生空洞。
根据实施方式，磷通过离子注入掺杂于存储柱MP的半导体膜91，激光退火是为了在含有多晶硅的半导体膜91中所掺杂的磷进行活性化而执行的。即，能够避免非晶硅的激光退火。由此，能够抑制由于非晶硅的激光退火而导致的空洞的发生。
另外，根据实施方式，能够抑制源极线含有非晶硅的情况。由此，能够抑制由于硅层中残留非晶硅而导致的半导体存储装置的性能的降低。根据这一内容，也能够抑制半导体存储装置1的成品率的降低。
补充一下，在使用非晶硅形成源极线的情况下，难以如上述所示将硅层的第一面相对于半导体基板平坦地形成。由此，难以通过激光退火使硅层中的非晶硅均匀地结晶化。由此，有可能由于硅层中残留非晶硅而半导体存储装置的性能降低。
根据实施方式，源极线由金属材料构成。即，源极线不含硅。由此，能够抑制源极线含有非晶硅的情况，能够抑制半导体存储装置的性能的降低。
另外，根据实施方式，由于磷是通过离子注入掺杂于半导体膜91，所以与使用非晶硅掺杂磷的情况相比，能够将磷掺杂至半导体膜91的更深的区域为止。由此，根据实施方式，能够抑制半导体存储装置1的处理能力的降低。
补充一下，在通过扩散进行掺杂的情况下，有可能相对于通过激光退火能够掺杂磷的沟道的深度，从沟道的第一端至选择晶体管的沟道的部分为止的深度较深。由此，难以使选择晶体管的沟道的部分中的磷的浓度充分提高。这种半导体存储装置在擦除动作中，无法充分产生GIDL电流。因此，擦除动作的处理时间有可能增加。
根据实施方式，与通过扩散进行掺杂的情况相比，能够更可靠地将磷掺杂至选择晶体管的沟道的部分。由此，根据实施方式，能够充分产生GIDL电流。因此，能够抑制擦除动作的处理时间的增加，能够抑制半导体存储装置1的处理能力的降低。
另外，根据实施方式，在由含有磷的n型半导体形成的半导体膜91的第一端，半导体膜91与由金属材料形成的导电体层30的第二面相接。由此，导电体层30及半导体膜91通过欧姆接触而接触。因此，能够抑制源极线SL与沟道之间的电阻的增加。
2.变形例
此外，上述实施方式能够进行各种变形。
以下，说明变形例所涉及的半导体存储装置。在以下的说明中，针对变形例所涉及的半导体存储装置的构成及制造工序，以与实施方式所涉及的半导体存储装置1不同的点为中心进行说明。根据变形例所涉及的半导体存储装置，也能够实现与实施方式相同的效果。
2.1第一变形例
在上述实施方式中，示出了在存储单元阵列10中包含在导电体层30及34之间的导电体层之中，导电体层31是最接近导电体层30的导电体层的情况，但并不限定于此。存储单元阵列10也可以在导电体层30及31之间还含有导电体层。在以下的说明中，针对第一变形例所涉及的半导体存储装置1的构成及制造方法，以与实施方式所涉及的半导体存储装置1的构成及制造方法不同的点为主进行说明。
使用图14对第一变形例所涉及的半导体存储装置1的构成进行说明。图14是第一变形例所涉及的半导体存储装置的存储单元阵列的截面图。
在图14所示的截面图中，在导电体层30及31之间包含导电体层130及131、以及绝缘体层150及151。更具体而言，在导电体层30的第二面上，绝缘体层150、151及50、以及导电体层130及131朝向Z1方向以绝缘体层150、导电体层130、绝缘体层151、导电体层131、绝缘体层50的顺序层叠。导电体层130及131各自例如形成沿XY平面展开的板状。导电体层130及131与导电体层31相同地为选择栅极线SGS。导电体层130及131例如含有钨。
在这种存储柱MP的构成中，存储柱MP与导电体层130、131及31之间相交的部分作为选择晶体管STS起作用。
下面，使用图15，说明第一变形例所涉及的存储柱MP的半导体膜91中的杂质的浓度分布。图15是表示实施方式所涉及的半导体存储装置的存储柱的半导体膜中的杂质的浓度分布的示意图。图15(a)是将图14的虚线所示的区域XV放大后的图。图15(b)是表示图15(a)所示的区域中的半导体膜91含有的杂质的浓度分布的图。
第一变形例中磷被掺杂的距离D，是与从导电体层30的第二面至导电体层31的第二面的距离相比较近，与从导电体层30的第二面至导电体层130的第一面的距离相比较远的距离。即，半导体膜91构成为，在选择晶体管STS的沟道中含有以1×1019atoms/cm3以上的浓度掺杂有磷的电极焊盘PD侧的部分、和以低于1×1019atoms/cm3的浓度掺杂有磷的半导体基板70侧的部分。
在图15中，作为例子，示出磷被掺杂的距离D与从导电体层30的第二面至导电体层131的第二面的距离相比较近、与从导电体层30的第二面至导电体层131的第一面的距离相比较远的情况。即，在与导电体层130相同的高度所包含的沟道中的磷的浓度为1×1019atoms/cm3以上。另外，在与导电体层131相同的高度所包含的沟道含有磷的浓度为1×1019atoms/cm3以上的电极焊盘PD侧的部分、和磷的浓度为低于1×1019atoms/cm3的浓度的半导体基板70侧的部分。另外，与导电体层31相同的高度所包含的沟道中的磷的浓度低于1×1019atoms/cm3。
根据该构成，选择晶体管STS的沟道含有磷的浓度为1×1019atoms/cm3以上的部分。因此，与实施方式相同地，选择晶体管STS能够使GIDL电流产生。
另外，选择晶体管STS的沟道含有磷的浓度低于1×1019atoms/cm3的部分。由此，与实施方式相同地，选择晶体管STS还能够在各种动作中作为开关元件起作用。
此外，在上述的第一变形例中，示出了在导电体层30及31之间包含的导电体层130及131为选择栅极线SGS的情况，但不限定于此。导电体层130及131也可以并不用作为选择栅极线SGS。即，存储柱MP与导电体层130及131相交的部分也可以不包含于选择晶体管STS，也可以不具有作为开关元件的功能以及使GIDL电流产生的功能。
另外，在上述的第一变形例中，示出了在导电体层30及31之间包含两个导电体层130及131的情况下，但不限定于此。也可以在导电体层30及31之间包含一个或三个以上的导电体层。在此情况下，在导电体层30及31之间包含的一个或三个以上的导电体层与存储柱MP相交的部分可以包含于选择晶体管STS，也可以不包含于选择晶体管STS。另外，在导电体层30及31之间包含多个导电体层的情况下，也可以是该多个导电体层中的半导体基板70侧的一部分导电体层与存储柱MP相交的部分包含于选择晶体管STS，该多个导电体层中的电极焊盘PD侧的其它导电体层与存储柱MP相交的部分不包含于选择晶体管STS。
第一变形例所涉及的半导体存储装置1的制造方法由于与实施方式所涉及的半导体存储装置1的制造方法实质上相同，所以省略其说明。
根据以上的所示的构成及制造方法，也能够实现与实施方式相同的效果。
2.2第二变形例
在上述的实施方式及第一变形例中，示出导电体层30由金属材料构成的情况，但并不限定于此。导电体层30也可以在金属材料之外还具备含有多晶硅的层。在以下的说明中，针对第二变形例所涉及的半导体存储装置1的构成及制造方法，以与实施方式所涉及的半导体存储装置1的构成及制造方法不同的点为主进行说明。。
使用图16，说明第二变形例所涉及的半导体存储装置1的构成。图16是第二变形例所涉及的半导体存储装置的存储单元阵列的截面图。
在图16所示的截面图中，存储单元阵列10的导电体层30在导电体层30A及30B之外还含有导电体层30C。导电体层30C层叠于导电体层30B的第二面上。导电体层30C的第二面上层叠绝缘体层50。导电体层30C由n型半导体构成。n型半导体例如是以1×1019atoms/cm3以上的浓度含有作为杂质的磷的多晶硅。此外，在以下的说明中，说明导电体层30C含有磷作为杂质的情况，但并不限定于此。导电体层30C也可以含有砷以替代磷作为杂质。
下面，针对第二变形例所涉及的半导体存储装置1的制造方法，主要对与实施方式所涉及的半导体存储装置1的制造方法不同的点进行说明。
首先，实施与实施方式所涉及的半导体存储装置1的制造方法中的S0～S5的工序相同的工序。
然后，如图17所示，在平坦化处理过的存储器芯片1-2的第一面上形成多晶硅层130C。多晶硅层130C例如由以1×1019atoms/cm3以上的浓度含有磷的多晶硅形成。但并不限定于此，多晶硅层130C的磷的浓度也可以低于1×1019atoms/cm3，多晶硅层130C也可以不掺杂磷。
然后，与实施方式所涉及的S6的工序相同地，执行向半导体膜91的离子注入。更具体而言，以包覆多晶硅层130C的第一面、绝缘体层54的第一面及导电体层38的第一面的方式形成保护膜PF。然后，如图18所示，朝向该已形成的保护膜PF的第一面进行离子注入。通过该工序，多晶硅层130C及半导体膜91被掺杂磷。由此，多晶硅层130C成为导电体层30C。
根据以上的所示的构成及制造方法，也能够实现与实施方式及第一变形例相同的效果。
另外，根据第二变形例，在由金属材料形成的导电体层30B的第二面上，层叠由n型半导体形成的导电体层30C。导电体层30C与半导体膜91的n型半导体的部分接触。由此，半导体存储装置1能够使导电体层30A及30B与导电体层30C及沟道通过欧姆接触进行接触。因此，能够抑制源极线SL与隧道之间的电阻增加。
2.3第三变形例
在上述的实施方式、第一变形例及第二变形例中，示出芯构件90的第一端位于与导电体层30相比更靠近半导体基板70侧的情况，但并不限定于此。芯构件90也可以贯穿导电体层31～33、及绝缘体层50～52。在以下的说明中，针对第三变形例所涉及的半导体存储装置1的构成及制造方法，主要对与实施方式所涉及的半导体存储装置1的构成及制造方法及构成不同的点进行说明。
使用图19，说明第三变形例所涉及的半导体存储装置1的构成。图19是第三变形例所涉及的半导体存储装置的存储单元阵列的截面图。
在图19所示的截面图中，芯构件90的第一端包含于与半导体膜91的第一端、隧道绝缘膜92的第一端、电荷储存膜93的第一端及区块绝缘膜94的第一端相同的高度，与导电体层30的第二面相接。即，第三变形例所涉及的芯构件90与半导体膜91、隧道绝缘膜92、电荷储存膜93及区块绝缘膜94相同地，贯穿导电体层31～33及绝缘体层50～52。
第三变形例所涉及的半导体存储装置1的制造方法由于与实施方式所涉及的半导体存储装置1的制造方法实质上相同，所以省略其说明。
根据以上的所示的构成及制造方法，也能够实现与实施方式、第一变形例及第二变形例相同的效果。
3.其它实施方式
对本发明的几个实施方式进行了说明，但这些实施方式是作为一个例子而示出的，并非意图限定发明的范围。这些实施方式也可以以其他的各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式、其变形包括在发明的范围、主旨中，同样也包括在权利要求书所记载的发明及其等同的范围中。
标号的说明
1…半导体存储装置，2…存储器控制器，10…存储单元阵列，11…命令寄存器，12…地址寄存器，13…定序器，14…驱动器模块，15…行解码器模块，16…感测放大器模块，30～39、80、81、130、131…导电体层，50～55、150、151…绝缘体层，70、100…半导体基板，90…芯构件，91…半导体膜，92…隧道绝缘膜，93…电荷储存膜，94…区块绝缘膜，BLK…区块，SU…串单元，NS…NAND串，MT…存储单元晶体管，STD、STS…选择晶体管，BL…位线，WL…字线，SGS、SGD…选择栅极线，MZ…存储器区域，PZ…焊盘区域。

Claims (7)

1.一种半导体存储装置，其具备：
沿第一方向以基板、第一导电体层、第二导电体层的顺序排列且彼此分离地设置的基板、第一导电体层及第二导电体层；
第一半导体膜，沿所述第一方向延伸而与所述第一导电体层相交，与所述第二导电体层相接；以及
第一电荷储存膜，设置于所述第一半导体膜与所述第一导电体层之间，与所述第二导电体层相接，
所述第一半导体膜在与所述第一导电体层相同的高度处包含由n型半导体构成的部分。
2.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置还包括第三导电体层，其在沿着所述第一方向的所述基板与所述第一导电体层之间，与所述基板及所述第一导电体层彼此分离地设置，与所述第一半导体膜及所述第一电荷储存膜相交，
与所述第三导电体层相同的高度处的所述第一半导体膜的杂质的浓度，低于所述由n型半导体构成的部分的杂质的浓度。
3.根据权利要求1所述的半导体存储装置，其中，
所述由n型半导体构成的部分含有磷作为杂质。
4.根据权利要求3所述的半导体存储装置，其中，
所述由n型半导体构成的部分含有的磷的浓度为1×1019atoms/cm3以上。
5.根据权利要求1所述的半导体存储装置，其中，
所述第二导电体层含有金属材料。
6.根据权利要求1所述的半导体存储装置，其中，
所述半导体存储装置还包括设置于所述第二导电体层的上表面上的第四导电体层，
所述第二导电体层含有n型半导体，
所述第四导电体层含有金属材料。
7.根据权利要求1所述的半导体存储装置，其中，
所述第二导电体层为源极线。
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