TWI826895B

TWI826895B - 半導體記憶裝置及其製造方法

Info

Publication number: TWI826895B
Application number: TW111100780A
Authority: TW
Inventors: 小藤賢宏
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-09-08
Filing date: 2022-01-07
Publication date: 2023-12-21
Also published as: US20230071758A1; TW202312365A; JP2023039339A; CN115802748A

Abstract

本發明之實施方式係提供一種能夠抑制晶片面積增大、且抑制NAND串之通道電阻增大之半導體記憶裝置及其製造方法。

實施方式之半導體記憶裝置2具備:複數個配線層632，其等積層於半導體基板71上；記憶體柱634，其於D3方向上貫穿複數個配線層632；及半導體柱(半導體層)638，其設置於記憶體柱634之內部，於D3方向上延伸。又，實施方式之半導體記憶裝置2亦具備配線層631，該配線層631於D2方向上延伸，設置於較複數個配線層632更為上方，且貫穿半導體柱638。

Description

半導體記憶裝置及其製造方法

本實施方式係關於一種半導體記憶裝置及其製造方法。

作為半導體記憶裝置，已知有NAND(Not AND，反及)快閃記憶體。

本實施方式提供一種能夠抑制晶片面積增大、且抑制NAND串之通道電阻增大之半導體記憶裝置及其製造方法。

本實施方式之半導體記憶裝置具備：複數個第1配線，其等設置於與半導體基板正交之第1方向上方；記憶體柱，其於上述第1方向上貫穿上述複數個第1配線；及半導體層，其設置於上述記憶體柱之內部，於上述第1方向上延伸。又，本實施方式之半導體記憶裝置亦具備第2配線，該第2配線於與上述第1方向正交之第2方向上延伸，設置於較上述複數個第1配線更為上述第1方向上方，且貫穿上述半導體層。

1:記憶體控制器

2:非揮發性記憶體

11:RAM

12:處理器

13:主機介面

14:ECC電路

15:記憶體介面

16:內部匯流排

21:邏輯控制電路

22:輸入輸出電路

23:記憶單元陣列

24:感測放大器

24A:感測放大器單元群

24B:資料暫存器

25:列解碼器

26:暫存器

27:定序儀

28:電壓產生電路

32:輸入輸出用墊群

33:墊

34:邏輯控制用墊群

35:電源輸入用端子群

71,81:半導體基板

82,642,651,654,657:絕緣層

631,632,633,643:配線層

632a:犧牲層

634:記憶體柱

635:阻擋絕緣膜

636:電荷累積層

637:穿隧絕緣膜

641:閘極絕緣膜

638:半導體柱

638a:核心層

638_1:p型雜質層

638_2:n型雜質層

639:第1接觸插塞

640:第2接觸插塞

644,656:導電層

645:絕緣層

652:蝕刻終止層

653:底層

655:硬質遮罩

700:陣列晶片

701,801:貼合電極

800:電路晶片

BL:位元線

CP2:接觸插塞

CT:接點

LT:下層部

MG:記憶單元群組

MP:記憶體柱

MP1:記憶體柱

MP2:記憶體柱

MP3:記憶體柱

MP4:記憶體柱

MP5:記憶體柱

MP6:記憶體柱

MP7:記憶體柱

MP8:記憶體柱

MPL:記憶體柱行

MT0,MT1,MT2,MT3,MT4,MT5,MT6,MT7:記憶單元電晶體

NS:NAND串

P_BL:位元線間距

P_MH:記憶體孔間距

SGD0:選擇閘極線

SGD0_1:選擇閘極線

SGD0_2:選擇閘極線

SGD0_3:選擇閘極線

SGD0_4:選擇閘極線

SGD1:選擇閘極線

SGD1_1:選擇閘極線

SGD1_2:選擇閘極線

SGD2:選擇閘極線

SGD2_1:選擇閘極線

SGD2_2:選擇閘極線

SGD2_3:選擇閘極線

SGD3:選擇閘極線

SGD3_1:選擇閘極線

SGS:選擇閘極線

SLS:狹縫

SL1:狹縫

SL2:狹縫

SL3:狹縫

ST1:選擇閘極電晶體

ST2:選擇閘極電晶體

SU0:串單元

SU1:串單元

SU2:串單元

SU3:串單元

SU4:串單元

UT:上層部

VL0:配線

VL1:配線

VL2:配線

VL3:配線

WL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7:字元線

圖1係表示使用實施方式之半導體記憶裝置之記憶系統之構成例之方塊圖。

圖2係表示實施方式之非揮發性記憶體之構成例之方塊圖。

圖3係表示三維結構之記憶單元陣列之區塊之構成例之圖。

圖4A係三維結構之記憶單元陣列之部分區域之模式圖。

圖4B係記憶單元陣列之另一模式圖。

圖4C係記憶單元陣列之另一模式圖。

圖4D係記憶單元陣列之另一模式圖。

圖5A係三維結構之記憶單元陣列之部分區域之剖視圖。

圖5B係三維結構之記憶單元陣列之部分區域之另一剖視圖。

圖6~圖10係表示實施方式之記憶單元陣列之製造步驟之一例之記憶單元陣列之俯視圖、及剖視圖。

圖11A~圖11D係對狹縫SLS之加工形狀之一例進行說明之剖視圖。

圖12A~圖12D係對配線層631之加工形狀之一例進行說明之剖視圖。

圖13係對陣列晶片與電路晶片貼合而形成之半導體記憶裝置之結構進行說明之概略剖視圖。

圖14係包含兩層結構之NAND串之記憶單元陣列之部分區域之剖視圖。

以下，參照圖式，對實施方式進行說明。

(1.構成)

(1-1.記憶系統之構成)

圖1係表示使用實施方式之半導體記憶裝置之記憶系統之構成例之方塊圖。實施方式之記憶系統具備記憶體控制器1、及作為半導體記憶裝置之非揮發性記憶體2。記憶系統能夠與主機連接。主機例如為個人電腦、移動終端等電子設備。

非揮發性記憶體2係將資料非揮發性地記憶之記憶體，例如具備NAND記憶體(NAND快閃記憶體)。非揮發性記憶體2例如為具有每個記憶單元能夠記憶3bit資料之記憶單元之NAND記憶體，即3bit/Cell(TLC：Triple Level Cell(三階記憶單元))NAND記憶體。再者，非揮發性記憶體2亦可為能夠記憶1bit/Cell、2bit/Cell、或4bit/Cell以上之複數位元資料之NAND記憶體。又，通常而言，非揮發性記憶體2包含複數個記憶體晶片。

記憶體控制器1根據來自主機之寫入請求，控制向非揮發性記憶體2之資料寫入。又，記憶體控制器1根據來自主機之讀出請求，控制自非揮發性記憶體2之資料讀出。於記憶體控制器1與非揮發性記憶體2之間，收發晶片賦能信號/CE、待命/忙碌信號/RB、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、寫保護信號/WP、作為資料之信號DQ<7：0>、資料選通信號DQS、/DQS各信號。再者，信號名稱中所附之「/」表示低態有效。

例如，非揮發性記憶體2與記憶體控制器1分別形成為半導體晶片(以下，亦簡稱為「晶片」)。

晶片賦能信號/CE係用於選擇非揮發性記憶體2之特定記憶體晶片並啟用該記憶體晶片之信號。待命/忙碌信號/RB係用於表示非揮發性記憶體2係處於待命狀態(能夠受理來自外部之指令之狀態)、亦或是處於忙碌狀態(無法受理來自外部之指令之狀態)之信號。記憶體控制器1藉由接收信號R/B，從而能夠瞭解到非揮發性記憶體2之狀態。指令鎖存賦能信號CLE係表示信號DQ<7：0>為指令之信號。指令鎖存賦能信號CLE能夠將作為信號DQ而發送之指令鎖存於非揮發性記憶體2之被選擇之記憶體晶片中之指令暫存器中。地址鎖存賦能信號ALE係表示信號DQ<7：0> 為地址之信號。地址鎖存賦能信號ALE能夠將作為信號DQ而發送之地址鎖存於非揮發性記憶體2之被選擇之記憶體晶片中之地址暫存器中。寫入賦能信號/WE係用於將所接收到之信號擷取到非揮發性記憶體2中之信號，且每次在由記憶體控制器1接收指令、地址、及資料時被設為有效(assert)。在信號/WE為「L(Low，低)」態期間，指示非揮發性記憶體2擷取信號DQ<7：0>。

讀取賦能信號RE、/RE係用於令記憶體控制器1自非揮發性記憶體2讀出資料之信號。例如，當輸出信號DQ<7：0>時，用於控制非揮發性記憶體2之動作時機。寫保護信號/WP係用於指示非揮發性記憶體2禁止資料寫入及抹除之信號。信號DQ<7：0>係於非揮發性記憶體2與記憶體控制器1之間收發之資料之實體，包含指令、地址、及資料。資料選通信號DQS、/DQS係用於控制信號DQ<7：0>之輸入輸出之時機之信號。

記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct，錯誤校驗和校正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15相互藉由內部匯流排16相連接。

主機介面13向內部匯流排16輸出自主機接收到之請求、用戶資料(寫入資料)等。又，主機介面13向主機發送自非揮發性記憶體2讀出之用戶資料、來自處理器12之響應等。

記憶體介面15基於處理器12之指示，控制向非揮發性記憶體2寫入用戶資料等之處理及自非揮發性記憶體2讀出用戶資料等之處理。

處理器12統括地控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理單元)、MPU(Micro Processing Unit，微處理單元)等。於經由主機介面13自主機接收到請求之情形時，處理器12根據該請求來進行控制。例如，處理器12根據來自主機之請求，指示記憶體介面15向非揮發性記憶體2寫入用戶資料及奇偶校驗。又，處理器12根據來自主機之請求，指示記憶體介面15自非揮發性記憶體2讀出用戶資料及奇偶校驗。

處理器12針對儲存於RAM11中之用戶資料，決定非揮發性記憶體2上之保存區域(記憶區域)。用戶資料經由內部匯流排16被保存於RAM11中。處理器12對作為寫入單位之頁單位之資料(頁面資料)實施記憶區域之決定。於本說明書中，將非揮發性記憶體2之1頁所保存之用戶資料定義為單元資料。一般而言，單元資料係被ECC電路14進行編碼而作為碼字被保存於非揮發性記憶體2中。於本實施方式中，編碼非必需。記憶體控制器1亦可於不進行編碼之情形時將單元資料保存於非揮發性記憶體2中，而圖1中，作為一構成例示出了進行編碼之構成。於記憶體控制器1不進行編碼之情形時，頁面資料與單元資料一致。又，可基於1個單元資料來產生1個碼字，亦可基於單元資料被分割而得到之分割資料來產生1個碼字。又，還可使用複數個單元資料來產生1個碼字。

處理器12按每個單元資料來決定寫入目標之非揮發性記憶體2之記憶區域。對非揮發性記憶體2之記憶區域分配了物理地址。處理器12使用物理地址來管理單元資料之寫入目標之記憶區域。處理器12指定所決定之記憶區域(物理地址)，指示記憶體介面15將用戶資料寫入到非揮發性記憶體2中。處理器12管理用戶資料之邏輯地址(主機所管理之邏輯地址)與物理地址之對應。於接收到來自主機之包含邏輯地址之讀出請求之情形時，處理器12特定出與邏輯地址對應之物理地址，指定物理地址並指示記憶體介面15讀出用戶資料。

ECC電路14對保存於RAM11中之用戶資料進行編碼，產生碼字。又，ECC電路14將自非揮發性記憶體2中讀出之碼字解碼。

RAM11在將自主機接收到之用戶資料記憶到非揮發性記憶體2之前暫時對其進行保存，或者在將自非揮發性記憶體2讀出之資料發送到主機之前暫時對其進行保存。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。

圖1中，示出了記憶體控制器1分別具備ECC電路14及記憶體介面15之構成例。然而，ECC電路14亦可內置於記憶體介面15中。又，ECC電路14亦可內置於非揮發性記憶體2中。

當自主機接收到寫入請求時，記憶系統如下所述般進行動作。處理器12將作為寫入對象之資料暫時記憶於RAM11中。處理器12讀出保存於RAM11中之資料，並向ECC電路14輸入該資料。ECC電路14對所輸入之資料進行編碼，將碼字輸入至記憶體介面15。記憶體介面15將所輸入之碼字寫入到非揮發性記憶體2中。

當自主機接收到讀出請求時，記憶系統如下所述般進行動作。記憶體介面15將自非揮發性記憶體2讀出之碼字輸入至ECC電路14。ECC電路14將所輸入之碼字解碼，並將解碼後之資料保存至RAM11中。處理器12將保存於RAM11中之資料經由主機介面13發送給主機。

(1-2.非揮發性記憶體之構成)

圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。非揮發性記憶體2具備：邏輯控制電路21、輸入輸出電路22、記憶單元陣列23、感測放大器24、列解碼器25、暫存器26、定序儀27、電壓產生電路28、輸入輸出用墊群32、邏輯控制用墊群34、及電源輸入用端子群35。

記憶單元陣列23具備複數個區塊。複數個區塊BLK分別具備複數個記憶單元電晶體(記憶單元)。記憶單元陣列23中，為了控制施加於記憶單元電晶體之電壓而配設有複數個位元線、複數個字元線、及源極線等。後文中將對區塊BLK之具體構成進行說明。

輸入輸出用墊群32為了與記憶體控制器1之間進行包含資料在內之各信號之收發，而具備與信號DQ<7：0>、及資料選通信號DQS、/DQS對應之複數個端子(墊)。

邏輯控制用墊群34為了與記憶體控制器1之間進行各信號之收發，而具備與晶片賦能信號/CE、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、及寫保護信號/WP對應之複數個端子(墊)。

電源輸入用端子群35為了自外部向非揮發性記憶體2供給各種動作電源，而具備輸入電源電壓Vcc、VccQ、Vpp、及接地電壓Vss之複數個端子。電源電壓Vcc係作為動作電源一般而言自外部賦予之電路電源電壓，例如輸入3.3V左右之電壓。電源電壓VccQ例如輸入1.2V之電壓。電源電壓VccQ係當於記憶體控制器1與非揮發性記憶體2之間收發信號時使用。

電源電壓Vpp係較電源電壓Vcc更加高壓之電源電壓，例如輸入12V之電壓。當向記憶單元陣列23寫入資料、或抹除資料時，需要 20V左右之高壓。此時，較利用電壓產生電路28之升壓電路使約3.3V之電源電壓Vcc升壓而言，使約12V之電源電壓Vpp升壓能夠更加快速且低功耗地產生所需之電壓。電源電壓Vcc係向非揮發性記憶體2標準供給之電源，電源電壓Vpp係例如根據使用環境而追加或任意供給之電源。

邏輯控制電路21及輸入輸出電路22經由NAND匯流排連接於記憶體控制器1。輸入輸出電路22於與記憶體控制器1之間經由NAND匯流排收發信號DQ(例如DQ0~DQ7)。

邏輯控制電路21自記憶體控制器1經由NAND匯流排接收外部控制信號(例如，晶片賦能信號/CE、指令鎖存賦能信號CLE、地址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫保護信號/WP)。又，邏輯控制電路21經由NAND匯流排向記憶體控制器1發送待命/忙碌信號/RB。

輸入輸出電路22於與記憶體控制器1之間收發信號DQ<7：0>、及資料選通信號DQS、/DQS。輸入輸出電路22將信號DQ<7：0>內之指令及地址傳送至暫存器26。又，輸入輸出電路22於與感測放大器24之間收發寫入資料、及讀出資料。

暫存器26具備：指令暫存器、地址暫存器、及狀態暫存器等。指令暫存器暫時保存指令。地址暫存器暫時保存地址。狀態暫存器暫時保存非揮發性記憶體2進行動作所需之資料。暫存器26例如包含SRAM。

作為控制部之定序儀27自暫存器26接受指令，根據基於該指令之序列來控制非揮發性記憶體2。

電壓產生電路28自非揮發性記憶體2之外部接受電源電壓，使用該電源電壓產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路28將所產生之電壓供給至記憶單元陣列23、感測放大器24、及列解碼器25等。

列解碼器25自暫存器26接受列地址，並將該列地址解碼。列解碼器25基於經解碼之列地址來進行字元線之選擇動作。然後，列解碼器25向所選擇之區塊傳送寫入動作、讀出動作、及抹除動作所需之複數個電壓。

感測放大器24自暫存器26接受列地址，並將該列地址解碼。感測放大器24具有感測放大器單元群24A、及資料暫存器24B。感測放大器單元群24A與各位元線連接，基於經解碼之列地址來選擇任一位元線。又，感測放大器單元群24A在讀出資料時，檢測及放大自記憶單元電晶體讀出至位元線之資料。又，感測放大器單元群24A在寫入資料時，將寫入資料傳送至位元線。

資料暫存器24B在讀出資料時，暫時保存由感測放大器單元群24A檢測出之資料，並將該資料向輸入輸出電路22串列傳送。又，資料暫存器24B在寫入資料時，暫時保存自輸入輸出電路22串列傳送之資料，並將該資料向感測放大器單元群24A傳送。資料暫存器24B包含SRAM等。

(1-3.記憶單元陣列之區塊構成)

圖3係表示三維結構之記憶單元陣列之區塊之構成例之圖。圖3中示出了構成記憶單元陣列23之複數個區塊中之1個區塊BLK。記憶單元陣列之其他區塊亦具有與圖3同樣之構成。

如圖所示，區塊BLK例如包含4個串單元(SU0~SU3)。又，各個串單元SU包含複數個NAND串NS。此處，NAND串NS分別包含8個記憶單元電晶體MT(MT0~MT7)、及選擇閘極電晶體ST1、ST2。記憶單元電晶體MT具備閘極、及電荷累積層，將資料非揮發性地保存。再者，關於NAND串NS中所包含之記憶單元電晶體MT之個數，為了方便說明設為8個，但亦可為更多個。

選擇閘極電晶體ST1、ST2雖在電路上表示為1個電晶體，但結構上亦可與記憶單元電晶體相同。又，例如亦可使用複數個選擇閘極電晶體分別作為選擇閘極電晶體ST1、ST2。進而，亦可於記憶單元電晶體MT與選擇閘極電晶體ST1、ST2之間設置虛設單元電晶體。

記憶單元電晶體MT於選擇閘極電晶體ST1、ST2之間以串聯連接之方式配置。一端側之記憶單元電晶體MT7連接於選擇閘極電晶體ST1，另一端側之記憶單元電晶體MT0連接於選擇閘極電晶體ST2。

串單元SU0~SU3各自之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD3(以下，於無需區分該等選擇閘極線之情形時，稱作選擇閘極線SGD)。另一方面，選擇閘極電晶體ST2之閘極於位於同一區塊BLK內之複數個串單元SU之間，共通地連接於同一選擇閘極線SGS。又，位於同一區塊BLK內之記憶單元電晶體MT0~MT7之閘極分別共通連接於字元線WL0~WL7。即，字元線WL0~WL7及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU0~SU4之間共通地連接，與此相對，選擇閘極線SGD即便是於同一區塊BLK內亦針對每個串單元SU0~SU3相獨立。

於構成NAND串NS之記憶單元電晶體MT0~MT7之閘極分別連接有字元線WL0~WL7。於區塊BLK內位於同一列之記憶單元電晶體MTi之閘極連接於同一字元線WLi。再者，於以下之說明中，有時將NAND串NS簡稱為「串」。

各NAND串NS連接於對應之位元線。因此，各記憶單元電晶體MT經由NAND串NS所包含之選擇閘極電晶體ST或其他記憶單元電晶體MT而連接於位元線。如上所述，位於同一區塊BLK內之記憶單元電晶體MT之資料被一次性抹除。另一方面，資料之讀出及寫入係以記憶單元群組MG為單位(或以頁為單位)進行。於本說明書中，將連接於1個字元線WLi且屬於1個串單元SU之複數個記憶單元電晶體MT定義為記憶單元群組MG。在讀出動作及寫入動作時，根據物理地址來選擇1條字元線WLi及1條選擇閘極線SGD，從而選擇記憶單元群組MG。

(1-4.非揮發性記憶體之平面結構)

圖4A係三維結構之記憶單元陣列之部分區域之模式圖。圖4A中示出了1個區塊BLK之模式圖。以下之說明中，將與半導體基板表面平行之平面內，位元線BL之延伸方向設為D1。又，將與半導體基板表面平行且與D1正交之方向設為D2。又，將與半導體基板表面正交之方向設為D3。

記憶單元陣列23具有單元區域CR、及階梯區域SR。單元區域CR係供形成NAND串NS之區域。階梯區域SR係供形成接點CT之區域，上述接點CT連接選擇閘極線SGS及字元線WL0~WL7、與位於D3方向上方之未圖示之配線層。本實施方式中，在半導體基板之上方依次積層有選擇閘極線SGS及字元線WL0~WL7。當自D3方向上方進行觀察時，與字元線WL0~WL7、及選擇閘極線SGS連接之接點CT以不重疊之方式配置，因此位於下層之配線之面積形成為大於位於上層之配線之面積。即，於選擇閘極線SGS之上表面形成有未積層字元線WL0之區域(台階)。同樣地，於字元線WLi(i=0~6)之上表面形成有未積層字元線WL(i+1)之區域(台階)。於該等台階上形成有接點CT。圖4A示出了具有三行階梯結構之階梯區域SR之一例。即，選擇閘極線SGS及字元線WL0~WL7被加上成於D2方向上相鄰之台階之間之階差為3層，於D1方向上相鄰之台階之間之階差為1層。

圖4A中示出了形成於記憶單元陣列23中之單元區域CR之一部分、及階梯區域SR之一部分。如圖4A所示，於延伸於D2方向之字元線WL之朝向D1方向之2個側面，設置有延伸於D2方向之狹縫SL1~SL3。

構成1個區塊BLK之4個串單元SU0~SU3於D1方向上並排地配置。狹縫SL1設置於串單元SU0、與未圖示之其他區塊BLK之串單元SU之間。又，狹縫SL2設置於串單元SU1與SU2之間。進而，狹縫SL3設置於串單元SU3、與未圖示之其他區塊BLK之串單元SU之間。即，於狹縫SL1與狹縫SL3之間配置有4個串單元SU0~SU3。設置狹縫SL1~SL3以將選擇閘極線SGS及字元線WL分離之方式設置。再者，狹縫SL1、SL3形成為自單元區域CR延伸到階梯區域SR，且將相鄰之區塊BLK間之選擇閘極線SGS及字元線WL0~WL7分斷。另一方面，狹縫SL2僅形成於單元區域CR，雖設置為將選擇閘極線SGS及字元線WL0~WL7分離，但未到達階梯區域SR。即，於狹縫SL2之位於D2方向右側之階梯區域SR內，選擇閘極線SGS及字元線WL0~WL7電性連接。

串單元SU中設置有複數個記憶體柱MP。記憶體柱MP與NAND串NS內之記憶單元電晶體MT0~MT7、及選擇閘極電晶體ST1、ST2對應。於D3方向上延伸而形成之記憶體柱MP貫穿選擇閘極線SGS及字元線WL0~WL7。關於記憶體柱MP之結構詳情，將在後文中進行說明。

單元區域CR之記憶體柱MP以錯位排列配置有八行。即，於相鄰之狹縫SL之間，配置有8行記憶體柱行MPL，該等記憶體柱行MPL由D1方向上之位置相同且於D2方向上等間隔地配置之複數個記憶體柱MP構成。圖4A所示之一例中，由於在狹縫SL之間配置有2個串單元SU，因此1個串單元SU包含4個記憶體柱行MPL。

更具體而言，例如，於串單元SU0中，記憶體柱MP1與記憶體柱MP2於D1方向上相鄰地配置，記憶體柱MP3與記憶體柱MP4於D1方向上相鄰地配置。又，記憶體柱MP5與記憶體柱MP6於D1方向上相鄰地配置，記憶體柱MP7與記憶體柱MP8於D1方向上相鄰地配置。進而，記憶體柱MP3與記憶體柱MP7於D2方向上相鄰地配置，記憶體柱MP1與記憶體柱MP5於D2方向上相鄰地配置。又，記憶體柱MP4與記憶體柱MP8於D2方向上相鄰地配置，記憶體柱MP2與記憶體柱MP6於D2方向上相鄰地配置。

並且，記憶體柱MP1於D1方向上，配置於記憶體柱MP3與記憶體柱MP4之間，於D2方向上，配置於不同於記憶體MP3及記憶體柱MP4之位置。記憶體柱MP4於D1方向上，配置於記憶體柱MP1與記憶體柱MP2之間，於D2方向上，配置於不同於記憶體柱MP1及記憶體柱MP2之位置。又，記憶體柱MP5於D1方向上，配置於記憶體柱MP7與記憶體柱MP8之間，於D2方向上，配置於不同於記憶體柱MP7與記憶體柱MP8之位置。記憶體柱MP8於D1方向上，配置於記憶體柱MP5與記憶體柱MP6之間，於D2方向上，配置於不同於記憶體柱MP5與記憶體柱MP6之位置。

選擇閘極線SGD形成為於D2方向上延伸。串單元SU0~3中分別各配置有4條選擇閘極線SGD。即，記憶體柱行MPL與選擇閘極線SGD一一對應。於以下之說明中，當表達特定之選擇閘極線時使用附有下標之符號。例如，將配置於串單元SUj(j=0、1、2、…)之自D1方向上數第k條之選擇閘極線表示為選擇閘極線SGDj_k。當表示任意選擇閘極線時，表述為選擇閘極線SGD。

串單元SU0中配置有4條選擇閘極線SGD0_1、SGD0_2、SGD0_3、SGD0_4。各條選擇閘極線SGD0_1、SGD0_2、SGD0_3、SGD0_4於D1方向上配置於不同之位置。選擇閘極線SGD之寬度(D1方向上之長度)形成為小於記憶體柱MP之直徑。選擇閘極線SGD0_1形成為貫穿於D1方向上配置於相同位置且沿著D2方向並排地配置之複數個記憶體柱MP3、MP7。又，選擇閘極線SGD0_2形成為貫穿於D1方向上配置於相同位置且沿著D2方向並排地配置之複數個記憶體柱MP1、MP5。進而，選擇閘極線SGD0_3形成為貫穿於D1方向上配置於相同位置且沿著D2方向並排地配置之複數個記憶體柱MP4、MP8。又，選擇閘極線SGD0_4形成為貫穿於D1方向上配置於相同位置且沿著D2方向並排地配置之複數個記憶體柱MP2、MP6。即，以複數條選擇閘極線SGD中之任一條貫穿1個記憶體柱MP之方式配置選擇閘極線SGD與記憶體柱MP。於選擇閘極線SGD與記憶體柱MP之交點處形成有選擇閘極電晶體ST1。

配置於串單元SU0中之4條選擇閘極線SGD0_1、SGD0_2、SGD0_3、SGD0_4於階梯區域SR內，經由通孔VA與配線VL0電性連接。即，自配線VL0對選擇閘極線SGD0_1、SGD0_2、SGD0_3、 SGD0_4施加相同之電壓。同樣地，選擇閘極線SGD1_0~SGD1_3與配線VL1、選擇閘極線SGD2_0~SGD2_3與配線VL2、及選擇閘極線SGD3_0~SGD3_3與配線VL3於階梯區域SR內，分別經由通孔VA而電性連接。即，構成為自相同配線VL對配置於相同串單元SU中之選擇閘極線SGD施加電壓，自不同配線VL對配置於不同串單元SU中之選擇閘極線施加電壓，因此能夠對所屬之串單元SU不同之選擇閘極線SGD施加相互獨立之電壓。再者，通孔VA之截面形狀雖表示為橢圓，但亦可為圓形形狀等。

於記憶體柱MP上形成有接觸插塞CP2。又，接觸插塞CP2與於D1方向上延伸之複數個位元線BL中之任一個連接。即，串單元SU內之複數個記憶體柱MP經由接觸插塞CP2分別與不同之位元線BL連接。更具體而言，例如，記憶體柱MP1~MP8分別與不同之位元線BL連接。1個位元線BL上共通地連接有各串單元SU之1個記憶體柱MP。如圖4A所示，當在各串單元SU中，複數個記憶體柱MP以成為四行錯位配置之方式排列時，各位元線BL之寬度成為於1個記憶體柱MP之上方能夠配置2條位元線BL之寬度。即，位元線間距P_BL(位元線寬度+位元線間隔)係記憶體孔間距P_MH(記憶體孔MH之直徑+於D2方向上相鄰之記憶體孔之間隔)之四分之一。

再者，構成1個區塊BLK之串單元SU之數量、或構成1個串單元SU之記憶體柱行MPL之數量能夠任意地設定。例如，於八行錯位排列之記憶體柱MP中，1個區塊BLK可包含4個串單元SU，1個串單元SU可包含2條記憶體柱行。圖4B中示出了記憶單元陣列之另一模式圖。圖4B所示之記憶單元陣列中，各串單元SU之複數個記憶體柱MP係以朝向D2方向呈兩行錯位配置之方式排列。於狹縫SL1與狹縫SL2之間配置有構成1個區塊BLK之4個串單元SU0~SU3，於狹縫SL2與狹縫SL3之間配置有構成另一區塊BLK之4個串單元SU0~SU3。

串單元SU0包含2條選擇閘極線SGD0_1、SGD0_2。選擇閘極線SGD0_1、SGD0_2經由通孔VA與配線VL0電性連接。同樣地，選擇閘極線SGD1_1、SGD1_2與配線VL1、選擇閘極線SGD2_1~SGD2_2與配線VL2、及選擇閘極線SGD3_0、SGD3_1與配線VL3分別經由通孔VA而電性連接。即，能夠對所屬之串單元SU不同之選擇閘極線SGD施加相互獨立之電壓。再者，在各串單元SU中，複數個記憶體柱MP以成為兩行錯位配置之方式排列時，各位元線BL之寬度成為於1個記憶體柱MP之上方能夠配置1條位元線BL之寬度。即，位元線間距P_BL係記憶體孔間距P_MH之二分之一。因此，較圖4A所示之構成而言，圖4B所示之構成中之位元線之寬度形成得更寬。

圖4C、及圖4D中示出了記憶單元陣列之另一模式圖。圖4C係表示如下情況之圖，即，於八行錯位排列之記憶體柱MP中，1個區塊BLK包含8個串單元SU，且1個串單元SU包含2條記憶體柱行。圖4D係表示如下情況之圖，即，於八行錯位排列之記憶體柱MP中，1個區塊BLK包含8個串單元SU，且1個串單元SU包含1條記憶體柱行。再者，如圖4D所示，當於各串單元SU中，複數個記憶體柱MP以成為一行錯位配置之方式排列時，各位元線BL之寬度成為於2個記憶體柱MP之上方能夠配置1條位元線BL之寬度。即，位元線間距P_BL與記憶體孔間距P_MH相同。如此一來，構成1個區塊BLK之串單元SU之數量、或構成1個串單元SU之記憶體柱行MPL之數量能夠任意地設定。

又，記憶體柱MP之排列亦可為其他配置圖案而非錯位配置。無論記憶體柱MP之排列如何，各串單元SU之選擇閘極線SGD均形成為於規定之方向(於圖4A~圖4D之情形時為D2方向)上延伸，且在該串單元SU內貫穿沿著與選擇閘極線SGD相同之方向排列之複數個記憶體柱MP。

(1-5.非揮發性記憶體之截面結構)

接下來，針對記憶單元陣列之截面結構，使用圖5A進行說明。圖5A係三維結構之記憶單元陣列之部分區域之剖視圖，且係沿著圖4之A1-A2線之剖視圖。

記憶單元陣列23具有三維結構。如圖5A所示，p型井區域(P-well)上形成有複數個NAND串NS。即，於p型井區域上積層有作為選擇閘極線SGS發揮功能之複數個配線層633。進而於該等複數個配線層633之上層積層有作為字元線WLi發揮功能之第1配線、即複數個配線層632。該等配線層632、633中，於D3方向上相鄰之配線層之間設置有未圖示之絕緣層。再者，圖4中，為了方便說明，示出了作為字元線WLi發揮功能之配線層632積層了8層而成之結構，但亦可積層更多層之配線層632。

並且，形成有貫穿該等配線層633、632並到達p型井區域之記憶體柱634。於記憶體柱634之側面依次形成有阻擋絕緣膜635、電荷累積層636、及穿隧絕緣膜637，進而於記憶體柱634內嵌入有半導體柱(半導體層)638。半導體柱638例如包含多晶矽，當NAND串NS中所包含之記憶單元電晶體MT以及選擇閘極電晶體ST1及ST2進行動作時，作為形成通道之區域發揮功能。例如，記憶體柱634與配線層633交叉之部分作為選擇閘極電晶體ST2發揮功能。記憶體柱634與配線層632分別交叉之部分作為記憶單元電晶體(記憶單元)MT發揮功能。

進而，於半導體柱638之內部嵌入有核心層638a。核心層638a之上表面形成在於D3方向上較記憶體柱634之上表面低規定距離、且於D3方向上較處在最高位置之配線層632之上表面高規定距離之位置。半導體柱638位於核心層638a上。即，核心層638a於D1、D2及D3方向上被半導體柱638包圍。記憶體柱634之較核心層638a靠上方之部分穿過半導體柱638之中心軸，形成於D2方向上延伸之狹縫SLS。該狹縫SLS中形成有選擇閘極電晶體ST1。

在配線層632之上方、更加具體而言自配線層632之最上表面到記憶體柱634之上表面之間，形成有於D2方向上延伸之複數個配線層631(第2配線)。作為選擇閘極線SGD發揮功能之複數個配線層631於D1方向上隔開間隔地排列。配線層631在D1方向上之長度短於半導體柱638在D1方向上之長度。又，配線層631在D3方向上之長度長於配線層631在D1方向上之長度。配線層631在D3方向上之長度被設定為與選擇閘極電晶體ST1所需之臨界特性相應之長度，例如為相當於3~4條配線層632在D3方向上之厚度之程度。各個配線層631設置成藉由於D1方向上配置於相同位置之複數個記憶體柱634之狹縫SLS內(圖4A)。於半導體柱638與配線層631對向之面上形成有閘極絕緣膜641。於配線層631與閘極絕緣膜641之間形成有成為位障金屬之導電層(省略圖示)。於較配線層631之上表面更靠上方之狹縫SLS內填充有絕緣層642。

再者，如圖5B所示，亦可為如下結構，即，於核心層638a上不設置半導體柱638，核心層638a之上表面與閘極絕緣膜641之下表面直接相接。圖5B係三維結構之記憶單元陣列之部分區域之另一剖視圖。

阻擋絕緣膜635、穿隧絕緣膜637、閘極絕緣膜641、核心層638a、及絕緣層642例如由氧化矽膜形成。電荷累積層636例如由氮化矽膜形成。

於較記憶體柱634之上表面更靠上層，隔著絕緣層設置有配線層643。於D1方向上延伸之配線層643形成為帶狀，與位元線BL對應。複數個配線層643於D2方向上隔開間隔地排列(圖4A)。

於半導體柱638之上端設置有第1接觸插塞639。進而於第1接觸插塞之上端設置有第2接觸插塞640。第1接觸插塞639與第2接觸插塞640例如由鎢等導電體形成，將半導體柱638與配線層643電性連接。具體而言，配線層643經由第1接觸插塞639及第2接觸插塞640與和每個串單元SU對應之1個記憶體柱634之半導體柱638電性連接。再者，並不限定於此類構成，亦可為記憶體柱634內之半導體柱638及配線層643之間經由複數個接點或配線等而連接。

(2.製造方法)

接下來，對本實施方式中之記憶單元陣列23之製造方法之一例進行說明。圖6~圖10分別示出了表示實施方式之記憶單元陣列之製造步驟之一例之記憶單元陣列之俯視圖、及沿著A1-A2線之剖視圖(A1-A2截面)。圖6~圖10之剖視圖示出了較配線層632中自上算起第2層(WL6)更靠上方及較第1接觸插塞639更靠下方之區域。

以下，對使用如下方法作為配線層632、633之形成方法之情況進行說明，上述方法係在利用犧牲層形成相當於配線層632、633之結構之後，去除犧牲層並替換為導電材料(以下，表述為「取代」)。

首先，於半導體基板71上，利用CVD(Chemical Vapor Deposition，化學氣相沈積)等交替地積層絕緣層、及對應於配線層633之 4層犧牲層。接著，交替地積層絕緣層651、及對應於配線層632之8層犧牲層632a。犧牲層632a使用與針對絕緣層651之濕式蝕刻之選擇比較高之材料。例如，於絕緣層651係由氧化矽膜形成之情形時，犧牲層632a使用氮化矽膜。

接著，形成記憶體柱MP。具體而言，首先，於最上層之絕緣層651之上表面形成硬質遮罩，去除形成記憶體柱MP區域之硬質遮罩。即，以僅記憶體柱MP之形成區域之絕緣層651露出之方式，對硬質遮罩進行圖案化。接著，使用各向異性蝕刻，形成深孔(孔)，該深孔貫穿12層犧牲層632a與絕緣層，且底面到達作為源極線之半導體基板71。在卸除硬質遮罩之後，依次積層阻擋絕緣膜635、電荷累積層636、及穿隧絕緣膜637。

然後，使用各向異性蝕刻等，去除最上層之絕緣層651、及孔底面之阻擋絕緣膜635、電荷累積層636、及穿隧絕緣膜637，使半導體基板71在孔之底面露出。利用CVD等，於整個面依次堆積多晶矽膜與氧化矽膜之後，進行回蝕(於不使用硬質遮罩之情形時，對自上表面露出之部分藉由各向異性蝕刻進行整面蝕刻)，將半導體柱638與核心層638a嵌入孔內。然後，去除孔內之核心層638a直到較最上層之犧牲層632a高出規定距離之位置為止。利用CVD等在整個面堆積多晶矽膜之後，進行回蝕，將半導體柱638嵌入孔上部。

向半導體柱638之自核心層638a之上表面到距離孔上表面為規定深度為止之部分，使用離子注入技術及擴散技術，將p型雜質(例如，硼(B))注入、擴散，從而形成p型雜質層638_1。進而向半導體柱638之距離孔上表面為規定深度為止之部分，使用離子注入技術及擴散技術，將n型雜質(例如，砷(As))注入、擴散，從而形成n型雜質層638_2。p型雜質層638_1用作形成選擇閘極電晶體ST1之通道之區域。n型雜質層638_2使之後所形成之第1接觸插塞639與半導體柱638之連接電阻較低。進而使用CVD等，於整個上表面堆積絕緣層651。藉由執行以上一系列之順序，從而形成圖6所示之結構。

接著，使用CVD等，於整個面依次積層蝕刻終止層652、底層653、絕緣層654。蝕刻終止層652係由與構成之後所要形成之絕緣層642之膜之蝕刻選擇比較大之膜形成。例如，於絕緣層642由氧化矽膜形成之情形時，蝕刻終止層652由氮化矽膜形成。底層653例如由含碳膜(SOC(Spin On Carbon，旋塗碳)膜等)形成。絕緣層654例如由SOG(Spin On Glass，旋塗玻璃)膜形成。於絕緣層654之上表面形成硬質遮罩655，去除形成狹縫SLS區域之硬質遮罩655。即，以僅狹縫SLS之形成區域之絕緣層654露出之方式，對硬質遮罩655進行圖案化。藉由執行以上之順序，從而形成圖7所示之結構。

然後，藉由各向異性蝕刻，對未形成硬質遮罩655之區域之絕緣層654、底層653、蝕刻終止層652、絕緣層651、及半導體柱638進行蝕刻，形成狹縫SLS。然後，藉由灰化或濕式蝕刻(使用藥液等之各向同性蝕刻)等，依次去除硬質遮罩655、絕緣層654、及底層653。藉由執行以上之順序，而形成用於將作為選擇閘極電晶體ST1之閘極之配線層631嵌入之狹縫SLS，從而形成圖8所示之結構。再者，於狹縫SLS之寬度(D1方向)較寬之情形時，D1方向上之狹縫SLS與穿隧絕緣膜637之距離會變短，因此選擇閘極電晶體ST1之通道區域之深度會變淺。又，於狹縫SLS之寬度較寬之情形時，自記憶體柱MP上部露出之半導體柱638之面積會變小。於此情形時，半導體柱638與第1接觸插塞639之接觸面積變小，可能會導致電阻變高或斷線。為了防止上述情況之出現，狹縫SLS之寬度較理想為形成為與核心層638a之寬度相同之程度。

由於絕緣層651與半導體柱638之蝕刻速率存在差，因此記憶體柱MP與其他區域之間，狹縫SLS之底面高度有時會產生差。圖11A~圖11D係對狹縫SLS之加工形狀之一例進行說明之剖視圖，示出了沿著圖8之B1-B2線之截面(A1-A2截面)。圖11A示出了絕緣層651之蝕刻速率高於半導體柱638之情況，圖11B示出了半導體柱638之蝕刻速率高於絕緣層651之情況。又，圖11C中示出了使用圖11A所示之形狀之結構體所製造之記憶單元陣列23中，較配線層632中自上算起第2層(WL6)更靠上方及較第1接觸插塞639更靠下方之區域。圖11D中示出了使用圖11B所示之形狀之結構體所製造之記憶單元陣列23中，較配線層632中自上算起第2層(WL6)更靠上方及較第1接觸插塞639更靠下方之區域。

於絕緣層651與半導體柱638之蝕刻速率之差不同之情形時，如圖11A、圖11B所示，狹縫SLS之底面有時會變成凹凸形狀。於圖11A所示之形狀之情形時，半導體柱638之上表面高於絕緣層651之上表面，於圖11B所示之形狀之情形時，半導體柱638之上表面低於絕緣層651之上表面。由於沿著狹縫SLS之底面形成作為選擇閘極線SGD發揮功能之配線層631，因此當於狹縫SLS之底面形成凹凸時，配線層631於高度方向(D3方向)上亦形成凹凸。如此一來，配線層631之D3方向下表面亦可形成凹凸形狀。

接著，藉由熱氧化等，使在狹縫SLS之內壁露出之多晶矽氧化，形成閘極氧化膜(閘極絕緣膜)641。再者，閘極氧化膜641亦可使用CVD等使氧化矽膜堆積之方法而形成。然後，利用濺鍍或CVD等，於整個面形成作為位障金屬之導電層656(例如，氮化鈦)之後，利用CVD將作為配線層631之導電體膜(例如，鎢)嵌入狹縫SLS內。進而利用濕式蝕刻對從狹縫SLS之底面超出規定高度之導電體膜進行蝕刻，形成配線層631。利用CVD等，於整個上表面形成絕緣層642，向狹縫SLS內填充絕緣層642。藉由執行以上之順序，從而形成圖9所示之結構。

圖12A~圖12D係對配線層631之加工形狀之一例進行說明之剖視圖，圖中示出了濕式蝕刻之後且嵌入絕緣層642之前之圖9中以虛線包圍之區域C1。圖12A示出了配線層631之蝕刻速率高於導電層656之情況，圖12B示出了導電層656之蝕刻速率高於配線層631之情況。圖12C中示出了使用圖12A所示之形狀之結構體所製造之記憶單元陣列23中，較區域C1更靠上方及較絕緣層657更靠下方之區域。圖12D中示出了使用圖12B所示之形狀之結構體所製造之記憶單元陣列23中，較區域C1更靠上方及較絕緣層657更靠下方之區域。由於狹縫SLS之寬度較窄，因此當嵌入作為配線層631之導電體膜時，配線層631可能無法形成得較為平坦。即，配線層631於寬度方向(D1方向)上，可能會在中央部分形成凹處(凹槽)。

又，於圖12A所示之形狀之情形時，導電層656之上表面高於配線層631之上表面，於圖12B所示之形狀之情形時，導電層656之上表面低於配線層631之上表面。如此一來，亦可於配線層631表面形成凹處、或者配線層631與作為位障金屬層之導電層656之高度存在差異。

然後，利用CMP(Chemical Mechanical Polishing，化學機械研磨)，藉由研磨去除位於較蝕刻終止層652更為上層之絕緣層642。即，利用CMP將絕緣層642嵌入狹縫SLS，將整個面平坦化。在藉由濕式蝕刻等去除蝕刻終止層652之後，進行置換。具體而言，藉由各向異性蝕刻，對底面到達半導體基板71之狹縫SL1~SL3於規定之部位進行加工。接著，藉由濕式蝕刻，自狹縫SL1~SL3中去除犧牲層632a，形成空隙。向空隙中嵌入導電體膜(例如，鎢)之後，去除形成於狹縫SL1~SL3內及最上層之絕緣層651上之導電體膜，而形成配線層632、633。然後，向狹縫SL1~SL3中嵌入絕緣層645。藉此完成置換，而完成成為選擇閘極線SGS之配線層633、及成為字元線WL之配線層622之形成。

然後，形成第1接觸插塞639。首先，利用CVD等，於整個上表面堆積絕緣層657。然後，於絕緣層657之上表面形成硬質遮罩。然後，去除第1接觸插塞639形成區域之硬質遮罩。即，以僅第1接觸插塞639形成區域之絕緣層657露出之方式，對硬質遮罩進行圖案化。然後，藉由各向異性蝕刻，將未形成硬質遮罩之區域的絕緣層657、及絕緣層651蝕刻到記憶體柱MP之上表面為止，而形成接觸孔。藉由灰化或濕式蝕刻等去除硬質遮罩之後，利用CVD等，向接觸插塞嵌入導電體膜(例如，鎢)。最後，去除形成於最上層之絕緣層657上之導電體膜，而形成第1接觸插塞639。藉由執行以上之順序，而形成圖10所示之結構。

然後，在整個面形成絕緣層之後，於第1接觸插塞639上之規定位置形成由導電體膜構成之第2接觸插塞640，且於第2接觸插塞640之上層形成配線層643，而形成圖5所示之結構。

如此，根據本實施方式，以貫穿記憶體柱MP之半導體柱638之方式形成選擇閘極線SGD。具體而言，選擇閘極線SGD由延伸於與位元線BL正交之方向(D2方向)、且於D1方向上配置複數個之配線構成。各個選擇閘極線SGD配置成其D1方向上之位置相等且於D2方向上貫穿記憶體柱MP。

例如，與字元線WL或選擇閘極線SGS同樣地，有時以包圍圓筒形狀之半導體柱638之方式形成選擇閘極線SGD。於此情形時，選擇閘極線SGD之D1方向之寬度大於記憶體柱MP之半導體柱638之D1方向之寬度。選擇閘極線SGD不同於選擇閘極線SGS或字元線WL，需要按每個串單元SU而分離，且於一字元線WL上配置複數個選擇閘極線SGD。因此，必須使相鄰之選擇閘極線SGD彼此隔開一定距離，而有導致記憶單元陣列23之區域例如於D1方向上增加之情形。

對此，根據本實施方式之構成，由於將選擇閘極線SGD以貫穿記憶體柱MP之半導體柱638之方式形成，因此選擇閘極線SGD之D1方向之寬度小於記憶體柱MP之半導體柱638之D1方向之寬度。因此，能充分確保相鄰之選擇閘極線SGD彼此隔開之距離，能夠防止例如D1方向上之晶片面積增大。

進而，根據本實施方式，於記憶體柱MP之半導體柱638形成有選擇閘極電晶體ST1之通道。例如，於記憶體柱MP形成選擇閘極電晶體ST2與記憶體電晶體MT之後，於記憶體柱MP之上方形成按每個串單元SU預先分離之選擇閘極電晶體ST1，使選擇閘極電晶體ST1之通道形成區域與記憶體柱之半導體柱638接觸連接，於此情形時，接觸連接部分可能會出現電阻增大之情況。

對此，根據本實施方式之構成，選擇閘極電晶體ST2、記憶體電晶體MT、選擇閘極電晶體ST1之通道係形成於半導體柱638中。因此，由於電流路徑內不存在不同之半導體層彼此接觸連接之部分，因此能夠抑制電阻增大。

又，根據本實施方式，相同串單元SU中所包含之NAND串之選擇閘極線SGD係以與相同之電壓供給線連接並被供給相同電壓之方式構成。即，根據本實施方式之構成，1個串單元SU中所包含之記憶體柱MP之行數能夠任意地設定，設計之自由度提高。

再者，本實施方式之半導體記憶裝置無論記憶單元陣列23與周邊電路(輸入輸出電路22或邏輯控制電路21等構成非揮發性記憶體2之記憶單元陣列23以外之構成要素)之配置結構如何，均能夠適用。例如，可為於半導體基板71上橫向並排地配置有記憶單元陣列23與周邊電路之結構，亦可為於半導體基板71上形成有周邊電路且於周邊電路之上方形成有記憶單元陣列23之結構。進而，還可為以不同之晶片形成記憶單元陣列23與周邊電路之後將該等貼合而成之結構。

圖13係對陣列晶片與電路晶片貼合而形成之半導體記憶裝置之結構進行說明之概略剖視圖。如圖13所示，半導體記憶裝置具有陣列晶片700與電路晶片800貼合而成之構成。陣列晶片700形成有記憶單元陣列23、及用於連接記憶單元陣列23與電路晶片800之各種配線。陣列晶片700包含陣列區域與周邊區域，記憶單元陣列23形成於陣列區域。作為形成於陣列區域之記憶單元陣列23，可使用圖5所示之結構之記憶單元陣列。即，作為選擇閘極線SGS之配線層633、與作為字元線WL之配線層632形成為與半導體基板71之表面平行之平板狀，作為選擇閘極線SGD之複數個配線層631於與作為位元線BL之配線層643之延伸方向(D1)正交之方向(D2方向)上延伸，且於D1方向上以規定間隔配置。各個配線層631以於配線層632之上方貫穿記憶體柱MP之方式形成。配線層643經由接觸插塞或其他配線層而與任一貼合電極701電性連接。貼合電極701用於與電路晶片800連接。

電路晶片800形成有邏輯控制電路21、感測放大器24、列解碼器25、暫存器26、定序儀27、電壓產生電路28等。形成於半導體基板81上之複數個電晶體TR之閘極電極、源極、及漏極經由接觸插塞或複數個配線層而與任一貼合電極801電性連接。貼合電極801與對向之貼合電極701電性連接。

在電路晶片800於D3方向上之上表面設置有複數個電極墊PD。電極墊PD用於連接半導體記憶裝置1與外部設備。電極墊PD經由接觸插塞或配線層而與任一貼合電極801電性連接。在電路晶片800於D3方向上之上表面形成有作為鈍化膜發揮功能之絕緣層82。於絕緣層82設置有與電極墊PD對應之開口部。對於此類貼合結構之半導體記憶裝置，亦能藉由將上述結構適用於NAND串之選擇閘極線SGD，從而抑制晶片面積增大，且抑制NAND串之通道電阻增大。

進而，如圖14所示，實施方式之半導體記憶裝置還能夠適用於NAND串NS由兩層結構所形成之情況。圖14係包含兩層結構之NAND串之記憶單元陣列之部分區域之剖視圖。

圖5所示般之三維NAND記憶單元陣列可藉由如下方法形成，即，在積層作為選擇閘極線SGS之配線層633、及作為字元線之複數個配線層632之後，對記憶體柱634一次性地進行加工，以貫穿記憶體柱634之方式對作為選擇閘極線SGD之配線層631進行加工。但是，例如，在積層數量較多之三維NAND記憶單元陣列中，對記憶體柱634進行加工時，縱橫比變高，加工有時會變得困難。因此，有時將積層配線層632而形成記憶體柱634之處理分多次來進行。

此處，以進行2次配線層632之積層與記憶體柱634之加工而形成之兩層結構之NAND串NS作為一例進行說明。兩層結構之NAND串NS具有於下層部(Lower Tier)LT與上層部(Upper Tier)UT之間隔著被稱作接頭部JT之導電層644之結構。即，在積層作為選擇閘極線SGS之配線層633、與作為一部分字元線之複數個配線層632之後，對記憶體柱634進行加工，以貫穿記憶體柱634之方式加工作為下層部用之選擇閘極線SGD之配線層631，從而形成下層部LT。之後，在積層作為接頭部JT之導電層644之後，積層剩下之作為字元線之複數個配線層633，然後對記憶體柱634進行加工，以貫穿記憶體柱634之方式加工作為上層部用之選擇閘極線SGD之配線層631，從而形成上層部UT。如此一來，亦可將上述結構適用於兩層結構之NAND串NS之各層中之選擇閘極線SGD。再者，亦可不介置作為接頭部JT之導電層644，而使下層部LT與上層部UT直接連接。

以上所說明之本發明之實施方式係作為一例被示出，並不意在限定發明之範圍。該新穎之實施方式能夠藉由其他各種方式實施，在不脫離發明主旨之範圍內能夠進行各種省略、置換、變更。該等實施方式或其變化包含在發明之範圍或主旨中，並且包含在申請專利範圍所記載之發明及其均等之範圍內。

[相關申請]

本申請享有以日本專利申請2021-146467號(申請日：2021年9月8日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之所有內容。

71:半導體基板