JP2022518075A - ディスプレイパネル及びその製造方法、表示装置 - Google Patents

Abstract

本開示は、ディスプレイパネル及びその製造方法、表示装置を提供する。該ディスプレイパネルは、ベース基板（００）と、ベース基板（００）に設置された複数のサブ画素と、を含み、複数のサブ画素は複数の繰り返しユニット（１００）を構成し、各繰り返しユニット（１００）は、１つの第１色サブ画素（Ｃ１）、２つの第２色サブ画素（Ｃ２）、及び１つの第３色サブ画素（Ｃ３）を含み、各サブ画素は、駆動トランジスタ（Ｍ１）と、駆動トランジスタ（Ｍ１）に電気的に接続された発光素子（０２）と、を含み、発光素子（０２）は、第１電極層（０２１）、発光層（０２２）、及び第２電極層（０２３）を含み、各第２色サブ画素（Ｃ２）における発光素子の第１電極層の、ベース基板（００）での正投影が、各第２色サブ画素（Ｃ２）における駆動トランジスタ（Ｍ１）のゲート電極の、ベース基板（００）での正投影とは少なくとも部分的に重なる。

Description

本願は、２０１９年０１月２９日に提出された中国特許出願第２０１９１００８５４０４．８号の優先権を主張し、上記中国特許出願で開示された全内容が本願の一部として引用されている。

本開示の実施例は、ディスプレイパネル及びその製造方法、表示装置に関する。

アクティブマトリックス有機発光ダイオード（ａｃｔｉｖｅ ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）は、自己発光が可能な電流型発光デバイスであり、高い応答速度、高いリフレッシュ頻度や低消費電力などの特徴を有するため、ますます高性能ディスプレイパネルに広く適用されている。

ＡＭＯＬＥＤディスプレイパネルは、ベース基板と、ベース基板にアレイ状に配列された複数のサブ画素と、を備え、各サブ画素は、１つの駆動トランジスタと、該駆動トランジスタに接続された発光素子とを含み、且つ該駆動トランジスタのドレイン電極は発光素子の陽極に接続され、発光素子を発光するように駆動し得る。しかし、ディスプレイパネルでは、各サブ画素の発光輝度に差があるので、ディスプレイパネルの輝度均一性が劣る。

本開示の少なくともいくつかの実施例は、
ベース基板と、前記ベース基板に設置された複数のサブ画素と、を含み、前記複数のサブ画素は複数の繰り返しユニットを構成し、各前記繰り返しユニットは、１つの第１色サブ画素、２つの第２色サブ画素、及び１つの第３色サブ画素を含み、
各前記サブ画素は、駆動トランジスタと、前記駆動トランジスタに電気的に接続された発光素子と、を含み、前記発光素子は、第１電極層、発光層、及び第２電極層を含み、
各前記第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影が、各前記第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なるディスプレイパネルを提供する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、各前記第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影が、各前記第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影内にある。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、各前記サブ画素は前記駆動トランジスタを含む画素回路を含み、
前記２つの第２色サブ画素のうち第１の第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影が、前記２つの第２色サブ画素のうち第２の第２色サブ画素における画素回路の、前記ベース基板での正投影とは少なくとも部分的に重なり、
前記第２の第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影が、前記第１の第２色サブ画素における画素回路の、前記ベース基板での正投影とは重ならない。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１の第２色サブ画素における発光素子の第１電極層の形状と前記第２の第２色サブ画素における発光素子の第１電極層の形状が異なる。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１の第２色サブ画素における発光素子の第１電極層は、第１駆動電極ブロックと、前記第１駆動電極ブロックに接続された補助電極ブロックと、を含み、
前記第１駆動電極ブロックの前記ベース基板での正投影は、前記第１の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは重ならず、
前記補助電極ブロックの前記ベース基板での正投影は、前記第１の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なる。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記補助電極ブロックの第１投影重なり領域の面積と、前記第２の第２色サブ画素における発光素子の第１電極層の第２投影重なり領域の面積との比率が、比率範囲内にあり、
前記第１投影重なり領域は、前記補助電極ブロックの前記ベース基板での正投影と、前記第１の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とのオーバーラップ領域であり、前記第２投影重なり領域は、前記第２の第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影と、前記第２の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とのオーバーラップ領域であり、前記比率範囲は９０％～１１０％である

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第２の第２色サブ画素における発光素子の第１電極層は第２駆動電極ブロックを含み、
前記第２駆動電極ブロックの前記ベース基板での正投影は、前記第２の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なる。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１駆動電極ブロックの形状と前記補助電極ブロックの形状とが異なり、前記第１駆動電極ブロックの形状と前記第２駆動電極ブロックの形状とが同じであり、前記第１駆動電極ブロックの前記ベース基板での正投影の面積と、前記第２駆動電極ブロックの前記ベース基板での正投影の面積とが同じである。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の中心と前記第１駆動電極ブロックの中心との間の距離が、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の中心と前記第２駆動電極ブロックの中心との間の距離よりも大きい。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極は、前記ベース基板の表面に平行する第１方向に沿って配列されており、
前記第１方向において、前記第１駆動電極ブロックは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極に近い側に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１方向において、前記第１駆動電極ブロックは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と、前記第２の第２色サブ画素における画素回路の駆動トランジスタのゲート電極との間に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記画素回路は寄生サブ回路をさらに含み、前記第１の第２色サブ画素における画素回路の寄生サブ回路は第１コンデンサを含み、前記第１コンデンサは第１電極と第２電極とを含み、
前記補助電極ブロックは前記第１コンデンサの第１電極として機能し、前記第１の第２色サブ画素の駆動トランジスタのゲート電極は前記第１コンデンサの第２電極として兼用される。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記画素回路は寄生サブ回路をさらに含み、前記第２の第２色サブ画素における画素回路の寄生サブ回路は第２コンデンサを含み、前記第２コンデンサは第１電極と第２電極とを含み、
前記第２駆動電極ブロックは前記第２コンデンサの第１電極として兼用され、前記第２の第２色サブ画素の駆動トランジスタのゲート電極は前記第２コンデンサの第２電極として兼用される。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、各前記繰り返しユニットでは、前記第１の第２色サブ画素と前記第２の第２色サブ画素とが前記第１方向に沿って配列され、前記第１方向において、前記補助電極ブロックが前記第１駆動電極ブロックの、前記第２の第２色サブ画素の発光素子から離れた側に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、各前記繰り返しユニットでは、前記第１色サブ画素と前記第３色サブ画素とが第２方向に沿って配列され、且つ、前記第２方向において、前記第１の第２色サブ画素及び前記第２の第２色サブ画素が、前記第１色サブ画素と前記第３色サブ画素との間に位置し、
前記第２方向は前記ベース基板の表面に平行し、且つ、前記第１方向と前記第２方向とは互いに垂直している。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、各前記繰り返しユニットでは、前記第１の第２色サブ画素の発光素子の第１電極層の面積が、前記第２の第２色サブ画素の発光素子の第１電極層の面積よりも大きい。

たとえば、本開示のいくつかの実施例によるディスプレイパネルは、前記画素回路の前記ベース基板から離れた側に設置された平坦層をさらに含み、
前記第１電極層は、前記平坦層の前記駆動トランジスタから離れた側に設置され、
前記発光層は、前記第１電極層の前記平坦層から離れた側に設置され、
前記第２電極層は、前記発光層の前記第１電極層から離れた側に設置される。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１の第２色サブ画素における発光素子の第１電極層は、第１接続電極ブロックをさらに含み、前記第１接続電極ブロックは、前記第１駆動電極ブロックに電気的に接続され、前記第１方向において前記第１駆動電極ブロックの、前記第２の第２色サブ画素の発光素子から離れた側に位置し、
前記第２の第２色サブ画素における発光素子の第１電極層は、第２接続電極ブロックをさらに含み、前記第２接続電極ブロックは、前記第２駆動電極ブロックに電気的に接続され、前記第１方向において前記第２駆動電極ブロックの、前記第１の第２色サブ画素の発光素子から離れた側に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記平坦層は第１ビアと第２ビアとを含み、
前記第１接続電極ブロックは、前記第１ビアを介して前記第１の第２色サブ画素の画素回路に電気的に接続され、前記第２接続電極ブロックは、前記第２ビアを介して前記第２の第２色サブ画素の画素回路に電気的に接続される。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１方向において、前記第１接続電極ブロックは、前記第１駆動電極ブロックの、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極から離れた側に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１方向において、前記第１接続電極ブロックは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極との間に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１方向において、前記第１接続電極ブロックは、前記第１駆動電極ブロックと前記補助電極ブロックとの間に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１方向において、前記第２接続電極ブロックは、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極から離れた側に位置し、
前記第２駆動電極ブロックは、前記第２接続電極ブロックと前記第１駆動電極ブロックとの間に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１接続電極ブロックの形状と前記第２接続電極ブロックの形状とが同じであり、前記第１接続電極ブロックの前記ベース基板での正投影の面積と前記第２接続電極ブロックの前記ベース基板での正投影の面積とが同じである。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１色サブ画素の発光素子の第１電極層は、互いに電気的に接続された第３駆動電極ブロック及び第３接続電極ブロックを含み、前記第３色サブ画素の発光素子の第１電極層は、互いに電気的に接続された第４駆動電極ブロック及び第４接続電極ブロックを含み、
前記平坦層は第３ビアと第４ビアとを含み、前記第３接続電極ブロックは、前記第３ビアまで延びて、前記第３ビアを介して前記第１色サブ画素の画素回路に電気的に接続され、前記第４接続電極ブロックは、前記第４ビアまで延びて、前記第４ビアを介して前記第３色サブ画素の画素回路に電気的に接続される。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、各前記繰り返しユニットでは、
前記第１方向において、前記第３接続電極は前記第３駆動電極ブロックの前記補助電極ブロックから離れた側に位置し、前記第２方向において、前記第３接続電極は前記第３駆動電極ブロックの前記第４駆動電極ブロックに近い側に位置し、
前記第１方向において、前記第４接続電極は前記第４駆動電極ブロックの前記補助電極ブロックから離れた側に位置し、前記第２方向において、前記第４接続電極は前記第４駆動電極ブロックの前記第３駆動電極ブロックに近い側に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記画素回路は、アクティブ半導体層、ゲート金属層、及びソース・ドレイン金属層を含み、前記ベース基板に垂直な方向において、前記アクティブ半導体層が前記ベース基板と前記ゲート金属層との間に介在し、前記ゲート金属層が前記アクティブ半導体層と前記ソース・ドレイン金属層との間に介在し、
前記第１接続電極ブロックは、前記第１ビアを通して前記ソース・ドレイン金属層まで延びており、
前記第２接続電極ブロックは、前記第２ビアを通して前記ソース・ドレイン金属層まで延びており、
前記第３接続電極ブロックは、前記第３ビアを通して前記ソース・ドレイン金属層まで延びており、
前記第４接続電極ブロックは、前記第４ビアを通して前記ソース・ドレイン金属層まで延びている。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、複数の前記繰り返しユニットが第２方向に沿って配列されて複数の繰り返しユニット群を構成し、前記複数の繰り返しユニット群は、前記第１方向に沿って配列されており、
前記第１方向において、前記第１接続電極ブロック、前記第２接続電極ブロック、前記第３接続電極ブロック、及び前記第４接続電極ブロックは、隣接する２つの繰り返しユニット群の間に位置し、
前記第１方向において、前記補助電極ブロックの少なくとも一部は、前記補助電極ブロックの前記第１駆動電極ブロックから離れた側にあって、前記補助電極ブロックが位置する繰り返しユニット群に隣接する繰り返しユニット群における隣接する２つの繰り返しユニットの間に位置する。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１色サブ画素は赤色のサブ画素であり、前記２つの第２色サブ画素はいずれも緑色のサブ画素であり、前記第３色サブ画素は青色のサブ画素である。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記第１色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影の面積が、各前記第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影の面積よりも大きく、且つ前記第３色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影の面積よりも小さい。

たとえば、本開示のいくつかの実施例に係るディスプレイパネルでは、前記画素回路は、発光制御サブ回路、データ書込みサブ回路、ストレージサブ回路、閾値補償サブ回路、基準電圧書込みサブ回路、第１リセットサブ回路、及び第２リセットサブ回路をさらに含み、
前記データ書込みサブ回路は、ゲート信号により制御されて、データ信号を前記ストレージサブ回路の第１端子に書き込むように構成され、
前記ストレージサブ回路は、前記データ信号を収納するように構成され、
前記駆動トランジスタは、前記ストレージサブ回路の第２端子の電圧に基づいて前記発光素子を駆動して発光するように構成され、
前記発光制御サブ回路は、前記駆動トランジスタ及び前記発光素子のそれぞれに電気的に接続され、前記駆動トランジスタと前記発光素子との接続を導通又は遮断するように構成され、
前記閾値補償サブ回路は、前記駆動トランジスタに電気的に接続され、且つ、閾値補償制御信号により制御されて前記駆動トランジスタに対して閾値補償を行うように構成され、
前記基準電圧書込みサブ回路は、前記ストレージサブ回路の第１端子に電気的に接続され、且つ、基準電圧補償制御信号により制御されて前記ストレージサブ回路の第１端子に基準電圧信号を書き込むように構成され、
前記第１リセットサブ回路は、前記ストレージサブ回路の第１端子に電気的に接続され、且つ、第１リセット制御信号により制御されて前記ストレージサブ回路の第１端子に第１リセット電圧を書き込むように構成され、
前記第２リセットサブ回路は、前記ストレージサブ回路の第２端子に電気的に接続され、且つ、第２リセット制御信号により制御されて前記ストレージサブ回路の第２端子に第２リセット電圧を書き込むように構成される。

本開示の少なくともいくつかの実施例は、
ベース基板を得ることと、
複数のサブ画素を前記ベース基板に形成することと、を含み、
前記複数のサブ画素は、複数の繰り返しユニットを構成し、各繰り返しユニットは、１つの第１色サブ画素、２つの第２色サブ画素、及び１つの第３色サブ画素を含み、
各前記サブ画素は、駆動トランジスタと、前記駆動トランジスタに接続された発光素子と、を含み、前記発光素子は、第１電極層、発光層、及び第２電極層を含み、各前記第２色サブ画素における第１電極層の、前記ベース基板での正投影が、各前記第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なるディスプレイパネルの製造方法をさらに提供する。

本開示の少なくともいくつかの実施例は、上記のいずれかに記載のディスプレイパネルを備える表示装置をさらに提供する。

本開示の実施例の技術案をより明確に説明するために、以下、実施例の説明に必要な図面を簡単に説明するが、明らかなように、以下の説明における図面は本開示のいくつかの実施例に関するものに過ぎず、当業者であれば、創造的な努力を必要とせずに、これらの図面に基づいてほかの図面を得ることができる。

図１は本開示のいくつかの実施例によるディスプレイパネルの構造模式図である。 図２は本開示のいくつかの実施例による別のディスプレイパネルの構造模式図である。 図３は本開示のいくつかの実施例によるサブ画素の構造模式図である。 図４は本開示のいくつかの実施例による発光素子の構造模式図である。 図５は本開示のいくつかの実施例によるさらに別のディスプレイパネルの構造模式図である。 図６は本開示のいくつかの実施例によるサブ画素の画素回路における各信号端子のタイミング図である。 図７は本開示のいくつかの実施例による繰り返しユニットの構造模式図である。 図８Ａは本開示のいくつかの実施例による第１の第２色サブ画素の構造模式図である。 図８Ｂは本開示のいくつかの実施例による第２の第２色サブ画素の構造模式図である。 図９Ａは本開示の別のいくつかの実施例による繰り返しユニットの平面構造図である。 図９Ｂは図９Ａ中の線Ｌ３－Ｌ３’に沿う断面構造模式図である。 図９Ｃは図９Ａ中の線Ｌ４－Ｌ４’に沿う断面構造模式図である。 図９Ｄは図９Ａ中の線Ｌ５－Ｌ５’に沿う断面構造模式図である。 図９Ｅは本開示のいくつかの実施例によるまたさらに別のディスプレイパネルの平面模式図である。 図１０は本開示のさらに別のいくつかの実施例によるディスプレイパネルの構造模式図である。 図１１は本開示のいくつかの実施例によるディスプレイパネルの製造方法のフローチャートである。 図１２Ａは本開示のいくつかの実施例による表示装置の模式的なブロック図である。 図１２Ｂは本開示のいくつかの実施例による表示装置の構造模式図である。

本開示の目的、技術案及び利点をより明確にするために、以下、図面を参照しながら、本開示の実施例の技術案を明確かつ完全に説明する。無論、説明される実施例は本開示の実施例の一部に過ぎず、すべての実施例ではない。説明される本開示の実施例に基づき、当業者が創造的な努力を必要とせずに想到しうるすべての他の実施例は、本開示の特許範囲に属する。

特に定義されていない限り、本開示で使用される専門用語又は科学用語は当業者が理解できる通常の意味であるべきである。本開示において使用される「第１」、「第２」及び類似の用語は、いかなる順序、数又は重要性も示さず、異なる構成要素を区別するためにのみ使用される。「含む」又は「備える」等のような用語は、該用語の前に示される素子又は要素が該用語の後に挙げられた素子又は要素及びその同等物をカバーするが、その他の素子又は要素を除外しないことを意味する。「接続」又は「連結」などのような用語は、物理的又は機械的接続に限定されず、直接か間接かを問わず電気的接続も含む。「上」、「下」、「左」、「右」などは相対的な位置関係を示すために過ぎず、説明対象の絶対位置が変わると、この相対的な位置関係もそれに応じて変わる。

本開示のすべての実施例で使用されるトランジスタは薄膜トランジスタ、電界効果トランジスタ又はその他の同じ特性を有するデバイスであってもよく、回路での役割から、本開示の実施例で使用されるトランジスタは主にスイッチングトランジスタである。ここで使用されるスイッチングトランジスタのソース電極とドレイン電極とが構造的に対称的なものであるため、そのソース電極とドレイン電極は交換可能であり、ソース電極とドレイン電極とは物理的構造については区別がない。本開示の実施例では、スイッチングトランジスタのソース電極は第１電極、スイッチングトランジスタのドレイン電極は第２電極と呼ばれる。図中の形態に応じて、トランジスタの中間端子がゲート電極、信号入力端子がソース電極、信号出力端子がドレイン電極として規定されている。

また、本開示の実施例で使用されるスイッチングトランジスタは、Ｐ型スイッチングトランジスタとＮ型スイッチングトランジスタのうちのいずれかを含んでもよい。Ｐ型スイッチングトランジスタは、ゲート電極が低レベルである場合に導通し、ゲート電極が高レベルである場合に遮断する。Ｎ型スイッチングトランジスタは、ゲート電極が高レベルである場合に導通し、ゲート電極が低レベルである場合に遮断する。さらに、本開示の各実施例では、複数の信号のそれぞれには第１電位と第２電位とが対応している。第１電位及び第２電位は該信号の電位には２つの状態量があることを示すに過ぎず、全文を通じて第１電位又は第２電位が特定の数値を有することを意図しない。

表示技術の発展に伴い、コストを低減させるとともにディスプレイパネルの解像度を向上させるために、従来のディスプレイパネルに含まれる複数のサブ画素は、赤色のサブ画素、緑色のサブ画素、青色のサブ画素、及び緑色のサブ画素の順（すなわちＲＧＢＧの順）に配列される。該ＲＧＢＧ配列態様を用いたディスプレイパネルでは、各サブ画素の陽極は一般には図１に示す態様で配列されることができる。図１に示すように、領域１２～８２は各サブ画素の画素回路がベース基板に位置する領域であり、該画素回路は駆動トランジスタ（図１に示されていない）を含んでもよい。符号１１及び７１はいずれも赤色のサブ画素における発光素子の陽極であり、符号２１、４１、６１及び８１は緑色のサブ画素における発光素子の陽極であり、符号３１及び５１は青色のサブ画素における発光素子の陽極である。

各サブ画素では、発光素子の陽極と駆動トランジスタのゲート電極との間に寄生容量ΔＣがあり、該寄生容量ΔＣは、発光素子の発光輝度に影響を与え、且つ寄生容量ΔＣが大きいほど、発光輝度が低くなり、寄生容量ΔＣが小さいほど、発光輝度が高くなる。さらに、該寄生容量ΔＣの大きさは、発光素子の陽極のベース基板での正投影と駆動トランジスタのゲート電極のベース基板での正投影との重なり面積に正比例し、つまり、重なり面積が大きいほど、寄生容量ΔＣが大きく、重なり面積が小さいほど、寄生容量ΔＣが小さい。

たとえば、ＲＧＢＧ配列態様を用いたディスプレイパネルでは、各サブ画素における発光素子の陽極は、ベース基板での正投影の面積が異なる。該サブ画素の配列態様、発光素子の陽極サイズやサブ画素のサイズなどの要素による影響のため、該ディスプレイパネルには輝度の均一性が悪くなりやすいことがある。たとえば、各赤色のサブ画素間の輝度均一性が良好であり、つまり、各赤色のサブ画素における発光素子の陽極の、ベース基板での正投影と各赤色のサブ画素の画素回路における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積がすべて同じである。各青色のサブ画素間の輝度均一性も良好であり、つまり、各青色のサブ画素における発光素子の陽極のベース基板での正投影と各青色のサブ画素の画素回路における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積もすべて同じである。一方、各緑色のサブ画素間の輝度均一性が悪く、つまり、各緑色のサブ画素における発光素子の陽極のベース基板での正投影と各緑色のサブ画素の画素回路における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積には大きな差があり、この結果、各緑色のサブ画素における発光素子の発光輝度に差をもたらしやすい。

たとえば、図１に示すように、１つの赤色のサブ画素における発光素子の陽極（たとえば、赤色のサブ画素の陽極１１）の、ベース基板での正投影と、該赤色のサブ画素の画素回路（たとえば、領域１２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積は、別の赤色のサブ画素における発光素子の陽極（たとえば、赤色のサブ画素の陽極７１）の、ベース基板での正投影と、当該別の赤色のサブ画素の画素回路（たとえば、領域７２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影の重なり面積とは同じである。

図１に示すように、１つの青色のサブ画素における発光素子の陽極（たとえば、青色のサブ画素の陽極３１）の、ベース基板での正投影と、該青色のサブ画素の画素回路（たとえば、領域３２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積は、別の青色のサブ画素における発光素子の陽極（たとえば、青色のサブ画素の陽極５１）の、ベース基板での正投影と、当該別の青色のサブ画素の画素回路（たとえば、領域５２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積とは同じである。

しかし、図１に示すように、隣接する２つの緑色のサブ画素のうち、一方の緑色のサブ画素における発光素子の陽極（たとえば、緑色のサブ画素の陽極２１）の、ベース基板での正投影と該緑色のサブ画素の画素回路（たとえば領域２２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影との重なり面積は、他方の緑色のサブ画素における発光素子の陽極（たとえば、緑色のサブ画素の陽極６１）の、ベース基板での正投影と当該他方の緑色のサブ画素の画素回路（たとえば領域６２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影の重なり面積よりも大きく、たとえば、他方の緑色のサブ画素における発光素子の陽極６１の、ベース基板での正投影は、当該他方の緑色のサブ画素の画素回路（たとえば領域６２内の画素回路）における駆動トランジスタのゲート電極の、ベース基板での正投影とは重ならない。

したがって、隣接する２つの緑色のサブ画素のうち、一方の緑色のサブ画素における発光素子の陽極２１と該緑色のサブ画素における駆動トランジスタのゲート電極との間の寄生容量ΔＣ２１が大きい一方、他方の緑色のサブ画素における発光素子の陽極６１と該緑色のサブ画素における駆動トランジスタのゲート電極との間の寄生容量ΔＣ６１が小さい（たとえば、ΔＣ６１は０）。それにより、この隣接する２つの緑色のサブ画素における発光素子において、たとえば低グレースケール（たとえば、６４グレースケール）の場合に表示輝度には大きな差が生じてしまって、該ディスプレイパネルの表示輝度の均一性が悪くなり、表示効果が劣る。

本開示の実施例は、ディスプレイパネル及びその製造方法、表示装置を提供しており、該ディスプレイパネルは、ベース基板と、ベース基板に設置された複数のサブ画素と、を含み、複数のサブ画素は複数の繰り返しユニットを構成し、各繰り返しユニットは、１つの第１色サブ画素、２つの第２色サブ画素、及び１つの第３色サブ画素を含み、各サブ画素は、駆動トランジスタと、駆動トランジスタに電気的に接続された発光素子とを含み、発光素子は、第１電極層、発光層、及び第２電極層を含み、各第２色サブ画素における発光素子の第１電極層の、ベース基板での正投影は、各第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影とは少なくとも部分的に重なる。

該ディスプレイパネルでは、各第２色サブ画素における間の発光素子の輝度には差が小さく、又は差がないため、該ディスプレイパネルの輝度均一性が良好であり、表示装置の表示効果が良好である。それにより、ディスプレイパネルの表示効果が劣るという問題を解決できる。

図２は本開示の実施例による別のディスプレイパネルの構造模式図である。図３は本開示のいくつかの実施例によるサブ画素の構造模式図である。図４は本開示のいくつかの実施例による発光素子の構造模式図である。図５は本開示のいくつかの実施例によるさらに別のディスプレイパネルの構造模式図である。

たとえば、図２に示すように、該ディスプレイパネルは、ベース基板００と、ベース基板００に設置された複数のサブ画素（図２には、一例として８個のサブ画素だけが示されている）と、を含み、たとえば、複数のサブ画素のうち少なくとも一部のサブ画素は異なる色を有する。たとえば、複数のサブ画素は、複数の第１色サブ画素、第２色サブ画素、及び複数の第３色サブ画素を含み、該複数のサブ画素は、第１色サブ画素Ｃ１、第２色サブ画素Ｃ２、第３色サブ画素Ｃ３、及び第２色サブ画素Ｃ２の順に配列してもよい。

たとえば、ベース基板００は、ガラス基板、石英基板、プラスチック基板などの適切な基板であってもよい。

たとえば、図５に示すように、複数のサブ画素は複数の繰り返しユニット１００を構成し、各繰り返しユニット１００は、１つの第１色サブ画素Ｃ１、２つの第２色サブ画素Ｃ２、及び１つの第３色サブ画素Ｃ３を含む。２つの第２色サブ画素Ｃ２は、第１の第２色サブ画素と第２の第２色サブ画素を含んでもよい。

たとえば、図３に示すように、各サブ画素は、画素回路０１と発光素子０２を含み、該画素回路０１は、発光素子０２に電気的に接続された駆動トランジスタＭ１を含む。たとえば、該駆動トランジスタＭ１は、該発光素子０２の第１端子（たとえば、該発光素子０２の陽極）に接続され、該発光素子０２を発光するように駆動することに用いられる。

たとえば、該発光素子０２は発光ダイオードであってもよく、発光ダイオードはたとえば有機発光ダイオード（ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＯＬＥＤ）又は量子ドット発光ダイオード（ＱＬＥＤ）などであり得るが、本開示の実施例はそれに限定されない。また、図３から分かるように、該発光素子０２の陽極と該駆動トランジスタＭ１のゲート電極Ｎ１との間には寄生容量ΔＣが存在する。

たとえば、図４に示すように、各サブ画素における発光素子０２は、第１電極層０２１、発光層０２２、及び第２電極層０２３を含む。発光層０２２は第１電極層０２１と第２電極層０２３との間に設置される。

たとえば、各第２色サブ画素Ｃ２における第１電極層０２１の、ベース基板００での正投影は、該第２色サブ画素Ｃ２における駆動トランジスタＭ１のゲート電極Ｎ１の、ベース基板００での正投影とは少なくとも部分的に重なる。たとえば、第１の第２色サブ画素における第１電極層の、ベース基板００での正投影は、第１の第２色サブ画素における駆動トランジスタＭ１のゲート電極の、ベース基板００での正投影とは少なくとも部分的に重なり、第２の第２色サブ画素における第１電極層の、ベース基板００での正投影は、第２の第２色サブ画素における駆動トランジスタＭ１のゲート電極の、ベース基板００での正投影とも少なくとも部分的に重なる。

たとえば、いくつかの実施例では、各第２色サブ画素Ｃ２における駆動トランジスタＭ１のゲート電極Ｎ１の、ベース基板００での正投影は、各第２色サブ画素Ｃ２における第１電極層０２１の、ベース基板００での正投影内にある。すなわち、第１の第２色サブ画素における駆動トランジスタＭ１のゲート電極の、ベース基板００での正投影は、第１の第２色サブ画素における第１電極層の、ベース基板００での正投影内にあり、第２の第２色サブ画素における駆動トランジスタＭ１のゲート電極の、ベース基板００での正投影は、第２の第２色サブ画素における第１電極層の、ベース基板００での正投影内にある。つまり、第１の第２色サブ画素における第１電極層の、ベース基板００での正投影は、第１の第２色サブ画素における駆動トランジスタＭ１のゲート電極の、ベース基板００での正投影を完全にカバーし、第２の第２色サブ画素における第１電極層の、ベース基板００での正投影は、第２の第２色サブ画素における駆動トランジスタＭ１のゲート電極の、ベース基板００での正投影を完全にカバーする。

たとえば、第１電極層０２１は発光素子０２の陽極、第２電極層０２３は発光素子０２の陰極であり得る。たとえば、発光層０２２のベース基板００での正投影は、第２電極層０２３のベース基板００での正投影とは少なくとも部分的に重なる。たとえば、第１の第２色サブ画素Ｃ２の発光素子の発光層０２２の、ベース基板１０での正投影は、第２の第２色サブ画素Ｃ２の発光素子の発光層０２２の、ベース基板００での正投影とは連続している。つまり、第１の第２色サブ画素Ｃ２の発光素子の発光層０２２と第２の第２色サブ画素Ｃ２の発光素子の発光層０２２とは、ファインメタルマスク（ＦＭＭ）における１つの開口によって作製することができる。そのため、ＦＭＭプロセスの難しさを効果的に低減できる。たとえば、第１の第２色サブ画素Ｃ２の発光素子の発光層０２２と第２の第２色サブ画素Ｃ２の発光素子の発光層０２２とは一体のものである。

たとえば、各サブ画素について、第１電極層０２１のベース基板００での正投影、発光層０２２のベース基板００での正投影、及び第２電極層０２３のベース基板００での正投影の重なり領域内においては、画素定義層の開口に対応する部分が発光に用いられる。

たとえば、発光層０２２の材料は発光素子０２が発光する光の色に応じて選択できる。発光層０２２の材料には、蛍光発光材料やリン光発光材料などが含まれる。たとえば、いくつかの実施例では、第１電極層０２１と第２電極層０２３とはいずれも導電材料を用いて製造される。

たとえば、各繰り返しユニット１００では、第１の第２色サブ画素Ｃ１の発光素子の第１電極層の面積は、第２の第２色サブ画素Ｃ２の発光素子の第１電極層の面積よりも大きい。

図５は、本開示の実施例による各サブ画素における発光ユニットの第１電極層と駆動トランジスタのゲート電極の、ベース基板での平面構造模式図を示す。たとえば、図５に示すように、領域１０～８０は、各サブ画素における画素回路０１が位置する領域であり、Ｒは第１色サブ画素における発光素子の第１電極層（すなわち陽極）を示し、Ｇ１は第１の第２色サブ画素における発光素子の第１電極層（すなわち陽極）を示し、Ｇ２は第２の第２色サブ画素における発光素子の第１電極層（すなわち陽極）を示し、Ｂは第３色サブ画素における発光素子の第１電極層（すなわち陽極）を示す。

なお、図５に示すように、領域１０及び領域５０は第１列、領域２０及び領域６０は第２列、領域３０及び領域７０は第３列、領域４０及び領域８０は第４列に位置してもよい。領域１０、領域２０、領域３０及び領域４０は第１行、領域５０、領域６０、領域７０及び領域８０は第２行に位置してもよい。

たとえば、図５から分かるように、本開示の実施例では、繰り返しユニット１００における２つの第２色サブ画素は、第２列に位置し且つ互いに隣接しており、第２の第２色サブ画素における発光素子０２の陽極Ｇ２の、ベース基板００での正投影は、該第２の第２色サブ画素の画素回路０１（すなわち領域２０内に位置する画素回路）における駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とは少なくとも部分的に重なり、第１の第２色サブ画素における発光素子０２の陽極Ｇ１の、ベース基板００での正投影は、該第１の第２色サブ画素の画素回路０１（すなわち領域６０内に位置する画素回路）における駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とも少なくとも部分的に重なる。

図１に示すディスプレイパネルでは、第１の第２色サブ画素における発光素子の陽極６１は、該第１の第２色サブ画素における画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影とは重ならないのに対して、本開示の実施例によるディスプレイパネルでは、第１の第２色サブ画素における発光素子０２の陽極Ｇ１の、ベース基板００での正投影は、該第１の第２色サブ画素における画素回路０１（すなわち領域６０内の画素回路）における駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とは少なくとも部分的に重なる。それにより、隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素における発光素子０２の陽極Ｇ１と該第１の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ａとの間の寄生容量と、第２の第２色サブ画素における発光素子０２の陽極Ｇ２と該第２の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ｂとの間の寄生容量との差が小さくなる。

以上のように、本開示の実施例によるディスプレイパネルでは、該ディスプレイパネルの各第２色サブ画素における第１電極層の、ベース基板での正投影が、いずれも該第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影とは重なるので、２つの第２色サブ画素のうち、第１の第２色サブ画素における発光素子の第１電極層と該第１の第２色サブ画素における駆動トランジスタのゲート電極との間の寄生容量と、第２の第２色サブ画素における第１電極層と第２の第２色サブ画素における駆動トランジスタのゲート電極との間の寄生容量との差を小さくして、各第２色サブ画素の発光素子の輝度差を減少又はなくすることができる。それにより、該ディスプレイパネルの輝度均一性が良好になり、表示装置の表示効果が良好になる。

たとえば、図３に示すように、各サブ画素における画素回路０１は、発光制御サブ回路１０１、データ書込みサブ回路１０２、ストレージサブ回路１０３、閾値補償サブ回路１０４、基準電圧書込みサブ回路１０５、第１リセットサブ回路１０６、及び第２リセットサブ回路１０７をさらに含む。

たとえば、データ書込みサブ回路１０２は、走査信号により制御されて、データ信号をストレージサブ回路１０３の第１端子に書き込むように構成され、ストレージサブ回路１０３は、データ信号を収納するように構成され、駆動トランジスタＭ１は、ストレージサブ回路１０３の第２端子の電圧に基づいて発光素子０２を駆動して発光するように構成され、発光制御サブ回路１０１は、駆動トランジスタＭ１及び発光素子０２のそれぞれに電気的に接続され、且つ駆動トランジスタＭ１と発光素子０２との接続を導通又は遮断するように構成され、閾値補償サブ回路１０４は駆動トランジスタＭ１に電気的に接続され、且つ閾値補償制御信号により制御されて駆動トランジスタＭ１に対して閾値補償を行うように構成され、基準電圧書込みサブ回路１０５は、ストレージサブ回路１０３の第１端子に電気的に接続され、且つ基準電圧補償制御信号により制御されてストレージサブ回路１０３の第１端子に基準電圧信号を書込むように構成され、第１リセットサブ回路１０６はストレージサブ回路１０３の第１端子に電気的に接続され、且つ第１リセット制御信号により制御されてストレージサブ回路１０３の第１端子に第１リセット電圧を書き込むように構成され、第２リセットサブ回路１０７はストレージサブ回路１０３の第２端子に電気的に接続され、且つ第２リセット制御信号により制御されてストレージサブ回路１０３の第２端子に第２リセット電圧を書き込むように構成される。

たとえば、図３に示すように、データ書込みサブ回路１０２はデータ書込みトランジスタＭ２を含んでもよく、閾値補償サブ回路１０４は閾値補償トランジスタＭ３を含んでもよく、発光制御サブ回路１０１は発光制御トランジスタＭ５を含んでもよく、基準電圧書込みサブ回路１０５は基準電圧書込みトランジスタＭ４を含んでもよく、第１リセットサブ回路１０６は第１リセットトランジスタＭ６を含んでもよく、第２リセットサブ回路１０７は第２リセットトランジスタＭ７を含んでもよく、ストレージサブ回路１０３は蓄積コンデンサＣを含んでもよい。

たとえば、駆動トランジスタＭ１のゲート電極は蓄積コンデンサＣの第２電極に電気的に接続され、駆動トランジスタＭ１の第１電極は第１直流電源端子ＶＤＤに電気的に接続され、駆動トランジスタＭ１の第２電極は発光制御トランジスタＭ５の第１電極に電気的に接続される。

たとえば、データ書込みトランジスタＭ２のゲート電極は第１ゲート信号端子ＧＡ１に電気的に接続されてゲート信号を受信し、データ書込みトランジスタＭ２の第１電極はデータ信号端子ＤＡに電気的に接続され、データ書込みトランジスタＭ２の第２電極は制御ノードＮ２（すなわちストレージサブ回路１０３の第１端子）に電気的に接続される。データ書込みトランジスタＭ２は、第１ゲート信号端子ＧＡ１によるゲート信号により制御されて、データ信号端子ＤＡによるデータ信号を制御ノードＮ２に入力することに用いられる。

たとえば、閾値補償トランジスタＭ３のゲート電極は第２ゲート信号端子ＧＡ２に電気的に接続されて閾値補償制御信号を受信し、閾値補償トランジスタＭ３の第１電極は駆動トランジスタＭ１のゲート電極Ｎ１に接続され、閾値補償トランジスタＭ３の第２電極は駆動トランジスタＭ１の第２電極に接続される。閾値補償トランジスタＭ３は、閾値補償制御信号により制御されて、駆動トランジスタＭ１のゲート電極Ｎ１の電圧に基づいて駆動トランジスタＭ１の第２電極（たとえば、ドレイン電極）の電圧を調整することにより、駆動トランジスタＭ１に対して閾値補償を行うことに用いられる。

たとえば、ゲート信号と閾値補償制御信号は同じであってもよく、すなわち、データ書込みトランジスタＭ２のゲート電極と閾値補償トランジスタＭ３のゲート電極は、同一信号端子、たとえば第１ゲート信号端子ＧＡ１に電気的に接続されて、同じ信号（たとえば、ゲート信号）を受信してもよく、この場合、ディスプレイパネルには第２ゲート信号端子ＧＡ２が設置される必要がないため、信号端子の数が減少する。また、たとえば、データ書込みトランジスタＭ２のゲート電極と閾値補償トランジスタＭ３のゲート電極は、それぞれ異なる信号端子に電気的に接続されてもよく、すなわち、データ書込みトランジスタＭ２のゲート電極は第１ゲート信号端子ＧＡ１に電気的に接続され、閾値補償トランジスタＭ３のゲート電極は第２ゲート信号端子ＧＡ２に電気的に接続されるが、第１ゲート信号端子ＧＡ１及び第２ゲート信号端子ＧＡ２により伝送される信号が同じである。

なお、データ書込みトランジスタＭ２のゲート電極と閾値補償トランジスタＭ３とが別々制御されて、画素回路への制御の柔軟性を向上させるように、ゲート信号と閾値補償制御信号は異なってもよい。

たとえば、基準電圧書込みトランジスタＭ４のゲート電極は基準制御信号端子ＥＭ１に電気的に接続され、基準電圧書込みトランジスタＭ４の第１電極は基準電圧信号端子Ｖｒｅｆに電気的に接続され、基準電圧書込みトランジスタＭ４の第２電極は制御ノードＮ２に電気的に接続される。基準電圧書込みトランジスタＭ４は、基準制御信号端子ＥＭ１による基準電圧補償制御信号により制御されて、基準電圧信号端子Ｖｒｅｆによる基準電圧信号を制御ノードＮ２に入力することに用いられる。

たとえば、発光制御トランジスタＭ５のゲート電極は発光制御信号端子ＥＭ２に電気的に接続され、発光制御トランジスタＭ５の第１電極は駆動トランジスタＭ１の第２電極に接続され、発光制御トランジスタＭ５の第２電極は発光素子０２の陽極に電気的に接続される。発光制御トランジスタＭ５は、発光制御信号端子ＥＭ２による発光制御信号により制御されて、駆動トランジスタＭ１の第２電極と発光素子０２の陽極とを導通して、駆動トランジスタＭ１の駆動電流を発光素子０２へ出力して発光素子０２を駆動して発光するようにすることに用いられる。発光制御トランジスタＭ５は、さらに、発光制御信号端子ＥＭ２による発光制御信号により制御されて、駆動トランジスタＭ１の第２電極と発光素子０２の陽極を遮断して、発光素子０２を発光させないことに用いられる。

たとえば、基準電圧補償制御信号と発光制御信号は同じであってもよく、すなわち、基準電圧書込みトランジスタＭ４のゲート電極と発光制御トランジスタＭ５のゲート電極とは、同一信号端子、たとえば発光制御信号端子ＥＭ２に電気的に接続されて、同じ信号（たとえば、発光制御信号）を受信してもよく、この場合、ディスプレイパネルには基準制御信号端子ＥＭ１を設置する必要がないため、信号端子の数が減少する。また、たとえば、基準電圧書込みトランジスタＭ４のゲート電極と発光制御トランジスタＭ５のゲート電極は、それぞれ異なる信号端子に電気的に接続されてもよく、すなわち、基準電圧書込みトランジスタＭ４のゲート電極は基準制御信号端子ＥＭ１に電気的に接続され、発光制御トランジスタＭ５のゲート電極は発光制御信号端子ＥＭ２に電気的に接続されるが、基準制御信号端子ＥＭ１及び発光制御信号端子ＥＭ２により伝送される信号が同じである。

なお、基準電圧書込みトランジスタＭ４と発光制御トランジスタＭ５は異なるタイプのトランジスタであり、たとえば、基準電圧書込みトランジスタＭ４がＰ型トランジスタであり、発光制御トランジスタＭ５がＮ型トランジスタである場合、基準電圧補償制御信号と発光制御信号は異なってもよく、本開示の実施例では、それについて限定しない。

たとえば、第１リセットトランジスタＭ６のゲート電極は第１リセット信号端子ＲＳＴ１に電気的に接続され、第１リセットトランジスタＭ６の第１電極は制御ノードＮ２に電気的に接続され、第１リセットトランジスタＭ６の第２電極は第１直流電圧を第１リセット電圧として供給するための第１直流電源端子ＶＤＤに電気的に接続される。第１リセットトランジスタＭ６は、第１リセット信号端子ＲＳＴによる第１リセット制御信号により制御されて、第１直流電源端子ＶＤＤによる直流電圧である第１リセット電圧を制御ノードＮ２に入力することに用いられる。なお、第１リセットトランジスタＭ６の第２電極は、独立して設置されたリセット電源端子に電気的に接続されてもよい。

たとえば、第２リセットトランジスタＭ７のゲート電極は第２リセット信号端子ＲＳＴ２に電気的に接続され、第２リセットトランジスタＭ７の第１電極は初期化信号端子Ｖｉｎｔに電気的に接続され、第２リセットトランジスタＭ７の第２電極は初期化信号を第２リセット電圧として供給するための駆動トランジスタＭ１のゲート電極に接続される。第２リセットトランジスタＭ７は、第２リセット信号端子ＲＳＴ２による第２リセット制御信号により制御されて、初期化信号端子Ｖｉｎｔによる初期化信号である第２リセット電圧を駆動トランジスタＭ１のゲート電極に入力することに用いられる。

たとえば、第１リセット制御信号と第２リセット制御信号とは同じであってもよく、すなわち、第１リセットトランジスタＭ６のゲート電極と第２リセットトランジスタＭ７のゲート電極とは、同一信号端子、たとえば第１リセット信号端子ＲＳＴ１に電気的に接続されて、同じ信号（たとえば、第１リセット制御信号）を受信し、この場合、ディスプレイパネルには第２リセット信号端子ＲＳＴ２を設置する必要がないため、信号端子の数が減少する。また、たとえば、第１リセットトランジスタＭ６のゲート電極と第２リセットトランジスタＭ７のゲート電極とは、それぞれに異なる信号線に電気的に接続されてもよく、すなわち、第１リセットトランジスタＭ６のゲート電極は第１リセット信号端子ＲＳＴ１に電気的に接続され、第２リセットトランジスタＭ７のゲート電極は第２リセット信号端子ＲＳＴ２に電気的に接続されるが、第１リセット信号端子ＲＳＴ１及び第２リセット信号端子ＲＳＴ２により伝送される信号が同じである。なお、第１リセット制御信号と第２リセット制御信号は異なってもよい。

たとえば、ストレージサブ回路１０３の第１端子は、蓄積コンデンサＣの第１電極を含み、ストレージサブ回路１０３の第２端子は蓄積コンデンサＣの第２電極を含む。蓄積コンデンサＣの第１電極は制御ノードＮ２に接続され、蓄積コンデンサＣの第２電極は駆動トランジスタＭ１のゲート電極Ｎ１に接続される。蓄積コンデンサＣは、該駆動トランジスタＭ１のゲート電極Ｎ１の電位を蓄えることに用いられる。

たとえば、発光素子０２の陰極は第２直流電源端子ＶＳＳに電気的に接続される。

たとえば、第１直流電源端子ＶＤＤと第２直流電源端子ＶＳＳのうち、一方は高圧端子、他方は低圧端子である。たとえば、図３に示す実施例では、第１直流電源端子ＶＤＤは電圧源として、正電圧となる固定の第１直流電圧を出力する一方、第２直流電源端子ＶＳＳは電圧源として、負電圧となる固定の第２直流電圧を出力するなどである。たとえば、いくつかの例では、第２直流電源端子ＶＳＳは接地してもよい。

なお、本開示の実施例では、該サブ画素は、図３に示す７Ｔ１Ｃ（すなわち７つのトランジスタ及び１つのコンデンサを含む）構造以外、他の数のトランジスタを含む構造、たとえば６Ｔ１Ｃ構造や９Ｔ１Ｃ構造であってもよく、本開示の実施例では、それについて限定しない。

たとえば、図３に示すように、画素回路０１は寄生サブ回路１０８をさらに含み、寄生サブ回路１０８は寄生容量ΔＣを含み、該寄生容量ΔＣは、サブ画素における発光素子の陽極と駆動トランジスタのゲート電極との間に存在する寄生容量である。寄生容量ΔＣの第１電極は駆動トランジスタＭ１のゲート電極に電気的に接続され、寄生容量ΔＣの第２電極は発光素子０２の陽極に電気的に接続される。

なお、サブ画素における発光素子の陽極と駆動トランジスタのゲート電極との間に寄生容量ΔＣが存在する場合、ΔＣの相違によりディスプレイパネルにおける各発光素子の輝度に差が生じることがある。

図６は、本開示の実施例による図３に示すサブ画素の画素回路０１における各信号端子のタイミング図である。なお、図６に示す例では、第１リセット信号端子ＲＳＴ１と第２リセット信号端子ＲＳＴ２とによる信号は同じであり、第１ゲート信号端子ＧＡ１と第２ゲート信号端子ＧＡ２とによる信号は同じであり、基準制御信号端子ＥＭ１と発光制御信号端子ＥＭ２とによる信号は同じでる。画素回路０１のすべてのトランジスタはＰ型トランジスタである。

たとえば、図３及び図６に示すように、リセット段階ｔ１では、第１リセット信号端子ＲＳＴ１による第１リセット制御信号の電位及び第２リセット信号端子ＲＳＴ２による第２リセット制御信号の電位がいずれも第１電位であり、第１直流電源端子ＶＤＤによる第１直流電圧（すなわち第１リセット電圧）が第２電位であり、初期化信号端子Ｖｉｎｔによる初期化信号（すなわち第２リセット電圧）が第２電位である。第１リセットトランジスタＭ６及び第２リセットトランジスタＭ７はいずれもオンになり、初期化信号端子Ｖｉｎｔは、該第２リセットトランジスタＭ７を通じて駆動トランジスタＭ１のゲート電極Ｎ１に第２電位の初期化信号を入力し、第１直流電源端子ＶＤＤは、該第１リセットトランジスタＭ６を通じて蓄積コンデンサＣの第１電極に第２電位の第１直流電圧を入力する。それによって、駆動トランジスタＭ１のゲート電極Ｎ１と蓄積コンデンサＣの第１電極はいずれもリセットされる。駆動トランジスタＭ１のゲート電極Ｎ１の電位が第２電位であるため、駆動トランジスタＭ１は遮断される。

たとえば、リセット段階ｔ１では、第１ゲート信号端子ＧＡ１によるゲート信号の電位、第１ゲート信号端子ＧＡ１による閾値補償制御信号の電位、基準制御信号端子ＥＭ１による基準電圧補償制御信号の電位、及び発光制御信号端子ＥＭ２による発光制御信号の電位がいずれも第２電位である。これにより、データ書込みトランジスタＭ２、閾値補償トランジスタＭ３、基準電圧書込みトランジスタＭ４、及び発光制御トランジスタＭ５はいずれも遮断される。

たとえば、図３及び図６に示すように、データ書込み段階ｔ２では、データ信号端子ＤＡによるデータ信号の電位が第１電位であり、第１ゲート信号端子ＧＡ１によるゲート信号の電位及び第１ゲート信号端子ＧＡ１による閾値補償制御信号の電位がいずれも第１電位であり、データ書込みトランジスタＭ２と閾値補償トランジスタＭ３はいずれもオンになる。データ信号端子ＤＡが該データ書込みトランジスタＭ２を通じて制御ノードＮ２に第１電位のデータ信号Ｖｄａｔａを入力して、駆動トランジスタＭ１のゲート電極Ｎ１の電位が蓄積コンデンサＣの結合作用により第２電位から第１電位にジャンプすることで、駆動トランジスタＭ１はオンになる。

たとえば、第１直流電源端子ＶＤＤは、該駆動トランジスタＭ１を通じて駆動トランジスタＭ１の第２電極（たとえば、ドレイン電極）に第１電位の第１直流電圧を出力する。データ書込みトランジスタＭ３は該駆動トランジスタＭ１のドレイン電極の電圧に基づいて駆動トランジスタＭ１のゲート電極Ｎ１の電圧を引き上げて、駆動トランジスタＭ１は十分にオンになる。駆動トランジスタＭ１のゲート電極Ｎ１の電圧Ｖｇ＝Ｖ１＋Ｖｔｈ（Ｖ１は第１直流電圧、Ｖｔｈは駆動トランジスタＭ１の閾値電圧である。）である場合、駆動トランジスタＭ１の第１電極（駆動トランジスタＭ１の第１電極の電圧は第１直流電圧Ｖ１である）とゲート電極Ｎ１との電圧差Ｖ_ＧＳが駆動トランジスタＭ１の閾値電圧Ｖｔｈと同じであり、すなわちＶ_ＧＳ＝Ｖｔｈであると、駆動トランジスタＭ１は遮断される。このとき、データ書込み段階ｔ２では、駆動トランジスタＭ１に対する閾値補償操作が可能になる。

たとえば、図３及び図６に示すように、データ書込み段階ｔ２では、第１リセット信号端子ＲＳＴ１による第１リセット制御信号の電位、第２リセット信号端子ＲＳＴ２による第２リセット制御信号の電位、基準制御信号端子ＥＭ１による基準電圧補償制御信号の電位、及び発光制御信号端子ＥＭ２による発光制御信号の電位がいずれも第２電位である。それによって、基準電圧書込みトランジスタＭ４、発光制御トランジスタＭ５、第１リセットトランジスタＭ６及び第２リセットトランジスタＭ７はいずれも遮断される。

たとえば、図３及び図６に示すように、発光段階ｔ３では、基準制御信号端子ＥＭ１による基準電圧補償制御信号の電位と発光制御信号端子ＥＭ２による発光制御信号の電位がいずれも第１電位である。基準電圧書込みトランジスタＭ４と発光制御トランジスタＭ５はいずれもオンになる。基準電圧書込みトランジスタＭ４が導通されて、基準電圧信号Ｖ_ｒが基準電圧書込みトランジスタＭ４を通じて制御ノードＮ２、すなわち蓄積コンデンサＣの第１電極に書き込まれることにより、制御ノードＮ２での電圧が基準電圧信号Ｖ_ｒになる。蓄積コンデンサＣのブートストラップ効果のため、蓄積コンデンサＣの第２電極での電圧がＶ_ｒ－Ｖｄａｔａ＋Ｖ１＋Ｖｔｈとなり、つまり、駆動トランジスタＭ１のゲート電極Ｎ１での電圧がＶ_ｒ－Ｖｄａｔａ＋Ｖ１＋Ｖｔｈとなり、駆動トランジスタＭ１の第１電極（たとえば、ソース電極）での電圧が第１直流電圧Ｖ１となる。

たとえば、発光制御トランジスタＭ５は該駆動トランジスタＭ１の第２電極と発光素子０２の陽極とを導通して、駆動トランジスタＭ１が駆動電流を該発光素子０２に書き込むようにすることで、発光素子０２を発光するように駆動する。たとえば、このとき、駆動トランジスタＭ１は電圧Ｖ_ｒ－Ｖｄａｔａ＋Ｖ１＋Ｖｔｈにより制御されて導通されて、発光素子０２を発光するように駆動する。

たとえば、発光段階ｔ３では、駆動トランジスタＭ１は飽和状態であり、駆動トランジスタＭ１の飽和電流の式により、駆動トランジスタＭ１を流れる発光電流Ｉ_ＥＬは、以下のように示される。

Ｉ_ＥＬ＝Ｋ＊（Ｖ_ＧＳ－Ｖｔｈ）^２
＝Ｋ＊［（Ｖ_ｒ－Ｖｄａｔａ＋Ｖ１＋Ｖｔｈ－Ｖ１）－Ｖｔｈ］^２
＝Ｋ＊（Ｖｒ－Ｖｄａｔａ）^２
上記式から分かるように、発光電流Ｉ_ＥＬは駆動トランジスタＭ１の閾値電圧Ｖｔｈと第１直流電源端子ＶＤＤの出力する第１直流電圧Ｖ１による影響を受けなくなり、基準電圧信号端子Ｖｒｅｆの出力する基準電圧信号Ｖ_ｒとデータ信号Ｖｄａｔａだけに関連する。データ信号Ｖｄａｔａはデータ線ＤＡを介して直接伝送され、駆動トランジスタＭ１の閾値電圧Ｖｔｈとは無関係であるため、プロセスや長期間の操作に起因する駆動トランジスタＭ１の閾値電圧ドリフトという問題を解決できる。基準電圧信号Ｖ_ｒは基準電圧信号端子Ｖｒｅｆから供給されるものであり、第１直流電源端子ＶＤＤの電源電圧降下（ＩＲ ｄｒｏｐ）とは無関係であるため、ディスプレイパネルのＩＲ ｄｒｏｐという問題を解決できる。以上のように、画素回路は、発光電流Ｉ_ＥＬの精度を確保し、発光電流Ｉ_ＥＬに対する駆動トランジスタＭ１の閾値電圧及びＩＲ ｄｒｏｐの影響を解消して、発光素子０２を正常に動作させることができる。

たとえば、上記式では、Ｋは定数であり、且つＫは以下のように示される。
Ｋ＝０．５μ_ｎＣ_ｏｘ（Ｗ／Ｌ）
ここで、μ_ｎは駆動トランジスタＭ１の電子移動度、Ｃ_ｏｘは駆動トランジスタＭ１のゲート電極の単位容量、Ｗは駆動トランジスタＭ１のチャネル幅、Ｌは駆動トランジスタＭ１のチャネル長である。

なお、リセット段階、データ書込み段階、及び発光段階の設置形態については、実際の応用ニーズに応じて設置することができ、本開示の実施例では、それについて特に限定しない。

なお、本開示の実施例では、該第１電位が有効電位であってもよく、第２電位が無効電位であってもよい。トランジスタがＰ型トランジスタである場合、該有効電位は低電位、該無効電位は高電位であってもよく、トランジスタがＮ型トランジスタである場合、該有効電位は高電位、該無効電位は低電位であってもよい。

たとえば、発光素子０２の陽極の電圧が発光段階ｔ３において徐々に増加するときに、寄生容量ΔＣの存在により、駆動トランジスタＭ１のゲート電極Ｎ１の電圧も増加する。一方、駆動トランジスタＭ１については、そのゲート電極電圧が増加すると、そのドレイン電極電圧が減少し、これに対応して、発光素子０２の発光輝度が変化する。従って、寄生容量ΔＣが異なる場合、発光素子０２の発光輝度も異なり、且つ寄生容量ΔＣが大きいほど、発光輝度が低くなる。

一方、寄生容量ΔＣの大きさが、発光素子０２の陽極の、ベース基板での正投影と駆動トランジスタＭ１のゲート電極の、ベース基板での正投影との重なり面積に正比例するため、各第２色サブ画素における発光素子の第１電極層（すなわち陽極）の、ベース基板での正投影がいずれも第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影とは重なるようにすることで、各第２色サブ画素における発光素子の陽極と駆動トランジスタのゲート電極との間の寄生容量の差を小さくしたり、ゼロにしたりすることは保証できる。このようにすると、各第２色サブ画素における発光素子の発光輝度の均一性を良好にし、ディスプレイパネルの表示効果を向上させることは保証できる。

たとえば、いくつかの実施例では、該第１色サブ画素Ｃ１は赤色のサブ画素Ｒであり、該２つの第２色サブ画素Ｃ２はいずれも緑色のサブ画素Ｇであり、該第３色サブ画素Ｃ３は青色のサブ画素Ｂである。つまり、該ディスプレイパネルの複数の異なる色のサブ画素は、赤色のサブ画素Ｒ、緑色のサブ画素Ｇ、青色のサブ画素Ｂ、及び緑色のサブ画素Ｇの順（すなわちＲＧＢＧの順）に配列できる。

たとえば、各第１色サブ画素Ｃ１における発光素子の第１電極層の、ベース基板００での正投影は、該第１色サブ画素Ｃ１における駆動トランジスタのゲート電極の、ベース基板００での正投影とも少なくとも部分的に重なる。すなわち、各第１色サブ画素Ｃ１における第１電極層と第１色サブ画素Ｃ１における駆動トランジスタのゲート電極との投影重なり面積はいずれも０よりも大きく、且つ、第１色サブ画素のそれぞれにおける投影重なり面積は同じである。たとえば、いくつかの例では、第１色サブ画素Ｃ１における駆動トランジスタのゲート電極の、ベース基板００での正投影は、第１色サブ画素Ｃ１における発光素子の第１電極層の、ベース基板００での正投影内にある。

たとえば、各第３色サブ画素Ｃ３における第１電極層の、ベース基板００での正投影は、該第３色サブ画素Ｃ３における駆動トランジスタのゲート電極の、ベース基板００での正投影とも少なくとも部分的に重なる。つまり、各第３色サブ画素Ｃ３における第１電極層とゲート電極との投影重なり面積はいずれも０よりも大きく、且つ、第３色サブ画素Ｃ３のぞれぞれの投影重なり面積は同じである。たとえば、いくつかの例では、第３色サブ画素Ｃ３の駆動トランジスタのゲート電極の、ベース基板００での正投影は、第３色サブ画素Ｃ３の発光素子の第１電極層の、ベース基板００での正投影内にある。

それに対応して、ディスプレイパネルでは、第１色サブ画素Ｃ１のそれぞれにおける発光素子と第１色サブ画素Ｃ１のそれぞれにおける駆動トランジスタのゲート電極との間の寄生容量はいずれも同じであり、第３色サブ画素Ｃ３のそれぞれにおける発光素子と第３色サブ画素Ｃ３のそれぞれにおける駆動トランジスタのゲート電極との間の寄生容量はいずれも同じである。つまり、ディスプレイパネルでは、第１色サブ画素Ｃ１のそれぞれの発光素子０２の発光輝度はいずれも同じであり、第３色サブ画素Ｃ３のそれぞれの発光素子０２の発光輝度もいずれも同じである。

たとえば、図５に示すように、２つの第１色サブ画素のうち、第１の第１色サブ画素における発光素子の陽極Ｒ１の、ベース基板００での正投影は、該第１の第１色サブ画素の画素回路０１（すなわち領域１０内の画素回路）における駆動トランジスタのゲート電極の、ベース基板００での正投影とは少なくとも部分的に重なり、第２の第１色サブ画素における発光素子の陽極Ｒ２の、ベース基板００での正投影は、該第２の第１色サブ画素の画素回路０１（すなわち領域７０内の画素回路）における駆動トランジスタのゲート電極の、ベース基板００での正投影とは少なくとも部分的に重なる。たとえば、第１の第１色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影は、第１の第１色サブ画素における発光素子の陽極Ｒ１の、ベース基板００での正投影内にあり、第２の第１色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影は、第２の第１色サブ画素における発光素子の陽極Ｒ２の、ベース基板００での正投影内にある。

たとえば、いくつかの例では、第１の第１色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影と、第１の第１色サブ画素における発光素子の陽極Ｒ１の、ベース基板００での正投影との重なり領域の面積は、第２の第１色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影と、第２の第１色サブ画素における発光素子の陽極Ｒ２の、ベース基板００での正投影との重なり領域の面積とは同じである。

たとえば、図５に示すように、２つの第３色サブ画素のうち、第１の第３色サブ画素における発光素子の陽極Ｂ１の、ベース基板００での正投影は、該第１の第３色サブ画素の画素回路０１（すなわち領域３０内の画素回路）における駆動トランジスタのゲート電極の、ベース基板００での正投影とは少なくとも部分的に重なり、第２の第３色サブ画素における発光素子の陽極Ｂ２の、ベース基板００での正投影は、該第２の第３色サブ画素の画素回路０１（すなわち領域５０内の画素回路）における駆動トランジスタのゲート電極の、ベース基板００での正投影とは少なくとも部分的に重なる。たとえば、第１の第３色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影は、第１の第３色サブ画素における発光素子の陽極Ｂ１の、ベース基板００での正投影内にあり、第２の第３色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影は、第２の第３色サブ画素における発光素子の陽極Ｂ２の、ベース基板００での正投影内にある。

たとえば、いくつかの例では、第１の第３色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影と、第１の第３色サブ画素における発光素子の陽極Ｂ１の、ベース基板００での正投影との重なり領域の面積は、第２の第３色サブ画素の画素回路０１における駆動トランジスタのゲート電極の、ベース基板００での正投影と、第２の第３色サブ画素における発光素子の陽極Ｂ２の、ベース基板００での正投影との重なり領域の面積とは同じである。

また、本開示の実施例では、隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素における第１電極層の、ベース基板００での正投影は、第２の第２色サブ画素の画素回路（すなわち領域２０内の画素回路）の、ベース基板００での正投影とは少なくとも部分的に重なる。第２の第２色サブ画素における発光素子の第１電極層の、ベース基板００での正投影は、第１の第２色サブ画素の画素回路（すなわち領域６０内の画素回路）の、ベース基板００での正投影とは重ならない。

なお、図５に示すように、第１の第２色サブ画素における第１電極層の、ベース基板００での正投影は、第１の第２色サブ画素の画素回路（すなわち領域６０内の画素回路）の、ベース基板００での正投影とも少なくとも部分的に重なる。

たとえば、図５に示すように、第２列にある２つの隣接する第２色サブ画素のうち、第１の第２色サブ画素における発光素子の陽極Ｇ１の、ベース基板００での正投影は、第２の第２色サブ画素の画素回路０１が位置する領域２０とは少なくとも部分的に重なり、また、第１の第２色サブ画素における発光素子の陽極Ｇ１の、ベース基板００での正投影は、第１の第２色サブ画素の画素回路０１が位置する領域６０とも少なくとも部分的に重なる。一方、第２の第２色サブ画素における発光素子の陽極Ｇ２の、ベース基板００での正投影は、該第２の第２色サブ画素の画素回路０１が位置する領域２０のみと重なるが、第１の第２色サブ画素の画素回路０１が位置する領域６０とは重ならない。

図７は、本開示のいくつかの実施例による繰り返しユニットの構造模式図であり、図８Ａは、本開示の実施例による第１の第２色サブ画素の断面構造模式図であり、図８Ｂは本開示の実施例による第２の第２色サブ画素の断面構造模式図である。図８Ａは、図７における線Ｌ１－Ｌ１’に沿う断面構造模式図であり、図８Ｂは、図７における線Ｌ２－Ｌ２’に沿う断面構造模式図である。

たとえば、図７及び図８Ａから分かるように、隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素における発光素子の第１電極層０２１ａ（たとえば、陽極Ｇ１）は、第１駆動電極ブロック０２１１と、該第１駆動電極ブロック０２１１に接続された補助電極ブロック０２１２と、を含み得る。

たとえば、図７に示すように、該第１駆動電極ブロック０２１１のベース基板００での正投影は、第２の第２色サブ画素の画素回路０１が位置する領域（たとえば、領域２０）とは少なくとも部分的に重なり、且つ該第１の第２色サブ画素の画素回路０１が位置する領域（たとえば、領域６０）とは重ならない。図７に示すように、補助電極ブロック０２１２のベース基板００での正投影は、該第１の第２色サブ画素の画素回路０１が位置する領域（たとえば、領域６０）とは重なり、たとえば、補助電極ブロック０２１２のベース基板００での正投影は、第２の第２色サブ画素の画素回路０１が位置する領域（たとえば、領域２０）とは重ならない。さらに、図８Ａに示すように、該補助電極ブロック０２１２は、該画素回路０１（すなわち領域６０内の画素回路）における駆動トランジスタのゲート電極Ｎ１ａのベース基板００での正投影とは少なくとも部分的に重なる。

たとえば、図７及び図８Ｂから分かるように、第２の第２色サブ画素における第１電極層０２１ｂ（たとえば、陽極Ｇ２）の、ベース基板００での正投影は、該第２色サブ画素の画素回路０１（すなわち領域２０内の画素回路）における駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とは重なる。たとえば、第２の第２色サブ画素における発光素子の第１電極層０２１ｂは、第２駆動電極ブロック０２１３を含み、第２駆動電極ブロック０２１３のベース基板００での正投影は、第２の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とは少なくとも部分的に重なる。

たとえば、本開示の実施例では、該第１の第２色サブ画素における補助電極ブロック０２１２の第１投影重なり領域Ａ１の面積と、第２の第２色サブ画素における第１電極層０２１の第２投影重なり領域Ａ２の面積との比率（すなわちＡ１／Ａ２）が、比率範囲内にある。

たとえば、図８Ａに示すように、該第１投影重なり領域Ａ１は、補助電極ブロック０２１２のベース基板００での正投影と、該第１の第２色サブ画素の画素回路０１における駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とのオーバーラップ領域である。図８Ｂに示すように、該第２投影重なり領域Ａ２は、第２の第２色サブ画素における第１電極層０２１ｂ（たとえば、第２駆動電極ブロック０２１３）の、ベース基板００での正投影と、該第２の第２色サブ画素の画素回路０１における駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とのオーバーラップ領域である。

たとえば、該比率範囲は、９０％～１１０％、すなわち９０％≦Ａ１／Ａ２≦１１０％であってもよい。

たとえば、該比率範囲は９５％～１０５％であってもよい。この比率範囲で本開示の実施例によるディスプレイパネルを形成することにより、隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素における第１電極層の、ベース基板での正投影と、該第１の第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影との間の重なり領域の面積と、第２の第２色サブ画素における第１電極層の、ベース基板での正投影と該第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影との間の重なり領域の面積との差を小さくすることができる（たとえば、１０％未満）。さらに、この隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素の寄生容量と第２の第２色サブ画素の寄生容量との差を小さくすることもできる（たとえば、１０％未満）。このようにして、ディスプレイパネルの表示効果が効果的に確保される。また、低グレースケール（たとえば、６４グレースケール）、すなわち目の認識能力が高い場合としても、ユーザーが第１の第２色サブ画素と第２の第２色サブ画素との輝度差を視認できず、このため、ディスプレイパネルの表示効果が効果的に改善され、ユーザーエクスペリエンスが向上する。

たとえば、表１は、それぞれ図１に示す比較例及び本開示による実施例において、同一列にある隣接する２つの第２色サブ画素の寄生容量（該寄生容量は、第２色サブ画素における発光素子の第１電極層と駆動トランジスタのゲート電極との間の容量である）、当該２つの第２色サブ画素での発光素子の発光輝度、及び発光輝度の差の比率を示している。

表１から分かるように、図１に示す比較例では、同一列にある隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素における発光素子の陽極２１と該第１の第２色サブ画素の画素回路０１（すなわち領域２０内の画素回路）における駆動トランジスタのゲート電極との間の寄生容量はＣ１１であり、該第１の第２色サブ画素における発光素子の発光輝度は１２０である。第２の第２色サブ画素における発光素子の陽極６１と該第２の第２色サブ画素の画素回路０１（すなわち領域６０内の画素回路）における駆動トランジスタのゲート電極との間の寄生容量は０であり、該第２の第２色サブ画素における発光素子の発光輝度は８０である。該２つの発光素子の発光輝度の差の比率は３０％である。

たとえば、表１から分かるように、本開示の実施例では、同一列にある隣接する２つの第２色サブ画素のうち、第２の第２色サブ画素における発光素子の陽極Ｇ２と該第２の第２色サブ画素の画素回路０１（すなわち領域２０内の画素回路）における駆動トランジスタのゲート電極Ｎ１ｂとの間の寄生容量はＣ１１であり、該第２の第２色サブ画素における発光素子の発光輝度は１２０である。第１の第２色サブ画素における発光素子の陽極Ｇ１と該第１の第２色サブ画素の画素回路０１（すなわち領域６０内の画素回路）における駆動トランジスタのゲート電極Ｎ１ａとの間の寄生容量はＣ１１であり、該第１の第２色サブ画素における発光素子の発光輝度は１１７．４である。該２つの発光素子の発光輝度の差の比率は２．１７％である。つまり、本開示の実施例によるディスプレイパネルでは、隣接する２つの第２色サブ画素における発光素子の発光輝度の差が比較的に小さい。

たとえば、本開示の実施例では、該各第２色サブ画素における寄生容量ΔＣは、第２色サブ画素における駆動トランジスタのゲート電極と発光素子の陽極との間の容量であり、且つ該Ｃ１１の値が２．５ｆＦ～４ｆＦである。

たとえば、第１の第２色サブ画素の画素回路の寄生サブ回路は、第１コンデンサを含み、第１コンデンサは第１電極と第２電極を含み、補助電極ブロック０２１２は第１コンデンサの第１電極として機能し、第１の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ａは第１コンデンサの第２電極として兼用される。つまり、補助電極ブロック０２１２は第１コンデンサの第１電極、第１の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ａは第１コンデンサの第２電極である。

たとえば、第２の第２色サブ画素の画素回路の寄生サブ回路は第２コンデンサを含み、第２コンデンサは第１電極と第２電極を含み、第２駆動電極ブロック０２１３は第２コンデンサの第１電極として兼用され、第２の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ｂは第２コンデンサの第２電極として兼用される。つまり、第２駆動電極ブロック０２１３は第２コンデンサの第１電極、第２の第２色サブ画素における駆動トランジスタのゲート電極Ｎ１ｂは第２コンデンサの第２電極である。

なお、第１コンデンサは第１の第２色サブ画素における駆動トランジスタのゲート電極と発光素子の陽極との間の寄生容量であり、第２コンデンサは第２の第２色サブ画素における駆動トランジスタのゲート電極と発光素子の陽極との間の寄生容量である。

たとえば、第１コンデンサの容量値と第２コンデンサの容量値とが同じであってもよく、このようにすると、第１の第２色サブ画素と第２の第２色サブ画素との画素輝度を一致させて、表示均一性及び表示効果を向上させる。

たとえば、図８Ａ及び図８Ｂに示すように、該ディスプレイパネルは、画素回路の駆動トランジスタの、ベース基板００から離れた側に設置された平坦層０２４をさらに含んでもよい。このような場合、図８Ａに示すように、該第１の第２色サブ画素における第１電極層０２１ａは、平坦層０２４の駆動トランジスタから離れた側に設置され得る。第１の第２色サブ画素における発光層０２２ａは、第１電極層０２１ａの平坦層０２４から離れた側に設置され得る。第１の第２色サブ画素における第２電極層０２３ａは、発光層０２２ａの第１電極層０２１ａから離れた側に設置され得る。図８Ｂに示すように、該第２の第２色サブ画素における第１電極層０２１ｂは、平坦層０２４の駆動トランジスタから離れた側に設置され得る。第２の第２色サブ画素における発光層０２２ｂは、第１電極層０２１ｂの平坦層０２４から離れた側に設置され得る。第２の第２色サブ画素における第２電極層０２３ｂは発光層０２２ｂの第１電極層０２１ｂから離れた側に設置され得る。

たとえば、各サブ画素における第１電極層の面積は、発光材料の発光効率に応じて具体的に設定されてもよい。たとえば、発光材料の発光効率が高い場合、サブ画素における第１電極層の面積を小さくする一方、発光材料の発光効率が低い場合、サブ画素における第１電極層の面積を大きくしてもよい。図５に示すように、本開示のいくつかの実施例では、該第１色サブ画素における第１電極層（たとえば、陽極Ｒ１）の、ベース基板００での正投影の面積は、第２色サブ画素における第１電極層（たとえば、陽極Ｇ１及び陽極Ｇ２のうちのいずれか）の、ベース基板００での正投影の面積よりも大きく、且つ第３色サブ画素における第１電極層（たとえば、陽極Ｂ１）の、ベース基板００での正投影の面積よりも小さい。

たとえば、図５に示すように、第１色サブ画素における第１電極層０２１（たとえば、陽極Ｒ１）の、ベース基板００での正投影の形状と、第３色サブ画素における第１電極層０２１（たとえば、陽極Ｂ１）の、ベース基板００での正投影の形状は、いずれも六角形である。なお、第１色サブ画素では、平面状の第２電極層と第１色サブ画素における発光素子の第１電極層とのオーバーラップ部分が、第１色サブ画素における発光素子の第２電極層として表され、第３色サブ画素では、平面状の第２電極層と第３色サブ画素における発光素子の第１電極層とのオーバーラップ部分が、第３色サブ画素における発光素子の第２電極層として表され得る。つまり、第１色サブ画素における発光素子の第２電極層、第１の第２色サブ画素における発光素子の第２電極層、第２の第２色サブ画素における発光素子の第２電極層、及び第３色サブ画素における発光素子の第２電極層は一体のものである。

たとえば、図７に示すように、隣接する２つの第２色サブ画素のうち、第１の第２色サブ画素における発光素子の第１電極層（たとえば陽極Ｇ１）の形状と、第２の第２色サブ画素における発光素子の第１電極層（たとえば陽極Ｇ２）形状とが異なる。たとえば、第２の第２色サブ画素における第１電極層（たとえば、陽極Ｇ２）の、ベース基板００での正投影の形状は五角形であり、該五角形は１つの三角形と１つの長方形から構成されてもよい。第１の第２色サブ画素における第１電極層（たとえば、陽極Ｇ１）の、ベース基板００での正投影の形状は不規則な八角形であり、該八角形は１つの五角形と１つの長方形から構成されてもよい。

たとえば、いくつかの実施例では、第１駆動電極ブロック０２１１の形状と第２駆動電極ブロック０２１３の形状は同じであり、第１駆動電極ブロック０２１１のベース基板００での正投影の面積と、第２駆動電極ブロック０２１３の、ベース基板００での正投影の面積は同じである。たとえば、図７に示すように、第１駆動電極ブロック０２１１の形状と、第２駆動電極ブロック０２１３の形状はいずれも五角形であってもよく、且つ第１駆動電極ブロック０２１１の、ベース基板００での正投影の形状は、第１駆動電極ブロック０２１１の形状と同じであり、つまり、五角形であり、第２駆動電極ブロック０２１３の、ベース基板００での正投影の形状は、第２駆動電極ブロック０２１３の形状と同じであり、つまり、五角形である。

なお、いくつかの実施例では、第１駆動電極ブロック０２１１の形状と、第２駆動電極ブロック０２１３の形状は、長方形や菱形などであってもよい。第１駆動電極ブロック０２１１の形状と第２駆動電極ブロック０２１３の形状は異なってもよく、本開示では、それについて限定しない。

たとえば、図７に示すように、補助電極ブロック０２１２の形状は長方形であってもよく、且つ補助電極ブロック０２１２のベース基板００での正投影の形状は、補助電極ブロック０２１２の形状と同じであり、つまり長方形である。ただし、本開示ではそれに限定されず、補助電極ブロック０２１２の形状は、五角形、六角形、楕円形などであってもよい。

たとえば、第１の第２色サブ画素の画素回路における駆動トランジスタのゲート電極と第２の第２色サブ画素の画素回路における駆動トランジスタのゲート電極とは、第１方向Ｘに配列される。第１方向Ｘはベース基板００の表面に平行する。

たとえば、第１方向Ｘにおいて、第１駆動電極ブロック０２１１は、第１の第２色サブ画素の画素回路における駆動トランジスタのゲート電極の、第２の第２色サブ画素の画素回路における駆動トランジスタのゲート電極に近い側に位置する。たとえば、第１方向Ｘにおいて、第１駆動電極ブロック０２１１は、第１の第２色サブ画素の画素回路における駆動トランジスタのゲート電極と、第２の第２色サブ画素の画素回路における駆動トランジスタのゲート電極との間に位置する。

たとえば、第１の第２色サブ画素の画素回路における駆動トランジスタのゲート電極の中心と第１駆動電極ブロック０２１１の中心との間の距離が、第２の第２色サブ画素の画素回路における駆動トランジスタのゲート電極の中心と第２駆動電極ブロック０２１３の中心との間の距離よりも大きい。

なお、本開示では、「中心」は素子の物理的形状の幾何学的中心を意味することができる。画素の配列構造を設計する際に、駆動トランジスタのゲート電極、発光素子の陽極などの素子は、一般には、長方形、六角形、五角形、台形などの規則的な形状に設計される。設計するにあたって、素子（たとえば、駆動トランジスタのゲート電極又は発光素子の陽極など）の中心は上記規則的な形状の幾何学的中心であり得る。しかしながら、実際の製造プロセスでは、形成される駆動トランジスタのゲート電極、発光素子の陽極などの素子の形状は、通常、上記設計された規則的な形状からある程度ずれる。たとえば、上記規則的な形状の各角部がフィレットされる可能性があり、従って、駆動トランジスタのゲート電極、発光素子の陽極などの素子の形状はフィレット形状としてもよい。さらに、実際に製造された駆動トランジスタのゲート電極、発光素子の陽極などの素子の形状は、設計された形状から別の変化を加えられてもよい。たとえば、サブ画素の形状は六角形に設計されたが、実際に製造されるときに、略楕円形となる。従って、駆動トランジスタのゲート電極、発光素子の陽極などの素子の中心は、作製されたサブ画素の不規則な形状の厳密な幾何学的中心でなくても構わない。本開示の実施例では、素子の中心は、素子の形状の幾何学的中心から一定のズレ量を持っていてもよい。さらに、「中心」は素子の重心であってもよい。

たとえば、第１色サブ画素における発光素子の第１電極層（たとえば、陽極Ｒ１）は、第３駆動電極ブロックを含んでもよく、第３色サブ画素における発光素子の第１電極層（たとえば、陽極Ｂ１）は第４駆動電極ブロックを含む。たとえば、第１色サブ画素の画素回路の駆動トランジスタのゲート電極の、ベース基板００での正投影は、第３駆動電極ブロックの、ベース基板００での正投影とは少なくとも部分的に重なり、第３色サブ画素の画素回路の駆動トランジスタのゲート電極の、ベース基板００での正投影は、第４駆動電極ブロックの、ベース基板００での正投影とは少なくとも部分的に重なる。

たとえば、第１色サブ画素の画素回路の寄生サブ回路は第３コンデンサを含み、第３コンデンサは第１電極と第２電極を含み、第３駆動電極ブロックは第３コンデンサの第１電極として兼用され、第１色サブ画素の駆動トランジスタのゲート電極は第３コンデンサの第２電極として兼用される。

たとえば、第３色サブ画素の画素回路の寄生サブ回路は第４コンデンサを含み、第４コンデンサは第１電極と第２電極を含み、第４駆動電極ブロックは第４コンデンサの第１電極として兼用され、第３色サブ画素の駆動トランジスタのゲート電極は第４コンデンサの第２電極として兼用される。

たとえば、第３駆動電極ブロックの形状は規則的な六角形であってもよく、第４駆動電極ブロックの形状も規則的な六角形であってもよい。たとえば、いくつかの実施例では、第３駆動電極ブロック及び第４駆動電極ブロックの形状は長方形や長楕円形などであってもよい。本開示では、第３駆動電極ブロック及び第４駆動電極ブロックの形状については特に限定しない。

なお、第１色サブ画素における第１電極層の形状と第１色サブ画素における第１電極層の、ベース基板００での正投影の形状、第２色サブ画素における第１電極層の形状と第２色サブ画素における第１電極層の、ベース基板００での正投影の形状、及び該第３色サブ画素における第１電極層の形状と該第３色サブ画素における第１電極層の、ベース基板００での正投影の形状は、ほかの形状（たとえば、円形）であってもよく、本開示の実施例では、それについて限定しない。

たとえば、図７に示す例では、第１駆動電極ブロック０２１１と補助電極ブロック０２１２は一体的に設置される。なお、別の例では、第１駆動電極ブロック０２１１と補助電極ブロック０２１２は、別々設置されてもよく、第１駆動電極ブロック０２１１と補助電極ブロック０２１２とは互いに電気的に接続できればよい。

たとえば、第１駆動電極ブロック０２１１と補助電極ブロック０２１２とは、同一のパターニングプロセスにより同時に形成することができる。

たとえば、第１駆動電極ブロック０２１１の形状と補助電極ブロック０２１２の形状とは異なる。

たとえば、第１の第２色サブ画素Ｃ２の発光素子の第１電極層０２１ａの、ベース基板００での正投影の面積と、第２の第２色サブ画素Ｃ２の発光素子の第１電極層０２１ｂの、ベース基板００での正投影の面積は異なり、第１の第２色サブ画素Ｃ２の発光素子の第１電極層０２１ａの、ベース基板００での正投影の面積は、第２の第２色サブ画素Ｃ２の発光素子の第１電極層０２１ｂの、ベース基板００での正投影の面積よりも大きい。

たとえば、図８Ａに示すように、第１駆動電極ブロック０２１１の、ベース基板００での正投影、第１の第２色サブ画素における発光素子の発光層０２２ａの、ベース基板００での正投影、及び第１の第２色サブ画素における発光素子の第２電極層０２３ａの、ベース基板００での正投影は、少なくとも部分的に重なる。たとえば、第１駆動電極ブロック０２１１のベース基板００での正投影は、第１の第２色サブ画素Ｃ１の発光素子の第２電極層０２３ａの、ベース基板００での正投影内にあり、第１の第２色サブ画素Ｃ１の発光素子の発光層０２２ａの、ベース基板００での正投影も、第１の第２色サブ画素Ｃ１の発光素子の第２電極層０２３ａの、ベース基板００での正投影内にある。

たとえば、図８Ｂに示すように、第２駆動電極ブロック０２１３のベース基板００での正投影、第２の第２色サブ画素における発光素子の発光層０２２ｂの、ベース基板００での正投影、及び第２の第２色サブ画素における発光素子の第２電極層０２３ｂの、ベース基板００での正投影は、少なくとも部分的に重なる。たとえば、第２駆動電極ブロック０２１３のベース基板００での正投影は、第２の第２色サブ画素における発光素子の第２電極層０２３ｂの、ベース基板１０での正投影内にあり、第２の第２色サブ画素Ｃ２の発光素子の発光層０２２ｂの、ベース基板００での正投影も、第２の第２色サブ画素Ｃ２の発光素子の第２電極層０２３ｂの、ベース基板００での正投影内にあってもよい。たとえば、図５及び図７に示すように、各繰り返しユニット１００において、第１の第２色サブ画素と第２の第２色サブ画素とは、ベース基板００の表面に平行する第１方向Ｘに沿って配列される。たとえば、図５及び図７に示すように、各繰り返しユニット１００において、第１色サブ画素及び第３色サブ画素は、ベース基板００の表面に平行し第１方向Ｘと直交している第２方向Ｙに沿って配列され、且つ第２方向Ｙにおいて、第１の第２色サブ画素及び第２の第２色サブ画素は第１色サブ画素と第３色サブ画素との間にある。

たとえば、第１方向Ｘにおいて、補助電極ブロック０２１２は、第１駆動電極ブロック０２１１の、第２の第２色サブ画素における発光素子（たとえば陽極Ｇ２）から離れた側にある。つまり、図７に示すように、第１方向Ｘにおいて、第１駆動電極ブロック０２１１は、補助電極ブロック０２１２と第２駆動電極ブロック０２１３との間にある。

たとえば、図５及び図７に示すように、いくつかの実施例では、各繰り返しユニット１００において、第１の第２色サブ画素の中心と第２の第２色サブ画素の中心とを結ぶ線は第１中心線であり、第１色サブ画素Ｒ１の中心と第３色サブ画素Ｂ１の中心とを結ぶ線は第２中心線である。第１中心線の長さが第２中心線の長さよりも小さい。たとえば、第１中心線と第２中心線とは互いに直交して二等分し、且つ、第１中心線は第１方向Ｘに略平行し、第２中心線は第２方向Ｙに略平行する。

図９Ａは、本開示の別のいくつかの実施例による繰り返しユニットの平面構造図であり、図９Ｂは図９Ａにおける線Ｌ３－Ｌ３’に沿う断面構造模式図であり、図９Ｃは図９Ａにおける線Ｌ４－Ｌ４’に沿う断面構造模式図であり、図９Ｄは図９Ａにおける線Ｌ５－Ｌ５’に沿う断面構造模式図である。

たとえば、図９Ａ及び図９Ｂに示すように、第１の第２色サブ画素における発光素子の第１電極層０２１ａは、第１接続電極ブロック０２１６をさらに含む。第１接続電極ブロック０２１６は、第１方向Ｘにおいて、第１駆動電極ブロック０２１１の、第２の第２色サブ画素における発光素子の陽極Ｇ２から離れた側に位置し、補助電極ブロック０２１２と第１駆動電極ブロック０２１１との間に位置し、且つ補助電極ブロック０２１２と第１駆動電極ブロック０２１１の両方に電気的に接続される。

たとえば、第１方向Ｘにおいて、第１接続電極ブロック０２１６は、第１駆動電極ブロック０２１１の、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極から離れた側に位置する。たとえば、第１方向Ｘにおいて、第１接続電極ブロック０２１６は、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極との間に位置する。

たとえば、いくつかの実施例では、第１接続電極ブロック０２１６、補助電極ブロック０２１２、及び第１駆動電極ブロック０２１１は一体的に設置される。なお、別の例では、第１接続電極ブロック０２１６、補助電極ブロック０２１２、及び第１駆動電極ブロック０２１１は、別々設置されてもよく、第１接続電極ブロック０２１６、補助電極ブロック０２１２、及び第１駆動電極ブロック０２１１は互いに電気的に接続できればよい。

たとえば、第１接続電極ブロック０２１６は、第１駆動電極ブロック０２１１と第１の第２色サブ画素の画素回路を接続することに用いられる。

たとえば、図９Ｂに示すように、第１接続電極ブロック０２１６、補助電極ブロック０２１２、及び第１駆動電極ブロック０２１１は同一層に位置する。

たとえば、第１接続電極ブロック０２１６の形状は、たとえば、長方形、菱形などの規則的な形状であってもよいし、不規則な形状であってもよい。

たとえば、図９Ａに示すように、いくつかの例では、補助電極ブロック０２１２の形状と第１接続電極ブロック０２１６の形状はいずれも長方形であり、且つ第２方向Ｙにおいて、補助電極ブロック０２１２の幅が、第１接続電極ブロック０２１６の幅よりも小さく、つまり、補助電極ブロック０２１２と第１接続電極ブロック０２１６とが段差状に形成される。第２方向Ｙにおいて、第１接続電極ブロック０２１６の幅が、第１駆動電極ブロック０２１１の最大幅よりも小さい。

たとえば、第１駆動電極ブロック０２１１は５つの内角を有し、５つの内角は、２つの直角、２つの鈍角及び１つの鋭角を含み、第１接続電極ブロック０２１６は、第１駆動電極ブロック０２１１の鋭角側から、第１駆動電極ブロック０２１１の、第２の第２色サブ画素における発光素子から離れた方向に延びている。

たとえば、いくつかの実施例では、第１接続電極ブロック０２１６のベース基板００での正投影は、第１の第２色サブ画素における発光素子の発光層０２２ａの、ベース基板００での正投影とは重ならず、且つ、第１接続電極ブロック０２１６のベース基板００での正投影は、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とも重ならない。ただし、本開示では、それに限定されず、第１接続電極ブロック０２１６のベース基板００での正投影は、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とは部分的に重なってもよい。なお、第１接続電極ブロック０２１６のベース基板００での正投影が、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とは部分的に重なる場合、第１接続電極ブロック０２１６のベース基板００での正投影と、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影との重なり部分の面積が、補助電極ブロック０２１２のベース基板００での正投影と、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影との重なり部分の面積よりも小さい。

たとえば、図９Ｂに示すように、平坦層０２４は第１ビアｈ１を含む。第１接続電極ブロック０２１６は、第１ビアｈ１まで延びており、第１ビアｈ１を介して第１の第２色サブ画素の画素回路の発光制御回路１０１ａに電気的に接続される。たとえば、第１接続電極ブロック０２１６は第１ビアｈ１を被覆して充填し得る。

たとえば、画素回路０１はアクティブ半導体層、ゲート金属層、及びソース・ドレイン金属層を含んでもよく、ベース基板００に垂直な方向において、アクティブ半導体層はベース基板００とゲート金属層の間に位置し、ゲート金属層はアクティブ半導体層とソース・ドレイン金属層の間に位置する。

たとえば、第１接続電極ブロック０２１６は、第１ビアｈ１を介して画素回路のソース・ドレイン金属層まで延びている。

たとえば、図９Ａ及び図９Ｂに示すように、第２の第２色サブ画素における発光素子の第１電極層０２１ｂは、第２駆動電極ブロック０２１３に電気的に接続される第２接続電極ブロック０２１７をさらに含む。たとえば、いくつかの実施例では、第２接続電極ブロック０２１７と第２駆動電極ブロック０２１３は一体的に設置される。なお、別の例では、第２接続電極ブロック０２１７と第２駆動電極ブロック０２１３は、別々設置されてもよく、第２接続電極ブロック０２１７と第２駆動電極ブロック０２１３は互いに電気的に接続できればよい。

たとえば、第２接続電極ブロック０２１７は、第２駆動電極ブロック０２１３と第２の第２色サブ画素の画素回路を接続することに用いられる。

たとえば、図９Ａに示すように、第２接続電極ブロック０２１７は、第１方向Ｘにおいて、第２駆動電極ブロック０２１３の、第１の第２色サブ画素における発光素子（たとえば陽極Ｇ１）から離れた側に位置する。つまり、第２駆動電極ブロック０２１３は、第１方向Ｘにおいて、第２接続電極ブロック０２１７と第１駆動電極ブロック０２１１との間に位置する。

たとえば、第２接続電極ブロック０２１７は、第１方向Ｘにおいて、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の、第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極から離れた側に位置する。

たとえば、図９Ｂに示すように、第２接続電極ブロック０２１７と第２駆動電極ブロック０２１３とは同一層に位置する。

たとえば、第２接続電極ブロック０２１７の形状は、たとえば、長方形、菱形などの規則的な形状であってもよいし、不規則な形状であってもよい。

たとえば、いくつかの例では、第２方向Ｙにおいて、第２接続電極ブロック０２１７の幅が、第２駆動電極ブロック０２１３の最大幅よりも小さい。たとえば、第２駆動電極ブロック０２１３は、５つの内角を有し、５つの内角は、２つの直角、２つの鈍角、及び１つの鋭角を含んでもよい。第２接続電極ブロック０２１７は、第２駆動電極ブロック０２１３の鋭角側から、第２駆動電極ブロック０２１３の、第１の第２色サブ画素における発光素子から離れた方向に延びている。

たとえば、いくつかの例では、第１接続電極ブロック０２１６の形状と第２接続電極ブロック０２１７の形状は同じであってもよく、第１接続電極ブロック０２１６の、ベース基板００での正投影の面積と、第２接続電極ブロック０２１７の、ベース基板００での正投影の面積は同じである。

たとえば、いくつかの実施例では、第２接続電極ブロック０２１７の、ベース基板００での正投影は、第２の第２色サブ画素における発光素子の発光層０２２ｂの、ベース基板００での正投影とは重ならず、且つ、第２接続電極ブロック０２１７の、ベース基板００での正投影は、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とも重ならない。ただし、本開示では、それに限定されず、第２接続電極ブロック０２１７の、ベース基板００での正投影は、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とは部分的に重なってもよい。なお、第２接続電極ブロック０２１７の、ベース基板００での正投影が、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影とは部分的に重なる場合、第２接続電極ブロック０２１７の、ベース基板００での正投影と、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影との重なり部分の面積が、第２駆動電極ブロック０２１３の、ベース基板００での正投影と、第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極Ｎ１ｂの、ベース基板００での正投影との重なり部分の面積よりも小さい。

たとえば、図９Ｂに示すように、平坦層０２４は、第２ビアｈ２をさらに含み、第２接続電極ブロック０２１７は、第２ビアｈ２まで延びており、第２ビアｈ２を介して第２の第２色サブ画素の画素回路の発光制御回路１０１ｂに電気的に接続される。たとえば、第２接続電極ブロック０２１７は、第２ビアｈ２を被覆して充填し得る。

たとえば、第２接続電極ブロック０２１７は、第２ビアｈ２を介して画素回路のソース・ドレイン金属層まで延びている。

たとえば、いくつかの実施例では、ディスプレイパネルにおいて、すべてのサブ画素の発光素子の第２電極層は一体的に設置される。つまり、第２電極層は、全体としてベース基板００の全体に被覆され、すなわち１つの平面状の電極であってもよい。たとえば、図９Ｂに示すように、第１の第２色サブ画素及び第２の第２色サブ画素では、平面状の第２電極層と第１の第２色サブ画素の発光素子の第１電極層０２１ａとのオーバーラップ部分は、第１の第２色サブ画素の発光素子の第２電極層０２３ａとして表され、平面状の第２電極層と第２の第２色サブ画素の発光素子の第１電極層０２１ｂとのオーバーラップ部分は、第２の第２色サブ画素の発光素子の第２電極層０２３ｂとして表され得る。第１の第２色サブ画素の発光素子の第２電極層０２３ａと第２の第２色サブ画素における発光素子の第２電極層０２３ｂとは一体的に設置される。

たとえば、図９Ｂに示すように、第１の第２色サブ画素の発光素子の発光層０２２ａと第２の第２色サブ画素の発光素子の発光層０２２ｂとは一体的に設置される。第１の第２色サブ画素及び第２の第２色サブ画素では、一体的に設置された発光層と第１の第２色サブ画素の発光素子の第１電極層０２１ａとのオーバーラップ部分は、第１の第２色サブ画素の発光素子の発光層０２２ａとして表され、一体的に設置された発光層と第２の第２色サブ画素の発光素子の第１電極層０２１ｂとのオーバーラップ部分は、第２の第２色サブ画素の発光素子の発光層０２２ｂとして表され得る。

たとえば、図９Ｂに示すように、ディスプレイパネルは、画素定義層１６０をさらに含む。画素定義層１６０は、各サブ画素の発光素子の第１電極層の、ベース基板００から離れた側に位置し、第１開口を含む。第１開口は、第１の第２色サブ画素の発光素子の第１電極層０２１ａ及び第２の第２色サブ画素の発光素子の第１電極層０２１ｂの一部を露出させる。第１の第２色サブ画素の発光素子の発光層０２２ａ及び第２の第２色サブ画素の発光素子の発光層０２２ｂの少なくとも一部は、第１開口内に位置し、第１電極層０２１ａ及び第１電極層０２１ｂの露出部分を被覆する。第１開口と第１電極層０２１ａとがオーバーラップする領域の一部は、第１の第２色サブ画素の有効発光領域となり、第１開口と第１電極層０２１ｂとがオーバーラップする領域の一部は、第２の第２色サブ画素の有効発光領域となる。

なお、本開示の実施例では、各発光素子の発光層は、電界発光層自体と、電界発光層の両側に位置する他の共通層、たとえば、正孔注入層、正孔輸送層、電子注入層や電子輸送層などとを含んでもよいが、本開示の図面には、発光層の電界発光層だけが示され、他の共通層が示されていない。

たとえば、図９Ｃに示すように、第１色サブ画素Ｒ１の発光素子は、第１電極層０２１ｃ、第２電極層０２３ｃ、及び発光層０２２ｃを含む。図９Ｄに示すように、第３色サブ画素Ｂ１の発光素子は、第１電極層０２１ｄ、第２電極層０２３２ｄ、及び発光層０２２ｄを含む。

たとえば、第１色サブ画素Ｒ１の発光素子の第１電極層０２１ｃの、ベース基板００での正投影は、第１色サブ画素Ｒ１の画素回路の駆動トランジスタのゲート電極Ｎ１ｃの、ベース基板００での正投影とも少なくとも部分的に重なる。たとえば、図９Ｃに示すように、第１色サブ画素Ｒ１の画素回路の駆動トランジスタのゲート電極Ｎ１ｃの、ベース基板００での正投影は、第１色サブ画素Ｒ１の発光素子の第１電極層０２１ｃの、ベース基板００での正投影内にある。

たとえば、第３色サブ画素Ｂ１の発光素子の第１電極層０２１ｄの、ベース基板００での正投影は、第３色サブ画素Ｂ１の画素回路の駆動トランジスタのゲート電極Ｎ１ｄの、ベース基板００での正投影とも少なくとも部分的に重なる。たとえば、図５Ｄに示すように、第３色サブ画素Ｂ１の画素回路の駆動トランジスタのゲート電極Ｎ１ｄの、ベース基板００での正投影は、第３色サブ画素Ｂ１の発光素子の第１電極層０２１ｄの、ベース基板００での正投影内にある。

たとえば、図９Ａに示すように、第１色サブ画素Ｒ１の発光素子の第１電極層０２１ｃは、第３駆動電極ブロック０２１４に電気的に接続された第３接続電極ブロック０２１８をさらに含み、第３色サブ画素Ｂ１の発光素子の第１電極層０２１ｄは、第４駆動電極ブロック０２１５に電気的に接続された第４接続電極ブロック０２１９をさらに含む。たとえば、図９Ｃに示すように、第１色サブ画素Ｒ１の画素回路の駆動トランジスタのゲート電極Ｎ１ｃの、ベース基板００での正投影は、第３駆動電極ブロック０２１４のベース基板００での正投影内にあり、図９Ｄに示すように、第３色サブ画素Ｂ１の画素回路の駆動トランジスタのゲート電極Ｎ１ｄの、ベース基板００での正投影は、第４駆動電極ブロック０２１５のベース基板００での正投影内にある。

たとえば、第３接続電極ブロック０２１８は、第３駆動電極ブロック０２１４と第１色サブ画素Ｒ１の画素回路を接続することに用いられ、第４接続電極ブロック０２１９は、第４駆動電極ブロック０２１５と第３色サブ画素Ｂ１の画素回路を接続することに用いられる。

たとえば、第３接続電極ブロック０２１８の形状は、不規則な六角形であってもよく、第４接続電極ブロック０２１９の形状も、不規則な六角形であってもよい。ただし、本開示では、それに限定されず、本開示では、第３接続電極ブロック０２１８及び第４接続電極ブロック０２１９の形状について特に限定しない。

たとえば、第３接続電極ブロック０２１８は、六角形の第３駆動電極ブロック０２１４の一つの側辺（たとえば、六角形の左下側の側辺）から外へ突出した部分であってもよく、第４接続電極ブロック０２１９は、六角形の第４駆動電極ブロック０２１５の一つの側辺（たとえば、六角形の右下側の側辺）から外へ突出した部分であってもよい。

たとえば、いくつかの実施例では、図９Ａ及び９Ｃに示すように、第３駆動電極ブロック０２１４と第３接続電極ブロック０２１８とは一体的に設置され、図９Ａ及び９Ｄに示すように、第４駆動電極ブロック０２１５と第４接続電極ブロック０２１９とも一体的に設置される。なお、別の例では、第３駆動電極ブロック０２１４と第３接続電極ブロック０２１８とは、別々設置されてもよく、第３駆動電極ブロック０２１４と第３接続電極ブロック０２１８とは互いに電気的に接続できればよい。同様に、第４駆動電極ブロック０２１５と第４接続電極ブロック０２１９とは、別々設置されてもよく、第４駆動電極ブロック０２１５と第４接続電極ブロック０２１９とは互いに電気的に接続できればよい。

たとえば、第１の第２色サブ画素及び第２の第２色サブ画素と同様に、図９Ｃに示すように、ベース基板００の表面に垂直な方向において、第１色サブ画素の発光素子の第１電極層０２１ｃは、第１色サブ画素の発光素子の発光層０２２ｃの、平坦層０２４に近い側に設置され、第１色サブ画素の発光素子の第２電極層０２３ｃは、第１色サブ画素の発光素子の発光層０２２ｃの、平坦層０２４から離れた側に設置される。図９Ｄに示すように、ベース基板００の表面に垂直な方向において、第３色サブ画素の発光素子の第１電極層０２１ｄは、第３色サブ画素の発光素子の発光層０２２ｄの、平坦層０２４に近い側に設置され、第３色サブ画素における発光素子の第２電極層０２３ｄは、第３色サブ画素の発光素子の発光層０２２ｄの、平坦層０２４から離れた側に設置される。

たとえば、図９Ｃに示すように、平坦層０２４は第３ビアｈ３をさらに含む。第３接続電極ブロック０２１８は、第３ビアｈ３まで延び、第３ビアｈ３を介して第１色サブ画素の画素回路の発光制御回路１０１ｃに電気的に接続される。たとえば、第３接続電極ブロック０２１８は、第３ビアｈ３を被覆して充填し得る。

たとえば、図９Ｄに示すように、平坦層０２４は第４ビアｈ４をさらに含む。第４接続電極ブロック０２１９は、第４ビアｈ４まで延び、第４ビアｈ４を介して第３色サブ画素の画素回路の発光制御回路１０１ｄに電気的に接続される。たとえば、第４接続電極ブロック０２１９は、第４ビアｈ４を被覆して充填し得る。

たとえば、第３接続電極ブロック０２１８は、第３ビアｈ３を介して画素回路のソース・ドレイン金属層まで延びており、第４接続電極ブロック０２１９は、第４ビアｈ４を介して画素回路のソース・ドレイン金属層まで延びている。

たとえば、図９Ａに示すように、各繰り返しユニット１００では、第３接続電極０２１８は、第１方向Ｘにおいて第３駆動電極ブロック０２１４の、第１の第２色サブ画素の補助電極ブロック０２１２から離れた側に位置し、第２方向Ｙにおいて第３駆動電極ブロック０２１４の、第４駆動電極ブロック０２１５に近い側に位置する。つまり、図９Ａに示す例では、第３接続電極ブロック０２１８は、第３駆動電極ブロック０２１４の左上側に位置する。

たとえば、図９Ａに示すように、各繰り返しユニット１００では、第４接続電極０２１９は、第１方向Ｘにおいて第４駆動電極ブロック０２１５の、第１の第２色サブ画素の補助電極ブロック０２１２から離れた側に位置し、第２方向Ｙにおいて第４駆動電極ブロック０２１５の、第３駆動電極ブロック０２１４に近い側に位置する。つまり、図９Ａに示す例では、第４接続電極ブロック０２１９は、第４駆動電極ブロック０２１５の右上側に位置する。

たとえば、図９Ｃに示すように、画素定義層１６０は第１色サブ画素の発光素子の第１電極層０２１ｃの一部を露出させる第２開口をさらに含む。第１色サブ画素の発光素子の発光層０２２ｃの少なくとも一部は、第２開口に位置し、第１電極層０２１ｃの露出部分を被覆する。第２開口と第１電極層０２１ｃとがオーバーラップする領域の一部は、第１色サブ画素の有効発光領域となる。図９Ｄに示すように、画素定義層１６０は第３色サブ画素における発光素子の第１電極層０２１ｄの一部を露出させる第３開口をさらに含む。第３色サブ画素における発光素子の発光層０２２ｄの少なくとも一部は、第３開口に位置し、第１電極層０２１ｄの露出部分を被覆する。第３開口と第１電極層０２１ｄとがオーバーラップする領域の一部は、第３色サブ画素の有効発光領域となる。

図９Ｅは、本開示のいくつかの実施例によるまたさらに別のディスプレイパネルの平面模式図である。なお、図９Ｅは各サブ画素における駆動電極ブロック、各第１の第２色サブ画素における補助電極ブロック、及び各サブ画素における接続電極ブロックを示す。図９Ｅは、さらに、各接続電極ブロックに対応するビアを示す。なお、各サブ画素における接続電極ブロックは、対応するビアを被覆して充填することができ、たとえば、第１接続電極ブロックは、第１ビアｈ１を被覆して充填し、第２接続電極ブロックは、第２ビアｈ２を被覆して充填し、第３接続電極ブロックは、第３ビアｈ３を被覆して充填し、第４接続電極ブロックは、第４ビアｈ４を被覆して充填する。なお、各ビアの位置を示すために、図９Ｅは、各ビアが対応する接続電極ブロックの上方に位置するように示される。

たとえば、図９Ｅに示すように、各ビアは第２方向Ｙに沿って複数行のビアとなるように配列され、各行のビアは、それぞれ、第１ビアｈ１、第３ビアｈ３、第２ビアｈ２、及び第４ビアｈ４の順に配列される。すなわち、第１ビアｈ１、第３ビアｈ３、第２ビアｈ２、及び第４ビアｈ４は、１つの配列周期ＨＴ１となり、この配列周期ＨＴ１においては、第１ビアｈ１は第１行にあり該第１ビアｈ１に隣接する第１の第２色サブ画素に対応し、第２ビアｈ２は第２行にあり該第２ビアｈ２に隣接する第２の第２色サブ画素に対応し、第３ビアｈ３は、第２行にあり該第３ビアｈ３に隣接する第１色サブ画素に対応し、第４ビアｈ４は、第２行にあり該第４ビアｈ４に隣接する第３色サブ画素に対応する。

たとえば、第２方向Ｙにおいて、各行のビアのそれぞれは同一直線上にあり、つまり、各配列周期ＨＴ１における第１ビアｈ１、第３ビアｈ３、第２ビアｈ２、及び第４ビアｈ４は、同一直線上にあり、且つ各配列周期ＨＴ１も同一直線上にある。

たとえば、第２方向Ｙにおいて、任意の隣接する２つのビア間の距離が第１固定距離ｄ１であり、つまり、図９Ｅに示すように、配列周期ＨＴ１において、第１ビアｈ１と第４ビアｈ４との距離が第１固定距離ｄ１であり、第１ビアｈ１と第３ビアｈ３との距離も第１固定距離ｄ１であり、第２ビアｈ２と第３ビアｈ３との距離も第１固定距離ｄ１であり、第２ビアｈ２と第４ビアｈ４との距離も第１固定距離ｄ１である。なお、「隣接する２つのビア」とは、該２つのビアの間にビアがないことを意味し、第１固定距離ｄ１とは、第２方向Ｙにおいて隣接する２つのビアの中心間の距離を示すことができる。

たとえば、図９Ｅに示すように、第１方向Ｘにおいて、各第１ビアｈ１及び各第２ビアｈ２は複数の第１ビア列となるように配列され、各第３ビアｈ３及び各第４ビアｈ４は複数の第２ビア列となるように配列される。第２方向Ｙにおいて、第１ビア列と第２ビア列とは交互に配列される。つまり、複数の第１ビア列は奇数列であり、複数の第２ビア列は偶数列である。各第１ビア列では、各第１ビアｈ１と各第２ビアｈ２とは同一直線上にあり、各第２ビア列では、各第３ビアｈ３と各第４ビアｈ４とも同一直線上にある。

たとえば、第１方向Ｘにおいて、任意の隣接する第１ビアｈ１と第２ビアｈ２との距離が第２固定距離ｄ２であり、任意の隣接する第３ビアｈ３と第４ビアｈ４との距離が第３固定距離ｄ３であり、第２固定距離ｄ２と第３固定距離ｄ３とが同じである。なお、第２固定距離ｄ２とは、第１方向Ｘにおいて隣接する第１ビアｈ１の中心と第２ビアｈ２の中心との間の距離を示すことができ、第３固定距離ｄ３とは、第１方向Ｘにおいて隣接する第３ビアｈ３の中心と第４ビアｈ４の中心との間の距離を示すことができる。

たとえば、複数の繰り返しユニット１００は、第２方向Ｙに配列されて、第１方向Ｘに配列された複数の繰り返しユニット群を構成する。図９Ｅに示すように、第１接続電極ブロック、第２接続電極ブロック、第３接続電極ブロック、及び第４接続電極ブロックは、第１方向Ｘにおいて、隣接する２つの繰り返しユニット群の間に位置する。第１の第２色サブ画素の補助電極ブロックの少なくとも一部は、第１方向Ｘにおいて、補助電極ブロックの、第１駆動電極ブロックから離れた側にあって、補助電極ブロックが位置する繰り返しユニット群に隣接する繰り返しユニット群における、隣接する２つの繰り返しユニットの間に位置する。たとえば、いくつかの実施例では、Ｐ番目の繰り返しユニット群は第１行にあり、Ｐ＋１番目の繰り返しユニット群は第２行にある。Ｐ番目の繰り返しユニット群における繰り返しユニットについては、補助電極ブロックの少なくとも一部は、補助電極ブロックの第１駆動電極ブロックから離れた側にあって、補助電極ブロックが位置する繰り返しユニット群（すなわち、第１行にあるＰ番目の繰り返しユニット群）に隣接する繰り返しユニット群（すなわち、第２行にあるＰ＋１番目の繰り返しユニット群）における隣接する２つの繰り返しユニットの間に位置する。たとえば、図９Ｅに示すように、第１行にある繰り返しユニットの補助電極ブロックの少なくとも一部は、第２行まで延び、第２行にある隣接する２つの繰り返しユニットの間に位置し、たとえば、第１行にある繰り返しユニットの補助電極ブロックの少なくとも一部は、第１行にある隣接する第１色サブ画素と第３色サブ画素Ｂとの間に位置する。

たとえば、本開示では、各サブ画素の画素回路の各トランジスタ（たとえば、駆動トランジスタＭ１、データ書込みトランジスタＭ２、閾値補償トランジスタＭ３、基準電圧書込みトランジスタＭ４、発光制御トランジスタＭ５、第１リセットトランジスタＭ６、及び第２リセットトランジスタＭ７など）のアクティブ層はいずれもアクティブ半導体層内に位置し、画素回路の各トランジスタのゲート電極はいずれもゲート金属層内に位置し、画素回路の各トランジスタのソース電極とドレイン電極はいずれもソース・ドレイン金属層内に位置する。

たとえば、図９Ｂに示すように、第１の第２色サブ画素の発光制御回路１０１ａの発光制御トランジスタは、第２電極１０１１ａ（たとえば、ドレイン電極）と、アクティブ層１０１２ａと、を含む。第１の第２色サブ画素の駆動回路の駆動トランジスタは、ゲート電極Ｎ１ａと、アクティブ層１２２２ａと、を含む。なお、図９Ｂには、第１の第２色サブ画素の発光制御トランジスタにおけるゲート電極及び第１電極、第１の第２色サブ画素の駆動トランジスタにおける第１電極及び第２電極などが示されていない。

たとえば、第１の第２色サブ画素の駆動トランジスタのゲート電極Ｎ１ａとアクティブ層１２２２ａとの間にはゲート電極絶縁層１３１が設置される。ゲート電極絶縁層１３１がディスプレイパネル全体に被覆されているので、発光制御トランジスタのゲート電極とアクティブ層との間にもゲート電極絶縁層１３１が設置されるようになる。第１の第２色サブ画素の駆動トランジスタのゲート電極Ｎ１ａは、ゲート電極絶縁層１３１の、ベース基板００から離れた側に設置される。

たとえば、図９Ｂに示すように、第１の第２色サブ画素の駆動トランジスタのゲート電極Ｎ１ａには、層間絶縁層１３２がさらに設置されている。第１の第２色サブ画素の発光制御トランジスタの第２電極１０１１ａは、層間絶縁層１３２のベース基板００から離れた側に設置され、層間絶縁層１３２とゲート電極絶縁層１３１を貫通したビアを介して発光制御トランジスタのアクティブ層１０１２ａに電気的に接続される。たとえば、層間絶縁層１３２もディスプレイパネル全体に被覆される。

たとえば、第１の第２色サブ画素の発光制御トランジスタの第２電極１０１１ａは、画素回路のソース・ドレイン金属層内に位置し、第１の第２色サブ画素の駆動トランジスタのゲート電極Ｎ１ａは、画素回路のゲート金属層内に位置し、第１の第２色サブ画素の発光制御トランジスタのアクティブ層１０１２ａ及び駆動トランジスタのアクティブ層１２２２ａは画素回路のアクティブ半導体層内に位置する。

たとえば、第１接続電極ブロック０２１６は、画素回路のソース・ドレイン金属層内に位置する第１の第２色サブ画素の発光制御トランジスタの第２電極１０１１ａに電気的に接続されるように、第１ビアｈ１を介して画素回路のソース・ドレイン金属層まで延びている。

たとえば、図９Ｂに示すように、第２の第２色サブ画素の発光制御回路１０１ｂの発光制御トランジスタは、第２電極１０１１ｂ（たとえば、ドレイン電極）と、アクティブ層１０１２ｂと、を含む。第２の第２色サブ画素の駆動回路の駆動トランジスタは、ゲート電極Ｎ１ｂと、アクティブ層１２２２ｂと、を含む。なお、図９Ｂには、第２の第２色サブ画素の発光制御トランジスタにおけるゲート電極及び第１電極、第２の第２色サブ画素の駆動トランジスタにおける第１電極及び第２電極などが示されていない。

たとえば、第２の第２色サブ画素の駆動トランジスタのゲート電極Ｎ１ｂとアクティブ層１２２２ｂとの間にも、ゲート電極絶縁層１３１が設置される。第２の第２色サブ画素の発光制御トランジスタの第２電極１０１１ｂは、層間絶縁層１３２のベース基板００から離れた側に設置され、層間絶縁層１３２とゲート電極絶縁層１３１を貫通したビアを介して第２の第２色サブ画素の発光制御トランジスタのアクティブ層１０１２ｂに電気的に接続される。

たとえば、第２の第２色サブ画素の発光制御トランジスタの第２電極１０１１ｂは、画素回路のソース・ドレイン金属層内に位置し、第２の第２色サブ画素の駆動トランジスタのゲート電極Ｎ１ｂは、画素回路のゲート金属層内に位置し、第２の第２色サブ画素の発光制御トランジスタのアクティブ層１０１２ｂ及び駆動トランジスタのアクティブ層１２２２ｂは、画素回路のアクティブ半導体層内に位置する。

たとえば、第２接続電極ブロック０２１７は、画素回路のソース・ドレイン金属層に位置する第２の第２色サブ画素の発光制御トランジスタの第２電極１０１１ｂに電気的に接続されるように、第２ビアｈ２を介して画素回路のソース・ドレイン金属層まで延びている。

たとえば、図９Ｃに示すように、第１色サブ画素の発光制御回路１０１ｃの発光制御トランジスタは、第２電極１０１１ｃ（たとえば、ドレイン電極）と、アクティブ層１０１２ｃと、を含む。第１色サブ画素の駆動回路の駆動トランジスタは、ゲート電極Ｎ１ｃと、アクティブ層１２２２ｃと、を含む。なお、図９Ｃには、第１色サブ画素の発光制御トランジスタにおけるゲート電極及び第１電極、第１色サブ画素における駆動トランジスタにおける第１電極及び第２電極などが示されていない。

たとえば、第１色サブ画素の駆動トランジスタのゲート電極Ｎ１ｃとアクティブ層１２２２ｃとの間には、ゲート電極絶縁層１３１が設置され、第１色サブ画素の発光制御トランジスタの第２電極１０１１ｃは、層間絶縁層１３２のベース基板００から離れた側に設置され、層間絶縁層１３２とゲート電極絶縁層１３１を貫通したビアを介して第１色サブ画素における発光制御トランジスタのアクティブ層１０１２ｃに電気的に接続される。

たとえば、第１色サブ画素の発光制御トランジスタの第２電極１０１１ｃは、画素回路のソース・ドレイン金属層内に位置し、第１色サブ画素の駆動トランジスタのゲート電極Ｎ１ｃは、画素回路のゲート金属層内に位置し、第１色サブ画素の発光制御トランジスタのアクティブ層１０１２ｃ及び駆動トランジスタのアクティブ層１２２２ｃは、画素回路のアクティブ半導体層内に位置する。

たとえば、第３接続電極ブロック０２１８は、画素回路のソース・ドレイン金属層に位置する第１色サブ画素の発光制御トランジスタの第２電極１０１１ｃに電気的に接続されるように、第３ビアｈ３を介して画素回路のソース・ドレイン金属層まで延びている。

たとえば、図９Ｄに示すように、第３色サブ画素の発光制御回路１０１ｄの発光制御トランジスタは、第２電極１０１１ｄ（たとえば、ドレイン電極）と、アクティブ層１０１２ｃと、を含む。第１色サブ画素の駆動回路の駆動トランジスタは、ゲート電極Ｎ１ｄと、アクティブ層１２２２ｄと、を含む。なお、図９Ｄには、第３色サブ画素の発光制御トランジスタにおけるゲート電極及び第１電極、第３色サブ画素の駆動トランジスタにおける第１電極及び第２電極などが示されていない。

たとえば、第３色サブ画素の駆動トランジスタのゲート電極Ｎ１ｄとアクティブ層１２２２ｄとの間には、ゲート電極絶縁層１３１が設置され、第３色サブ画素の発光制御トランジスタの第２電極１０１１ｄは、層間絶縁層１３２のベース基板００から離れた側に設置され、層間絶縁層１３２とゲート電極絶縁層１３１を貫通したビアを介して第３色サブ画素の発光制御トランジスタのアクティブ層１０１２ｄに電気的に接続される。

たとえば、第３色サブ画素の発光制御トランジスタの第２電極１０１１ｄは、画素回路のソース・ドレイン金属層内に位置し、第３色サブ画素の駆動トランジスタのゲート電極Ｎ１ｄは、第３色サブ画素の画素回路のゲート金属層内に位置し、第３色サブ画素の発光制御トランジスタのアクティブ層１０１２ｄ及び駆動トランジスタのアクティブ層１２２２ｄは、画素回路のアクティブ半導体層内に位置する。

なお、各トランジスタのアクティブ層は、ソース電極領域、ドレイン電極領域、及びソース電極領域とドレイン電極領域との間のチャネル領域を含み得る。たとえば、各トランジスタのアクティブ層は一体的に設置される。

たとえば、第４接続電極ブロック０２１９は、画素回路のソース・ドレイン金属層に位置する第３色サブ画素の発光制御トランジスタの第２電極１０１１ｄに電気的に接続されるように、第４ビアｈ４を介して画素回路のソース・ドレイン金属層まで延びている。

なお、図９Ｂ～図９Ｄは、模式的な図に過ぎず、サブ画素の画素回路の一部の層構造だけを示しており、各層には他の素子を含んだり、各層間には他の中間層などを含んだりしてもよい。本開示では、これについて特に限定しない。

たとえば、図３に示すように、各サブ画素の画素回路では、第１ゲート信号端子ＧＡ１は第１ゲート信号線に接続され、第２ゲート信号端子ＧＡ２は第２ゲート信号線に接続される。いくつかの実施例では、第１ゲート信号線と第２ゲート信号線とは同一信号線であってもよい。基準制御信号端子ＥＭ１は基準制御信号線に接続され、発光制御信号端子ＥＭ２は発光制御信号線に接続される。いくつかの実施例では、基準制御信号線と発光制御信号線とは同一信号線であってもよい。たとえば、第１リセット信号端子ＲＳＴ１は第１リセット信号線に接続され、第２リセット信号端子ＲＳＴ２は第２リセット信号線に接続される。いくつかの実施例では、第１リセット信号線と第２リセット信号線とは同一信号線であってもよい。初期化信号端子Ｖｉｎｔは初期化信号線に接続され、基準電圧信号端子Ｖｒｅｆは基準電圧信号線に接続されてもよい。

たとえば、ベース基板００において、第１ゲート信号線、第２ゲート信号線、基準制御信号線、発光制御信号線、第１リセット信号線、第２リセット信号線、初期化信号線、及び基準電圧信号線は、第１方向Ｘに沿って配列され、且つ、いずれも第２方向Ｙに沿って延びている。

たとえば、第１ゲート信号線、第２ゲート信号線、基準制御信号線、発光制御信号線、第１リセット信号線、第２リセット信号線、初期化信号線、及び基準電圧信号線は略平行する。

たとえば、第１直流電源端子ＶＤＤは第１電源線に接続され、データ信号端子ＤＡはデータ線に接続され、第１電源線とデータ線とは互いに略平行する。

たとえば、第１電源線及びデータ線は、第２方向Ｙに沿って配列され、且つ、いずれも第１方向Ｘに沿って延びている。

なお、本開示では、「延びている」とは、各信号線（たとえば、第１ゲート信号線、第２ゲート信号線、基準制御信号線、発光制御信号線、第１リセット信号線、第２リセット信号線、初期化信号線、及び基準電圧信号線）の大体の配線方向を意味し、各信号線は、微視的には直線ではなく、波状で第２方向Ｙに延びていることがある。

たとえば、各サブ画素の画素回路の駆動トランジスタのゲート電極は、第１方向Ｘにおいて、該画素回路に接続された第１ゲート信号線／第２ゲート信号線と発光制御信号線／基準制御信号線との間に位置する。

たとえば、各繰り返しユニットでは、第１方向Ｘにおいて、第１の第２色サブ画素における第１電極層と第２の第２色サブ画素における第１電極層との間には、第１ゲート信号線／第２ゲート信号線が設置される。

図１０は、本開示のまたさらに別の実施例によるディスプレイパネルの構造模式図である。

たとえば、図５には、１つの完全な繰り返しユニット１００が示されているが、本開示では、それに限定されず、複数のサブ画素は、複数の繰り返しユニット１００を構成し、且つ複数の繰り返しユニット１００はベース基板００にアレイ状に配列される。たとえば、図１０に示すように、複数の繰り返しユニット１００は、第２方向Ｙに配列されて、複数の繰り返しユニット群を構成する。図１０は、それぞれＰ番目の繰り返しユニット群とＰ＋１番目の繰り返しユニット群である２つの繰り返しユニット群を示し、Ｐ番目の繰り返しユニット群とＰ＋１番目の繰り返しユニット群が隣接する２つの繰り返しユニット群である。たとえば、Ｐが１以上の正の整数である。複数の繰り返しユニット群は第１方向Ｘに配列される。つまり、複数の繰り返しユニット１００は、第１方向Ｘと第２方向Ｙに沿ってアレイ状に配列されている。なお、上記図９Ｅを参照するように、Ｐ番目の繰り返しユニット群が第１行、Ｐ＋１番目の繰り返しユニット群が第２行にある。なお、図１０には、各サブ画素の発光素子の接続電極ブロックが示されていない。

たとえば、Ｐ番目の繰り返しユニット群における繰り返しユニットの第１の第２色サブ画素と第２の第２色サブ画素の中心を結ぶ線の延長線が、Ｐ＋１番目の繰り返しユニット群における繰り返しユニットの第１の第２色サブ画素と第２の第２色サブ画素の中心を結ぶ線の延長線とは重ならない。たとえば、Ｐ番目の繰り返しユニット群における繰り返しユニットの第１の第２色サブ画素と第２の第２色サブ画素の中心を結ぶ線の延長線が、Ｐ＋１番目の繰り返しユニット群における隣接する２つの繰り返しユニット間の間隔の中心を通り、同様に、Ｐ＋１番目の繰り返しユニット群における繰り返しユニットの第１の第２色サブ画素と第２の第２色サブ画素の中心を結ぶ線の延長線が、Ｐ番目の繰り返しユニット群における隣接する２つの繰り返しユニット間の間隔の中心を通る。

たとえば、本開示の実施例によるディスプレイパネルは、液晶ディスプレイパネルや有機発光ダイオード（ＯＬＥＤ）ディスプレイパネルなどであってもよい。

たとえば、ディスプレイパネルは、長方形パネル、円形パネル、楕円形パネルや多角形パネルなどであってもよい。また、ディスプレイパネルは、平面パネルだけでなく、曲面パネル、さらに球面パネルであってもよい。

たとえば、ディスプレイパネルはタッチ機能をさらに備えてもよく、つまり、ディスプレイパネルはタッチディスプレイパネルであってもよい。

たとえば、ディスプレイパネルは、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど、表示機能を備える任意の製品や部材に適用できる。

以上のように、本開示の実施例は、ディスプレイパネルを提供する。該ディスプレイパネルに含まれる複数の異なる色のサブ画素は、第１色サブ画素、第２色サブ画素、第３色サブ画素、及び第２色サブ画素の順に配列される。該ディスプレイパネルでは、各第２色サブ画素における第１電極層の、ベース基板での正投影が、いずれも該第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影とは重なるため、各繰り返しユニットにおける２つの第２色サブ画素のうち第１の第２色サブ画素の発光素子の第１電極層と該第１の第２色サブ画素の駆動トランジスタのゲート電極との間の寄生容量と、２つの第２色サブ画素のうち第２の第２色サブ画素の第１電極層と第２の第２色サブ画素の駆動トランジスタのゲート電極との間の寄生容量との差を小さくして、各第２色サブ画素における発光素子の輝度差を減少又はなくすることができる。それにより、該ディスプレイパネルの輝度均一性が良好になり、表示装置の表示効果が良好になる。

図１１は、本開示のいくつかの実施例によるディスプレイパネルの製造方法のフローチャートである。該方法は、上記のいずれかの実施例に記載のディスプレイパネル、たとえば、図２、図５又は図９Ａに示すディスプレイパネルの製造に用いられ得る。

たとえば、図１１に示すように、該製造方法は、以下のステップを含み得る。
ステップ９０１、ベース基板を得る。
ステップ９０２、複数のサブ画素をベース基板に形成する。

本開示の実施例では、図２に示すように、該複数の異なる色のサブ画素は、第１色サブ画素Ｃ１、第２色サブ画素Ｃ２、第３色サブ画素Ｃ３、及び第２色サブ画素Ｃ２の順に配列され得る。

たとえば、図５に示すように、複数のサブ画素は、複数の繰り返しユニット１００を構成し、各繰り返しユニット１００は、１つの第１色サブ画素Ｃ１、２つの第２色サブ画素Ｃ２、及び１つの第３色サブ画素Ｃ３を含む。

たとえば、各サブ画素は、駆動トランジスタと、駆動トランジスタに接続された発光素子と、を含んでもよい。そして、図４に示すように、該発光素子は、第１電極層０２１、発光層０２２、及び第２電極層０２３を含んでもよく、各第２色サブ画素における第１電極層の、ベース基板での正投影は、各第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影とはいずれも、少なくとも部分的に重なる。

以上のように、本開示の実施例は、ディスプレイパネルの製造方法を提供し、複数の異なる色のサブ画素をベース基板に形成することができ、該複数の異なる色のサブ画素は第１色サブ画素、第２色サブ画素、第３色サブ画素、及び第２色サブ画素の順に配列され得る。該ディスプレイパネルでは、各第２色サブ画素における第１電極層の、ベース基板での正投影が、いずれも該第２色サブ画素における駆動トランジスタのゲート電極の、ベース基板での正投影とは重なるので、各繰り返しユニットにおける２つの第２色サブ画素のうち、第１の第２色サブ画素における発光素子の第１電極層と駆動トランジスタのゲート電極との間の寄生容量と、第２の第２色サブ画素における第１電極層と駆動トランジスタのゲート電極との間の寄生容量との差を小さくして、各第２色サブ画素における発光素子の輝度の差を減少又はなくすることができる。それにより、該ディスプレイパネルの輝度均一性が良好になり、表示装置の表示効果が良好になる。

たとえば、本開示のいくつかの実施例では、まず、ベース基板００に駆動トランジスタを形成し、次に、該駆動トランジスタのベース基板００から離れた側に平坦層０２４を形成し、次に、該平坦層０２４の該駆動トランジスタから離れた側に、１回のパターニングプロセスにより第１電極層０２１を形成する。そのうち、該第１電極層０２１のベース基板００での正投影が、駆動トランジスタのゲート電極Ｎ１の、ベース基板００での正投影とは少なくとも部分的に重なる。その後、複数回蒸着により、該第１電極層０２１の平坦層０２４から離れた側に発光層０２２を形成し、次に該発光層０２２の第１電極層０２１から離れた側に第２電極層０２３を形成する。この１回のパターニングプロセスには、フォトレジストコーティング、露光、現像、エッチング、及びフォトレジスト剥離が含まれる。本開示の実施例では、該パターニングプロセスの具体的な方法について詳しく説明しない。

たとえば、図８Ａに示すように、第１の第２色サブ画素を例にすれば、まず、ベース基板００に駆動トランジスタを形成する（図８Ａには、駆動トランジスタのゲート電極Ｎ１ａだけが示されている）。次に、該駆動トランジスタのベース基板００から離れた側に平坦層０２４を形成し、該平坦層０２４の、駆動トランジスタのゲート電極Ｎ１ａから離れた側に第１電極層０２１ａを形成し、続いて、第１電極層０２１ａの平坦層０２４から離れた側に発光層０２２ａを形成し、発光層０２２ａの第１電極層０２１ａから離れた側に第２電極層０２３ａを形成する。さらに、図８Ａから分かるように、該第１電極層０２１ａは、第１駆動電極ブロック０２１１と、該第１駆動電極ブロック０２１１に接続された補助電極ブロック０２１２とを含んでもよく、該補助電極ブロック０２１２のベース基板００での正投影が、駆動トランジスタのゲート電極Ｎ１ａの、ベース基板００での正投影とは少なくとも部分的に重なり、且つ重なり領域がＡ１である。たとえば、該第１駆動電極ブロック０２１１と補助電極ブロック０２１２は、２回のパターニングプロセスによりそれぞれ形成されてもよく、本開示の実施例では、それについて限定しない。

たとえば、図９Ｂに示すように、第１電極層０２１ａは第１接続電極ブロック０２１６をさらに含んでもよい。平坦層０２４を形成する際に、平坦層０２４に第１ビアｈ１を形成してもよく、第１接続電極ブロック０２１６は、第１ビアｈ１を介して第１の第２色サブ画素の画素回路の発光制御回路１０１ａに電気的に接続される。

なお、ディスプレイパネルに関する詳細な説明については、上記ディスプレイパネルの実施例の関連説明を参照することができ、ここでは重複説明を省略する。

また、本開示の実施例は表示装置をさらに提供し、図１２Ａは、本開示のいくつかの実施例による表示装置の模式的なブロック図であり、図１２Ｂは本開示のいくつかの実施例による表示装置の構造模式図である。

たとえば、図１２Ａに示すように、該表示装置８００は、ディスプレイパネル８０１を含んでもよく、該ディスプレイパネル８０１は、上記のいずれかの実施例によるディスプレイパネルであってもよい。

たとえば、図１２Ａに示すように、該表示装置８００は、駆動チップ８０２をさらに含んでもよく、駆動チップ８０２は、ディスプレイパネル８０１に電気的に接続される。

たとえば、図１２Ｂに示すように、ディスプレイパネル８０１では、各繰り返しユニット１００における第１の第２色サブ画素と第２の第２色サブ画素は第１方向Ｘに配列され、駆動チップ８０２は、第１方向Ｘにおいて、各繰り返しユニット１００における第１の第２色サブ画素の、第２の第２色サブ画素から離れた側に位置する。たとえば、図１２Ｂに示すように、第１の第２色サブ画素の発光素子の陽極Ｇ１と第２の第２色サブ画素の発光素子の陽極Ｇ２は第１方向Ｘに配列され、駆動チップ８０２は、各繰り返しユニット１００における第１の第２色サブ画素の発光素子の陽極Ｇ１の、第２の第２色サブ画素の発光素子の陽極Ｇ２から離れた側に位置する。つまり、第１方向Ｘにおいて、第１の第２色サブ画素の発光素子の陽極Ｇ１と駆動チップ８０２との間の距離が、第２の第２色サブ画素の発光素子の陽極Ｇ２と駆動チップ８０２との間の距離よりも小さい。たとえば、図１２Ｂに示す例では、第１の第２色サブ画素の発光素子の陽極Ｇ１は、第２の第２色サブ画素の発光素子の陽極Ｇ２よりもディスプレイパネル８０１の下側にあり、それによって駆動チップ８０２がディスプレイパネル８０１の下側に位置し得る。

たとえば、駆動チップ８０２は、半導体チップとしてもよく、そして、データドライバを含み得る。駆動チップ８０２では、ディスプレイパネル８０１の複数のデータ線を駆動するための、たとえばデータドライバは、複数のデータ線にデータ信号を提供できる。

該表示装置８００は、ＬＴＰＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）ディスプレイパネル、電子ペーパー、ＯＬＥＤパネル、ＡＭＯＬＥＤパネル、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレームなど、表示機能を備える任意の製品や部材であってもよい。

なお、該表示装置８００の他の構成要素（たとえば制御装置、画像データ符号化／復号装置、ゲートドライバ、クロック回路など）については、いずれも当業者の知見に基づいて備えるべきであり、ここで詳しく説明せず、また本発明の限定にならない。

以上は、本開示の好適な実施例に過ぎず、本開示を限定するものではなく、本開示の趣旨及び原則を逸脱することなく行われる変更、同等置換や改良であれば、本開示の特許範囲に属する。

なお、
（１）本開示の実施例の図面は本開示の実施例に関する構造のみに関し、他の構造は通常の設計を参照してもよい。
（２）明確にするために、本開示の実施例を説明するための図面では、層又は構造の厚さは拡大又は縮小されている。なお、層、フィルム、領域や基板などの素子が他の素子の「上」又は「下」に位置すると記載される場合、かかる素子は他の素子の「上」又は「下」に「直接」位置してもよく、又は中間素子が存在してもよい。
（３）矛盾しない場合、本開示の実施例及び実施例の特徴を互いに組み合わせて新たな実施例を得ることができる。

以上、本開示の特定の実施形態を説明したが、本開示の特許範囲はこれに限定されず、本開示の特許範囲は特許請求の範囲の特許範囲に準じるべきである。

００ ベース基板
０２ 発光素子
０２１ 第１電極層
０２２ 発光層
０２３ 第２電極層
１００ 繰り返しユニット
Ｃ１ 第１色サブ画素
Ｃ２ 第２色サブ画素
Ｃ３ 第３色サブ画素
Ｍ１ 駆動トランジスタ

Claims (33)

1. ディスプレイパネルであって、
   ベース基板と、前記ベース基板に設置された複数のサブ画素と、を含み、前記複数のサブ画素は複数の繰り返しユニットを構成し、各前記繰り返しユニットは、１つの第１色サブ画素、２つの第２色サブ画素、及び１つの第３色サブ画素を含み、
   各前記サブ画素は、駆動トランジスタと、前記駆動トランジスタに電気的に接続された発光素子と、を含み、前記発光素子は、第１電極層、発光層、及び第２電極層を含み、
   各前記第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影が、各前記第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なるディスプレイパネル。
2. 各前記第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影が、各前記第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影内にある、請求項１に記載のディスプレイパネル。
3. 各前記サブ画素は前記駆動トランジスタを含む画素回路を含み、
   前記２つの第２色サブ画素のうち第１の第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影が、前記２つの第２色サブ画素のうち第２の第２色サブ画素における画素回路の、前記ベース基板での正投影とは少なくとも部分的に重なり、
   前記第２の第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影が、前記第１の第２色サブ画素における画素回路の、前記ベース基板での正投影とは重ならない、請求項１又は２に記載のディスプレイパネル。
4. 前記第１の第２色サブ画素における発光素子の第１電極層の形状と前記第２の第２色サブ画素における発光素子の第１電極層の形状が異なる、請求項３に記載のディスプレイパネル。
5. 前記第１の第２色サブ画素における発光素子の第１電極層は、第１駆動電極ブロックと、前記第１駆動電極ブロックに接続された補助電極ブロックと、を含み、
   前記第１駆動電極ブロックの前記ベース基板での正投影は、前記第１の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは重ならず、
   前記補助電極ブロックの前記ベース基板での正投影は、前記第１の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なる、請求項４に記載のディスプレイパネル。
6. 前記補助電極ブロックの第１投影重なり領域の面積と、前記第２の第２色サブ画素における発光素子の第１電極層の第２投影重なり領域の面積との比率が、比率範囲内にあり、
   前記第１投影重なり領域は、前記補助電極ブロックの前記ベース基板での正投影と、前記第１の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とのオーバーラップ領域であり、前記第２投影重なり領域は、前記第２の第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影と、前記第２の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とのオーバーラップ領域であり、前記比率範囲は９０％～１１０％である、請求項５に記載のディスプレイパネル。
7. 前記第２の第２色サブ画素における発光素子の第１電極層は第２駆動電極ブロックを含み、
   前記第２駆動電極ブロックの前記ベース基板での正投影は、前記第２の第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なる、請求項５又は６に記載のディスプレイパネル。
8. 前記第１駆動電極ブロックの形状と前記補助電極ブロックの形状とが異なり、前記第１駆動電極ブロックの形状と前記第２駆動電極ブロックの形状とが同じであり、前記第１駆動電極ブロックの前記ベース基板での正投影の面積と、前記第２駆動電極ブロックの前記ベース基板での正投影の面積とが同じである、請求項７に記載のディスプレイパネル。
9. 前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の中心と前記第１駆動電極ブロックの中心との間の距離が、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の中心と前記第２駆動電極ブロックの中心との間の距離よりも大きい、請求項７又は８に記載のディスプレイパネル。
10. 前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極は、前記ベース基板の表面に平行する第１方向に沿って配列されており、
    前記第１方向において、前記第１駆動電極ブロックは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極に近い側に位置する、請求項７～９のいずれか一項に記載のディスプレイパネル。
11. 前記第１方向において、前記第１駆動電極ブロックは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と、前記第２の第２色サブ画素における画素回路の駆動トランジスタのゲート電極との間に位置する、請求項１０に記載のディスプレイパネル。
12. 前記画素回路は寄生サブ回路をさらに含み、前記第１の第２色サブ画素における画素回路の寄生サブ回路は第１コンデンサを含み、前記第１コンデンサは第１電極と第２電極とを含み、
    前記補助電極ブロックは前記第１コンデンサの第１電極として機能し、前記第１の第２色サブ画素における駆動トランジスタのゲート電極は前記第１コンデンサの第２電極として兼用される、請求項５～１１のいずれか一項に記載のディスプレイパネル。
13. 前記画素回路は寄生サブ回路をさらに含み、前記第２の第２色サブ画素における画素回路の寄生サブ回路は第２コンデンサを含み、前記第２コンデンサは第１電極と第２電極とを含み、
    前記第２駆動電極ブロックは前記第２コンデンサの第１電極として兼用され、前記第２の第２色サブ画素における駆動トランジスタのゲート電極は前記第２コンデンサの第２電極として兼用される、請求項１０～１２のいずれか一項に記載のディスプレイパネル。
14. 各前記繰り返しユニットでは、前記第１の第２色サブ画素と前記第２の第２色サブ画素とが前記第１方向に沿って配列され、前記第１方向において、前記補助電極ブロックが前記第１駆動電極ブロックの、前記第２の第２色サブ画素の発光素子から離れた側に位置する、請求項１０～１３のいずれか一項に記載のディスプレイパネル。
15. 各前記繰り返しユニットでは、前記第１色サブ画素と前記第３色サブ画素とが第２方向に沿って配列され、且つ、前記第２方向において、前記第１の第２色サブ画素及び前記第２の第２色サブ画素が、前記第１色サブ画素と前記第３色サブ画素との間に位置し、
    前記第２方向は前記ベース基板の表面に平行し、且つ、前記第１方向と前記第２方向とは互いに垂直している、請求項１４に記載のディスプレイパネル。
16. 各前記繰り返しユニットでは、前記第１の第２色サブ画素の発光素子の第１電極層の面積が、前記第２の第２色サブ画素の発光素子の第１電極層の面積よりも大きい、請求項３～１５のいずれか一項に記載のディスプレイパネル。
17. 前記画素回路の前記ベース基板から離れた側に設置された平坦層をさらに含み、
    前記第１電極層は、前記平坦層の前記駆動トランジスタから離れた側に設置され、
    前記発光層は、前記第１電極層の前記平坦層から離れた側に設置され、
    前記第２電極層は、前記発光層の前記第１電極層から離れた側に設置される、請求項１５に記載のディスプレイパネル。
18. 前記第１の第２色サブ画素における発光素子の第１電極層は、第１接続電極ブロックをさらに含み、前記第１接続電極ブロックは、前記第１駆動電極ブロックに電気的に接続され、前記第１方向において前記第１駆動電極ブロックの、前記第２の第２色サブ画素の発光素子から離れた側に位置し、
    前記第２の第２色サブ画素における発光素子の第１電極層は、第２接続電極ブロックをさらに含み、前記第２接続電極ブロックは、前記第２駆動電極ブロックに電気的に接続され、前記第１方向において前記第２駆動電極ブロックの、前記第１の第２色サブ画素の発光素子から離れた側に位置する請求項１７に記載のディスプレイパネル。
19. 前記平坦層は第１ビアと第２ビアとを含み、
    前記第１接続電極ブロックは、前記第１ビアを介して前記第１の第２色サブ画素の画素回路に電気的に接続され、前記第２接続電極ブロックは、前記第２ビアを介して前記第２の第２色サブ画素の画素回路に電気的に接続される、請求項１８に記載のディスプレイパネル。
20. 前記第１方向において、前記第１接続電極ブロックは、前記第１駆動電極ブロックの、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極から離れた側に位置する、請求項１８又は１９に記載のディスプレイパネル。
21. 前記第１方向において、前記第１接続電極ブロックは、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極と、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極との間に位置する、請求項２０に記載のディスプレイパネル。
22. 前記第１方向において、前記第１接続電極ブロックは、前記第１駆動電極ブロックと前記補助電極ブロックとの間に位置する、請求項２０又は２１に記載のディスプレイパネル。
23. 前記第１方向において、前記第２接続電極ブロックは、前記第２の第２色サブ画素の画素回路の駆動トランジスタのゲート電極の、前記第１の第２色サブ画素の画素回路の駆動トランジスタのゲート電極から離れた側に位置し、
    前記第２駆動電極ブロックは、前記第２接続電極ブロックと前記第１駆動電極ブロックとの間に位置する、請求項１８～２２のいずれか一項に記載のディスプレイパネル。
24. 前記第１接続電極ブロックの形状と前記第２接続電極ブロックの形状とが同じであり、前記第１接続電極ブロックの前記ベース基板での正投影の面積と前記第２接続電極ブロックの前記ベース基板での正投影の面積とが同じである、請求項１８～２３のいずれか一項に記載のディスプレイパネル。
25. 前記第１色サブ画素の発光素子の第１電極層は、互いに電気的に接続された第３駆動電極ブロック及び第３接続電極ブロックを含み、前記第３色サブ画素の発光素子の第１電極層は、互いに電気的に接続された第４駆動電極ブロック及び第４接続電極ブロックを含み、
    前記平坦層は第３ビアと第４ビアとを含み、前記第３接続電極ブロックは、前記第３ビアまで延びて、前記第３ビアを介して前記第１色サブ画素の画素回路に電気的に接続され、前記第４接続電極ブロックは、前記第４ビアまで延びて、前記第４ビアを介して前記第３色サブ画素の画素回路に電気的に接続される、請求項１８～２４のいずれか一項に記載のディスプレイパネル。
26. 各前記繰り返しユニットでは、
    前記第１方向において、前記第３接続電極は前記第３駆動電極ブロックの前記補助電極ブロックから離れた側に位置し、前記第２方向において、前記第３接続電極は前記第３駆動電極ブロックの前記第４駆動電極ブロックに近い側に位置し、
    前記第１方向において、前記第４接続電極は前記第４駆動電極ブロックの前記補助電極ブロックから離れた側に位置し、前記第２方向において、前記第４接続電極は前記第４駆動電極ブロックの前記第３駆動電極ブロックに近い側に位置する、請求項２５に記載のディスプレイパネル。
27. 前記画素回路は、アクティブ半導体層、ゲート金属層、及びソース・ドレイン金属層を含み、前記ベース基板に垂直な方向において、前記アクティブ半導体層が前記ベース基板と前記ゲート金属層との間に介在し、前記ゲート金属層が前記アクティブ半導体層と前記ソース・ドレイン金属層との間に介在し、
    前記第１接続電極ブロックは、前記第１ビアを通して前記ソース・ドレイン金属層まで延びており、
    前記第２接続電極ブロックは、前記第２ビアを通して前記ソース・ドレイン金属層まで延びており、
    前記第３接続電極ブロックは、前記第３ビアを通して前記ソース・ドレイン金属層まで延びており、
    前記第４接続電極ブロックは、前記第４ビアを通して前記ソース・ドレイン金属層まで延びている、請求項２５又は２６に記載のディスプレイパネル。
28. 複数の前記繰り返しユニットが第２方向に沿って配列されて複数の繰り返しユニット群を構成し、前記複数の繰り返しユニット群は、前記第１方向に沿って配列されており、
    前記第１方向において、前記第１接続電極ブロック、前記第２接続電極ブロック、前記第３接続電極ブロック、及び前記第４接続電極ブロックは、隣接する２つの繰り返しユニット群の間に位置し、
    前記第１方向において、前記補助電極ブロックの少なくとも一部は、前記補助電極ブロックの前記第１駆動電極ブロックから離れた側にあって、前記補助電極ブロックが位置する繰り返しユニット群に隣接する繰り返しユニット群における隣接する２つの繰り返しユニットの間に位置する、請求項２６又は２７に記載のディスプレイパネル。
29. 前記第１色サブ画素は赤色のサブ画素であり、前記２つの第２色サブ画素はいずれも緑色のサブ画素であり、前記第３色サブ画素は青色のサブ画素である、請求項１～２８のいずれか一項に記載のディスプレイパネル。
30. 前記第１色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影の面積が、各前記第２色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影の面積よりも大きく、且つ前記第３色サブ画素における発光素子の第１電極層の、前記ベース基板での正投影の面積よりも小さい、請求項１～２９のいずれか一項に記載のディスプレイパネル。
31. 前記画素回路は、発光制御サブ回路、データ書込みサブ回路、ストレージサブ回路、閾値補償サブ回路、基準電圧書込みサブ回路、第１リセットサブ回路、及び第２リセットサブ回路をさらに含み、
    前記データ書込みサブ回路は、ゲート信号により制御されて、データ信号を前記ストレージサブ回路の第１端子に書き込むように構成され、
    前記ストレージサブ回路は、前記データ信号を収納するように構成され、
    前記駆動トランジスタは、前記ストレージサブ回路の第２端子の電圧に基づいて前記発光素子を駆動して発光するように構成され、
    前記発光制御サブ回路は、前記駆動トランジスタ及び前記発光素子のそれぞれに電気的に接続され、前記駆動トランジスタと前記発光素子との接続を導通又は遮断するように構成され、
    前記閾値補償サブ回路は、前記駆動トランジスタに電気的に接続され、且つ、閾値補償制御信号により制御されて前記駆動トランジスタに対して閾値補償を行うように構成され、
    前記基準電圧書込みサブ回路は、前記ストレージサブ回路の第１端子に電気的に接続され、且つ、基準電圧補償制御信号により制御されて前記ストレージサブ回路の第１端子に基準電圧信号を書き込むように構成され、
    前記第１リセットサブ回路は、前記ストレージサブ回路の第１端子に電気的に接続され、且つ、第１リセット制御信号により制御されて前記ストレージサブ回路の第１端子に第１リセット電圧を書き込むように構成され、
    前記第２リセットサブ回路は、前記ストレージサブ回路の第２端子に電気的に接続され、且つ、第２リセット制御信号により制御されて前記ストレージサブ回路の第２端子に第２リセット電圧を書き込むように構成される、請求項３～３０のいずれか一項に記載のディスプレイパネル。
32. ディスプレイパネルの製造方法であって、
    ベース基板を得ることと、
    複数のサブ画素を前記ベース基板に形成することと、を含み、
    前記複数のサブ画素は、複数の繰り返しユニットを構成し、各繰り返しユニットは、１つの第１色サブ画素、２つの第２色サブ画素、及び１つの第３色サブ画素を含み、
    各前記サブ画素は、駆動トランジスタと、前記駆動トランジスタに接続された発光素子と、を含み、前記発光素子は、第１電極層、発光層、及び第２電極層を含み、各前記第２色サブ画素における第１電極層の、前記ベース基板での正投影が、各前記第２色サブ画素における駆動トランジスタのゲート電極の、前記ベース基板での正投影とは少なくとも部分的に重なるディスプレイパネルの製造方法。
33. 請求項１～３１のいずれか一項に記載のディスプレイパネルを備える表示装置。

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