JP2021150573A - 半導体記憶装置 - Google Patents

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尚弥 吉村
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Abstract

【課題】動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリトレンチＭＳＴ０ａに、配列ピッチが所定距離ＰでＸ方向に配列され、Ｚ方向に延伸する複数のメモリピラーＭＰ０ａと、メモリトレンチＭＳＴ１ａに、配列ピッチが所定距離ＰでＸ方向に配列され、Ｚ方向に延伸する複数のメモリピラーＭＰ１ａとを備える。メモリピラーＭＰ１ａの配列は、メモリピラーＭＰ０ａの配列に対して、Ｘ方向に所定距離Ｐの半分より短い距離ずれている。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
米国特許出願公開第２０１７／０２７１３４８号明細書
動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板上に第１方向に積層され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第２方向と交差する第３方向に前記複数の第１導電層と離れて配置された複数の第２導電層と、前記第１導電層と前記第２導電層に電気的に接続され、前記基板上に前記第１方向に積層された複数の第３導電層と、前記第１方向と前記第２方向に延伸し、前記第１導電層を挟むように前記第３方向に配列された第１及び第２絶縁層と、前記第１方向と前記第２方向に延伸し、前記第２導電層を挟むように前記第３方向に配列された第３及び第４絶縁層と、前記第１方向に延伸し、前記第３導電層を挟むように配列された第１及び第２絶縁領域と、前記第１絶縁層に、配列ピッチが第１距離で前記第２方向に配列され、前記第１方向に延伸する複数の第１ピラーと、前記第２絶縁層に、配列ピッチが前記第１距離で前記第２方向に配列され、前記第１方向に延伸する複数の第２ピラーとを具備し、前記第２ピラーの配列は、前記第１ピラーの配列に対して、前記第２方向に前記第１距離の半分より短い第２距離ずれている。
図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。 図２は、第１実施形態におけるメモリセルアレイ内のブロックの回路図である。 図３は、第１実施形態におけるメモリセルアレイ内のレイアウトの概略図である。 図４は、第１実施形態におけるメモリセルアレイ内のメモリアレイ領域とフックアップ領域の一部を示す平面図である。 図５は、第１実施形態におけるメモリセルアレイ内のブロックのＹ方向に沿った断面図である。 図６は、第１実施形態におけるメモリセルアレイ内のブロックのＸ方向に沿った断面図である。 図７は、第１実施形態におけるブロック内のメモリピラーのＸＹ面に沿った断面図である。 図８は、第１実施形態におけるブロック内のメモリピラーのＹＺ面に沿った断面図である。 図９は、第１実施形態におけるブロック内のメモリピラーの等価回路図である。 図１０は、第１実施形態におけるメモリセルアレイ内のメモリアレイ領域の平面レイアウトである。 図１１は、第１実施形態におけるメモリアレイ領域のメモリトレンチに配列されたメモリピラーＭＰを示す図である。 図１２は、第１実施形態におけるメモリアレイ領域のメモリピラーに接続されるビット線を示す図である。 図１３は、第２実施形態におけるメモリセルアレイ内のメモリアレイ領域の平面レイアウトである。 図１４は、第２実施形態におけるメモリアレイ領域のメモリトレンチに配列されたメモリピラーＭＰを示す図である。 図１５は、第２実施形態におけるメモリアレイ領域のメモリピラーに接続されるビット線を示す図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
１．１ 半導体記憶装置の回路ブロック構成
まず、第１実施形態の半導体記憶装置の回路ブロック構成について説明する。第１実施形態の半導体記憶装置は、データを不揮発に記憶可能なＮＡＮＤ型フラッシュメモリである。
図１は、第１実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、ドライバ１２、センスアンプ１３、アドレスレジスタ１４、コマンドレジスタ１５、入出力回路１６、及びシーケンサ１７を備える。なお、例えば、半導体記憶装置１には、外部にＮＡＮＤバスを介して外部装置（例えば、ホスト装置あるいはコントローラ）（不図示）が接続される。
１．１．１ 各ブロックの構成
メモリセルアレイ１０は、複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…ＢＬＫｎ（ｎは０以上の整数）を備える。複数のブロックＢＬＫ０〜ＢＬＫｎの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、データを不揮発に記憶可能であり、さらにデータを電気的に書き換え可能である。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｎの各々を示すものとする。メモリセルアレイ１０及びブロックＢＬＫの詳細については後述する。
ロウデコーダ１１は、アドレスレジスタ１４からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
ドライバ１２は、選択されたブロックＢＬＫに、ロウデコーダ１１を介して複数の電圧を供給する。
センスアンプ１３は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。センスアンプ１３は、またデータの書き込み時には、書き込みデータＤＡＴをビット線に転送する。
アドレスレジスタ１４は、例えば、外部装置から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ１５は、外部装置から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１７に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
入出力回路１６は、複数の入出力線（ＤＱ線）を介して外部装置と接続される。入出力回路１６は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１６は、受信したコマンドＣＭＤをコマンドレジスタ１５に送信し、また受信したアドレスＡＤＤをアドレスレジスタ１４に送信する。また、入出力回路１６は、外部装置との間で、データＤＡＴの送受信を行う。
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴは、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎなどを含む。信号名に付記された“ｎ”は、その信号がローアクティブであることを示す。
シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１の動作を制御する。具体的には、シーケンサ１７は、コマンドレジスタ１５から受信した書き込みコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ１７は、またコマンドレジスタ１５から受信した読み出しコマンドに基づいて、ロウデコーダ１１、ドライバ１２、及びセンスアンプ１３を制御して、アドレスＡＤＤにて指定された複数のメモリセルトランジスタから読み出しを行う。
１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１０の回路構成について説明する。メモリセルアレイ１０は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｎを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。
図２は、メモリセルアレイ１０内の１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、複数のストリングユニットを備える。ここでは、一例として、ブロックＢＬＫがストリングユニットＳＵ０、ＳＵ１、ＳＵ２、…、ＳＵ７を備える場合を説明する。ストリングユニットＳＵ０〜ＳＵ７の各々は、例えば、書き込み単位としての１ページに相当する。図２には、ストリングユニットＳＵ０〜ＳＵ３までを示す。なお、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ７の各々を示すものとする。
ストリングユニットＳＵ０〜ＳＵ７は、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６と、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７とを含む。以降、偶数番目のストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６の各々をＳＵｅと称し、奇数番目のストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７の各々をＳＵｏと称する。
偶数番目のストリングユニットＳＵｅは、複数のＮＡＮＤストリングＮＳｅを含む。奇数番目のストリングユニットＳＵｏは、複数のＮＡＮＤストリングＮＳｏを含む。なお、ＮＡＮＤストリングＮＳｅとＮＡＮＤストリングＮＳｏとを区別せず、それらの各々を指す場合、ＮＡＮＤストリングＮＳと称する。
ＮＡＮＤストリングＮＳは、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及びセレクトトランジスタＳＴ１、ＳＴ２を含む。ここでは、一例として、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタを備える場合を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタの数は、任意に設定可能である。
メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
ストリングユニットＳＵ０〜ＳＵ７の各々におけるセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、…、ＳＧＤ７にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ７の各々は、ロウデコーダ１１によって独立に制御される。
偶数番目のストリングユニットＳＵ０、ＳＵ２、…、ＳＵ６の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｅに接続される。奇数番目のストリングユニットＳＵ１、ＳＵ３、…、ＳＵ７の各々におけるセレクトトランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳｏに接続される。セレクトゲート線ＳＧＳｅとＳＧＳｏは、例えば、同一の配線として接続されてもよいし、別々の配線であってもよい。
また、同一のブロックＢＬＫ内のストリングユニットＳＵｅに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｅ０、ＷＬｅ１、ＷＬｅ２、…、ＷＬｅ７に接続される。他方、ストリングユニットＳＵｏに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬｏ０、ＷＬｏ１、ＷＬｏ２、…、ＷＬｏ７に接続される。ワード線ＷＬｅ０〜ＷＬｅ７の各々及びＷＬｏ０〜ＷＬｏ７の各々は、ロウデコーダ１１によって独立に制御される。
ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、またはストリングユニットＳＵ未満の単位で消去されてもよい。
さらに、メモリセルアレイ１０内において同一列にあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）にそれぞれ接続される。ただし、ｍは１以上の自然数である。すなわち、ビット線ＢＬ０〜ＢＬ（ｍ−１）の各々は、複数のストリングユニットＳＵ間でＮＡＮＤストリングＮＳを共通に接続する。さらに、複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。
すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬｅを共通にする複数のストリングユニットＳＵｅと、ワード線ＷＬｏを共通にする複数のストリングユニットＳＵｏとを含む。さらに、メモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。
メモリセルアレイ１０内において、セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板の上方に順次積層されることにより、セレクトトランジスタＳＴ２、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１が三次元に積層されたメモリセルアレイ１０が形成されている。
更に、メモリセルアレイ１０の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．２ 半導体記憶装置のレイアウト及び構造
次に、第１実施形態の半導体記憶装置のメモリセルアレイ１０内のレイアウト及び構造について説明する。
１．２．１ メモリセルアレイ内のレイアウト
図３は、半導体記憶装置のメモリセルアレイ１０内のレイアウトの概略図である。図３を含む以降の図において、半導体基板面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向（積層方向）とする。
半導体記憶装置１のメモリセルアレイ１０は、メモリアレイ領域１００、及びフックアップ領域２００ｅ及び２００ｏを備える。フックアップ領域２００ｅ及び２００ｏは、Ｘ方向においてメモリアレイ領域１００を挟むように、メモリアレイ領域１００のＸ方向の両端に配置される。すなわち、フックアップ領域２００ｅが、メモリアレイ領域１００のＸ方向の一端に配置され、フックアップ領域２００ｏが、メモリアレイ領域１００のＸ方向の他端に配置される。
メモリアレイ領域１００は、複数のブロックＢＬＫを有するが、ここではブロックＢＬＫ０〜ＢＬＫ３を示す。ブロックＢＬＫ０〜ＢＬＫ３は、Ｙ方向に順に配列される。
１．２．１．１ メモリアレイ領域とフックアップ領域のレイアウト
次に、半導体記憶装置１が有するメモリアレイ領域１００及びフックアップ領域２００ｅ及び２００ｏの一部について説明する。
図４は、図３におけるブロックＢＬＫの概要を表す図であり、メモリアレイ領域１００とフックアップ領域２００ｅ及び２００ｏの一部を示す平面図である。なお、図４では、レイアウトの概要を説明するために、メモリアレイ領域１００内に設けられるスリット領域は省略し、メモリトレンチＭＳＴ、セレクトゲート線ＳＧＤ（または、ワード線ＷＬ）のレイアウトは単なる直線形状で示している。これらの詳細なレイアウトについては、図１０以降にて説明する。また、以降の説明における「左」及び「右」は、各図面における左方向及び右方向にそれぞれ相当する。
図４に示すように、メモリアレイ領域１００が設けられ、メモリアレイ領域１００の一端及び他端にフックアップ領域２００ｅ及び２００ｏがそれぞれ設けられる。図４では、ワード線ＷＬｅ０〜ＷＬｅ７のうちワード線ＷＬｅ７と、ワード線ＷＬｏ０〜ＷＬｏ７のうちワード線ＷＬｏ７を、それぞれ一例として示す。
ブロックＢＬＫは、前述したように、ストリングユニットＳＵ０〜ＳＵ７を有する。ストリングユニットＳＵ０、ＳＵ２、ＳＵ４、ＳＵ６、すなわちストリングユニットＳＵｅのセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６と、ワード線ＷＬｅ７の引き出しは、フックアップ領域２００ｅに設けられる。コンタクトプラグＣＰ１ｅの各々は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６を上層配線（不図示）にそれぞれ接続するものである。ワード線ＷＬｅ７は、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、ＳＧＤ６より下層に設けられる。
ストリングユニットＳＵ１、ＳＵ３、ＳＵ５、ＳＵ７、すなわちストリングユニットＳＵｏのセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７と、ワード線ＷＬｏ７の引き出しは、フックアップ領域２００ｏに設けられる。コンタクトプラグＣＰ１ｏの各々は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７を上層配線（不図示）にそれぞれ接続するものである。ワード線ＷＬｏ７は、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、ＳＧＤ７より下層に設けられる。
ブロックＢＬＫは、複数のメモリトレンチＭＳＴ、複数のメモリピラーＭＰ、複数のセレクトゲート線ＳＧＤ、及び複数のワード線ＷＬ（不図示）を有する。複数のメモリトレンチＭＳＴは、Ｙ方向に所定間隔で配列される。メモリトレンチＭＳＴの各々は、絶縁領域であり、例えば、シリコン酸化層を含む。
複数のメモリピラーＭＰは、メモリトレンチＭＳＴの各々に、配列ピッチが所定距離ＰでＸ方向に配列される。配列ピッチが所定距離Ｐで配列されるとは、隣接する２つのメモリピラーＭＰ間の距離が所定距離Ｐを保ち、メモリピラーＭＰの各々が順に配列されることを指す。２つのメモリピラーＭＰ間とは、例えば、２つのメモリピラーＭＰの中心と中心との間、あるいは左端（一端）と左端（一端）との間、あるいは右端（他端）と右端（他端）との間を指す。メモリピラーＭＰの配置の詳細については後述する。
隣接するメモリトレンチＭＳＴ間には、導電層２０が設けられる。導電層２０は、後述する導電層２０−０〜２０−１５を含む。導電層２０は、フックアップ領域２００ｅあるいは２００ｏで接続されており、セレクトゲート線ＳＧＤに相当する。ワード線ＷＬｅ７及びＷＬｏ７は、セレクトゲート線ＳＧＤより下層に設けられる。
フックアップ領域２００ｅ及び２００ｏには、メモリトレンチＭＳＴ上にスリット領域ＳＴＨ１が設けられる。スリット領域ＳＴＨ１は、Ｙ方向に配列されたメモリトレンチＭＳＴに１つ置きに配列される。スリット領域ＳＴＨ１は、後述する導電層（ワード線及びセレクトゲート線）のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域である。スリット領域ＳＴＨ１は、絶縁層であり、例えば、シリコン酸化層を含む。
フックアップ領域２００ｅ及び２００ｏには、また、メモリトレンチＭＳＴ上及び導電層２０上にスリット領域ＳＴＨ２が設けられる。スリット領域ＳＴＨ２は、Ｙ方向に千鳥状に配列される。スリット領域ＳＴＨ２は、後述する導電層のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域であると共に、導電層２０を１つ置きにセレクトゲート線ＳＧＤｅとＳＧＤｏとに絶縁分離する領域である。リプレース工程とは、例えば、ワード線ＷＬ及びセレクトゲート線ＳＧＤとなるべき領域に存在する犠牲層（例えば、絶縁層）を除去し、除去された領域を導電層で置換える工程である。スリット領域ＳＴＨ２は、絶縁層であり、例えば、シリコン酸化層を含む。
なお、フックアップ領域２００ｅ及び２００ｏには、積層された複数のワード線の各々に接続されるコンタクトプラグが設けられるが、ここでは省略している。
１．２．１．２ メモリセルアレイの断面構造
次に、メモリセルアレイ１０内のブロックＢＬＫの断面構造について説明する。図５は、ブロックＢＬＫのＹ方向に沿った断面図である。なお、導電層間及び導電層上の絶縁層は省略している。
図５に示すように、半導体基板（例えば、ｐ型ウェル領域）２３の上方には、導電層２２が設けられる。導電層２２は、セレクトゲート線ＳＧＳｅ及びＳＧＳｏとして機能する。導電層２２の上方には、８層の導電層２１が、Ｚ方向に沿って積層される。各導電層２１は、導電層２１−０〜２１−１５を含み、ワード線ＷＬｅ０〜ＷＬｅ７あるいはＷＬｏ０〜ＷＬｏ７として機能する。
導電層２１の上方には、導電層２０が設けられる。導電層２０は、導電層２０−０〜２０−１５を含み、セレクトゲート線ＳＧＤ０〜ＳＧＤ７として機能する。
導電層２０から半導体基板２３に達するように、メモリトレンチＭＳＴとメモリピラーＭＰとがＹ方向に交互に設けられる。前述の通り、メモリトレンチＭＳＴは絶縁層である。また、半導体基板２３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が、メモリトレンチＭＳＴ内に設けられてもよい。例えば、セレクトトランジスタＳＴ２のソースを上層配線（不図示）に接続するためのコンタクトプラグが設けられてもよい。
導電層２２は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にセレクトゲート線ＳＧＳｅまたはＳＧＳｏとして機能する。同様に、導電層２１は、メモリトレンチＭＳＴまたはメモリピラーＭＰを挟んで配置され、交互にワード線ＷＬｅまたはＷＬｏとして機能する。
また、Ｙ方向で隣り合うブロックＢＬＫ間にも、メモリトレンチＭＳＴが設けられる。このメモリトレンチＭＳＴ内に、半導体基板２３内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられてもよい。
メモリピラーＭＰ上には、コンタクトプラグ２４が設けられる。さらに、コンタクトプラグ２４上には、導電層２５がＹ方向に沿って設けられる。導電層２５は、ビット線ＢＬとして機能する。
また以下に、ブロックＢＬＫのＸ方向に沿った断面について説明する。
図６は、ブロックＢＬＫのＸ方向に沿った断面図であり、一例として図４におけるセレクトゲート線ＳＧＤ０に沿い、かつメモリピラーＭＰを通過する領域の断面構造を示す。なお、導電層間及び導電層上の絶縁層は省略している。
半導体基板２３上方には、図５を用いて説明したように、導電層２２、２１、及び２０が順に設けられている。また、メモリアレイ領域１００については、図５を用いて説明した通りである。
図６に示すように、フックアップ領域２００ｅでは、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時にフックアップ領域２００ｅにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２６が設けられる。さらに、コンタクトプラグ２６は、導電層２７に接続される。コンタクトプラグ２６及び導電層２７は、例えば、タングステン（Ｗ）などの金属を含む。
複数の導電層２７によって、偶数のセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６、偶数のワード線ＷＬｅ、及び偶数のセレクトゲート線ＳＧＳｅとして機能する導電層２０〜２２が、それぞれロウデコーダ１１に電気的に接続される。
他方、フックアップ領域２００ｏでは、同様に、導電層２０〜２２が、例えば階段状に引き出されている。すなわち、ＸＹ面で見た時に、フックアップ領域２００ｏにおいて、導電層２０〜２２の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ２８が設けられる。さらに、コンタクトプラグ２８は、導電層２９に接続される。コンタクトプラグ２８及び導電層２９は、例えば、タングステン（Ｗ）などの金属を含む。
複数の導電層２９によって、奇数のセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７、奇数のワード線ＷＬｏ及び奇数のセレクトゲート線ＳＧＳｏとして機能する導電層２０〜２２が、それぞれロウデコーダ１１に電気的に接続される。
１．２．１．３ メモリピラーの断面構造
次に、メモリピラーＭＰ及びメモリセルトランジスタＭＴの構造及び等価回路について説明する。図７は、メモリピラーＭＰのＸＹ面に沿った断面図である。図８は、メモリピラーＭＰのＹＺ面に沿った断面図である。図７及び図８の各々は、特に２つのメモリセルトランジスタＭＴが設けられる領域について示している。
図７及び図８に示すように、メモリピラーＭＰは、絶縁層３０、半導体層３１、及び絶縁層３２乃至３４を含む。ワード線ＷＬｅ及びＷＬｏは導電層２１を含む。
絶縁層３０、半導体層３１、及び絶縁層３２乃至３４の各々は、Ｚ方向に沿って延伸するように設けられる。絶縁層３０は、例えば、シリコン酸化層である。半導体層３１は、絶縁層３０の側面を囲むように設けられる。半導体層３１は、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば、多結晶シリコン層である。
絶縁層３２は、半導体層３１の側面を囲むように設けられる。絶縁層３２は、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えば、シリコン酸化層とシリコン窒化層の積層構造を有している。絶縁層３３は、絶縁層３２の側面を囲むように設けられる。絶縁層３３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えば、シリコン窒化層である。絶縁層３４は、絶縁層３３の側面を囲むように設けられる。絶縁層３４は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えば、シリコン酸化層である。メモリピラーＭＰ部を除くメモリトレンチＭＳＴ内には、例えば、シリコン酸化層などの絶縁層が埋め込まれている。
上述の構成により、導電層２１の各層において、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられる。セレクトトランジスタＳＴ１及びＳＴ２も同様の構成を有する。
また、以下にメモリピラーＭＰの等価回路について説明する。図９は、メモリピラーＭＰの等価回路図である。図示するように、１本のメモリピラーＭＰに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏが形成されている。すなわち、１本のメモリピラーＭＰに２つずつ設けられたセレクトトランジスタＳＴ１は、互いに異なるセレクトゲート線、例えばＳＧＤ０及びＳＧＤ１にそれぞれ接続される。メモリセルトランジスタＭＴｅ０〜ＭＴｅ７及びＭＴｏ０〜ＭＴｏ７は、互いに異なるワード線ＷＬｏ及びＷＬｅにそれぞれ接続される。さらに、セレクトトランジスタＳＴ２も、互いに異なるセレクトゲート線ＳＧＳｅ及びＳＧＳｏにそれぞれ接続される。
メモリピラーＭＰ内の２つのＮＡＮＤストリングＮＳｅ及びＮＳｏの一端は、同一のビット線ＢＬに接続され、さらに他端は同一のソース線ＳＬに接続される。さらに、２つのＮＡＮＤストリングＮＳｅ及びＮＳｏは、バックゲート（半導体層３１）を共通にする。
１．２．１．４ メモリアレイ領域の詳細な構成
次に、第１実施形態に係るメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、セレクトゲート線ＳＧＤｅ及びＳＧＤｏ、ワード線ＷＬｅ及びＷＬｏ、及びスリット領域のレイアウト構成について説明する。
ブロックＢＬＫ内には、前述したように、ストリングユニットＳＵ０〜ＳＵ７が設けられる。ストリングユニットＳＵ０〜ＳＵ７は、各々同様のレイアウト構成を有する。また、メモリアレイ領域１００においては、セレクトゲート線ＳＧＤｅ及びＳＧＤｏ、ワード線ＷＬｅ０及びＷＬｏ０〜ＷＬｅ７及びＷＬｏ７は、各々同様のレイアウト構成を有する。このため、本実施形態を含む以降の実施形態では、ストリングユニットＳＵ０内のワード線ＷＬｅ７及びＷＬｏ７を例に挙げ説明する。
図１０は、第１実施形態に係るメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨａ及びＳＴＨｂの平面レイアウトである。
図１０に示すように、Ｘ方向に延伸する導電層２０−０〜２０−３が、Ｙ方向に沿って配列されている。導電層２０−０と２０−２とは、Ｘ方向の一端で互いに電気的に接続され、ワード線ＷＬｅ７の一部として機能する。導電層２０−１と２０−３とは、Ｘ方向の他端で互いに電気的に接続され、ワード線ＷＬｏ７の一部として機能する。ワード線ＷＬｅ７及びＷＬｏ７の各々は、フックアップ領域２００ｅ及び２００ｏにおいてコンタクトプラグを介して上層配線（不図示）にそれぞれ接続され、さらにロウデコーダ１１に接続される。
Ｙ方向に隣り合う導電層２０は、メモリトレンチＭＳＴ０〜ＭＳＴ４によってそれぞれ離隔されている。すなわち、導電層２０−０は、メモリトレンチＭＳＴ０とＭＳＴ１との間に配置され、メモリトレンチＭＳＴ０とＭＳＴ１により他の導電層２０と離隔されている。導電層２０−１は、メモリトレンチＭＳＴ１とＭＳＴ２との間に配置され、メモリトレンチＭＳＴ１とＭＳＴ２により他の導電層２０と離隔されている。導電層２０−２は、メモリトレンチＭＳＴ２とＭＳＴ３との間に配置され、メモリトレンチＭＳＴ２とＭＳＴ３により他の導電層２０と離隔されている。さらに、導電層２０−３は、メモリトレンチＭＳＴ３とＭＳＴ４との間に配置され、メモリトレンチＭＳＴ３とＭＳＴ４により他の導電層２０と離隔されている。以降、メモリトレンチＭＳＴと記した場合、メモリトレンチＭＳＴ０〜ＭＳＴ４の各々を示すものとする。メモリトレンチＭＳＴは、例えば、絶縁材料が、半導体基板面から導電層２０が設けられた層まで埋め込まれた領域である。
なお、メモリトレンチＭＳＴ０のうち、スリット領域ＳＴＨａの一端側（即ち、左側）をメモリトレンチＭＳＴ０ａとし、スリット領域ＳＴＨａとＳＴＨｂとの間をメモリトレンチＭＳＴ０ｂとし、スリット領域ＳＴＨｂの他端側（即ち、右側）をメモリトレンチＭＳＴ０ｃとする。同様に、メモリトレンチＭＳＴ１のうち、スリット領域ＳＴＨａの一端側をメモリトレンチＭＳＴ１ａ、スリット領域ＳＴＨａとＳＴＨｂ間をメモリトレンチＭＳＴ１ｂとし、スリット領域ＳＴＨｂの他端側をメモリトレンチＭＳＴ１ｃとする。メモリトレンチＭＳＴ２のうち、スリット領域ＳＴＨａの一端側をメモリトレンチＭＳＴ２ａ、スリット領域ＳＴＨａとＳＴＨｂ間をメモリトレンチＭＳＴ２ｂとし、スリット領域ＳＴＨｂの他端側をメモリトレンチＭＳＴ２ｃとする。メモリトレンチＭＳＴ３のうち、スリット領域ＳＴＨａの一端側をメモリトレンチＭＳＴ３ａ、スリット領域ＳＴＨａとＳＴＨｂ間をメモリトレンチＭＳＴ３ｂとし、スリット領域ＳＴＨｂの他端側をメモリトレンチＭＳＴ３ｃとする。さらに、メモリトレンチＭＳＴ４のうち、スリット領域ＳＴＨａの一端側をメモリトレンチＭＳＴ４ａ、スリット領域ＳＴＨａとＳＴＨｂ間をメモリトレンチＭＳＴ４ｂとし、スリット領域ＳＴＨｂの他端側をメモリトレンチＭＳＴ４ｃとする。
図１０に示すように、導電層２０−０は、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分可能な複数の直線状の導電層２０−０ａ、導電層２０−０ｂ、及び導電層２０−０ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。ここでは、３つの導電層２０−０ａ〜２０−０ｃを示すが、実際にはスリット領域の数に応じた直線状の導電層と、これらを接続する導電層が存在する。以降、スリット領域ＳＴＨと記した場合、スリット領域ＳＴＨａ及びＳＴＨｂの各々を示すものとする。
導電層２０−０ａは、メモリアレイ領域１００の一端からスリット領域ＳＴＨａまでの直線状の部分である。導電層２０−０ｂは、スリット領域ＳＴＨａからスリット領域ＳＴＨｂまでの直線状の部分である。さらに、導電層２０−０ｃは、スリット領域ＳＴＨｂからメモリアレイ領域１００の他端までの直線状の部分である。
導電層２０−０ａと２０−０ｂは、導電層２０−０ａと２０−０ｂ間に設けられた導電層２０Ｍａにより電気的に接続される。導電層２０−０ｂと２０−０ｃは、導電層２０−０ｂと２０−０ｃ間に設けられた導電層２０Ｍｂにより電気的に接続される。導電層２０−０ａ、２０Ｍａ、２０−０ｂ、２０Ｍｂ、及び２０−０ｃは、一体に形成された導電層２０−０である。
言い換えると、導電層２０−０ａは、スリット領域ＳＴＨａ間でＹ方向に斜めに曲がり、導電層２０Ｍａを介して導電層２０−０ｂに接続されている。さらに、導電層２０−０ｂは、スリット領域ＳＴＨｂ間でＹ方向に斜めに曲がり、導電層２０Ｍｂを介して導電層２０−０ｃに接続されている。
導電層２０−１は、上述と同様に、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分可能な複数の直線状の導電層２０−１ａ、導電層２０−１ｂ、及び導電層２０−１ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。導電層２０−１ａは、スリット領域ＳＴＨａ間でＹ方向に斜めに曲がり、導電層２０Ｍａを介して導電層２０−１ｂに接続されている。さらに、導電層２０−１ｂは、スリット領域ＳＴＨｂ間でＹ方向に斜めに曲がり、導電層２０Ｍｂを介して導電層２０−１ｃに接続されている。
導電層２０−２もまた、上述と同様に、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分可能な複数の直線状の導電層２０−２ａ、導電層２０−２ｂ、及び導電層２０−２ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。導電層２０−２ａは、スリット領域ＳＴＨａ間でＹ方向に斜めに曲がり、導電層２０Ｍａを介して導電層２０−２ｂに接続されている。さらに、導電層２０−２ｂは、スリット領域ＳＴＨｂ間でＹ方向に斜めに曲がり、導電層２０Ｍｂを介して導電層２０−２ｃに接続されている。
導電層２０−３もまた、上述と同様に、メモリアレイ領域１００の一端から他端までの間に、スリット領域ＳＴＨａ、ＳＴＨｂで区分可能な複数の直線状の導電層２０−３ａ、導電層２０−３ｂ、及び導電層２０−３ｃと、これらを接続する導電層２０Ｍａ及び２０Ｍｂを有する。導電層２０−３ａは、スリット領域ＳＴＨａ間でＹ方向に斜めに曲がり、導電層２０Ｍａを介して導電層２０−３ｂに接続されている。さらに、導電層２０−３ｂは、スリット領域ＳＴＨｂ間でＹ方向に斜めに曲がり、導電層２０Ｍｂを介して導電層２０−３ｃに接続されている。
言い換えると、導電層２０−０〜２０−３の各々は、Ｘ方向に所定長だけ延伸し、所定長ごとにＹ方向に斜めに曲がっている。
前述したように、複数のメモリピラーＭＰは、メモリトレンチＭＳＴ０〜ＭＳＴ４の各々に、配列ピッチが所定距離ＰでＸ方向に配列される。メモリピラーＭＰの各々は、メモリトレンチＭＳＴを挟む２つの導電層２０に跨るように配置される。メモリピラーＭＰの配置の詳細については後述する。
メモリピラーＭＰの各々は、メモリトレンチＭＳＴ及び導電層２０を通り、Ｚ方向に沿って延伸している。メモリピラーＭＰは、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２を有する柱状体である。
スリット領域ＳＴＨは、例えば、長円形状（あるいは楕円形状）を有する。スリット領域ＳＴＨの長径方向（あるいは長軸方向）は、メモリトレンチＭＳＴの延伸方向（即ち、Ｘ方向）に対して斜めに配置される。言い換えると、スリット領域ＳＴＨの長径方向は、Ｚ方向と交差し、かつＸ方向及びＹ方向と異なる方向に配置される。スリット領域ＳＴＨの長径方向と、メモリトレンチＭＳＴ（例えば、導電層２０−０ａに隣接するもの）とのなす角は、９０度より大きい角度である。例えば、スリット領域ＳＴＨの長径方向は、メモリトレンチＭＳＴから時計回りに約１３５度回転した位置に配置される、あるいはＹ方向から時計回りに約４５度回転した位置に配置される。
スリット領域ＳＴＨは、前述したように、ワード線ＷＬ及びセレクトゲート線ＳＧＤのリプレース工程で使用されたホールが絶縁材料で埋め込まれた領域である。リプレース工程は、ワード線ＷＬ及びセレクトゲート線ＳＧＤとなるべき領域に形成された犠牲層を除去し、導電層で置換える工程である。このため、スリット領域ＳＴＨの短径幅は、スリット領域ＳＴＨから置き換えるワード線ＷＬまでの距離、及びワード線ＷＬの積層数等によって決定される。また、メモリアレイ領域１００の一端から他端までの間に、リプレース工程で必要な数のスリット領域ＳＴＨが設けられる。ここでは、２つのスリット領域ＳＴＨａ、ＳＴＨｂを示したが、メモリアレイ領域１００内に設けられるスリット領域ＳＴＨの数は、設計上の所定数に設定される。
次に、図１１を用いて、メモリピラーＭＰの配置の詳細について説明する。図１１は、図１０中のメモリトレンチＭＳＴ０ａ〜ＭＳＴ４ａ及びＭＳＴ０ｂ〜ＭＳＴ４ｂに配列されたメモリピラーＭＰを示す図である。
メモリトレンチＭＳＴ０ａには、複数のメモリピラーＭＰ０ａが、配列ピッチが所定距離ＰでＸ方向に配列される。言い換えると、隣接する２つのメモリピラーＭＰ０ａの中心間の距離がほぼ所定距離Ｐとなるように、複数のメモリピラーＭＰ０ａがＸ方向にそれぞれ配列される。メモリトレンチＭＳＴ０ｂには、複数のメモリピラーＭＰ０ｂが、配列ピッチが所定距離ＰでＸ方向に配列される。すなわち、隣接する２つのメモリピラーＭＰ０ｂの中心間の距離がほぼ所定距離Ｐとなるように、複数のメモリピラーＭＰ０ｂがＸ方向にそれぞれ配列される。
同様に、メモリトレンチＭＳＴ１ａには、複数のメモリピラーＭＰ１ａが、配列ピッチが所定距離ＰでＸ方向に配列され、メモリトレンチＭＳＴ１ｂには、複数のメモリピラーＭＰ１ｂが、配列ピッチが所定距離ＰでＸ方向に配列される。
メモリトレンチＭＳＴ２ａには、複数のメモリピラーＭＰ２ａが、配列ピッチが所定距離ＰでＸ方向に配列され、メモリトレンチＭＳＴ２ｂには、複数のメモリピラーＭＰ２ｂが、配列ピッチが所定距離ＰでＸ方向に配列される。
メモリトレンチＭＳＴ３ａには、複数のメモリピラーＭＰ３ａが、配列ピッチが所定距離ＰでＸ方向に配列され、メモリトレンチＭＳＴ３ｂには、複数のメモリピラーＭＰ３ｂが、配列ピッチが所定距離ＰでＸ方向に配列される。
さらに、メモリトレンチＭＳＴ４ａには、複数のメモリピラーＭＰ４ａが、 配列ピッチが所定距離ＰでＸ方向に配列され、メモリトレンチＭＳＴ４ｂには、複数のメモリピラーＭＰ４ｂが、配列ピッチが所定距離ＰでＸ方向に配列される。
メモリトレンチＭＳＴ０ａとメモリトレンチＭＳＴ０ｂとの間には、スリット領域ＳＴＨａが配置される。同様に、メモリトレンチＭＳＴ１ａとメモリトレンチＭＳＴ１ｂとの間にはスリット領域ＳＴＨａが配置され、メモリトレンチＭＳＴ２ａとメモリトレンチＭＳＴ２ｂとの間にはスリット領域ＳＴＨａが配置される。さらに、メモリトレンチＭＳＴ３ａとメモリトレンチＭＳＴ３ｂとの間にはスリット領域ＳＴＨａが配置され、メモリトレンチＭＳＴ４ａとメモリトレンチＭＳＴ４ｂとの間にはスリット領域ＳＴＨａが配置される。
メモリトレンチＭＳＴ１ａに配列された複数のメモリピラーＭＰ１ａは、メモリトレンチＭＳＴ０ａに配列された複数のメモリピラーＭＰ０ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。同様に、複数のメモリピラーＭＰ２ａは、複数のメモリピラーＭＰ１ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。複数のメモリピラーＭＰ３ａは、複数のメモリピラーＭＰ２ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。さらに、複数のメモリピラーＭＰ４ａは、複数のメモリピラーＭＰ３ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。
複数のメモリピラーＭＰ０ｂ〜ＭＰ４ｂに関しても、上述と同様に配列される。すなわち、メモリトレンチＭＳＴ１ｂに配列された複数のメモリピラーＭＰ１ｂは、メモリトレンチＭＳＴ０ｂに配列された複数のメモリピラーＭＰ０ｂに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。複数のメモリピラーＭＰ２ｂは、複数のメモリピラーＭＰ１ｂに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。複数のメモリピラーＭＰ３ｂは、複数のメモリピラーＭＰ２ｂに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。さらに、複数のメモリピラーＭＰ４ｂは、複数のメモリピラーＭＰ３ｂに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。図１１に図示しないメモリトレンチＭＳＴ０ｃ〜ＭＳＴ４ｃに配列された複数のメモリピラーの配列に関しても、上述と同様に配列される。
メモリトレンチＭＳＴ０ａの最も右側（即ち、他端側）に配置されたメモリピラーＭＰ０ａの中心と、メモリトレンチＭＳＴ１ｂの最も左側（即ち、一端側）に配置されたメモリピラーＭＰ１ｂの中心との距離は、ほぼ、所定距離Ｐの４．２５倍に設定される。また、メモリトレンチＭＳＴ０ａの最も右側のメモリピラーＭＰ０ａの中心と、メモリトレンチＭＳＴ０ａの右端（即ち、他端）との距離は、ほぼ、所定距離Ｐの１．２５倍に設定される。さらに、メモリトレンチＭＳＴ０ａの右端と、メモリトレンチＭＳＴ１ｂの最も左側のメモリピラーＭＰ１ｂの中心との距離は、ほぼ、所定距離Ｐの３倍に設定される。
メモリピラーＭＰ１ａとメモリピラーＭＰ２ｂ、メモリピラーＭＰ２ａとメモリピラーＭＰ３ｂ、及びメモリピラーＭＰ３ａとメモリピラーＭＰ４ｂに関しても、上述と同様である。
すなわち、メモリトレンチＭＳＴ１ａの最も右側に配置されたメモリピラーＭＰ１ａの中心と、メモリトレンチＭＳＴ２ｂの最も左側に配置されたメモリピラーＭＰ２ｂの中心との距離は、ほぼ、所定距離Ｐの４．２５倍に設定される。メモリトレンチＭＳＴ１ａの最も右側のメモリピラーＭＰ１ａの中心と、メモリトレンチＭＳＴ１ａの右端（即ち、他端）との距離は、ほぼ、所定距離Ｐの１．２５倍に設定される。さらに、メモリトレンチＭＳＴ１ａの右端と、メモリトレンチＭＳＴ２ｂの最も左側のメモリピラーＭＰ２ｂの中心との距離は、ほぼ、所定距離Ｐの３倍に設定される。
メモリトレンチＭＳＴ２ａの最も右側に配置されたメモリピラーＭＰ２ａの中心と、メモリトレンチＭＳＴ３ｂの最も左側に配置されたメモリピラーＭＰ３ｂの中心との距離は、ほぼ、所定距離Ｐの４．２５倍に設定される。メモリトレンチＭＳＴ２ａの最も右側のメモリピラーＭＰ２ａの中心と、メモリトレンチＭＳＴ２ａの右端との距離は、ほぼ、所定距離Ｐの１．２５倍に設定される。さらに、メモリトレンチＭＳＴ２ａの右端と、メモリトレンチＭＳＴ３ｂの最も左側のメモリピラーＭＰ３ｂの中心との距離は、ほぼ、所定距離Ｐの３倍に設定される。
メモリトレンチＭＳＴ３ａの最も右側に配置されたメモリピラーＭＰ３ａの中心と、メモリトレンチＭＳＴ４ｂの最も左側に配置されたメモリピラーＭＰ４ｂの中心との距離は、ほぼ、所定距離Ｐの４．２５倍に設定される。メモリトレンチＭＳＴ３ａの最も右側のメモリピラーＭＰ３ａの中心と、メモリトレンチＭＳＴ３ａの右端との距離は、ほぼ、所定距離Ｐの１．２５倍に設定される。さらに、メモリトレンチＭＳＴ３ａの右端と、メモリトレンチＭＳＴ４ｂの最も左側のメモリピラーＭＰ４ｂの中心との距離は、ほぼ、所定距離Ｐの３倍に設定される。
上述の構成を言い換えると以下のようになる。
Ｙ方向に隣接する５つのメモリトレンチＭＳＴをそれぞれ第１、第２、第３、第４、及び第５メモリトレンチとし、第１メモリトレンチに配列されるメモリピラーＭＰを第１メモリピラーＭＰ、第２メモリトレンチに配列されるメモリピラーＭＰを第２メモリピラーＭＰ、第３メモリトレンチに配列されるメモリピラーＭＰを第３メモリピラーＭＰ、第４メモリトレンチに配列されるメモリピラーＭＰを第４メモリピラーＭＰ、及び第５メモリトレンチに配列されるメモリピラーＭＰを第５メモリピラーＭＰとする。そして、Ｘ方向及びＹ方向をそれぞれＸ軸及びＹ軸と見なす。
上記のように見なすと、第１メモリピラーＭＰと第５メモリピラーは、Ｘ軸上において同一位置に設けられる。第２メモリピラーＭＰは、Ｘ軸上において第１メモリピラーＭＰと、所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配置される。第３メモリピラーＭＰは、Ｘ軸上において第２メモリピラーＭＰと、所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配置される。さらに、第４メモリピラーＭＰは、Ｘ軸上において第３メモリピラーＭＰと、所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配置される。
なお、メモリトレンチＭＳＴ０ｂ〜ＭＳＴ４ｂのメモリピラーＭＰ０ｂ〜ＭＰ４ｂと、スリット領域ＳＴＨｂの右側（即ち、他端側）のメモリトレンチＭＳＴ０ｃ〜ＭＳＴ４ｃに配列されるメモリピラーの配置については、上述と同様であるため記載を省略する。
次に、図１２を用いて、第１実施形態のメモリピラーＭＰに接続されるビット線ＢＬについて説明する。図１２は、図１１中のメモリピラーＭＰに接続されるビット線ＢＬを示す図である。
メモリピラーＭＰ０ａ〜ＭＰ４ａ及びＭＰ０ｂ〜ＭＰ４ｂの上方にはビット線ＢＬが設けられ、ビット線ＢＬはこれらメモリピラーＭＰ０ａ〜ＭＰ４ａ及びＭＰ０ｂ〜ＭＰ４ｂに電気的に接続される。
図１２に示すように、複数のビット線ＢＬは、例えば、Ｙ方向に延伸している。ビット線ＢＬは、配列ピッチがある距離（例えば、所定距離Ｐの１／４）でＸ方向にそれぞれ配列される。ここでは、例えば、番号１〜４の属性をそれぞれ持つビット線ＢＬ１〜ＢＬ４が、配列ピッチが所定距離Ｐの１／４（０．２５・Ｐ）でＸ方向にそれぞれ配列される。さらに、ビット線ＢＬ１〜ＢＬ４を１セットとして、このセットが切り返し配列される。
メモリトレンチＭＳＴ０ａに配列された複数のメモリピラーＭＰ０ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ１にそれぞれ接続される。さらに、メモリトレンチＭＳＴ０ｂに配列された複数のメモリピラーＭＰ０ｂは、ビット線ＢＬ１〜ＢＬ４のうち、メモリピラーＭＰ０ａと同様に、繰り返し表れるビット線ＢＬ１にそれぞれ接続される。これにより、ワード線ＷＬｅ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ０ａ及びＭＰ０ｂは、ビット線ＢＬ１にそれぞれ接続される。
また、メモリトレンチＭＳＴ１ａに配列された複数のメモリピラーＭＰ１ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ２にそれぞれ接続される。さらに、メモリトレンチＭＳＴ１ｂに配列された複数のメモリピラーＭＰ１ｂは、ビット線ＢＬ１〜ＢＬ４のうち、メモリピラーＭＰ１ａと同様に、繰り返し表れるビット線ＢＬ２にそれぞれ接続される。これにより、ワード線ＷＬｅ７及びＷＬｏ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ１ａ及びＭＰ１ｂは、ビット線ＢＬ２にそれぞれ接続される。
メモリトレンチＭＳＴ２ａに配列された複数のメモリピラーＭＰ２ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ３にそれぞれ接続される。さらに、メモリトレンチＭＳＴ２ｂに配列された複数のメモリピラーＭＰ２ｂは、メモリピラーＭＰ２ａと同様に、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ３にそれぞれ接続される。これにより、ワード線ＷＬｅ７及びＷＬｏ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ２ａ及びＭＰ２ｂは、ビット線ＢＬ３にそれぞれ接続される。
メモリトレンチＭＳＴ３ａに配列された複数のメモリピラーＭＰ３ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ４にそれぞれ接続される。さらに、メモリトレンチＭＳＴ３ｂに配列された複数のメモリピラーＭＰ３ｂは、メモリピラーＭＰ３ａと同様に、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ４にそれぞれ接続される。これにより、ワード線ＷＬｅ７及びＷＬｏ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ３ａ及びＭＰ３ｂは、ビット線ＢＬ４にそれぞれ接続される。
メモリトレンチＭＳＴ４ａに配列された複数のメモリピラーＭＰ４ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ１にそれぞれ接続される。さらに、メモリトレンチＭＳＴ４ｂに配列された複数のメモリピラーＭＰ４ｂは、メモリピラーＭＰ４ａと同様に、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ１にそれぞれ接続される。これにより、ワード線ＷＬｏ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ４ａ及びＭＰ４ｂは、ビット線ＢＬ１にそれぞれ接続される。
前述したように、第１実施形態が備える構成では、同一のワード線ＷＬ（あるいは、同一のセレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ（あるいは、メモリセルトランジスタＭＴ、セレクトトランジスタＳＴ１、ＳＴ２）は、同一属性を持つビット線ＢＬに接続される。
１．３ 実施形態の効果
第１実施形態によれば、動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。詳述すると、書き込み及び読み出し動作時に、ビット線ＢＬを選択するためのビット線制御の計算が複雑になるのを防ぐことができる。さらに、ワード線ＷＬ等のリプレース工程で用いるスリット領域ＳＴＨが設けられるダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
以下に、上述した第１実施形態の効果について説明する。
本実施形態の半導体記憶装置では、メモリセルトランジスタＭＴを分断するメモリトレンチＭＳＴが存在している。メモリトレンチＭＳＴがあるため、メモリセルアレイ領域内のレイアウトに様々な制約がある。例えば、ライン状のスリット領域を用いてリプレース工程を行う場合、メモリトレンチＭＳＴが壁になってしまい、ワード線ＷＬ等のリプレースができない。このため、ホール形状のスリット領域ＳＴＨからリプレース工程を行う。スリット領域ＳＴＨからリプレース工程を行うには、ワード線等の積層数やスリット領域ＳＴＨからワード線形成領域までの距離に応じたスリット領域ＳＴＨの短径幅の確保が必要となる。しかし、短径幅方向をメモリトレンチＭＳＴの延伸方向に対して直交する方向に配置すると、メモリセルアレイ領域の大きさがスリット領域ＳＴＨの短径幅に律速してしまい、メモリセルアレイ領域を縮小することができない。
そこで、スリット領域ＳＴＨの長径方向あるいは短径方向をメモリトレンチＭＳＴの延伸方向に対して斜めに配置するレイアウトを用いる場合がある。スリット領域ＳＴＨを斜めに配置した場合、メモリセルアレイ領域の大きさが短径幅に律速されず、短径幅を大きく取れる。しかし、メモリピラーＭＰを配置できないダミー領域（スリット領域ＳＴＨを含む）がシフトしていくため、同一のセレクトゲート線ＳＧＤ（あるいは、ワード線ＷＬ）に接続されたメモリピラーＭＰに、異なる属性を持つビット線ＢＬが接続される場合がある。
書き込み及び読み出し動作においてメモリセルを選択するためには、セレクトゲート線ＳＧＤ、ワード線ＷＬ、及びビット線ＢＬを用いる。スリット領域ＳＴＨの長径方向（あるいは、短径方向）を斜め方向に配置するレイアウトを用いると、スリット領域ＳＴＨを含むダミー領域がシフトしていくため、メモリピラーＭＰの配列、スリット領域ＳＴＨの配列、及びセレクトゲート線ＳＧＤの選択方式が周期にならず、ビット線を選択するためのビット線制御の計算が複雑になる。例えば、書き込み動作におけるビット線ＢＬの書き込み禁止処理に関する計算が複雑になるという問題がある。
本実施形態では、メモリトレンチＭＳＴ０ａに、配列ピッチが第１距離（所定距離Ｐ）でＸ方向に配列された複数の第１メモリピラーＭＰ０ａと、メモリトレンチＭＳＴ１ａに、配列ピッチが第１距離（所定距離Ｐ）でＸ方向に配列された複数の第２メモリピラーＭＰ１ａとを備え、第２メモリピラーＭＰ１ａの配列は、第１メモリピラーＭＰ０ａの配列に対して、Ｘ方向に第１距離の半分より短い第２距離ずれている。例えば、第２メモリピラーＭＰ１ａの配列は、第１メモリピラーＭＰ０ａの配列に対して、Ｘ方向に所定距離Ｐの１／４ずれている。これにより、同一のセレクトゲート線ＳＧＤで選択されるメモリピラーＭＰを、同一の属性を有するビット線ＢＬに接続することができる。言い換えると、同一のセレクトゲート線ＳＧＤで選択されるメモリピラーＭＰに接続されるビット線ＢＬ番号を揃えることができる。この結果、ビット線制御の計算が複雑になるのを防ぐことができ、簡略化が可能である。さらに、スリット領域ＳＴＨを含むダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
また、スリット領域ＳＴＨの長径方向（あるいは、短径方向）をＸ方向あるいはＹ方向に斜めに配置することにより、Ｙ方向に隣接する複数のメモリピラーＭＰ間の距離を短くすることができる。これにより、メモリセルアレイ領域をさらに縮小することができる。
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。第２実施形態は、Ｙ方向に配列された複数のメモリトレンチＭＳＴにおいて、スリット領域ＳＴＨを１つ置きに配置すると共に、スリット領域ＳＴＨ間のメモリトレンチＭＳＴを斜めに配置した例である。第２実施形態では、第１実施形態と異なる点について主に説明する。説明しないその他の構成については、第１実施形態と同様である。
２．１ メモリアレイ領域の詳細な構成
図１３は、第２実施形態に係るメモリアレイ領域１００におけるメモリトレンチＭＳＴ、メモリピラーＭＰ、ワード線ＷＬｅ７、ＷＬｏ７、及びスリット領域ＳＴＨａ及びＳＴＨｂの平面レイアウトである。
第２実施形態では、第１実施形態と同様に、複数のメモリトレンチＭＳＴ０〜ＭＳＴ４の延伸方向がＸ方向に対して平行に設けられ、複数のメモリトレンチＭＳＴ０〜ＭＳＴ４がＹ方向に配列される。
スリット領域ＳＴＨａ及びＳＴＨｂは、Ｙ方向に配列されたメモリトレンチＭＳＴ０〜ＭＳＴ４において１つ置きに設けられ、スリット領域ＳＴＨａ及びＳＴＨｂの長径方向がＹ方向を向くように配置される。
スリット領域ＳＴＨａは、メモリトレンチＭＳＴ０ａの端部とＭＳＴ０ｂの端部間、メモリトレンチＭＳＴ２ａの端部とＭＳＴ２ｂの端部間、及びメモリトレンチＭＳＴ４ａの端部とＭＳＴ４ｂの端部間に設けられる。
スリット領域ＳＴＨｂは、メモリトレンチＭＳＴ１ｂの端部とＭＳＴ１ｃの端部間、及びメモリトレンチＭＳＴ３ｂの端部とＭＳＴ３ｃの端部間に設けられる。
メモリトレンチＭＳＴ１ａの端部とＭＳＴ１ｂの端部間、及びメモリトレンチＭＳＴ３ａの端部とＭＳＴ３ｂの端部間には、メモリトレンチＭＳＴａが設けられる。メモリトレンチＭＳＴ１ａは、Ｘ方向あるいはＹ方向に対して斜めに配置される。例えば、Ｘ方向とメモリトレンチＭＳＴａとのなす角は４５度あるいは１３５度であり、Ｙ方向とメモリトレンチＭＳＴａとのなす角は４５度である。
メモリトレンチＭＳＴ０ｂの端部とＭＳＴ０ｃの端部間、メモリトレンチＭＳＴ２ｂの端部とＭＳＴ２ｃの端部間、及びメモリトレンチＭＳＴ４ｂの端部とＭＳＴ４ｃの端部間には、メモリトレンチＭＳＴｂが設けられる。メモリトレンチＭＳＴｂは、Ｘ方向あるいはＹ方向に対して斜めに配置される。例えば、Ｘ方向とメモリトレンチＭＳＴｂとのなす角は４５度あるいは１３５度であり、Ｙ方向とメモリトレンチＭＳＴｂとのなす角は４５度である。
次に、図１４を用いて、メモリピラーＭＰの配置の詳細について説明する。図１４は、図１３中のメモリトレンチＭＳＴ０ａ〜ＭＳＴ４ａ及びＭＳＴ０ｂ〜ＭＳＴ４ｂに配列されたメモリピラーＭＰを示す図である。
図１４に示す第２実施形態におけるメモリピラーＭＰの配置の詳細は、図１１に示した第１実施形態のメモリピラーＭＰの配置と同様である。すなわち、メモリトレンチＭＳＴ０〜ＭＳＴ４の各々には、複数のメモリピラーＭＰが、配列ピッチが所定距離ＰでＸ方向に配列される。言い換えると、隣接する２つのメモリピラーＭＰの中心間の距離がほぼ所定距離Ｐとなるように、複数のメモリピラーＭＰがＸ方向にそれぞれ配列される。
メモリトレンチＭＳＴ１ａに配列された複数のメモリピラーＭＰ１ａは、メモリトレンチＭＳＴ０ａに配列された複数のメモリピラーＭＰ０ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。同様に、複数のメモリピラーＭＰ２ａは、複数のメモリピラーＭＰ１ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。複数のメモリピラーＭＰ３ａは、複数のメモリピラーＭＰ２ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。さらに、複数のメモリピラーＭＰ４ａは、複数のメモリピラーＭＰ３ａに対して、Ｘ方向に所定距離Ｐの１／４（０．２５・Ｐ）だけずれて配列される。
複数のメモリピラーＭＰ０ｂ〜ＭＰ４ｂと、メモリトレンチＭＳＴ０ｃ〜ＭＳＴ４ｃに配列されるメモリピラーの配置については、上述と同様である。
また、メモリトレンチＭＳＴ０ａの最も右側（即ち、他端側）に配置されたメモリピラーＭＰ０ａの中心と、メモリトレンチＭＳＴ１ｂの最も左側（即ち、一端側）に配置されたメモリピラーＭＰ１ｂの中心との距離は、ほぼ、所定距離Ｐの４．２５倍に設定される。また、メモリトレンチＭＳＴ０ａの最も右側のメモリピラーＭＰ０ａの中心と、メモリトレンチＭＳＴ０ａの右端（即ち、他端）との距離は、ほぼ、所定距離Ｐの１．２５倍に設定される。さらに、メモリトレンチＭＳＴ０ａの右端と、メモリトレンチＭＳＴ１ｂの最も左側のメモリピラーＭＰ１ｂの中心との距離は、ほぼ、所定距離Ｐの３倍に設定される。
メモリピラーＭＰ１ａとメモリトレンチＭＳＴ１ａとメモリピラーＭＰ２ｂ、メモリピラーＭＰ２ａとメモリトレンチＭＳＴ２ａとメモリピラーＭＰ３ｂ、及びメモリピラーＭＰ３ａとメモリトレンチＭＳＴ３ａとメモリピラーＭＰ４ｂのそれぞれに関しても、上述と同様の関係を有する。
次に、図１５を用いて、第２実施形態のメモリピラーＭＰに接続されるビット線ＢＬについて説明する。図１５は、図１４中のメモリピラーＭＰに接続されるビット線ＢＬを示す図である。
図１５に示すメモリピラーＭＰ０ａ〜ＭＰ４ａ及びＭＰ０ｂ〜ＭＰ４ｂに接続されるビット線ＢＬの詳細は、図１１に示した第１実施形態のメモリピラーＭＰ０ａ〜ＭＰ４ａ及びＭＰ０ｂ〜ＭＰ４ｂに接続されるビット線ＢＬの詳細と同様である。
すなわち、メモリトレンチＭＳＴ０ａに配列された複数のメモリピラーＭＰ０ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ１にそれぞれ接続される。さらに、メモリトレンチＭＳＴ０ｂに配列された複数のメモリピラーＭＰ０ｂは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ１にそれぞれ接続される。これにより、ワード線ＷＬｅ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ０ａ及びＭＰ０ｂは、ビット線ＢＬ１にそれぞれ接続される。
また、メモリトレンチＭＳＴ１ａに配列された複数のメモリピラーＭＰ１ａは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ２にそれぞれ接続される。さらに、メモリトレンチＭＳＴ１ｂに配列された複数のメモリピラーＭＰ１ｂは、ビット線ＢＬ１〜ＢＬ４のうち、繰り返し表れるビット線ＢＬ２にそれぞれ接続される。これにより、ワード線ＷＬｅ７及びＷＬｏ７（あるいは、セレクトゲート線ＳＧＤ）に接続されたメモリピラーＭＰ１ａ及びＭＰ１ｂは、ビット線ＢＬ２にそれぞれ接続される。
さらに、複数のメモリピラーＭＰ２ａ、ＭＰ２ｂ、ＭＰ３ａ、ＭＰ３ｂ、ＭＰ４ａ、及びＭＰ４ｂに接続されるビット線ＢＬの詳細は、図１２に示した第１実施形態と同様である。
２．２ 実施形態の効果
第２実施形態によれば、第１実施形態と同様に、動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。詳述すると、書き込み及び読み出し動作時に、ビット線ＢＬを選択するためのビット線制御の計算が複雑になるのを防ぐことができる。さらに、ワード線ＷＬ等のリプレース工程で用いるスリット領域ＳＴＨが設けられるダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
また、図４、図１０、図１１、及び図１３等において、ワード線ＷＬｅとワード線ＷＬｏ（または、セレクトゲート線ＳＧＤ）をＸ方向の両端から櫛形に配置しているのは、あくまでも一例であり、その他の配置形態を用いてもよい。
さらに、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…ドライバ、１３…センスアンプ、１４…アドレスレジスタ、１５…コマンドレジスタ、１６…入出力回路、１７…シーケンサ、２０〜２２…導電層、２０−０〜２０−１５…導電層、２０−０ａ…導電層、２０−０ｂ…導電層、２０−０ｃ…導電層、２０−１…導電層、２０−１ａ…導電層、２０−１ｂ…導電層、２０−１ｃ…導電層、２０−２…導電層、２０−２ａ…導電層、２０−２ｂ…導電層、２０−２ｃ…導電層、２０−３…導電層、２０−３ａ…導電層、２０−３ｂ…導電層、２０−３ｃ…導電層、２０Ｍａ…導電層、２０Ｍｂ…導電層、２１…導電層、２２…導電層、２３…半導体基板、２４…コンタクトプラグ、２５…導電層、２６…コンタクトプラグ、２７…導電層、２８…コンタクトプラグ、２９…導電層、３０…絶縁層、３１…半導体層、３２〜３４…絶縁層、１００…メモリアレイ領域、２００ｅ…フックアップ領域、２００ｏ…フックアップ領域、ＢＬ０〜ＢＬ（ｍ−１）…ビット線、ＢＬＫ０〜ＢＬＫｎ…ブロック、ＣＰ１ｅ…コンタクトプラグ、ＣＰ１ｏ…コンタクトプラグ、ＭＰ０ａ…メモリピラー、ＭＰ０ｂ…メモリピラー、ＭＰ１ａ…メモリピラー、ＭＰ１ｂ…メモリピラー、ＭＰ２ａ…メモリピラー、ＭＰ２ｂ…メモリピラー、ＭＰ３ａ…メモリピラー、ＭＰ３ｂ…メモリピラー、ＭＰ４ａ…メモリピラー、ＭＰ４ｂ…メモリピラー、ＭＳＴ０〜ＭＳＴ４…メモリトレンチ、ＭＳＴ０ａ…メモリトレンチ、ＭＳＴ０ｂ…メモリトレンチ、ＭＳＴ０ｃ…メモリトレンチ、ＭＳＴ１ａ…メモリトレンチ、ＭＳＴ１ｂ…メモリトレンチ、ＭＳＴ１ｃ…メモリトレンチ、ＭＳＴ２ａ…メモリトレンチ、ＭＳＴ２ｂ…メモリトレンチ、ＭＳＴ２ｃ…メモリトレンチ、ＭＳＴ３ａ…メモリトレンチ、ＭＳＴ３ｂ…メモリトレンチ、ＭＳＴ３ｃ…メモリトレンチ、ＭＳＴ４ａ…メモリトレンチ、ＭＳＴ４ｂ…メモリトレンチ、ＭＳＴ４ｃ…メモリトレンチ、ＭＴ０〜ＭＴ７…メモリセルトランジスタ、ＭＴｅ０〜ＭＴｅ７…メモリセルトランジスタ、
ＭＴｏ０〜ＭＴｏ７…メモリセルトランジスタ、ＳＧＤ０〜ＳＧＤ７…セレクトゲート線、ＳＴ１…セレクトトランジスタ、ＳＴ２…セレクトトランジスタ、ＳＴＨ１…スリット領域、ＳＴＨ２…スリット領域、ＳＵ０〜ＳＵ７…ストリングユニット、ＷＬｅ０〜ＷＬｅ７…ワード線、ＷＬｏ０〜ＷＬｏ７…ワード線。

Claims (12)

  1. 基板上に第１方向に積層され、前記第１方向と交差する第２方向に延伸する複数の第１導電層と、
    前記基板上に前記第１方向に積層され、前記第２方向に延伸し、前記第２方向と交差する第３方向に前記複数の第１導電層と離れて配置された複数の第２導電層と、
    前記第１導電層と前記第２導電層に電気的に接続され、前記基板上に前記第１方向に積層された複数の第３導電層と、
    前記第１方向と前記第２方向に延伸し、前記第１導電層を挟むように前記第３方向に配列された第１及び第２絶縁層と、
    前記第１方向と前記第２方向に延伸し、前記第２導電層を挟むように前記第３方向に配列された第３及び第４絶縁層と、
    前記第１方向に延伸し、前記第３導電層を挟むように配列された第１及び第２絶縁領域と、
    前記第１絶縁層に、配列ピッチが第１距離で前記第２方向に配列され、前記第１方向に延伸する複数の第１ピラーと、
    前記第２絶縁層に、配列ピッチが前記第１距離で前記第２方向に配列され、前記第１方向に延伸する複数の第２ピラーと、
    を具備し、
    前記第２ピラーの配列は、前記第１ピラーの配列に対して、前記第２方向に前記第１距離の半分より短い第２距離ずれている半導体記憶装置。
  2. 前記第２距離は、前記第１距離の１／４の距離である請求項１に記載の半導体記憶装置。
  3. 前記第４絶縁層に、配列ピッチが前記第１距離で前記第２方向に配列され、前記第１方向に延伸する複数の第３ピラーをさらに具備し、
    前記複数の第１ピラーと前記複数の第３ピラーとの間の最も近いピラー間の中心間の距離は、前記第１距離の４．２５倍である請求項１に記載の半導体記憶装置。
  4. 前記第１絶縁領域は前記第１絶縁層の端部と前記第３絶縁層の端部との間に配置され、前記第２絶縁領域は前記第２絶縁層の端部と前記第４絶縁層の端部との間に配置されている請求項１に記載の半導体記憶装置。
  5. 前記第１絶縁領域は、前記第１方向と交差し、かつ前記第２方向及び第３方向と異なる第４方向に配置され、前記第２絶縁領域は、前記第４方向に配置されている請求項１に記載の半導体記憶装置。
  6. 前記第１絶縁領域と前記第１絶縁層とのなす角、及び前記第２絶縁領域と前記第２絶縁層とのなす角は、９０度より大きい請求項５に記載の半導体記憶装置。
  7. 前記第１、第２絶縁領域の各々は長円形状を含み、前記第１絶縁領域の長軸方向は、前記第１絶縁層に対して斜めに配置され、前記第２絶縁領域の長軸方向は、前記第２絶縁層に対して斜めに配置されている請求項１に記載の半導体記憶装置。
  8. 前記第１、第２絶縁領域の各々は長円形状を含み、前記第１絶縁領域の短径方向は、前記第１絶縁層に対して斜めに配置され、前記第２絶縁領域の短径方向は、前記第２絶縁層に対して斜めに配置されている請求項１に記載の半導体記憶装置。
  9. 前記第１、第２絶縁領域の各々は長円形状を含み、前記第１、第２絶縁領域の長軸方向は前記第３方向に沿って配置されている請求項１に記載の半導体記憶装置。
  10. 前記第１、第２ピラーは半導体層を有し、
    前記半導体層は、前記第１方向に延伸する請求項１に記載の半導体記憶装置。
  11. 前記第３絶縁層に、配列ピッチが前記第１距離で前記第２方向に配列され、前記第１方向に延伸する複数の第４ピラーと、
    前記第１ピラー及び前記第４ピラーの上方に設けられた複数のビット線と、をさらに具備し、
    前記第１ピラー及び前記第４ピラーにそれぞれ電気的に接続される前記ビット線は、同一の属性を有する請求項１に記載の半導体記憶装置。
  12. 前記第１導電層と前記第１ピラーとが交差する部分は、メモリセルトランジスタとして機能する請求項１に記載の半導体記憶装置。
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