JP2021150573A - 半導体記憶装置 - Google Patents
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Abstract
【課題】動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリトレンチMST0aに、配列ピッチが所定距離PでX方向に配列され、Z方向に延伸する複数のメモリピラーMP0aと、メモリトレンチMST1aに、配列ピッチが所定距離PでX方向に配列され、Z方向に延伸する複数のメモリピラーMP1aとを備える。メモリピラーMP1aの配列は、メモリピラーMP0aの配列に対して、X方向に所定距離Pの半分より短い距離ずれている。【選択図】図11
Description
実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、基板上に第1方向に積層され、前記第1方向と交差する第2方向に延伸する複数の第1導電層と、前記基板上に前記第1方向に積層され、前記第2方向に延伸し、前記第2方向と交差する第3方向に前記複数の第1導電層と離れて配置された複数の第2導電層と、前記第1導電層と前記第2導電層に電気的に接続され、前記基板上に前記第1方向に積層された複数の第3導電層と、前記第1方向と前記第2方向に延伸し、前記第1導電層を挟むように前記第3方向に配列された第1及び第2絶縁層と、前記第1方向と前記第2方向に延伸し、前記第2導電層を挟むように前記第3方向に配列された第3及び第4絶縁層と、前記第1方向に延伸し、前記第3導電層を挟むように配列された第1及び第2絶縁領域と、前記第1絶縁層に、配列ピッチが第1距離で前記第2方向に配列され、前記第1方向に延伸する複数の第1ピラーと、前記第2絶縁層に、配列ピッチが前記第1距離で前記第2方向に配列され、前記第1方向に延伸する複数の第2ピラーとを具備し、前記第2ピラーの配列は、前記第1ピラーの配列に対して、前記第2方向に前記第1距離の半分より短い第2距離ずれている。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のNAND型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
1.第1実施形態
以下に、第1実施形態の半導体記憶装置について説明する。
以下に、第1実施形態の半導体記憶装置について説明する。
1.1 半導体記憶装置の回路ブロック構成
まず、第1実施形態の半導体記憶装置の回路ブロック構成について説明する。第1実施形態の半導体記憶装置は、データを不揮発に記憶可能なNAND型フラッシュメモリである。
まず、第1実施形態の半導体記憶装置の回路ブロック構成について説明する。第1実施形態の半導体記憶装置は、データを不揮発に記憶可能なNAND型フラッシュメモリである。
図1は、第1実施形態の半導体記憶装置の回路構成を示すブロック図である。半導体記憶装置1は、メモリセルアレイ10、ロウデコーダ11、ドライバ12、センスアンプ13、アドレスレジスタ14、コマンドレジスタ15、入出力回路16、及びシーケンサ17を備える。なお、例えば、半導体記憶装置1には、外部にNANDバスを介して外部装置(例えば、ホスト装置あるいはコントローラ)(不図示)が接続される。
1.1.1 各ブロックの構成
メモリセルアレイ10は、複数のブロックBLK0、BLK1、BLK2、…BLKn(nは0以上の整数)を備える。複数のブロックBLK0〜BLKnの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、データを不揮発に記憶可能であり、さらにデータを電気的に書き換え可能である。メモリセルアレイ10には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックBLKと記した場合、ブロックBLK0〜BLKnの各々を示すものとする。メモリセルアレイ10及びブロックBLKの詳細については後述する。
メモリセルアレイ10は、複数のブロックBLK0、BLK1、BLK2、…BLKn(nは0以上の整数)を備える。複数のブロックBLK0〜BLKnの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタの各々は、データを不揮発に記憶可能であり、さらにデータを電気的に書き換え可能である。メモリセルアレイ10には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックBLKと記した場合、ブロックBLK0〜BLKnの各々を示すものとする。メモリセルアレイ10及びブロックBLKの詳細については後述する。
ロウデコーダ11は、アドレスレジスタ14からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ11は、ロウアドレスのデコード結果に基づいて、ブロックBLKのいずれかを選択し、さらに選択したブロックBLK内のワード線を選択する。さらに、ロウデコーダ11は、メモリセルアレイ10に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
ドライバ12は、選択されたブロックBLKに、ロウデコーダ11を介して複数の電圧を供給する。
センスアンプ13は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。センスアンプ13は、またデータの書き込み時には、書き込みデータDATをビット線に転送する。
アドレスレジスタ14は、例えば、外部装置から受信したアドレスADDを保持する。アドレスADDは、動作対象のブロックBLKを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ15は、外部装置から受信したコマンドCMDを保持する。コマンドCMDは、例えば、シーケンサ17に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。
入出力回路16は、複数の入出力線(DQ線)を介して外部装置と接続される。入出力回路16は、外部装置からコマンドCMD、及びアドレスADDを受信する。入出力回路16は、受信したコマンドCMDをコマンドレジスタ15に送信し、また受信したアドレスADDをアドレスレジスタ14に送信する。また、入出力回路16は、外部装置との間で、データDATの送受信を行う。
シーケンサ17は、外部装置から制御信号CNTを受信する。制御信号CNTは、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、及びリードイネーブル信号REnなどを含む。信号名に付記された“n”は、その信号がローアクティブであることを示す。
シーケンサ17は、コマンドレジスタ15に保持されたコマンドCMD、及び制御信号CNTに基づいて、半導体記憶装置1の動作を制御する。具体的には、シーケンサ17は、コマンドレジスタ15から受信した書き込みコマンドに基づいて、ロウデコーダ11、ドライバ12、及びセンスアンプ13を制御して、アドレスADDにて指定された複数のメモリセルトランジスタに書き込みを行う。シーケンサ17は、またコマンドレジスタ15から受信した読み出しコマンドに基づいて、ロウデコーダ11、ドライバ12、及びセンスアンプ13を制御して、アドレスADDにて指定された複数のメモリセルトランジスタから読み出しを行う。
1.1.2 メモリセルアレイの回路構成
次に、メモリセルアレイ10の回路構成について説明する。メモリセルアレイ10は、前述したように、複数のブロックBLK0〜BLKnを有する。ここでは、1つのブロックBLKの回路構成を説明するが、その他のブロックの回路構成も同様である。
次に、メモリセルアレイ10の回路構成について説明する。メモリセルアレイ10は、前述したように、複数のブロックBLK0〜BLKnを有する。ここでは、1つのブロックBLKの回路構成を説明するが、その他のブロックの回路構成も同様である。
図2は、メモリセルアレイ10内の1つのブロックBLKの回路図である。ブロックBLKは、複数のストリングユニットを備える。ここでは、一例として、ブロックBLKがストリングユニットSU0、SU1、SU2、…、SU7を備える場合を説明する。ストリングユニットSU0〜SU7の各々は、例えば、書き込み単位としての1ページに相当する。図2には、ストリングユニットSU0〜SU3までを示す。なお、ブロックBLKが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットSUと記した場合、ストリングユニットSU0〜SU7の各々を示すものとする。
ストリングユニットSU0〜SU7は、偶数番目のストリングユニットSU0、SU2、SU4、SU6と、奇数番目のストリングユニットSU1、SU3、SU5、SU7とを含む。以降、偶数番目のストリングユニットSU0、SU2、SU4、SU6の各々をSUeと称し、奇数番目のストリングユニットSU1、SU3、SU5、SU7の各々をSUoと称する。
偶数番目のストリングユニットSUeは、複数のNANDストリングNSeを含む。奇数番目のストリングユニットSUoは、複数のNANDストリングNSoを含む。なお、NANDストリングNSeとNANDストリングNSoとを区別せず、それらの各々を指す場合、NANDストリングNSと称する。
NANDストリングNSは、例えば、8個のメモリセルトランジスタMT0、MT1、MT2、…、MT7、及びセレクトトランジスタST1、ST2を含む。ここでは、一例として、NANDストリングNSが8個のメモリセルトランジスタを備える場合を示すが、NANDストリングNSが備えるメモリセルトランジスタの数は、任意に設定可能である。
メモリセルトランジスタMT0〜MT7の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタMT0〜MT7は、セレクトトランジスタST1のソースとセレクトトランジスタST2のドレインとの間に直列に接続される。メモリセルトランジスタMTは、電荷蓄積層に絶縁膜を用いたMONOS(metal-oxide-nitride-oxide-silicon)型であってもよいし、電荷蓄積層に導電層を用いたFG(floating gate)型であってもよい。以降、メモリセルトランジスタMTと記した場合、メモリセルトランジスタMT0〜MT7の各々を示すものとする。
ストリングユニットSU0〜SU7の各々におけるセレクトトランジスタST1のゲートは、セレクトゲート線SGD0、SGD1、SGD2、…、SGD7にそれぞれ接続される。セレクトゲート線SGD0〜SGD7の各々は、ロウデコーダ11によって独立に制御される。
偶数番目のストリングユニットSU0、SU2、…、SU6の各々におけるセレクトトランジスタST2のゲートは、例えば、セレクトゲート線SGSeに接続される。奇数番目のストリングユニットSU1、SU3、…、SU7の各々におけるセレクトトランジスタST2のゲートは、例えば、セレクトゲート線SGSoに接続される。セレクトゲート線SGSeとSGSoは、例えば、同一の配線として接続されてもよいし、別々の配線であってもよい。
また、同一のブロックBLK内のストリングユニットSUeに含まれるメモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WLe0、WLe1、WLe2、…、WLe7に接続される。他方、ストリングユニットSUoに含まれるメモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WLo0、WLo1、WLo2、…、WLo7に接続される。ワード線WLe0〜WLe7の各々及びWLo0〜WLo7の各々は、ロウデコーダ11によって独立に制御される。
ブロックBLKは、例えば、データの消去単位である。すなわち、同一ブロックBLK内に含まれるメモリセルトランジスタMTの保持するデータは、一括して消去される。なお、データはストリングユニットSU単位で消去されてもよいし、またはストリングユニットSU未満の単位で消去されてもよい。
さらに、メモリセルアレイ10内において同一列にあるNANDストリングNSのセレクトトランジスタST1のドレインは、ビット線BL0〜BL(m−1)にそれぞれ接続される。ただし、mは1以上の自然数である。すなわち、ビット線BL0〜BL(m−1)の各々は、複数のストリングユニットSU間でNANDストリングNSを共通に接続する。さらに、複数のセレクトトランジスタST2のソースは、ソース線SLに接続されている。
すなわち、ストリングユニットSUは、異なるビット線BLに接続され、かつ同一のセレクトゲート線SGDに接続されたNANDストリングNSを複数含む。また、ブロックBLKは、ワード線WLeを共通にする複数のストリングユニットSUeと、ワード線WLoを共通にする複数のストリングユニットSUoとを含む。さらに、メモリセルアレイ10は、ビット線BLを共通にする複数のブロックBLKを含む。
メモリセルアレイ10内において、セレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDが半導体基板の上方に順次積層されることにより、セレクトトランジスタST2、メモリセルトランジスタMT、及びセレクトトランジスタST1が三次元に積層されたメモリセルアレイ10が形成されている。
更に、メモリセルアレイ10の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ10の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.2 半導体記憶装置のレイアウト及び構造
次に、第1実施形態の半導体記憶装置のメモリセルアレイ10内のレイアウト及び構造について説明する。
次に、第1実施形態の半導体記憶装置のメモリセルアレイ10内のレイアウト及び構造について説明する。
1.2.1 メモリセルアレイ内のレイアウト
図3は、半導体記憶装置のメモリセルアレイ10内のレイアウトの概略図である。図3を含む以降の図において、半導体基板面に平行で互いに直交する2方向をX方向及びY方向とし、これらX方向及びY方向を含む面(XY面)に直交する方向をZ方向(積層方向)とする。
図3は、半導体記憶装置のメモリセルアレイ10内のレイアウトの概略図である。図3を含む以降の図において、半導体基板面に平行で互いに直交する2方向をX方向及びY方向とし、これらX方向及びY方向を含む面(XY面)に直交する方向をZ方向(積層方向)とする。
半導体記憶装置1のメモリセルアレイ10は、メモリアレイ領域100、及びフックアップ領域200e及び200oを備える。フックアップ領域200e及び200oは、X方向においてメモリアレイ領域100を挟むように、メモリアレイ領域100のX方向の両端に配置される。すなわち、フックアップ領域200eが、メモリアレイ領域100のX方向の一端に配置され、フックアップ領域200oが、メモリアレイ領域100のX方向の他端に配置される。
メモリアレイ領域100は、複数のブロックBLKを有するが、ここではブロックBLK0〜BLK3を示す。ブロックBLK0〜BLK3は、Y方向に順に配列される。
1.2.1.1 メモリアレイ領域とフックアップ領域のレイアウト
次に、半導体記憶装置1が有するメモリアレイ領域100及びフックアップ領域200e及び200oの一部について説明する。
次に、半導体記憶装置1が有するメモリアレイ領域100及びフックアップ領域200e及び200oの一部について説明する。
図4は、図3におけるブロックBLKの概要を表す図であり、メモリアレイ領域100とフックアップ領域200e及び200oの一部を示す平面図である。なお、図4では、レイアウトの概要を説明するために、メモリアレイ領域100内に設けられるスリット領域は省略し、メモリトレンチMST、セレクトゲート線SGD(または、ワード線WL)のレイアウトは単なる直線形状で示している。これらの詳細なレイアウトについては、図10以降にて説明する。また、以降の説明における「左」及び「右」は、各図面における左方向及び右方向にそれぞれ相当する。
図4に示すように、メモリアレイ領域100が設けられ、メモリアレイ領域100の一端及び他端にフックアップ領域200e及び200oがそれぞれ設けられる。図4では、ワード線WLe0〜WLe7のうちワード線WLe7と、ワード線WLo0〜WLo7のうちワード線WLo7を、それぞれ一例として示す。
ブロックBLKは、前述したように、ストリングユニットSU0〜SU7を有する。ストリングユニットSU0、SU2、SU4、SU6、すなわちストリングユニットSUeのセレクトゲート線SGD0、SGD2、SGD4、SGD6と、ワード線WLe7の引き出しは、フックアップ領域200eに設けられる。コンタクトプラグCP1eの各々は、セレクトゲート線SGD0、SGD2、SGD4、SGD6を上層配線(不図示)にそれぞれ接続するものである。ワード線WLe7は、セレクトゲート線SGD0、SGD2、SGD4、SGD6より下層に設けられる。
ストリングユニットSU1、SU3、SU5、SU7、すなわちストリングユニットSUoのセレクトゲート線SGD1、SGD3、SGD5、SGD7と、ワード線WLo7の引き出しは、フックアップ領域200oに設けられる。コンタクトプラグCP1oの各々は、セレクトゲート線SGD1、SGD3、SGD5、SGD7を上層配線(不図示)にそれぞれ接続するものである。ワード線WLo7は、セレクトゲート線SGD1、SGD3、SGD5、SGD7より下層に設けられる。
ブロックBLKは、複数のメモリトレンチMST、複数のメモリピラーMP、複数のセレクトゲート線SGD、及び複数のワード線WL(不図示)を有する。複数のメモリトレンチMSTは、Y方向に所定間隔で配列される。メモリトレンチMSTの各々は、絶縁領域であり、例えば、シリコン酸化層を含む。
複数のメモリピラーMPは、メモリトレンチMSTの各々に、配列ピッチが所定距離PでX方向に配列される。配列ピッチが所定距離Pで配列されるとは、隣接する2つのメモリピラーMP間の距離が所定距離Pを保ち、メモリピラーMPの各々が順に配列されることを指す。2つのメモリピラーMP間とは、例えば、2つのメモリピラーMPの中心と中心との間、あるいは左端(一端)と左端(一端)との間、あるいは右端(他端)と右端(他端)との間を指す。メモリピラーMPの配置の詳細については後述する。
隣接するメモリトレンチMST間には、導電層20が設けられる。導電層20は、後述する導電層20−0〜20−15を含む。導電層20は、フックアップ領域200eあるいは200oで接続されており、セレクトゲート線SGDに相当する。ワード線WLe7及びWLo7は、セレクトゲート線SGDより下層に設けられる。
フックアップ領域200e及び200oには、メモリトレンチMST上にスリット領域STH1が設けられる。スリット領域STH1は、Y方向に配列されたメモリトレンチMSTに1つ置きに配列される。スリット領域STH1は、後述する導電層(ワード線及びセレクトゲート線)のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域である。スリット領域STH1は、絶縁層であり、例えば、シリコン酸化層を含む。
フックアップ領域200e及び200oには、また、メモリトレンチMST上及び導電層20上にスリット領域STH2が設けられる。スリット領域STH2は、Y方向に千鳥状に配列される。スリット領域STH2は、後述する導電層のリプレース工程にて用いられた孔に、絶縁材料が埋め込まれた領域であると共に、導電層20を1つ置きにセレクトゲート線SGDeとSGDoとに絶縁分離する領域である。リプレース工程とは、例えば、ワード線WL及びセレクトゲート線SGDとなるべき領域に存在する犠牲層(例えば、絶縁層)を除去し、除去された領域を導電層で置換える工程である。スリット領域STH2は、絶縁層であり、例えば、シリコン酸化層を含む。
なお、フックアップ領域200e及び200oには、積層された複数のワード線の各々に接続されるコンタクトプラグが設けられるが、ここでは省略している。
1.2.1.2 メモリセルアレイの断面構造
次に、メモリセルアレイ10内のブロックBLKの断面構造について説明する。図5は、ブロックBLKのY方向に沿った断面図である。なお、導電層間及び導電層上の絶縁層は省略している。
次に、メモリセルアレイ10内のブロックBLKの断面構造について説明する。図5は、ブロックBLKのY方向に沿った断面図である。なお、導電層間及び導電層上の絶縁層は省略している。
図5に示すように、半導体基板(例えば、p型ウェル領域)23の上方には、導電層22が設けられる。導電層22は、セレクトゲート線SGSe及びSGSoとして機能する。導電層22の上方には、8層の導電層21が、Z方向に沿って積層される。各導電層21は、導電層21−0〜21−15を含み、ワード線WLe0〜WLe7あるいはWLo0〜WLo7として機能する。
導電層21の上方には、導電層20が設けられる。導電層20は、導電層20−0〜20−15を含み、セレクトゲート線SGD0〜SGD7として機能する。
導電層20から半導体基板23に達するように、メモリトレンチMSTとメモリピラーMPとがY方向に交互に設けられる。前述の通り、メモリトレンチMSTは絶縁層である。また、半導体基板23内に設けられた領域に電圧を印加するためのコンタクトプラグ等が、メモリトレンチMST内に設けられてもよい。例えば、セレクトトランジスタST2のソースを上層配線(不図示)に接続するためのコンタクトプラグが設けられてもよい。
導電層22は、メモリトレンチMSTまたはメモリピラーMPを挟んで配置され、交互にセレクトゲート線SGSeまたはSGSoとして機能する。同様に、導電層21は、メモリトレンチMSTまたはメモリピラーMPを挟んで配置され、交互にワード線WLeまたはWLoとして機能する。
また、Y方向で隣り合うブロックBLK間にも、メモリトレンチMSTが設けられる。このメモリトレンチMST内に、半導体基板23内に設けられた領域に電圧を印加するためのコンタクトプラグ等が設けられてもよい。
メモリピラーMP上には、コンタクトプラグ24が設けられる。さらに、コンタクトプラグ24上には、導電層25がY方向に沿って設けられる。導電層25は、ビット線BLとして機能する。
また以下に、ブロックBLKのX方向に沿った断面について説明する。
図6は、ブロックBLKのX方向に沿った断面図であり、一例として図4におけるセレクトゲート線SGD0に沿い、かつメモリピラーMPを通過する領域の断面構造を示す。なお、導電層間及び導電層上の絶縁層は省略している。
半導体基板23上方には、図5を用いて説明したように、導電層22、21、及び20が順に設けられている。また、メモリアレイ領域100については、図5を用いて説明した通りである。
図6に示すように、フックアップ領域200eでは、導電層20〜22が、例えば階段状に引き出されている。すなわち、XY面で見た時にフックアップ領域200eにおいて、導電層20〜22の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ26が設けられる。さらに、コンタクトプラグ26は、導電層27に接続される。コンタクトプラグ26及び導電層27は、例えば、タングステン(W)などの金属を含む。
複数の導電層27によって、偶数のセレクトゲート線SGD0、SGD2、SGD4、及びSGD6、偶数のワード線WLe、及び偶数のセレクトゲート線SGSeとして機能する導電層20〜22が、それぞれロウデコーダ11に電気的に接続される。
他方、フックアップ領域200oでは、同様に、導電層20〜22が、例えば階段状に引き出されている。すなわち、XY面で見た時に、フックアップ領域200oにおいて、導電層20〜22の各々は、上層の導電層と重ならないテラス部分を有する。このテラス部分上に、コンタクトプラグ28が設けられる。さらに、コンタクトプラグ28は、導電層29に接続される。コンタクトプラグ28及び導電層29は、例えば、タングステン(W)などの金属を含む。
複数の導電層29によって、奇数のセレクトゲート線SGD1、SGD3、SGD5、及びSGD7、奇数のワード線WLo及び奇数のセレクトゲート線SGSoとして機能する導電層20〜22が、それぞれロウデコーダ11に電気的に接続される。
1.2.1.3 メモリピラーの断面構造
次に、メモリピラーMP及びメモリセルトランジスタMTの構造及び等価回路について説明する。図7は、メモリピラーMPのXY面に沿った断面図である。図8は、メモリピラーMPのYZ面に沿った断面図である。図7及び図8の各々は、特に2つのメモリセルトランジスタMTが設けられる領域について示している。
次に、メモリピラーMP及びメモリセルトランジスタMTの構造及び等価回路について説明する。図7は、メモリピラーMPのXY面に沿った断面図である。図8は、メモリピラーMPのYZ面に沿った断面図である。図7及び図8の各々は、特に2つのメモリセルトランジスタMTが設けられる領域について示している。
図7及び図8に示すように、メモリピラーMPは、絶縁層30、半導体層31、及び絶縁層32乃至34を含む。ワード線WLe及びWLoは導電層21を含む。
絶縁層30、半導体層31、及び絶縁層32乃至34の各々は、Z方向に沿って延伸するように設けられる。絶縁層30は、例えば、シリコン酸化層である。半導体層31は、絶縁層30の側面を囲むように設けられる。半導体層31は、メモリセルトランジスタMTのチャネルが形成される領域として機能する。半導体層31は、例えば、多結晶シリコン層である。
絶縁層32は、半導体層31の側面を囲むように設けられる。絶縁層32は、メモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層32は、例えば、シリコン酸化層とシリコン窒化層の積層構造を有している。絶縁層33は、絶縁層32の側面を囲むように設けられる。絶縁層33は、メモリセルトランジスタMTの電荷蓄積層として機能する。絶縁層33は、例えば、シリコン窒化層である。絶縁層34は、絶縁層33の側面を囲むように設けられる。絶縁層34は、メモリセルトランジスタMTのブロック絶縁膜として機能する。絶縁層34は、例えば、シリコン酸化層である。メモリピラーMP部を除くメモリトレンチMST内には、例えば、シリコン酸化層などの絶縁層が埋め込まれている。
上述の構成により、導電層21の各層において、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられる。セレクトトランジスタST1及びST2も同様の構成を有する。
また、以下にメモリピラーMPの等価回路について説明する。図9は、メモリピラーMPの等価回路図である。図示するように、1本のメモリピラーMPに、2つのNANDストリングNSe及びNSoが形成されている。すなわち、1本のメモリピラーMPに2つずつ設けられたセレクトトランジスタST1は、互いに異なるセレクトゲート線、例えばSGD0及びSGD1にそれぞれ接続される。メモリセルトランジスタMTe0〜MTe7及びMTo0〜MTo7は、互いに異なるワード線WLo及びWLeにそれぞれ接続される。さらに、セレクトトランジスタST2も、互いに異なるセレクトゲート線SGSe及びSGSoにそれぞれ接続される。
メモリピラーMP内の2つのNANDストリングNSe及びNSoの一端は、同一のビット線BLに接続され、さらに他端は同一のソース線SLに接続される。さらに、2つのNANDストリングNSe及びNSoは、バックゲート(半導体層31)を共通にする。
1.2.1.4 メモリアレイ領域の詳細な構成
次に、第1実施形態に係るメモリアレイ領域100におけるメモリトレンチMST、メモリピラーMP、セレクトゲート線SGDe及びSGDo、ワード線WLe及びWLo、及びスリット領域のレイアウト構成について説明する。
次に、第1実施形態に係るメモリアレイ領域100におけるメモリトレンチMST、メモリピラーMP、セレクトゲート線SGDe及びSGDo、ワード線WLe及びWLo、及びスリット領域のレイアウト構成について説明する。
ブロックBLK内には、前述したように、ストリングユニットSU0〜SU7が設けられる。ストリングユニットSU0〜SU7は、各々同様のレイアウト構成を有する。また、メモリアレイ領域100においては、セレクトゲート線SGDe及びSGDo、ワード線WLe0及びWLo0〜WLe7及びWLo7は、各々同様のレイアウト構成を有する。このため、本実施形態を含む以降の実施形態では、ストリングユニットSU0内のワード線WLe7及びWLo7を例に挙げ説明する。
図10は、第1実施形態に係るメモリアレイ領域100におけるメモリトレンチMST、メモリピラーMP、ワード線WLe7、WLo7、及びスリット領域STHa及びSTHbの平面レイアウトである。
図10に示すように、X方向に延伸する導電層20−0〜20−3が、Y方向に沿って配列されている。導電層20−0と20−2とは、X方向の一端で互いに電気的に接続され、ワード線WLe7の一部として機能する。導電層20−1と20−3とは、X方向の他端で互いに電気的に接続され、ワード線WLo7の一部として機能する。ワード線WLe7及びWLo7の各々は、フックアップ領域200e及び200oにおいてコンタクトプラグを介して上層配線(不図示)にそれぞれ接続され、さらにロウデコーダ11に接続される。
Y方向に隣り合う導電層20は、メモリトレンチMST0〜MST4によってそれぞれ離隔されている。すなわち、導電層20−0は、メモリトレンチMST0とMST1との間に配置され、メモリトレンチMST0とMST1により他の導電層20と離隔されている。導電層20−1は、メモリトレンチMST1とMST2との間に配置され、メモリトレンチMST1とMST2により他の導電層20と離隔されている。導電層20−2は、メモリトレンチMST2とMST3との間に配置され、メモリトレンチMST2とMST3により他の導電層20と離隔されている。さらに、導電層20−3は、メモリトレンチMST3とMST4との間に配置され、メモリトレンチMST3とMST4により他の導電層20と離隔されている。以降、メモリトレンチMSTと記した場合、メモリトレンチMST0〜MST4の各々を示すものとする。メモリトレンチMSTは、例えば、絶縁材料が、半導体基板面から導電層20が設けられた層まで埋め込まれた領域である。
なお、メモリトレンチMST0のうち、スリット領域STHaの一端側(即ち、左側)をメモリトレンチMST0aとし、スリット領域STHaとSTHbとの間をメモリトレンチMST0bとし、スリット領域STHbの他端側(即ち、右側)をメモリトレンチMST0cとする。同様に、メモリトレンチMST1のうち、スリット領域STHaの一端側をメモリトレンチMST1a、スリット領域STHaとSTHb間をメモリトレンチMST1bとし、スリット領域STHbの他端側をメモリトレンチMST1cとする。メモリトレンチMST2のうち、スリット領域STHaの一端側をメモリトレンチMST2a、スリット領域STHaとSTHb間をメモリトレンチMST2bとし、スリット領域STHbの他端側をメモリトレンチMST2cとする。メモリトレンチMST3のうち、スリット領域STHaの一端側をメモリトレンチMST3a、スリット領域STHaとSTHb間をメモリトレンチMST3bとし、スリット領域STHbの他端側をメモリトレンチMST3cとする。さらに、メモリトレンチMST4のうち、スリット領域STHaの一端側をメモリトレンチMST4a、スリット領域STHaとSTHb間をメモリトレンチMST4bとし、スリット領域STHbの他端側をメモリトレンチMST4cとする。
図10に示すように、導電層20−0は、メモリアレイ領域100の一端から他端までの間に、スリット領域STHa、STHbで区分可能な複数の直線状の導電層20−0a、導電層20−0b、及び導電層20−0cと、これらを接続する導電層20Ma及び20Mbを有する。ここでは、3つの導電層20−0a〜20−0cを示すが、実際にはスリット領域の数に応じた直線状の導電層と、これらを接続する導電層が存在する。以降、スリット領域STHと記した場合、スリット領域STHa及びSTHbの各々を示すものとする。
導電層20−0aは、メモリアレイ領域100の一端からスリット領域STHaまでの直線状の部分である。導電層20−0bは、スリット領域STHaからスリット領域STHbまでの直線状の部分である。さらに、導電層20−0cは、スリット領域STHbからメモリアレイ領域100の他端までの直線状の部分である。
導電層20−0aと20−0bは、導電層20−0aと20−0b間に設けられた導電層20Maにより電気的に接続される。導電層20−0bと20−0cは、導電層20−0bと20−0c間に設けられた導電層20Mbにより電気的に接続される。導電層20−0a、20Ma、20−0b、20Mb、及び20−0cは、一体に形成された導電層20−0である。
言い換えると、導電層20−0aは、スリット領域STHa間でY方向に斜めに曲がり、導電層20Maを介して導電層20−0bに接続されている。さらに、導電層20−0bは、スリット領域STHb間でY方向に斜めに曲がり、導電層20Mbを介して導電層20−0cに接続されている。
導電層20−1は、上述と同様に、メモリアレイ領域100の一端から他端までの間に、スリット領域STHa、STHbで区分可能な複数の直線状の導電層20−1a、導電層20−1b、及び導電層20−1cと、これらを接続する導電層20Ma及び20Mbを有する。導電層20−1aは、スリット領域STHa間でY方向に斜めに曲がり、導電層20Maを介して導電層20−1bに接続されている。さらに、導電層20−1bは、スリット領域STHb間でY方向に斜めに曲がり、導電層20Mbを介して導電層20−1cに接続されている。
導電層20−2もまた、上述と同様に、メモリアレイ領域100の一端から他端までの間に、スリット領域STHa、STHbで区分可能な複数の直線状の導電層20−2a、導電層20−2b、及び導電層20−2cと、これらを接続する導電層20Ma及び20Mbを有する。導電層20−2aは、スリット領域STHa間でY方向に斜めに曲がり、導電層20Maを介して導電層20−2bに接続されている。さらに、導電層20−2bは、スリット領域STHb間でY方向に斜めに曲がり、導電層20Mbを介して導電層20−2cに接続されている。
導電層20−3もまた、上述と同様に、メモリアレイ領域100の一端から他端までの間に、スリット領域STHa、STHbで区分可能な複数の直線状の導電層20−3a、導電層20−3b、及び導電層20−3cと、これらを接続する導電層20Ma及び20Mbを有する。導電層20−3aは、スリット領域STHa間でY方向に斜めに曲がり、導電層20Maを介して導電層20−3bに接続されている。さらに、導電層20−3bは、スリット領域STHb間でY方向に斜めに曲がり、導電層20Mbを介して導電層20−3cに接続されている。
言い換えると、導電層20−0〜20−3の各々は、X方向に所定長だけ延伸し、所定長ごとにY方向に斜めに曲がっている。
前述したように、複数のメモリピラーMPは、メモリトレンチMST0〜MST4の各々に、配列ピッチが所定距離PでX方向に配列される。メモリピラーMPの各々は、メモリトレンチMSTを挟む2つの導電層20に跨るように配置される。メモリピラーMPの配置の詳細については後述する。
メモリピラーMPの各々は、メモリトレンチMST及び導電層20を通り、Z方向に沿って延伸している。メモリピラーMPは、メモリセルトランジスタMT、及びセレクトトランジスタST1及びST2を有する柱状体である。
スリット領域STHは、例えば、長円形状(あるいは楕円形状)を有する。スリット領域STHの長径方向(あるいは長軸方向)は、メモリトレンチMSTの延伸方向(即ち、X方向)に対して斜めに配置される。言い換えると、スリット領域STHの長径方向は、Z方向と交差し、かつX方向及びY方向と異なる方向に配置される。スリット領域STHの長径方向と、メモリトレンチMST(例えば、導電層20−0aに隣接するもの)とのなす角は、90度より大きい角度である。例えば、スリット領域STHの長径方向は、メモリトレンチMSTから時計回りに約135度回転した位置に配置される、あるいはY方向から時計回りに約45度回転した位置に配置される。
スリット領域STHは、前述したように、ワード線WL及びセレクトゲート線SGDのリプレース工程で使用されたホールが絶縁材料で埋め込まれた領域である。リプレース工程は、ワード線WL及びセレクトゲート線SGDとなるべき領域に形成された犠牲層を除去し、導電層で置換える工程である。このため、スリット領域STHの短径幅は、スリット領域STHから置き換えるワード線WLまでの距離、及びワード線WLの積層数等によって決定される。また、メモリアレイ領域100の一端から他端までの間に、リプレース工程で必要な数のスリット領域STHが設けられる。ここでは、2つのスリット領域STHa、STHbを示したが、メモリアレイ領域100内に設けられるスリット領域STHの数は、設計上の所定数に設定される。
次に、図11を用いて、メモリピラーMPの配置の詳細について説明する。図11は、図10中のメモリトレンチMST0a〜MST4a及びMST0b〜MST4bに配列されたメモリピラーMPを示す図である。
メモリトレンチMST0aには、複数のメモリピラーMP0aが、配列ピッチが所定距離PでX方向に配列される。言い換えると、隣接する2つのメモリピラーMP0aの中心間の距離がほぼ所定距離Pとなるように、複数のメモリピラーMP0aがX方向にそれぞれ配列される。メモリトレンチMST0bには、複数のメモリピラーMP0bが、配列ピッチが所定距離PでX方向に配列される。すなわち、隣接する2つのメモリピラーMP0bの中心間の距離がほぼ所定距離Pとなるように、複数のメモリピラーMP0bがX方向にそれぞれ配列される。
同様に、メモリトレンチMST1aには、複数のメモリピラーMP1aが、配列ピッチが所定距離PでX方向に配列され、メモリトレンチMST1bには、複数のメモリピラーMP1bが、配列ピッチが所定距離PでX方向に配列される。
メモリトレンチMST2aには、複数のメモリピラーMP2aが、配列ピッチが所定距離PでX方向に配列され、メモリトレンチMST2bには、複数のメモリピラーMP2bが、配列ピッチが所定距離PでX方向に配列される。
メモリトレンチMST3aには、複数のメモリピラーMP3aが、配列ピッチが所定距離PでX方向に配列され、メモリトレンチMST3bには、複数のメモリピラーMP3bが、配列ピッチが所定距離PでX方向に配列される。
さらに、メモリトレンチMST4aには、複数のメモリピラーMP4aが、 配列ピッチが所定距離PでX方向に配列され、メモリトレンチMST4bには、複数のメモリピラーMP4bが、配列ピッチが所定距離PでX方向に配列される。
メモリトレンチMST0aとメモリトレンチMST0bとの間には、スリット領域STHaが配置される。同様に、メモリトレンチMST1aとメモリトレンチMST1bとの間にはスリット領域STHaが配置され、メモリトレンチMST2aとメモリトレンチMST2bとの間にはスリット領域STHaが配置される。さらに、メモリトレンチMST3aとメモリトレンチMST3bとの間にはスリット領域STHaが配置され、メモリトレンチMST4aとメモリトレンチMST4bとの間にはスリット領域STHaが配置される。
メモリトレンチMST1aに配列された複数のメモリピラーMP1aは、メモリトレンチMST0aに配列された複数のメモリピラーMP0aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。同様に、複数のメモリピラーMP2aは、複数のメモリピラーMP1aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。複数のメモリピラーMP3aは、複数のメモリピラーMP2aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。さらに、複数のメモリピラーMP4aは、複数のメモリピラーMP3aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。
複数のメモリピラーMP0b〜MP4bに関しても、上述と同様に配列される。すなわち、メモリトレンチMST1bに配列された複数のメモリピラーMP1bは、メモリトレンチMST0bに配列された複数のメモリピラーMP0bに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。複数のメモリピラーMP2bは、複数のメモリピラーMP1bに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。複数のメモリピラーMP3bは、複数のメモリピラーMP2bに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。さらに、複数のメモリピラーMP4bは、複数のメモリピラーMP3bに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。図11に図示しないメモリトレンチMST0c〜MST4cに配列された複数のメモリピラーの配列に関しても、上述と同様に配列される。
メモリトレンチMST0aの最も右側(即ち、他端側)に配置されたメモリピラーMP0aの中心と、メモリトレンチMST1bの最も左側(即ち、一端側)に配置されたメモリピラーMP1bの中心との距離は、ほぼ、所定距離Pの4.25倍に設定される。また、メモリトレンチMST0aの最も右側のメモリピラーMP0aの中心と、メモリトレンチMST0aの右端(即ち、他端)との距離は、ほぼ、所定距離Pの1.25倍に設定される。さらに、メモリトレンチMST0aの右端と、メモリトレンチMST1bの最も左側のメモリピラーMP1bの中心との距離は、ほぼ、所定距離Pの3倍に設定される。
メモリピラーMP1aとメモリピラーMP2b、メモリピラーMP2aとメモリピラーMP3b、及びメモリピラーMP3aとメモリピラーMP4bに関しても、上述と同様である。
すなわち、メモリトレンチMST1aの最も右側に配置されたメモリピラーMP1aの中心と、メモリトレンチMST2bの最も左側に配置されたメモリピラーMP2bの中心との距離は、ほぼ、所定距離Pの4.25倍に設定される。メモリトレンチMST1aの最も右側のメモリピラーMP1aの中心と、メモリトレンチMST1aの右端(即ち、他端)との距離は、ほぼ、所定距離Pの1.25倍に設定される。さらに、メモリトレンチMST1aの右端と、メモリトレンチMST2bの最も左側のメモリピラーMP2bの中心との距離は、ほぼ、所定距離Pの3倍に設定される。
メモリトレンチMST2aの最も右側に配置されたメモリピラーMP2aの中心と、メモリトレンチMST3bの最も左側に配置されたメモリピラーMP3bの中心との距離は、ほぼ、所定距離Pの4.25倍に設定される。メモリトレンチMST2aの最も右側のメモリピラーMP2aの中心と、メモリトレンチMST2aの右端との距離は、ほぼ、所定距離Pの1.25倍に設定される。さらに、メモリトレンチMST2aの右端と、メモリトレンチMST3bの最も左側のメモリピラーMP3bの中心との距離は、ほぼ、所定距離Pの3倍に設定される。
メモリトレンチMST3aの最も右側に配置されたメモリピラーMP3aの中心と、メモリトレンチMST4bの最も左側に配置されたメモリピラーMP4bの中心との距離は、ほぼ、所定距離Pの4.25倍に設定される。メモリトレンチMST3aの最も右側のメモリピラーMP3aの中心と、メモリトレンチMST3aの右端との距離は、ほぼ、所定距離Pの1.25倍に設定される。さらに、メモリトレンチMST3aの右端と、メモリトレンチMST4bの最も左側のメモリピラーMP4bの中心との距離は、ほぼ、所定距離Pの3倍に設定される。
上述の構成を言い換えると以下のようになる。
Y方向に隣接する5つのメモリトレンチMSTをそれぞれ第1、第2、第3、第4、及び第5メモリトレンチとし、第1メモリトレンチに配列されるメモリピラーMPを第1メモリピラーMP、第2メモリトレンチに配列されるメモリピラーMPを第2メモリピラーMP、第3メモリトレンチに配列されるメモリピラーMPを第3メモリピラーMP、第4メモリトレンチに配列されるメモリピラーMPを第4メモリピラーMP、及び第5メモリトレンチに配列されるメモリピラーMPを第5メモリピラーMPとする。そして、X方向及びY方向をそれぞれX軸及びY軸と見なす。
上記のように見なすと、第1メモリピラーMPと第5メモリピラーは、X軸上において同一位置に設けられる。第2メモリピラーMPは、X軸上において第1メモリピラーMPと、所定距離Pの1/4(0.25・P)だけずれて配置される。第3メモリピラーMPは、X軸上において第2メモリピラーMPと、所定距離Pの1/4(0.25・P)だけずれて配置される。さらに、第4メモリピラーMPは、X軸上において第3メモリピラーMPと、所定距離Pの1/4(0.25・P)だけずれて配置される。
なお、メモリトレンチMST0b〜MST4bのメモリピラーMP0b〜MP4bと、スリット領域STHbの右側(即ち、他端側)のメモリトレンチMST0c〜MST4cに配列されるメモリピラーの配置については、上述と同様であるため記載を省略する。
次に、図12を用いて、第1実施形態のメモリピラーMPに接続されるビット線BLについて説明する。図12は、図11中のメモリピラーMPに接続されるビット線BLを示す図である。
メモリピラーMP0a〜MP4a及びMP0b〜MP4bの上方にはビット線BLが設けられ、ビット線BLはこれらメモリピラーMP0a〜MP4a及びMP0b〜MP4bに電気的に接続される。
図12に示すように、複数のビット線BLは、例えば、Y方向に延伸している。ビット線BLは、配列ピッチがある距離(例えば、所定距離Pの1/4)でX方向にそれぞれ配列される。ここでは、例えば、番号1〜4の属性をそれぞれ持つビット線BL1〜BL4が、配列ピッチが所定距離Pの1/4(0.25・P)でX方向にそれぞれ配列される。さらに、ビット線BL1〜BL4を1セットとして、このセットが切り返し配列される。
メモリトレンチMST0aに配列された複数のメモリピラーMP0aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL1にそれぞれ接続される。さらに、メモリトレンチMST0bに配列された複数のメモリピラーMP0bは、ビット線BL1〜BL4のうち、メモリピラーMP0aと同様に、繰り返し表れるビット線BL1にそれぞれ接続される。これにより、ワード線WLe7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP0a及びMP0bは、ビット線BL1にそれぞれ接続される。
また、メモリトレンチMST1aに配列された複数のメモリピラーMP1aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL2にそれぞれ接続される。さらに、メモリトレンチMST1bに配列された複数のメモリピラーMP1bは、ビット線BL1〜BL4のうち、メモリピラーMP1aと同様に、繰り返し表れるビット線BL2にそれぞれ接続される。これにより、ワード線WLe7及びWLo7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP1a及びMP1bは、ビット線BL2にそれぞれ接続される。
メモリトレンチMST2aに配列された複数のメモリピラーMP2aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL3にそれぞれ接続される。さらに、メモリトレンチMST2bに配列された複数のメモリピラーMP2bは、メモリピラーMP2aと同様に、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL3にそれぞれ接続される。これにより、ワード線WLe7及びWLo7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP2a及びMP2bは、ビット線BL3にそれぞれ接続される。
メモリトレンチMST3aに配列された複数のメモリピラーMP3aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL4にそれぞれ接続される。さらに、メモリトレンチMST3bに配列された複数のメモリピラーMP3bは、メモリピラーMP3aと同様に、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL4にそれぞれ接続される。これにより、ワード線WLe7及びWLo7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP3a及びMP3bは、ビット線BL4にそれぞれ接続される。
メモリトレンチMST4aに配列された複数のメモリピラーMP4aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL1にそれぞれ接続される。さらに、メモリトレンチMST4bに配列された複数のメモリピラーMP4bは、メモリピラーMP4aと同様に、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL1にそれぞれ接続される。これにより、ワード線WLo7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP4a及びMP4bは、ビット線BL1にそれぞれ接続される。
前述したように、第1実施形態が備える構成では、同一のワード線WL(あるいは、同一のセレクトゲート線SGD)に接続されたメモリピラーMP(あるいは、メモリセルトランジスタMT、セレクトトランジスタST1、ST2)は、同一属性を持つビット線BLに接続される。
1.3 実施形態の効果
第1実施形態によれば、動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。詳述すると、書き込み及び読み出し動作時に、ビット線BLを選択するためのビット線制御の計算が複雑になるのを防ぐことができる。さらに、ワード線WL等のリプレース工程で用いるスリット領域STHが設けられるダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
第1実施形態によれば、動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。詳述すると、書き込み及び読み出し動作時に、ビット線BLを選択するためのビット線制御の計算が複雑になるのを防ぐことができる。さらに、ワード線WL等のリプレース工程で用いるスリット領域STHが設けられるダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
以下に、上述した第1実施形態の効果について説明する。
本実施形態の半導体記憶装置では、メモリセルトランジスタMTを分断するメモリトレンチMSTが存在している。メモリトレンチMSTがあるため、メモリセルアレイ領域内のレイアウトに様々な制約がある。例えば、ライン状のスリット領域を用いてリプレース工程を行う場合、メモリトレンチMSTが壁になってしまい、ワード線WL等のリプレースができない。このため、ホール形状のスリット領域STHからリプレース工程を行う。スリット領域STHからリプレース工程を行うには、ワード線等の積層数やスリット領域STHからワード線形成領域までの距離に応じたスリット領域STHの短径幅の確保が必要となる。しかし、短径幅方向をメモリトレンチMSTの延伸方向に対して直交する方向に配置すると、メモリセルアレイ領域の大きさがスリット領域STHの短径幅に律速してしまい、メモリセルアレイ領域を縮小することができない。
そこで、スリット領域STHの長径方向あるいは短径方向をメモリトレンチMSTの延伸方向に対して斜めに配置するレイアウトを用いる場合がある。スリット領域STHを斜めに配置した場合、メモリセルアレイ領域の大きさが短径幅に律速されず、短径幅を大きく取れる。しかし、メモリピラーMPを配置できないダミー領域(スリット領域STHを含む)がシフトしていくため、同一のセレクトゲート線SGD(あるいは、ワード線WL)に接続されたメモリピラーMPに、異なる属性を持つビット線BLが接続される場合がある。
書き込み及び読み出し動作においてメモリセルを選択するためには、セレクトゲート線SGD、ワード線WL、及びビット線BLを用いる。スリット領域STHの長径方向(あるいは、短径方向)を斜め方向に配置するレイアウトを用いると、スリット領域STHを含むダミー領域がシフトしていくため、メモリピラーMPの配列、スリット領域STHの配列、及びセレクトゲート線SGDの選択方式が周期にならず、ビット線を選択するためのビット線制御の計算が複雑になる。例えば、書き込み動作におけるビット線BLの書き込み禁止処理に関する計算が複雑になるという問題がある。
本実施形態では、メモリトレンチMST0aに、配列ピッチが第1距離(所定距離P)でX方向に配列された複数の第1メモリピラーMP0aと、メモリトレンチMST1aに、配列ピッチが第1距離(所定距離P)でX方向に配列された複数の第2メモリピラーMP1aとを備え、第2メモリピラーMP1aの配列は、第1メモリピラーMP0aの配列に対して、X方向に第1距離の半分より短い第2距離ずれている。例えば、第2メモリピラーMP1aの配列は、第1メモリピラーMP0aの配列に対して、X方向に所定距離Pの1/4ずれている。これにより、同一のセレクトゲート線SGDで選択されるメモリピラーMPを、同一の属性を有するビット線BLに接続することができる。言い換えると、同一のセレクトゲート線SGDで選択されるメモリピラーMPに接続されるビット線BL番号を揃えることができる。この結果、ビット線制御の計算が複雑になるのを防ぐことができ、簡略化が可能である。さらに、スリット領域STHを含むダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
また、スリット領域STHの長径方向(あるいは、短径方向)をX方向あるいはY方向に斜めに配置することにより、Y方向に隣接する複数のメモリピラーMP間の距離を短くすることができる。これにより、メモリセルアレイ領域をさらに縮小することができる。
2.第2実施形態
次に、第2実施形態の半導体記憶装置について説明する。第2実施形態は、Y方向に配列された複数のメモリトレンチMSTにおいて、スリット領域STHを1つ置きに配置すると共に、スリット領域STH間のメモリトレンチMSTを斜めに配置した例である。第2実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成については、第1実施形態と同様である。
次に、第2実施形態の半導体記憶装置について説明する。第2実施形態は、Y方向に配列された複数のメモリトレンチMSTにおいて、スリット領域STHを1つ置きに配置すると共に、スリット領域STH間のメモリトレンチMSTを斜めに配置した例である。第2実施形態では、第1実施形態と異なる点について主に説明する。説明しないその他の構成については、第1実施形態と同様である。
2.1 メモリアレイ領域の詳細な構成
図13は、第2実施形態に係るメモリアレイ領域100におけるメモリトレンチMST、メモリピラーMP、ワード線WLe7、WLo7、及びスリット領域STHa及びSTHbの平面レイアウトである。
図13は、第2実施形態に係るメモリアレイ領域100におけるメモリトレンチMST、メモリピラーMP、ワード線WLe7、WLo7、及びスリット領域STHa及びSTHbの平面レイアウトである。
第2実施形態では、第1実施形態と同様に、複数のメモリトレンチMST0〜MST4の延伸方向がX方向に対して平行に設けられ、複数のメモリトレンチMST0〜MST4がY方向に配列される。
スリット領域STHa及びSTHbは、Y方向に配列されたメモリトレンチMST0〜MST4において1つ置きに設けられ、スリット領域STHa及びSTHbの長径方向がY方向を向くように配置される。
スリット領域STHaは、メモリトレンチMST0aの端部とMST0bの端部間、メモリトレンチMST2aの端部とMST2bの端部間、及びメモリトレンチMST4aの端部とMST4bの端部間に設けられる。
スリット領域STHbは、メモリトレンチMST1bの端部とMST1cの端部間、及びメモリトレンチMST3bの端部とMST3cの端部間に設けられる。
メモリトレンチMST1aの端部とMST1bの端部間、及びメモリトレンチMST3aの端部とMST3bの端部間には、メモリトレンチMSTaが設けられる。メモリトレンチMST1aは、X方向あるいはY方向に対して斜めに配置される。例えば、X方向とメモリトレンチMSTaとのなす角は45度あるいは135度であり、Y方向とメモリトレンチMSTaとのなす角は45度である。
メモリトレンチMST0bの端部とMST0cの端部間、メモリトレンチMST2bの端部とMST2cの端部間、及びメモリトレンチMST4bの端部とMST4cの端部間には、メモリトレンチMSTbが設けられる。メモリトレンチMSTbは、X方向あるいはY方向に対して斜めに配置される。例えば、X方向とメモリトレンチMSTbとのなす角は45度あるいは135度であり、Y方向とメモリトレンチMSTbとのなす角は45度である。
次に、図14を用いて、メモリピラーMPの配置の詳細について説明する。図14は、図13中のメモリトレンチMST0a〜MST4a及びMST0b〜MST4bに配列されたメモリピラーMPを示す図である。
図14に示す第2実施形態におけるメモリピラーMPの配置の詳細は、図11に示した第1実施形態のメモリピラーMPの配置と同様である。すなわち、メモリトレンチMST0〜MST4の各々には、複数のメモリピラーMPが、配列ピッチが所定距離PでX方向に配列される。言い換えると、隣接する2つのメモリピラーMPの中心間の距離がほぼ所定距離Pとなるように、複数のメモリピラーMPがX方向にそれぞれ配列される。
メモリトレンチMST1aに配列された複数のメモリピラーMP1aは、メモリトレンチMST0aに配列された複数のメモリピラーMP0aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。同様に、複数のメモリピラーMP2aは、複数のメモリピラーMP1aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。複数のメモリピラーMP3aは、複数のメモリピラーMP2aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。さらに、複数のメモリピラーMP4aは、複数のメモリピラーMP3aに対して、X方向に所定距離Pの1/4(0.25・P)だけずれて配列される。
複数のメモリピラーMP0b〜MP4bと、メモリトレンチMST0c〜MST4cに配列されるメモリピラーの配置については、上述と同様である。
また、メモリトレンチMST0aの最も右側(即ち、他端側)に配置されたメモリピラーMP0aの中心と、メモリトレンチMST1bの最も左側(即ち、一端側)に配置されたメモリピラーMP1bの中心との距離は、ほぼ、所定距離Pの4.25倍に設定される。また、メモリトレンチMST0aの最も右側のメモリピラーMP0aの中心と、メモリトレンチMST0aの右端(即ち、他端)との距離は、ほぼ、所定距離Pの1.25倍に設定される。さらに、メモリトレンチMST0aの右端と、メモリトレンチMST1bの最も左側のメモリピラーMP1bの中心との距離は、ほぼ、所定距離Pの3倍に設定される。
メモリピラーMP1aとメモリトレンチMST1aとメモリピラーMP2b、メモリピラーMP2aとメモリトレンチMST2aとメモリピラーMP3b、及びメモリピラーMP3aとメモリトレンチMST3aとメモリピラーMP4bのそれぞれに関しても、上述と同様の関係を有する。
次に、図15を用いて、第2実施形態のメモリピラーMPに接続されるビット線BLについて説明する。図15は、図14中のメモリピラーMPに接続されるビット線BLを示す図である。
図15に示すメモリピラーMP0a〜MP4a及びMP0b〜MP4bに接続されるビット線BLの詳細は、図11に示した第1実施形態のメモリピラーMP0a〜MP4a及びMP0b〜MP4bに接続されるビット線BLの詳細と同様である。
すなわち、メモリトレンチMST0aに配列された複数のメモリピラーMP0aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL1にそれぞれ接続される。さらに、メモリトレンチMST0bに配列された複数のメモリピラーMP0bは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL1にそれぞれ接続される。これにより、ワード線WLe7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP0a及びMP0bは、ビット線BL1にそれぞれ接続される。
また、メモリトレンチMST1aに配列された複数のメモリピラーMP1aは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL2にそれぞれ接続される。さらに、メモリトレンチMST1bに配列された複数のメモリピラーMP1bは、ビット線BL1〜BL4のうち、繰り返し表れるビット線BL2にそれぞれ接続される。これにより、ワード線WLe7及びWLo7(あるいは、セレクトゲート線SGD)に接続されたメモリピラーMP1a及びMP1bは、ビット線BL2にそれぞれ接続される。
さらに、複数のメモリピラーMP2a、MP2b、MP3a、MP3b、MP4a、及びMP4bに接続されるビット線BLの詳細は、図12に示した第1実施形態と同様である。
2.2 実施形態の効果
第2実施形態によれば、第1実施形態と同様に、動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。詳述すると、書き込み及び読み出し動作時に、ビット線BLを選択するためのビット線制御の計算が複雑になるのを防ぐことができる。さらに、ワード線WL等のリプレース工程で用いるスリット領域STHが設けられるダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
第2実施形態によれば、第1実施形態と同様に、動作信頼性を向上でき、メモリセルアレイ領域を縮小可能な半導体記憶装置を提供する。詳述すると、書き込み及び読み出し動作時に、ビット線BLを選択するためのビット線制御の計算が複雑になるのを防ぐことができる。さらに、ワード線WL等のリプレース工程で用いるスリット領域STHが設けられるダミー領域の増大を抑制でき、メモリセルアレイ領域を縮小することができる。
また、図4、図10、図11、及び図13等において、ワード線WLeとワード線WLo(または、セレクトゲート線SGD)をX方向の両端から櫛形に配置しているのは、あくまでも一例であり、その他の配置形態を用いてもよい。
さらに、上記実施形態では半導体記憶装置としてNAND型フラッシュメモリを例に説明したが、NAND型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…半導体記憶装置、10…メモリセルアレイ、11…ロウデコーダ、12…ドライバ、13…センスアンプ、14…アドレスレジスタ、15…コマンドレジスタ、16…入出力回路、17…シーケンサ、20〜22…導電層、20−0〜20−15…導電層、20−0a…導電層、20−0b…導電層、20−0c…導電層、20−1…導電層、20−1a…導電層、20−1b…導電層、20−1c…導電層、20−2…導電層、20−2a…導電層、20−2b…導電層、20−2c…導電層、20−3…導電層、20−3a…導電層、20−3b…導電層、20−3c…導電層、20Ma…導電層、20Mb…導電層、21…導電層、22…導電層、23…半導体基板、24…コンタクトプラグ、25…導電層、26…コンタクトプラグ、27…導電層、28…コンタクトプラグ、29…導電層、30…絶縁層、31…半導体層、32〜34…絶縁層、100…メモリアレイ領域、200e…フックアップ領域、200o…フックアップ領域、BL0〜BL(m−1)…ビット線、BLK0〜BLKn…ブロック、CP1e…コンタクトプラグ、CP1o…コンタクトプラグ、MP0a…メモリピラー、MP0b…メモリピラー、MP1a…メモリピラー、MP1b…メモリピラー、MP2a…メモリピラー、MP2b…メモリピラー、MP3a…メモリピラー、MP3b…メモリピラー、MP4a…メモリピラー、MP4b…メモリピラー、MST0〜MST4…メモリトレンチ、MST0a…メモリトレンチ、MST0b…メモリトレンチ、MST0c…メモリトレンチ、MST1a…メモリトレンチ、MST1b…メモリトレンチ、MST1c…メモリトレンチ、MST2a…メモリトレンチ、MST2b…メモリトレンチ、MST2c…メモリトレンチ、MST3a…メモリトレンチ、MST3b…メモリトレンチ、MST3c…メモリトレンチ、MST4a…メモリトレンチ、MST4b…メモリトレンチ、MST4c…メモリトレンチ、MT0〜MT7…メモリセルトランジスタ、MTe0〜MTe7…メモリセルトランジスタ、
MTo0〜MTo7…メモリセルトランジスタ、SGD0〜SGD7…セレクトゲート線、ST1…セレクトトランジスタ、ST2…セレクトトランジスタ、STH1…スリット領域、STH2…スリット領域、SU0〜SU7…ストリングユニット、WLe0〜WLe7…ワード線、WLo0〜WLo7…ワード線。
MTo0〜MTo7…メモリセルトランジスタ、SGD0〜SGD7…セレクトゲート線、ST1…セレクトトランジスタ、ST2…セレクトトランジスタ、STH1…スリット領域、STH2…スリット領域、SU0〜SU7…ストリングユニット、WLe0〜WLe7…ワード線、WLo0〜WLo7…ワード線。
Claims (12)
- 基板上に第1方向に積層され、前記第1方向と交差する第2方向に延伸する複数の第1導電層と、
前記基板上に前記第1方向に積層され、前記第2方向に延伸し、前記第2方向と交差する第3方向に前記複数の第1導電層と離れて配置された複数の第2導電層と、
前記第1導電層と前記第2導電層に電気的に接続され、前記基板上に前記第1方向に積層された複数の第3導電層と、
前記第1方向と前記第2方向に延伸し、前記第1導電層を挟むように前記第3方向に配列された第1及び第2絶縁層と、
前記第1方向と前記第2方向に延伸し、前記第2導電層を挟むように前記第3方向に配列された第3及び第4絶縁層と、
前記第1方向に延伸し、前記第3導電層を挟むように配列された第1及び第2絶縁領域と、
前記第1絶縁層に、配列ピッチが第1距離で前記第2方向に配列され、前記第1方向に延伸する複数の第1ピラーと、
前記第2絶縁層に、配列ピッチが前記第1距離で前記第2方向に配列され、前記第1方向に延伸する複数の第2ピラーと、
を具備し、
前記第2ピラーの配列は、前記第1ピラーの配列に対して、前記第2方向に前記第1距離の半分より短い第2距離ずれている半導体記憶装置。 - 前記第2距離は、前記第1距離の1/4の距離である請求項1に記載の半導体記憶装置。
- 前記第4絶縁層に、配列ピッチが前記第1距離で前記第2方向に配列され、前記第1方向に延伸する複数の第3ピラーをさらに具備し、
前記複数の第1ピラーと前記複数の第3ピラーとの間の最も近いピラー間の中心間の距離は、前記第1距離の4.25倍である請求項1に記載の半導体記憶装置。 - 前記第1絶縁領域は前記第1絶縁層の端部と前記第3絶縁層の端部との間に配置され、前記第2絶縁領域は前記第2絶縁層の端部と前記第4絶縁層の端部との間に配置されている請求項1に記載の半導体記憶装置。
- 前記第1絶縁領域は、前記第1方向と交差し、かつ前記第2方向及び第3方向と異なる第4方向に配置され、前記第2絶縁領域は、前記第4方向に配置されている請求項1に記載の半導体記憶装置。
- 前記第1絶縁領域と前記第1絶縁層とのなす角、及び前記第2絶縁領域と前記第2絶縁層とのなす角は、90度より大きい請求項5に記載の半導体記憶装置。
- 前記第1、第2絶縁領域の各々は長円形状を含み、前記第1絶縁領域の長軸方向は、前記第1絶縁層に対して斜めに配置され、前記第2絶縁領域の長軸方向は、前記第2絶縁層に対して斜めに配置されている請求項1に記載の半導体記憶装置。
- 前記第1、第2絶縁領域の各々は長円形状を含み、前記第1絶縁領域の短径方向は、前記第1絶縁層に対して斜めに配置され、前記第2絶縁領域の短径方向は、前記第2絶縁層に対して斜めに配置されている請求項1に記載の半導体記憶装置。
- 前記第1、第2絶縁領域の各々は長円形状を含み、前記第1、第2絶縁領域の長軸方向は前記第3方向に沿って配置されている請求項1に記載の半導体記憶装置。
- 前記第1、第2ピラーは半導体層を有し、
前記半導体層は、前記第1方向に延伸する請求項1に記載の半導体記憶装置。 - 前記第3絶縁層に、配列ピッチが前記第1距離で前記第2方向に配列され、前記第1方向に延伸する複数の第4ピラーと、
前記第1ピラー及び前記第4ピラーの上方に設けられた複数のビット線と、をさらに具備し、
前記第1ピラー及び前記第4ピラーにそれぞれ電気的に接続される前記ビット線は、同一の属性を有する請求項1に記載の半導体記憶装置。 - 前記第1導電層と前記第1ピラーとが交差する部分は、メモリセルトランジスタとして機能する請求項1に記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020051004A JP2021150573A (ja) | 2020-03-23 | 2020-03-23 | 半導体記憶装置 |
TW109126637A TWI762991B (zh) | 2020-03-23 | 2020-08-06 | 半導體記憶裝置 |
CN202010883049.1A CN113437081B (zh) | 2020-03-23 | 2020-08-28 | 半导体存储装置 |
US17/011,006 US11631683B2 (en) | 2020-03-23 | 2020-09-03 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020051004A JP2021150573A (ja) | 2020-03-23 | 2020-03-23 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2021150573A true JP2021150573A (ja) | 2021-09-27 |
Family
ID=77748620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020051004A Pending JP2021150573A (ja) | 2020-03-23 | 2020-03-23 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11631683B2 (ja) |
JP (1) | JP2021150573A (ja) |
CN (1) | CN113437081B (ja) |
TW (1) | TWI762991B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023072960A (ja) * | 2021-11-15 | 2023-05-25 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
KR101490429B1 (ko) * | 2008-03-11 | 2015-02-11 | 삼성전자주식회사 | 저항 메모리 소자 및 그 형성 방법 |
JP5103232B2 (ja) * | 2008-03-18 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9076824B2 (en) * | 2012-11-02 | 2015-07-07 | Micron Technology, Inc. | Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods |
KR102210329B1 (ko) * | 2014-08-14 | 2021-02-01 | 삼성전자주식회사 | 저항 변화 메모리 소자 및 그 제조 방법 |
US9412700B2 (en) * | 2014-10-15 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of manufacturing semiconductor device |
US9837432B2 (en) * | 2015-09-09 | 2017-12-05 | Toshiba Memory Corporation | Semiconductor memory device |
US9935121B2 (en) * | 2015-09-10 | 2018-04-03 | Toshiba Memory Corporation | Three dimensional vertical channel semiconductor memory device |
TWI622131B (zh) | 2016-03-18 | 2018-04-21 | Toshiba Memory Corp | Semiconductor memory device and method of manufacturing same |
JP2017195275A (ja) * | 2016-04-20 | 2017-10-26 | 東芝メモリ株式会社 | 半導体記憶装置およびその製造方法 |
JP2018164070A (ja) * | 2017-03-27 | 2018-10-18 | 東芝メモリ株式会社 | 半導体記憶装置 |
KR102365684B1 (ko) * | 2017-06-27 | 2022-02-21 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
JP6980518B2 (ja) * | 2017-12-27 | 2021-12-15 | キオクシア株式会社 | 半導体記憶装置 |
JP2019153626A (ja) * | 2018-03-01 | 2019-09-12 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2019161059A (ja) * | 2018-03-14 | 2019-09-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
JP2020009904A (ja) * | 2018-07-09 | 2020-01-16 | キオクシア株式会社 | 半導体メモリ |
JP2020035974A (ja) * | 2018-08-31 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
JP2020042885A (ja) * | 2018-09-13 | 2020-03-19 | キオクシア株式会社 | 半導体記憶装置 |
-
2020
- 2020-03-23 JP JP2020051004A patent/JP2021150573A/ja active Pending
- 2020-08-06 TW TW109126637A patent/TWI762991B/zh active
- 2020-08-28 CN CN202010883049.1A patent/CN113437081B/zh active Active
- 2020-09-03 US US17/011,006 patent/US11631683B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11631683B2 (en) | 2023-04-18 |
CN113437081A (zh) | 2021-09-24 |
TWI762991B (zh) | 2022-05-01 |
US20210296331A1 (en) | 2021-09-23 |
TW202137493A (zh) | 2021-10-01 |
CN113437081B (zh) | 2023-12-19 |
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