JP2024042619A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルのリードディスターブを抑制すること。【解決手段】一実施形態に係る半導体記憶装置は、第１ワード線と、第２ワード線と、第１セレクトゲート線と、第２セレクトゲート線と、第３セレクトゲート線と、第４セレクトゲート線と、第１ワード線に接続された第１メモリセル及び第１セレクトゲート線に接続された第１選択トランジスタ、並びに、第２ワード線に接続された第２メモリセル及び第２セレクトゲート線に接続された第２選択トランジスタを含む第１メモリピラーと、第１メモリセル及び第２メモリセルのそれぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、第１セレクトゲート線乃至第４セレクトゲート線をそれぞれ独立に制御する。【選択図】図１９

Description

本開示の実施形態は半導体記憶装置に関する。
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特開２０１８－１６４０７０号公報 特開２０１７－１６８１６３号公報 特開２０２０－１９８１４１号公報
メモリセルのリードディスターブを抑制することを可能にする半導体記憶装置を提供する。
一実施形態に係る半導体記憶装置は、第1のグループと、前記第１のグループに隣接する第２のグループと、第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、前記第１のグループに含まれ、第１メモリセル及び前記第１メモリセルに電気的に直列に接続される第１選択トランジスタ、並びに、第２メモリセル及び前記第２メモリセルに電気的に直列に接続される第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラーと、前記第２のグループに含まれ、第３メモリセル及び前記第３メモリセルに電気的に直列に接続される第３選択トランジスタ、並びに、前記第１のグループに含まれ、第４メモリセル及び前記第４メモリセルに電気的に直列に接続される第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、前記第２のグループに含まれ、第５メモリセル及び前記第５メモリセルに電気的に直列に接続される第５選択トランジスタ、並びに、第６メモリセル及び前記第６メモリセルに電気的に直列に接続される第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、前記第１のグループに含まれ、第７メモリセル及び前記第７メモリセルに電気的に直列に接続される第７選択トランジスタ、並びに、前記第２のグループに含まれ、第８メモリセル及び前記第８メモリセルに電気的に直列に接続される第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、前記第１メモリセル乃至前記第８メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、を含み、前記第１メモリセル乃至前記第８メモリセルは、前記第１ワード線及び前記第２ワード線に挟まれ、前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、及び前記第７メモリセルは、前記第１ワード線に対向して配置され、前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、及び前記第８メモリセルは、前記第２ワード線に対向して配置され、前記第１選択トランジスタ及び前記第２選択トランジスタは、前記第１セレクトゲート線及び前記第２セレクトゲート線に挟まれ、前記第３選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線及び前記第３セレクトゲート線に挟まれ、前記第５選択トランジスタ及び前記第６選択トランジスタは、前記第３セレクトゲート線及び前記第４セレクトゲート線に挟まれ、前記第７選択トランジスタ及び前記第８選択トランジスタは、前記第１セレクトゲート線及び前記第４セレクトゲート線に挟まれ、前記第１選択トランジスタ及び前記第７選択トランジスタは、前記第１セレクトゲート線に電気的に接続され、前記第２選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線に電気的に接続され、前記第３選択トランジスタ及び前記第５選択トランジスタは、前記第３セレクトゲート線に電気的に接続され、前記第６選択トランジスタ乃至前記第８選択トランジスタは、前記第４セレクトゲート線に電気的に接続され、前記ロジック制御回路は、前記読み出し動作を実行するとき、前記読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、前記第１セレクトゲート線乃至前記第４セレクトゲート線をそれぞれ独立に制御する。
一実施形態に係る半導体記憶装置は、第1のグループと、前記第１のグループに隣接する第２のグループと、第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第１メモリセル、及び、前記第１メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第１選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第２メモリセル、及び、前記第２メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラーと、前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第３メモリセル、及び、前記第３メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第３選択トランジスタ、並びに、前記第１のグループに含まれ、前記第２ワード線に電気的に接続された第４メモリセル、及び、前記第４メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第５メモリセル、及び、前記第５メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第５選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第６メモリセル、及び、前記第６メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第７メモリセル、及び、前記第７メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第７選択トランジスタ、並びに、前記第２のグループに含まれ、前記第２ワード線に電気的に接続された第８メモリセル、及び、前記第８メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、を含み、前記第１セレクトゲート線、前記第２セレクトゲート線、前記第３セレクトゲート線及び前記第４セレクトゲート線は、前記第２層において、相互に独立して設けられる。
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。 第１実施形態に係るドレイン側セレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。 第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。 第１実施形態に係るソース側セレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。 図４に示される半導体記憶装置のＡ１－Ａ２に沿った断面図である。 図４に示される半導体記憶装置のＢ１－Ｂ２に沿った断面図である。 第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。 第１の例において、図６に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。 図９に示されるメモリセルトランジスタのＤ１－Ｄ２線に沿った断面図である。 第２の例において、図６に示されるメモリセルトランジスタのＣ１－Ｃ２線に沿った断面図である。 図１１に示されるメモリセルトランジスタのＥ１－Ｅ２線に沿った断面図である。 第１実施形態に係る半導体記憶装置において、隣接するストリングの等価回路を示す図である。 図１４（Ａ）は、第１の比較例に係る半導体記憶装置の一部を示し、図１４（Ｂ）は、第２の比較例に係る半導体記憶装置の一部を示す。 図１３に示されるストリングの等価回路を簡略化した等価回路の一例を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。 第１実施形態に係る半導体記憶装置１の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。 第１実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートを示す図である。 第１実施形態に係る半導体記憶装置のセレクトゲート線の形成方法を説明するための図である。 第１実施形態に係る半導体記憶装置のセレクトゲート線の形成方法を説明するための図である。 第１実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。 第１実施形態に係る半導体記憶装置のセレクトゲート線ＳＧＤの形成方法を説明するための図である。 第２実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。 第２実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。 第２実施形態に係る半導体記憶装置のワード線の形成方法を説明するための図である。 第３実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートを示す図である。 第４実施形態に係る半導体記憶装置の読み出し動作を説明するためのタイミングチャートを示す図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
＜１－１．構成例＞
＜１－１―１．メモリシステム＞
図１は、半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。図１に示されるように、メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し動作、半導体記憶装置１へのデータの書き込み動作、及び半導体記憶装置１のデータの消去動作を制御する。第１実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
＜１－１－２．半導体記憶装置の構成＞
図１に示されるように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。
メモリセルアレイ２１は、例えば、センスアンプモジュール７０、ロウデコーダ２９、及びドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧの各々は、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７及びＭＴｏ０～ＭＴｏ７（図２）の保持するデータは、一括して消去される。なお、半導体記憶装置１では、メモリセルトランジスタＭＴは、単にメモリセルといわれる場合がある。
半導体記憶装置１では、例えば、ＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに、３ビット（８値）のデータが保持されてよく、２ビット（４値）以下のデータが保持されてよく、５ビット以上のデータが保持されてもよい。
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、及びセンスアンプモジュール７０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、及びステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイスから、メモリコントローラ２を介して、半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴ又は半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレス及びロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作及び読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
具体的には、入出力回路２２は、入力回路及び出力回路を備え、入力回路及び出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール７０に送信し、受信したアドレス情報ＡＤＤ及びコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプモジュール７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳ及び読み出しデータＤＡＴを、メモリコントローラ２に送信する。
ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２及びシーケンサ２４を制御する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎ及びリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力及び出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を半導体記憶装置１に指示するための信号である。
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプモジュール７０、及びドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、書き込み動作、読み出し動作、及び消去動作等の各種動作を実行する。
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、又は命令を受け付けないビジー状態にあるかを通知するための信号である。
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作及び読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
ドライバセット２８は、例えば、偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａ（図８）、及び奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂ（図８）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプモジュール７０、及びロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧、又はシーケンサ２４から供給される制御信号に基づいて、例えば、読み出し動作及び書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５、ＳＧＤ６、ＳＧＤ７、・・・）（図３）、ワード線ＷＬ（図２）、ソース線ＳＬ（図２）、及びビット線ＢＬ（図２）等に供給する各種電圧又は各種制御信号を生成する。ドライバセット２８は、生成した電圧又は制御信号を、センスアンプモジュール７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。半導体記憶装置１では、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５、ＳＧＤ６、ＳＧＤ７などを区別する必要がない場合は、単に「セレクトゲート線ＳＧＤ」という場合がある。セレクトゲート線ＳＧＤは、例えば、「ドレイン側セレクトゲート線」といわれる場合がある。
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作及び書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
センスアンプモジュール７０は、例えば、アドレスレジスタからカラムアドレスを受信し、カラムアドレスに基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプモジュール７０は、例えば、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）毎に設けられたセンスアンプユニット（図示は省略）を含む。センスアンプユニットはビット線ＢＬに電圧を供給可能に電気的に接続される。また、センスアンプモジュール７０は、読み出し動作に係る命令に基づき、メモリセルアレイ２１から読み出されたデータ（閾値電圧）をセンスし、読み出されたデータ（閾値電圧）を一時的に保持することが可能である。また、センスアンプモジュール７０は、一時的に保存したデータに基づき、論理演算をすることが可能である。また、センスアンプモジュール７０は、読み出されたデータ（読み出しデータ）ＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。さらに、センスアンプモジュール７０は、書き込み動作に係る命令に基づき、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
＜１－１－３．メモリセルアレイ＞
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。図２の説明において、図１と同一、又は類似する構成の説明は省略されることがある。
図２に示されるように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３、・・・）を含む。本実施形態では、メモリグループＭＧの各々は、複数のメモリストリング５０を含む。例えば、メモリグループＭＧ０及びＭＧ２は、複数のメモリストリング５０ｅを含み、メモリグループＭＧ１及びＭＧ３は、複数のメモリストリング５０ｏを含む。
メモリストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５、ＳＧＤ６、ＳＧＤ７、・・・）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、ＭＧ４、ＭＧ６、・・・）の各々における選択トランジスタＳＴ２のゲートは、例えば、セレクトゲート線ＳＧＳ０、ＳＧＳ２、・・・に接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、ＭＧ５、ＭＧ７、・・・）の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳ１、ＳＧＳ３、・・・に接続される。セレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＳ１、ＳＧＳ３、・・・は、それぞれ独立に設けられ、独立に制御可能である。半導体記憶装置１では、セレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＳ１、ＳＧＳ３などを区別する必要がない場合は、単に「セレクトゲート線ＳＧＳ」という場合がある。セレクトゲート線ＳＧＳは、例えば、単に「セレクトゲート線」、又は、「ソース側セレクトゲート線」といわれる場合がある。また、セレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＳ１、ＳＧＳ３などを区別する場合、例えば、セレクトゲート線ＳＧＳ０は「第１セレクトゲート線」、セレクトゲート線ＳＧＳ１は「第２セレクトゲート線」、セレクトゲート線ＳＧＳ２は「第３セレクトゲート線」、セレクトゲート線ＳＧＳ３は「第４セレクトゲート線」といわれる場合がある。
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴｅ０～ＭＴｅ７）の制御ゲートは、それぞれ偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴｏ０～ＭＴｏ７）の制御ゲートは、それぞれ奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。偶数ワード線ＷＬｅ及び奇数ワード線ＷＬｏは、ロウデコーダ２９によって独立に制御される。
各メモリグループＭＧは、複数のワード線ＷＬにそれぞれ対応する複数のページを含む。例えば、メモリグループＭＧ０、ＭＧ２、ＭＧ４又はＭＧ６などにおいては、偶数ワード線ＷＬｅ０～ＷＬｅ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。また、メモリグループＭＧ１、ＭＧ３、ＭＧ５又はＭＧ７などにおいては、奇数ワード線ＷＬｏ０～ＷＬｏ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。書き込み動作及び読み出し動作は、ページを単位として実行される。
メモリセルアレイ２１内において同一列にあるメモリストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でメモリストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から電圧を供給される。また、半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から互いに異なる電圧を供給されてもよい。
メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたメモリストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
＜１－１－４．メモリセルアレイの平面レイアウト＞
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤ、ビット線ＢＬ、及びメモリピラーＭＰの平面レイアウト、並びに、コンタクトプラグ及び配線層に接続されるセレクトゲート線ＳＧＤを示す概略図である。図３に示されるように、半導体記憶装置１では、例えば、１つのブロックＢＬＫ内に８つのセレクトゲート線ＳＧＤが含まれる。図３の説明において、図１及び図２と同一、又は類似する構成の説明は省略されることがある。
図３に示されるように、半導体記憶装置１では、例えば、Ｘ方向に延びる配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－０ｄ、Ｚ方向に延びるコンタクトプラグ６１－０ａ及び６１－０ｂ、並びに、配線層６０－０ａを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられる。配線層１０－０ａと配線層１０－０ｂとは、配線層１０－１ａを挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられる。コンタクトプラグ６１－０ａは、例えば、配線層１０－０ｃのＹ方向の一端に設けられる。コンタクトプラグ６１－０ｂは、例えば、第１接続部１０－０ｄの一端に設けられる。配線層６０－０ａは、例えば、配線層１０と異なる層であり、コンタクトプラグ６１－０ａ及び６１－０ｂを介して、配線層１０－０ｃ及び第１接続部１０－０ｄに接続される。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと配線層１０－２ａとの間に設けられる。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄを用いて接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられる。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられる。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。
Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄを用いて接続される。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられる。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられる。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
Ｘ方向に延びる配線層１０－４ａ、１０－４ｂは、Ｙ方向に延びる第１接続部１０－４ｄを用いて接続される。配線層１０－４ａは、配線層１０－３ｂと配線層１０－５ａとの間に設けられる。配線層１０－４ｂは、配線層１０－５ａと配線層１０－５ｂとの間に設けられる。第１接続部１０－４ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。２つの配線層１０－４ａ、１０－４ｂがセレクトゲート線ＳＧＤ４として機能する。
Ｘ方向に延びる配線層１０－５ａ、１０－５ｂは、Ｙ方向に延びる第２接続部１０－５ｄを用いて接続される。配線層１０－５ａは、配線層１０－４ａと配線層１０－４ｂとの間に設けられる。配線層１０－５ｂは、配線層１０－４ｂと配線層１０－６ａとの間に設けられる。第２接続部１０－５ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－５ａ、１０－５ｂがセレクトゲート線ＳＧＤ５として機能する。
Ｘ方向に延びる配線層１０－６ａ、１０－６ｂは、Ｙ方向に延びる第１接続部１０－６ｄを用いて接続される。配線層１０－６ａは、配線層１０－５ｂと配線層１０－７ａとの間に設けられる。配線層１０－６ｂは、配線層１０－７ａと配線層１０－７ｂとの間に設けられる。第１接続部１０－６ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。２つの配線層１０－６ａ、１０－６ｂがセレクトゲート線ＳＧＤ６として機能する。
Ｘ方向に延びる配線層１０－７ａ、１０－７ｂは、Ｙ方向に延びる第２接続部１０－７ｄを用いて接続される。配線層１０－７ａは、配線層１０－６ａと配線層１０－６ｂとの間に設けられる。配線層１０－７ｂは、配線層１０－６ｂと配線層１０－０ｃとの間に設けられる。第２接続部１０－７ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－７ａ、１０－７ｂがセレクトゲート線ＳＧＤ７として機能する。
第１実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、１０－４ｄ、１０－６ｄ、又は第２接続部１０－１ｄ、１０－３ｄ、１０－５ｄ、１０－７ｄを用いて接続された構成が例示されるが、各々の配線層の構成は第１実施形態で示される構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給され、配線層１０－４ａ、１０－４ｂに同じ電圧が供給され、配線層１０－５ａ、１０－５ｂに同じ電圧が供給され、配線層１０－６ａ、１０－６ｂに同じ電圧が供給され、配線層１０－７ａ、１０－７ｂに同じ電圧が供給されるように制御されてもよい。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２という。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示されるブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１という。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。
Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ３１）が設けられる。複数のメモリピラーＭＰはメモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ ｓｅｃｔｉｏｎ）に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。第１実施形態において、例えば、Ｙ方向はＸ方向に直交、又は略直交する方向であり、Ｚ方向は、Ｘ方向及びＹ方向に直交、又は略直交する方向であり、ソース線層に平行なに対して垂直、又は略垂直な方向である。第１実施形態において、メモリピラーＭＰは「半導体ピラー」といわれる場合があり、Ｘ方向は「第１方向」といわれる場合があり、Ｙ方向は「第２方向」といわれる場合があり、Ｚ方向は「第３方向」といわれる場合がある。
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ８、ＭＰ２４が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ１６が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ９、ＭＰ２５が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ１７が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ１０、ＭＰ２６が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１８が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ１１、ＭＰ２７が設けられる。配線層１０－３ｂ、１０－４ａの間にはメモリピラーＭＰ３、ＭＰ１９が設けられる。配線層１０－４ａ、１０－５ａの間にはメモリピラーＭＰ１２、ＭＰ２８が設けられる。配線層１０－５ａ、１０－４ｂの間にはメモリピラーＭＰ４、ＭＰ２０が設けられる。配線層１０－４ｂ、１０－５ｂの間にはメモリピラーＭＰ１３、ＭＰ２９が設けられる。配線層１０－５ｂ、１０－６ａの間にはメモリピラーＭＰ５、ＭＰ２１が設けられる。配線層１０－６ａ、１０－７ａの間にはメモリピラーＭＰ１４、ＭＰ３０が設けられる。配線層１０－７ａ、１０－６ｂの間にはメモリピラーＭＰ６、ＭＰ２２が設けられる。配線層１０－６ｂ、１０－７ｂの間にはメモリピラーＭＰ１５、ＭＰ３１が設けられる。配線層１０－７ｂ、１０－０ｃの間にはメモリピラーＭＰ７、ＭＰ２３が設けられる。
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
メモリピラーＭＰ０～ＭＰ７は、Ｙ方向に沿って配置される。メモリピラーＭＰ１６～ＭＰ２３は、メモリピラーＭＰ０～ＭＰ７にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ７と、メモリピラーＭＰ１６～ＭＰ２３とが並行に配置される。
メモリピラーＭＰ８～ＭＰ１５及びメモリピラーＭＰ２４～ＭＰ３１は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ７とメモリピラーＭＰ１６～ＭＰ２３との間に位置する。メモリピラーＭＰ２４～ＭＰ３１は、Ｘ方向において、メモリピラーＭＰ８～ＭＰ１５と共にメモリピラーＭＰ１６～ＭＰ２３を挟むように位置する。すなわち、メモリピラーＭＰ８～ＭＰ１５と、メモリピラーＭＰ２４～ＭＰ３１とが並行に配置される。
メモリピラーＭＰ０～ＭＰ８の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３、ＭＰ５及びＭＰ７に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２、ＭＰ４及びＭＰ６に共通に接続される。メモリピラーＭＰ８～ＭＰ１５の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ９、ＭＰ１１、ＭＰ１３及びＭＰ１５に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ８、ＭＰ１０、ＭＰ１２及びＭＰ１４に共通に接続される。なお、各メモリピラーは、各メモリピラーに対応するビット線ＢＬ（ここでは、ＢＬ０～ＢＬ３の何れか一つ）とソース線ＳＬとの間に接続される。
メモリピラーＭＰ１６～ＭＰ２３の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ１７、ＭＰ１９、ＭＰ２１及びＭＰ２３に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ１６、ＭＰ１８、ＭＰ２０及びＭＰ２２に共通に接続される。メモリピラーＭＰ２４～ＭＰ３１の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ２５、ＭＰ２７、ＭＰ２９及びＭＰ３１に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ２４、ＭＰ２６、ＭＰ２８及びＭＰ３０に共通に接続される。
上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられると共に、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
図４は、ＸＹ平面におけるワード線ＷＬ、ビット線ＢＬ、及びメモリピラーＭＰの平面レイアウトを示す図である。図４に示されるレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示される配線層１０よりも下層に設けられる配線層１１のレイアウトである。図４の説明において、図１～図３と同一、又は類似する構成の説明は省略されることがある。
図４に示されるように、Ｘ方向に延びる１７個の配線層１１（配線層１１－０ａ、１１‐０ｂ、及び１１－１～１１－１５）が、Ｙ方向に沿って配置される。配線層１１－０ａ、１１－０ｂ、及び１１－１～１１－１５は、Ｚ方向に対して配線層１０－０～１０－７の下層に配置される。配線層１１－０ａ、１１－０ｂ、及び１１－１～１１－１５と配線層１０－０～１０－７との間には、絶縁膜が設けられる。
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、１１－１２、１１－１４及び１１－０ｂが偶数ワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、１１－１２、１１－１４及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－１６を用いて接続される。第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－１６はＸ方向の一端に設けられる。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、１１－１２、１１－１４及び１１－０ｂは、第１接続部１１－１６を用いてロウデコーダ２９に接続される。半導体記憶装置１では、第１接続部１１－１６及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、１１－１２、１１－４及び１１－０ｂをまとめて配線層１１ｅという場合がある。
また、配線層１１－１、１１－３、１１－５、１１－７、１１－９、１１－１１，１１－１３及び１１－１５が、奇数ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、１１－７、１１－９、１１－１１、１１－１３及び１１－１５は、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－１７を用いて接続される。第２接続部１１－１７は、Ｘ方向において第１接続部１１－１６の反対側の他端に設けられる。配線層１１－１、１１－３、１１－５、１１－７、１１－９、１１－１１、１１－１３及び１１－１５は、第２接続部１１－１７を用いてロウデコーダ２９に接続される。半導体記憶装置１では、第２接続部１１－１７及び配線層１１－１、１１－３、１１－５、１１－７、１１－９、１１－１１、１１－１３及び１１－１５をまとめて配線層１１ｏという場合がある。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、ブロックＢＬＫ内においてＹ方向で隣り合う配線層１１は、スリットＳＬＴ２を用いて絶縁される。
Ｙ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合う配線層１１間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ３１）が設けられる。
具体的には、配線層１１－０ａ、１１－１の間にはメモリピラーＭＰ８、ＭＰ２４が設けられる。配線層１１－１、１１－２の間にはメモリピラーＭＰ０、ＭＰ１６が設けられる。配線層１１－２、１１－３の間にはメモリピラーＭＰ９、ＭＰ２５が設けられる。図４に示されるように、配線層１１－０ａ、１１－１、１１－２、及び１１－３のそれぞれの間と同様に、配線層１１－３～配線層１１－５のそれぞれの間には、それぞれの配線層の間に対応するメモリピラーＭＰが設けられ、配線層１１－５、１１－１ｂの間にはメモリピラーＭＰ７、ＭＰ２３が設けられる。
メモリピラーＭＰ０～ＭＰ３１の互いの位置関係及び配置は、図３に示される位置関係及び配置と同様である。メモリピラーＭＰは、Ｙ方向において２つの配線層１１を跨ぐ位置に設けられると共に、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
なお、スリットＳＬＴ１を挟んで隣り合う配線層１１－０ａと配線層１１－０ｂとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ ｓｅｃｔｉｏｎ）が第１接続部１１－１６と第２接続部１１－１７との間に設けられる。メモリセル部では、Ｙ方向で隣り合う配線層１１は、図３に示されるスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ３１を含む。
ワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成及び機能を有する。
図５は、ＸＹ平面における、セレクトゲート線ＳＧＳ、ビット線ＢＬ、及びメモリピラーＭＰの平面レイアウトを示す図である。図５に示されるように、半導体記憶装置１では、例えば、１つのブロックＢＬＫ内に４つのセレクトゲート線ＳＧＳが含まれる。図５に示されるレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図４に示される配線層１１よりも下層に設けられる配線層１２のレイアウトである。図５の説明において、図１～図４と同一、又は類似する構成の説明は省略されることがある。
図５に示されるように、半導体記憶装置１では、例えば、Ｘ方向に延びる配線層１２－０ａ、１２－０ｂ、１２－０ｃ、１２－０ｄ、及び１２－０ｅは、Ｙ方向に延びる第１接続部１２－０ｆ、Ｚ方向に延びるコンタクトプラグ６３－０ａ及び６３－０ｂ、並びに、配線層６２－０ａを用いて接続される。配線層１２－０ａ、１２－０ｅはＹ方向の両端に設けられる。配線層１２－０ａと配線層１２－０ｂとは、配線層１２－１ａを挟んでＹ方向に隣接している。配線層１２－０ｂと配線層１２－０ｃとは、配線層１２－１ｂを挟んでＹ方向に隣接している。配線層１２－０ｃと配線層１２－０ｄとは、配線層１２－１ｃを挟んでＹ方向に隣接している。配線層１２－０ｄと配線層１２－２ａとは、配線層１２－１ｄを挟んでＹ方向に隣接している。第１接続部１２－０ｆはＸ方向の一端に設けられる。コンタクトプラグ６３－０ａは、例えば、配線層１２－０ｅのＹ方向の一端に設けられる。コンタクトプラグ６３－０ｂは、例えば、第１接続部１２－０ｆの一端に設けられる。配線層６２－０ａは、例えば、配線層１２と異なる層であり、コンタクトプラグ６３－０ａ及び６３－０ｂを介して、配線層１２－０ｅ及び第１接続部１２－０ｆに接続される。５つの配線層１２－０ａ、１２－０ｂ、１２－０ｃ、１２－０ｄ、及び１２－０ｅがセレクトゲート線ＳＧＳ０として機能する。
Ｘ方向に延びる配線層１２－１ａ、１２－１ｂ、１２－１ｃ、及び１２－１ｄは、Ｙ方向に延びる第２接続部１２－１ｆを用いて接続される。配線層１２－１ａは、配線層１２－０ａ、１２－０ｂの間に設けられている。配線層１２－１ｂは、配線層１２－０ｂと配線層１２－０ｃとの間に設けられる。配線層１２－１ｃは、配線層１２－０ｃ、１２－０ｄの間に設けられている。配線層１２－１ｄは、配線層１２－０ｄと配線層１２－２ａとの間に設けられる。第２接続部１２－１ｆは、Ｘ方向において第１接続部１２－０ｆの反対側の他端に位置する。４つの配線層１２－１ａ、１２－１ｂ、１２－１ｃ、及び１２－１ｄがセレクトゲート線ＳＧＳ１として機能する。
Ｘ方向に延びる配線層１２－２ａ、１２－２ｂ、１２－２ｃ、及び１２－２ｄは、Ｙ方向に延びる第１接続部１２－２ｆを用いて接続される。配線層１２－２ａ、１２－２ｄはＹ方向の両端に設けられる。配線層１２－２ａと配線層１２－２ｂとは、配線層１２－３ａを挟んでＹ方向に隣接している。配線層１２－２ｂと配線層１２－２ｃとは、配線層１２－３ｂを挟んでＹ方向に隣接している。配線層１２－２ｃと配線層１２－２ｄとは、配線層１２－３ｃを挟んでＹ方向に隣接している。第１接続部１２－２ｆはＸ方向の一端に設けられる。コンタクトプラグ６３－０ａは、例えば、配線層１２－０ｅのＹ方向の一端に設けられる。４つの配線層１２－２ａ、１２－２ｂ、１２－２ｃ、及び１２－２ｄがセレクトゲート線ＳＧＳ２として機能する。
Ｘ方向に延びる配線層１２－３ａ、１２－３ｂ、１２－３ｃ、及び１２－３ｄは、Ｙ方向に延びる第２接続部１２－３ｆを用いて接続される。配線層１２－３ａは、配線層１２－２ａ、１２－２ｂの間に設けられている。配線層１２－３ｂは、配線層１２－２ｂと配線層１２－２ｃとの間に設けられる。配線層１２－３ｃは、配線層１２－２ｃ、１２－２ｄの間に設けられている。配線層１２－３ｄは、配線層１２－２ｄと配線層１２－０ｅとの間に設けられる。第２接続部１２－３ｆは、Ｘ方向において第１接続部１２－２ｆの反対側の他端に位置する。４つの配線層１２－３ａ、１２－３ｂ、１２－３ｃ、及び１２－３ｄがセレクトゲート線ＳＧＳ３として機能する。
第１実施形態では、各々の配線層が第１接続部１２－０ｆ、１２－２ｆ、又は第２接続部１２－１ｆ、１２－３ｆを用いて接続された構成が例示されるが、各々の配線層の構成は第１実施形態で示される構成に限定されない。例えば、各々の配線層が独立しており、配線層１２－０ａ、１２－０ｂ、１２－０ｃ、１２－０ｄ、１２－０ｅに同じ電圧が供給され、配線層１２－１ａ、１２－１ｂ、１２－１ｃ、１２－１ｄに同じ電圧が供給され、配線層１２－２ａ、１２－２ｂ、１２－２ｃ、１２－２ｄに同じ電圧が供給され、配線層１２－３ａ、１２－３ｂ、１２－３ｃ、１２－３ｄに同じ電圧が供給されるように制御されてもよい。
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０及び１１と同様に、ブロックＢＬＫ内においてＹ方向で隣り合う配線層１２は、スリットＳＬＴ２を用いて絶縁される。
Ｙ方向で隣り合う配線層１０及び１１と同様に、Ｙ方向で隣り合う配線層１２間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ３１）が設けられる。
具体的には、配線層１２－０ａ、１２－１ａの間にはメモリピラーＭＰ８、ＭＰ２４が設けられる。配線層１２－１ａ、１２－０ｂの間にはメモリピラーＭＰ０、ＭＰ１６が設けられる。配線層１２－０ｂ、１２－１ｂの間にはメモリピラーＭＰ９、ＭＰ２５が設けられる。図５に示されるように、配線層１２－０ａ、１２－１ａ、１２－０ｂ及び１２－１ｂのそれぞれの間と同様に、配線層１２－１ｂ～配線層１２－３ｄのそれぞれの間には、それぞれの配線層の間に対応するメモリピラーＭＰが設けられ、配線層１２－３ｄ、１２－０ａの間にはメモリピラーＭＰ７、ＭＰ２３が設けられる。
メモリピラーＭＰ０～ＭＰ３１の互いの位置関係及び配置は、図３に示される位置関係及び配置と同様である。メモリピラーＭＰは、Ｙ方向において２つの配線層１２を跨ぐ位置に設けられると共に、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
なお、スリットＳＬＴ１を挟んで隣り合う配線層１２－０ｅと配線層１２－０ａとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
詳細は後述されるが、半導体記憶装置１では、１つのブロックＢＬＫが、２つのグループ（第１のグループＦｉｎｇｅｒ０及び第２のグループＦｉｎｇｅｒ１（図１６））から構成される。第１のグループＦｉｎｇｅｒ０は、第２のグループＦｉｎｇｅｒ１に隣接して配置される。例えば、図３を参照し、Ｙ方向において、配線層１０－３ｂと配線層１０－４ａとの間、並びに、配線層１０－７ｂと配線層１０－０ｃとの間を境界とする。第１のグループＦｉｎｇｅｒ０は、配線層１０－３ｂと、配線層１０－３ｂと配線層１０－４ａとの間の境界との間の領域、並びに、配線層１０－７ｂと配線層１０－０ｃとの間の境界と、配線層１０－０ｃとの間の領域を含む。第２のグループＦｉｎｇｅｒ１は、配線層１０－３ｂと配線層１０－４ａとの間の境界と、配線層１０－７ｂと配線層１０－０ｃとの間の境界との間の領域を含む。例えば、図４を参照し、Ｙ方向において、配線層１１－６と配線層１１－７との間、並びに、配線層１１－１５と配線層１１－０ｂとの間を境界とする。第１のグループＦｉｎｇｅｒ０は、配線層１１－０ａと、配線層１１－６と配線層１１－７との間の境界との間の領域、並びに、配線層１１－１５と配線層１１－０ｂとの間の境界と配線層１１－０ｂとの間の領域を含む。第２のグループＦｉｎｇｅｒ１は、配線層１１－６と配線層１１－７との間の境界との間の境界と、配線層１１－１５と配線層１１－０ｂとの間の境界との間の領域を含む。例えば、図５を参照し、Ｙ方向において、配線層１２－０ａと配線層１２－１ｄとの間、並びに、配線層１２－３ｄと配線層１２－０ｅとの間を境界とする。第１のグループＦｉｎｇｅｒ０は、配線層１２－０ａと、配線層１２－０ａと配線層１２－１ｄとの間の境界との間の領域、並びに、配線層１２－３ｄと配線層１２－０ｅとの間の境界と配線層１２－０ｅとの間の領域を含む。第２のグループＦｉｎｇｅｒ１は、配線層１２－０ａと配線層１２－１ｄとの間の境界と、配線層１２－３ｄと配線層１２－０ｅとの間の境界との間の領域を含む。
＜１－１－５．メモリセルアレイの断面構造＞
図６は、図４に示すＡ１－Ａ２断面を示す図である。図６の説明において、図１～図５と同一、又は類似する構成の説明は省略されることがある。
図６に示されるように、配線層１２が、Ｚ方向に沿って半導体基板１３のｐ型ウェル領域（ｐ－ｗｅｌｌ）の上方に設けられる。半導体基板１３は、例えば、ソース線ＳＬとして機能する。配線層１２は、例えば、セレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。８層の配線層１１は、例えば、ワード線ＷＬとして機能し、ワード線ＷＬ０～ＷＬ７に１対１で対応する。配線層１０が、８層の配線層１１のうち最上層の配線層１１の上方に設けられる。配線層１０は、例えば、セレクトゲート線ＳＧＤとして機能する。
配線層１２は、セレクトゲート線ＳＧＳ（ＳＧＳ０～ＳＧＳ３）として機能する。スリットＳＬＴ１とメモリピラーＭＰ３の間では、セレクトゲート線ＳＧＳ０及びＳＧＳ１がＹ方向に交互に配置され、メモリピラーＭＰ３とメモリピラーＭＰ７の間では、セレクトゲート線ＳＧＳ２及びＳＧＳ３が、Ｙ方向に交互に配置される。また、メモリピラーＭＰ７とスリットＳＬＴ１の間では、セレクトゲート線ＳＧＳ０が配置される。Ｙ方向に隣接するそれぞれのセレクトゲート線ＳＧＳの間には、メモリピラーＭＰが設けられる。なお、セレクトゲート線ＳＧＳ０～ＳＧＳ３は、電気的に独立に駆動される。なお、図示は省略するが、Ｙ方向に平行又は略平行に切断した断面では、セレクトゲート線ＳＧＳ０及びＳＧＳ１は、スリットＳＬＴ２を介して、Ｙ方向に交互に配置され、セレクトゲート線ＳＧＳ１及びＳＧＳ２は、スリットＳＬＴ２を介してＹ方向に隣接して配置され、セレクトゲート線ＳＧＳ２及びＳＧＳ３は、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。
配線層１１は、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。Ｙ方向に隣接する偶数ワード線ＷＬｅ、及び奇数ワード線ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰと偶数ワード線ＷＬｅとの間、及びメモリピラーＭＰと奇数ワード線ＷＬｏとの間には後述するメモリセルが設けられる。なお、図示は省略するが、Ｙ方向に平行又は略平行に切断した断面では、偶数ワード線ＷＬｅ、及び奇数ワード線ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。
配線層１０は、セレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ７）として機能する。スリットＳＬＴ１とメモリピラーＭＰ１の間では、セレクトゲート線ＳＧＤ０及びＳＧＤ１がＹ方向に交互に配置される。メモリピラーＭＰ１とメモリピラーＭＰ３の間では、セレクトゲート線ＳＧＤ２及びＳＧＤ３が、Ｙ方向に交互に配置される。メモリピラーＭＰ３とメモリピラーＭＰ５の間では、セレクトゲート線ＳＧＤ４及びＳＧＤ５が、Ｙ方向に交互に配置される。メモリピラーＭＰ５とメモリピラーＭＰ７の間では、セレクトゲート線ＳＧＤ６及びＳＧＤ７が、Ｙ方向に交互に配置される。また、メモリピラーＭＰ７とスリットＳＬＴ１の間では、セレクトゲート線ＳＧＤ０が配置される。Ｙ方向に隣接するそれぞれのセレクトゲート線ＳＧＤの間には、メモリピラーＭＰが設けられる。なお、セレクトゲート線ＳＧＤ０～ＳＧＤ７は、電気的に独立に駆動される。なお、図示は省略するが、Ｙ方向に平行又は略平行に切断した断面では、それぞれのセレクトゲート線ＳＧは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。
Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。スリットＳＬＴ１には、例えば、絶縁層が設けられる。スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅と略同じ大きさである。
半導体記憶装置１では、ソース線ＳＬは、半導体基板１３の主面上に設けられる。ソース線ＳＬは、パターニングされていない導電層がメモリセルアレイ２１の領域に広がった構成であってよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線ＳＬは、Ｘ方向及びＹ方向に広がっている。
メモリピラーＭＰ上には、ビット線ＢＬ１、及びＢＬ２が設けられている。コンタクトプラグ１６が各メモリピラーＭＰとビット線ＢＬとの間に設けられる。コンタクトプラグ１６が各メモリピラーＭＰとビット線ＢＬとを接続する。例えば、メモリピラーＭＰ０、ＭＰ２、ＭＰ４及びＭＰ６、並びに、ビット線ＢＬ１が、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ９、ＭＰ１１、ＭＰ１３及びＭＰ１５、並びに、ビット線ＢＬ２が、コンタクトプラグ１６を介して接続される。その他のメモリピラーＭＰは、図６に示される断面以外の領域で、コンタクトプラグ１６を介して、ビット線ＢＬ０、又はビット線ＢＬ３～ビット線ＢＬ７と接続されている。
図７は、図４に示される半導体記憶装置１のＢ１－Ｂ２断面を示す図である。図７の説明において、図１～図６と同一、又は類似する構成の説明は省略されることがある。配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図６を用いて説明した通りであるため、ここでの説明は省略する。なお、図７では、Ｂ１－Ｂ２断面の奥行き方向に存在する構成が点線で描かれている。
図７に示されるように、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１７ｄでは、配線層１０、配線層１１、及び配線層１２が階段状に形成されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続部１７ｄにおいて露出される。第１接続部１７ｄにおいて露出された配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４及びＳＧＤ６として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、及びセレクトゲート線ＳＧＳ０及びＳＧＳ２として機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａ及びに電気的に接続される。金属配線層１８は、例えば、上述された配線層６０－０ａ（図３）であって良く、上述した配線層６２－０ａ（図５）であっても良い。コンタクトプラグ１７は、例えば、上述されたコンタクトプラグ６１－０ａ及び６１－０ｂ（図３）であって良く、上述されたコンタクトプラグ６３－０ａ及び６３－０ｂ（図５）であっても良い。
第１接続部１７ｄと同様に、第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１９ｄでは、配線層１０、配線層１１、及び配線層１２が、階段状に形成されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続部１９ｄにおいて露出される。第２接続部１９ｄにおいて露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５及びＳＧＤ７、奇数ワード線ＷＬｏとして機能する配線層１１、及びセレクトゲート線ＳＧＳ１及びＳＧＳ３として機能する配線層１２が、ロウデコーダ２９（図１）を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。
配線層１０は、第１接続部１７ｄの代わりに第２接続部１９ｄを介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続部１７ｄ及び第２接続部１９ｄの両方を介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。
図８は、第１実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤ又はワード線ＷＬの電気的接続を説明するための図である。図８の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
図８に示されるように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。「１－１－２．半導体記憶装置の構成」において説明した通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ２８Ａは生成した電圧を偶数ワード線ＷＬｅに供給し、奇数ワード線ドライバ２８Ｂは、生成した電圧を奇数ワード線ＷＬｏに供給してもよい。
＜１－１－６．メモリピラーＭＰ及びメモリセルトランジスタＭＴの断面＞
＜１－１－６－１．第１の例＞
メモリセルトランジスタＭＴの構造には、図９及び図１０に示される第１の例の構造が用いられる。図９は図６のＣ１－Ｃ２線に沿った断面を示す図であり、図１０は図９に示されるメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った断面を示す図である。図９及び図１０は、２つのメモリセルトランジスタＭＴを含む領域を示す断面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。図９及び図１０の説明において、図１～図８と同一、又は類似する構成の説明は省略されることがある。
図９及び図１０に示されるように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で連続して設けられ、モリセルトランジスタＭＴ間で分離されない。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
半導体層４０は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図９及び図１０において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）及び右側のメモリセルトランジスタＭＴ（第３メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）及び第３メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。半導体記憶装置１では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図９に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。
絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び絶縁層４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。
メモリピラーＭＰの第１の例の周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。第１実施形態に係るメモリピラーＭＰの配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
図９及び図１０に示すメモリセルトランジスタＭＴの構成では、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２はメモリセルトランジスタＭＴと同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタＭＴ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、絶縁層４６によって、導電層４２は個々のメモリセルトランジスタＭＴ毎に絶縁されている。
＜１－１－６－２．第２の例＞
メモリセルトランジスタＭＴには、図１１及び図１２に示される第２の例の構造が用いられてもよい。図１１は図６のＣ１－Ｃ２線に沿った断面を示す図であり、図１２は図１１に示すメモリセルトランジスタＭＴのＥ１－Ｅ２断面を示す図である。図１１及び図１２は、２つのメモリセルトランジスタＭＴを含む領域を示す断面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである図１１及び図１２の説明において、図１～図８と同一、又は類似する構成の説明は省略されることがある。
図１１及び図１２に示されるように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、絶縁層３２、絶縁層３３、及び絶縁層３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。
第２の例に係るメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
第１の例と同様に、第２の例に係る１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含む。１つのメモリピラーＭＰと同様に、選択トランジスタＳＴ１及びＳＴ２はＹ方向に沿って２つのトランジスタを含む。
＜１－１－７．ストリングの等価回路＞
図１３は、半導体記憶装置１において隣接するストリングの等価回路図である。図１３の説明において、図１～図１２と同一、又は類似する構成の説明は省略されることがある。
図１３に示されるように、１つのメモリピラーＭＰには、２つのメモリストリング５０ｅ、５０ｏが形成されている。例えば、メモリピラーＭＰの第１側（第３側、第５側、第７側）にメモリストリング５０ｏが設けられている。メモリピラーＭＰの第２側（第４側、第６側、第８側）にメモリストリング５０ｅが設けられている。
メモリストリング５０ｏは、電気的に直列に接続された選択トランジスタＳＴｏ１、ｉ（ｉは２以上の整数）個のメモリセルトランジスタＭＴｏ、及び選択トランジスタＳＴｏ２を有する。また、メモリストリング５０ｅは、電気的に直列に接続された選択トランジスタＳＴｅ１、ｉ個のメモリセルトランジスタＭＴｅ、及び選択トランジスタＳＴｅ２を有する。
メモリストリング５０ｅ及びメモリストリング５０ｏは対向するように設けられる。よって、メモリストリング５０ｅに含まれる選択トランジスタＳＴｅ１、メモリセルトランジスタＭＴｅ０～ＭＴｅ７、及び選択トランジスタＳＴｏ２と、メモリストリング５０ｏに含まれる選択トランジスタＳＴｏ１、メモリセルトランジスタＭＴｏ０～ＭＴｏ７、及び選択トランジスタＳＴｏ２とは、１対１で対向するように設けられる。
ソース線ＳＬに対してＺ方向に、例えば、１層のソース側セレクトゲート線ＳＧＳ１及びＳＧＳ０、ｉ層の奇数ワード線ＷＬｏ、ｉ層の偶数ワード線ＷＬｅ、並びに、１層のドレイン側セレクトゲート線ＳＧＤ０及びＳＧＤ１が設けられている。
第１実施形態では、ｉは８である。８個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、選択トランジスタＳＴｏ１と選択トランジスタＳＴｏ２の間に電気的に接続され、８個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、選択トランジスタＳＴｅ１と選択トランジスタＳＴｅ１との間に電気的に接続され、奇数ワード線ＷＬｏ０～ＷＬｏ７及び偶数ワード線ＷＬｅ０～ＷＬｅ７が設けられている。
半導体記憶装置１では、例えば、メモリストリング５０ｏ、５０ｅを区別する必要がない場合は、単に「メモリストリング５０」という場合がある。メモリストリング５０に含まれる部材及び当該部材に接続された配線についても、メモリストリング５０ｏ、５０ｅを区別する場合と同様に表現する。また、半導体記憶装置１では、例えば、メモリセルトランジスタＭＴｏ、ＭＴｅを区別する必要がない場合は、単に「メモリセルトランジスタＭＴ」という場合がある。さらに、半導体記憶装置１では、例えば、選択トランジスタＳＴｏ１、ＳＴｅ１は、「ドレイン側選択トランジスタ」という場合があり、選択トランジスタＳＴｏ２、ＳＴｅ２は、「ソース側選択トランジスタ」という場合がある。
メモリストリング５０ｏの選択トランジスタＳＴｏ１は、例えば、セレクトゲート線ＳＧＤ１に接続される。メモリストリング５０ｅの選択トランジスタＳＴｅ１は、例えば、セレクトゲート線ＳＧＤ０に接続される。選択トランジスタＳＴｏ１及びＳＴｅ１は、４ｎ個（例えば数値ｎ＝２）のセレクトゲート線ＳＧＤ０～ＳＧＤ７のうち、いずれかのセレクトゲート線ＳＧＤに接続される。例えば、メモリピラーＭＰ０では図１３で示されるように接続される。また、例えば、メモリピラーＭＰ４では図３及び図６で示されるように、選択トランジスタＳＴｏ１はセレクトゲート線ＳＧＤ５に接続され、選択トランジスタＳＴｅ１はセレクトゲート線ＳＧＤ４に接続される。
メモリストリング５０ｏのメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層の奇数ワード線ＷＬｏ０～ＷＬｏ７にそれぞれ接続される。メモリストリング５０ｅのメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層の偶数ワード線ＷＬｅ０～ＷＬｅ７にそれぞれ接続される。メモリストリング５０ｏの選択トランジスタＳＴｏ２は、例えば、奇数セレクトゲート線ＳＧＳｏに接続される。メモリストリング５０ｅの選択トランジスタＳＴｅ２は、例えば、偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰにおいて、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第２メモリセル）、選択トランジスタＳＴｏ１及びＳＴｅ１、並びに、選択トランジスタＳＴｏ２及びＳＴｅ２は半導体層を共有する。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰにおいても、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第３メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第４メモリセル）、選択トランジスタＳＴｏ１及びＳＴｅ１、並びに、選択トランジスタＳＴｏ２及びＳＴｅ２は半導体層を共有する。
メモリストリング５０ｏの選択トランジスタＳＴｏ２は、例えば、セレクトゲート線ＳＧＳ１に接続される。メモリストリング５０ｅの選択トランジスタＳＴｅ２は、例えば、セレクトゲート線ＳＧＳ０に接続される。選択トランジスタＳＴｏ２及びＳＴｅ２は、２ｎ個（例えば数値ｎ＝２）のセレクトゲート線ＳＧＳ０～ＳＧＳ３のうち、いずれかのセレクトゲート線ＳＧＳに接続される。例えば、メモリピラーＭＰ０では図１３で示されるように接続される。また、例えば、メモリピラーＭＰ４では図５及び図６で示されるように、選択トランジスタＳＴｏ２はセレクトゲート線ＳＧＳ３に接続され、選択トランジスタＳＴｅ２はセレクトゲート線ＳＧＳ２に接続される。
メモリストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴｏ１及びＳＴｅ１のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴｏ０～ＭＴｏ７及びメモリセルトランジスタＭＴｅ０～ＭＴｅ７のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタＳＴｏ２及びＳＴｅ２のソース同士及びドレイン同士は電気的に接続される。上述した電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
同一のメモリピラーＭＰ内の２つのメモリストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。すなわち、選択トランジスタＳＴｏ１及びＳＴｅ１のドレイン側は、同一のビット線ＢＬに電気的に接続され、選択トランジスタＳＴｏ２及びＳＴｅ２のソース側は同一のソース線ＳＬに接続される。なお、各トランジスタに供給される電圧に応じて、各トランジスタのソース側とドレイン側は入れ替わる場合がある。
８層の奇数ワード線ＷＬｏ０～ＷＬｏ７（第２ワード線、第４ワード線、又は第６ワード線）のうち１番目の奇数ワード線ＷＬｏ０の位置がソース線ＳＬの位置に最も近いと共にビット線ＢＬの位置から最も遠く、８番目の奇数ワード線ＷＬｏ７の位置がソース線ＳＬの位置から最も遠いと共にビット線ＢＬの位置に最も近い。同様に、８層の偶数ワード線ＷＬｅ０～ＷＬｅ７（第１ワード線、第３ワード線、又は第５ワード線）のうち１番目の偶数ワード線ＷＬｅ０の位置がソース線ＳＬの位置に最も近いと共にビット線ＢＬの位置から最も遠く、８番目の偶数ワード線ＷＬｅ７の位置がソース線ＳＬの位置から最も遠いと共にビット線ＢＬの位置に最も近い。
＜１－２．半導体記憶装置１の動作方法＞
図１４（Ａ）～図２１を用いて、半導体記憶装置１の動作方法を説明する。図１４（Ａ）は、第１の比較例に係る半導体記憶装置の一部を示し、図１４（Ｂ）は、第２の比較例に係る半導体記憶装置の一部を示す。図１５は、図１３に示されるストリングの等価回路の簡略図の一例である。図１６～図２０は、半導体記憶装置１の読み出し動作を説明するための半導体記憶装置１の構成を示す図である。図２１は、半導体記憶装置１の読み出し動作を説明するためのタイミングチャートを示す図である。半導体記憶装置１の読み出し動作の説明において、図１～図１３と同一、又は類似する構成の説明は省略されることがある。
はじめに、図１４（Ａ）及び図１４（Ｂ）を用いて、比較例に係る半導体記憶装置の構成を説明する。
図１４（Ａ）に示される第１の比較例では、グローバルワード線群８４は複数のグローバルワード線を含み、複数のグローバルワード線のそれぞれは、複数のワード線スイッチ（ＷＬＳＷ）を含むワード線スイッチ群（ＷＬＳＷＧ）９０Ａ、９０Ｂ、９２Ａ及び９２Ｂを介して、ワード線８０Ａ、８０Ｂ、８２Ａ及び８２Ｂに接続される。ワード線８０Ａ、８０Ｂ、８２Ａ及び８２Ｂは、奇数ワード線ＷＬｏに対応する。ＷＬＳＷは、グローバルワード線とワード線とを断接するスイッチである。グローバルワード線群８４と同様に、グローバルワード線群８５は複数のグローバルワード線を含み、複数のグローバルワード線のそれぞれは、複数のワード線スイッチ（ＷＬＳＷ）を含むワード線スイッチ群（ＷＬＳＷＧ）９１Ａ、９１Ｂ、９３Ａ及び９３Ｂを介して、ワード線８１Ａ、８１Ｂ、８３Ａ及び８３Ｂに接続される。ワード線８１Ａ、８１Ｂ、８３Ａ及び８３Ｂは、偶数ワード線ＷＬｅに対応する。また、例えば、ブロックＡ（ＢＬＫＡ）はワード線８０Ａ、及び８１Ａを含み、ブロックＢ（ＢＬＫＢ）はワード線８０Ｂ、及び８１Ｂを含み、ブロックＣ（ＢＬＫＣ）はワード線８２Ａ、及び８３Ａを含み、ブロックＤ（ＢＬＫＤ）はワード線８２Ｂ、及び８３Ｂを含む。
図１４（Ｂ）に示される第２の比較例は、以下の点において、第１の比較例と異なる。ワード線８０Ａ、８０Ｂ、８２Ａ及び８２Ｂに接続される。ワード線８０Ａ及び８０Ｂがワード線８０Ｃにまとめられ、ＷＬＳＷＧ９０Ａ及び９０ＢがＷＬＳＷＧ９０Ｃにまとめられる。グローバルワード線群８４のうち、ＷＬＳＷＧ９０Ａ及び９０Ｂに接続されたグローバルワード線はＷＬＳＷＧ９０Ｃに接続される。ワード線８０Ａ及び８０Ｂ、ＷＬＳＷＧ９０Ａ及び９０Ｂ以外のワード線及びＷＬＳＷＧは、ワード線８０Ａ及び８０Ｂ、ＷＬＳＷＧ９０Ａ及び９０Ｂと同様に構成される。
図１４（Ａ）及び図１４（Ｂ）に示されるように、比較例に係る半導体記憶装置では、ＷＬＳＷＧの数（ＢＬＫの数）は、ワード線の数（ＷＬＳＷＧの数）と同じである。ＷＬＳＷは、例えば、プログラム動作時には、プログラム電圧を伝送する。プログラム電圧は高電圧であるため、ＷＬＳＷは高電圧に耐えることができる特性を要求される。そのため、ＷＬＳＷは高耐圧プロセスで製造され、ＷＬＳＷのサイズはメモリセルトランジスタなどのサイズより大きくなる。
第１の比較例では、ブロックの数は４ブロック（ＢＬＫＡ～ＢＬＫＤ）であり、それぞれに対応するＷＬＳＷＧの数も４ブロックである。第１の比較例に係る半導体記憶装置では、半導体記憶装置の全体サイズが大きくなっている。
第２の比較例では、ワード線のサイズ（ブロック高さＢＨ）を第１の比較例よりも大きく（高く）する。このとき、ブロックの数は４ブロック（ＢＬＫＡ～ＢＬＫＤ）から２ブロック（ＢＬＫＥ及びＢＬＫＦ）に低減される。第２の比較例では、第１の比較例における２つのワード線を１つのワード線にまとめることによって、ワード線のサイズを大きくしている。その結果、第２の比較例では、記憶密度を減らすことなく、ブロックの数を低減することができると共にＷＬＳＷＧの数も低減することができる。
一方で、第２の比較例のようにワード線のサイズが大きくなると、例えば、プログラム動作時に動作対象とならないメモリセルトランジスタを含む領域が増加する。その結果、ワード線を充放電する際の容量性負荷が増大する。また、各メモリセルトランジスタがディスターブを受けやすくなる。
半導体記憶装置１では、ワード線のサイズを大きくすることに伴うＷＬＳＷＧのブロック数の削減を達成すると共に、ワード線を充放電する際の容量性負荷の低減、及び、ディスターブの低減を達成するものである。偶数ワード線ＷＬｅに接続されるＷＬＳＷは、例えば、偶数ワード線ドライバ２８Ａ（図８）に含まれ、奇数ワード線ＷＬｏに接続されるＷＬＳＷは、例えば、奇数ワード線ドライバ２８Ｂに含まれる。
半導体記憶装置１では、例えば、図３～図５に示されるように、一つのブロックＢＬＫは３２個のメモリピラーＭＰを含む。なお、図１４（Ａ）及び図１４（Ｂ）に示される比較例では、例えば、一つのブロックＢＬＫは１６個のメモリピラーＭＰを含む（図示は省略）。すなわち、半導体記憶装置１の一つのブロックＢＬＫのワード線ＷＬのサイズは、比較例のワード線ＷＬのサイズの２倍である。また、半導体記憶装置１では、図２または図５に示されるように、メモリグループＭＧ０及びＭＧ２に含まれる選択トランジスタＳＴｏ２に電気的に接続されるセレクトゲート線は、セレクトゲート線ＳＧＳ０であり、メモリグループＭＧ１及びＭＧ３に含まれる選択トランジスタＳＴｏ２に電気的に接続されるセレクトゲート線は、セレクトゲート線ＳＧＳ１であり、メモリグループＭＧ４及びＭＧ６に含まれる選択トランジスタＳＴｏ２に電気的に接続されるセレクトゲート線は、セレクトゲート線ＳＧＳ２であり、メモリグループＭＧ５及びＭＧ７に含まれる選択トランジスタＳＴｏ２に電気的に接続されるセレクトゲート線は、セレクトゲート線ＳＧＳ３である。すなわち、３２個のメモリピラーＭＰは、４本のセレクトゲート線ＳＧＳで制御される。なお、図１４（Ａ）及び図１４（Ｂ）に示される比較例では、例えば、１６個のメモリピラーＭＰは、２本のセレクトゲート線ＳＧＳで制御される。その結果、半導体記憶装置１では、ワード線ＷＬのサイズが比較例の２倍になることに伴うＷＬＳＷのブロック数が削減される。また、半導体記憶装置１では、ＷＬＳＷのブロック数が削減される共にセレクトゲート線ＳＧＳの数が比較例の２倍になることによって、ＷＬＳＷのブロック数が削減された分、ワード線ＷＬを充放電する際の容量性負荷が低減されると共に、読み出し動作に伴うディスターブが低減可能となる。
＜１－２－１．半導体記憶装置１の書き込み動作および読み出し動作の概要＞
半導体記憶装置１では、各メモリセルトランジスタＭＴの閾値電圧には分布がある。メモリセルトランジスタＭＴの閾値電圧分布の一例として、Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ（ＴＬＣ）方式について説明する。メモリシステム３では、Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ（ＱＬＣ）方式、Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ（ＭＬＣ）方式、Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ（ＳＬＣ）方式が用いられてもよい。
ＴＬＣ方式において複数のメモリセルトランジスタは、８個の閾値電圧分布を形成する。メモリシステム３では、８個の閾値電圧分布を書き込みレベルという場合がある。当該書き込みレベルを、閾値電圧の低い方から順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。この３ビットデータを下位ビット（Ｌｏｗｅｒ）、中位ビット（Ｍｉｄｄｌｅ）、上位ビット（Ｕｐｐｅｒ）という。
“Ｅｒ”レベル：“１１１”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ
なお、上記のデータは、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒの順で表記されている。
同一ワード線に接続されたメモリセルトランジスタＭＴが保持するＬｏｗｅｒビットの集合をＬｏｗｅｒページといい、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページといい、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
半導体記憶装置１は、書き込み動作及び読み出し動作を含む。書き込み動作は複数のプログラムループ（例えばＸ回、Ｘは１以上の整数）を含む。各プログラムループは少なくとも１回のプログラム動作と、その後に実行される１回または複数回のベリファイ動作（例えばＹ回、Ｙは１以上の整数）を含む。すなわち、書き込み動作では、プログラム動作及びベリファイ動作を含むプログラムループが複数回実行される。なお、各プログラムループにおいて、ベリファイ動作が省略される場合もある。
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を所定の電圧ずつ高電圧化する動作である。プログラム動作では、書き込み対象となるメモリセルトランジスタＭＴの電荷蓄積層には電子が注入されその閾値電圧が上昇するとともに、非書き込み対象となるメモリセルトランジスタＭＴの電荷蓄積層へは電子の注入が禁止され、その閾値電圧が維持される。プログラム動作では、例えば、選択ワード線ＳＥＬ－ＷＬに電圧ＶＰＧＭが供給される。これにより、選択ワード線ＳＥＬ－ＷＬに接続された複数のメモリセルトランジスタＭＴが選択される。複数のメモリセルトランジスタＭＴの各々では、対応するビット線ＢＬに供給される電圧に基づいて、閾値電圧が上昇するか、又は、閾値電圧が維持される。
ベリファイ動作は、プログラム動作に続いて実行される動作であり、所定の電圧を用いて読み出しを行うことにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタＭＴは、ベリファイ動作をパスしたものとみなされ、その後、非書き込み対象となり、電荷蓄積層への電子の注入が禁止される。
読み出し動作は、例えば、設定される読み出し電圧に基づいて、選択されたメモリセルトランジスタＭＴの閾値電圧を読み出す動作である。設定される読み出し電圧は、例えば、メモリセルトランジスタＭＴの閾値電圧が“Ｅｒ”レベルに含まれるのか、“Ａ”レベル以上に含まれるのかを判定する読み出し電圧である。
半導体記憶装置１の書き込み動作及び読み出し動作において、セレクトゲート線ＳＧＤが選択又は非選択される様子について、図３を用いて説明する。例えば、第１接続部１０－０ｄに所定の電圧（例えば電圧ＶＳＧ）が供給されると、セレクトゲート線ＳＧＤ０が選択され、メモリピラーＭＰ０、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１６、ＭＰ２３、ＭＰ２４及びＭＰ２５のそれぞれの第２側に設けられた８つの選択トランジスタＳＴｅ１がオン状態になる。このとき、第２接続部１０－１ｄ及び１０－７ｄに所定の電圧（例えば電圧ＶＳＳ）が供給され、メモリピラーＭＰ０、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１６、ＭＰ２３、ＭＰ２４及びＭＰ２５のそれぞれの第１側に設けられた８つの選択トランジスタＳＴｏ１がオフ状態になる。
次に、半導体記憶装置１の書き込み動作及び読み出し動作において、ワード線ＷＬが選択又は非選択される様子について、図４を用いて説明する。例えば、配線層１１－０ａ、１１－２及び１１－０ｂを含む配線層１１に所定の電圧（例えば電圧ＶＲＥＡＤ）が供給されると、メモリピラーＭＰ０、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１６、ＭＰ２３、ＭＰ２４及びＭＰ２５のそれぞれの第２側に設けられた偶数ワード線ＷＬｅ７が、供給された電圧に応じてオン状態又はオフ状態になる。このとき、配線層１１－１、１１－３及び１１－１５を含む配線層１１に所定の電圧（例えば電圧ＶＳＳ）が供給され、メモリピラーＭＰ０、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１６、ＭＰ２３、ＭＰ２４及びＭＰ２５のそれぞれの第１側に設けられた奇数ワード線ＷＬｏ７が供給された電圧に応じてオン状態又はオフ状態になる。偶数ワード線ＷＬｅ７及び奇数ワード線ＷＬｏ７と同様に、偶数ワード線ＷＬｅ０～ＷＬｅ６及び奇数ワード線ＷＬｏ０～ＷＬｏ６が供給された電圧に応じてオン状態又はオフ状態になる。
次に、半導体記憶装置１の書き込み動作及び読み出し動作において、セレクトゲート線ＳＧＳが選択又は非選択される様子について、図５を用いて説明する。例えば、第１接続部１２－０ｆに所定の電圧（例えば電圧ＶＳＧ＿ＳＧＳ）が供給されると、セレクトゲート線ＳＧＳ０が選択され、メモリピラーＭＰ０、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１６、ＭＰ２３、ＭＰ２４及びＭＰ２５のそれぞれの第２側に設けられた８つの選択トランジスタＳＴｅ２がオン状態になる。このとき、第２接続部１２－１ｆ及び１２－３ｆに所定の電圧（例えば電圧ＶＳＳ）が供給され、メモリピラーＭＰ０、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１６、ＭＰ２３、ＭＰ２４及びＭＰ２５のそれぞれの第１側に設けられた８つの選択トランジスタＳＴｏ２がオフ状態になる。
その結果、ブロックＢＬＫにおいてセレクトゲート線ＳＧＤ０及びセレクトゲート線ＳＧＳ０に対応するメモリピラーに属するメモリセルトランジスタＭＴが選択される。各セレクトゲート線によって選択されるメモリセルトランジスタＭＴによって、メモリグループＭＧが形成される。また、メモリグループＭＧのうち選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴによって、１ページが形成される。よって、ブロックＢＬＫは、セレクトゲート線ＳＧＤの数に相当するメモリグループＭＧを含み、各メモリグループＭＧはワード線ＷＬの層数に相当するページを含む。上記の配線層以外の配線層が選択された場合の動作は上記と同様であり、ここでの説明は省略される。
＜１－２－２．半導体記憶装置１の読み出し動作方法の第１の例＞
図１５～図１８を用いて、半導体記憶装置１の読み出し動作方法の第１の例を説明する。半導体記憶装置１の読み出し動作方法の第１の例では、例えば、読み出し対象のメモリセルトランジスタＭＴが、選択トランジスタＳＴｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２の場合、選択トランジスタＳＴｅ２に電気的に接続されたセレクトゲート線ＳＧＳ０は、選択トランジスタＳＴｅ２をオン状態にする電圧を供給されると共に、選択トランジスタＳＴｅ２に対向する選択トランジスタＳＴｏ２に電気的に接続されたセレクトゲート線ＳＧＳ１は、選択トランジスタＳＴｏ２をオン状態にする電圧を供給される。第１実施形態に係る半導体記憶装置１のy見出し動作は、「１－１―１．メモリシステム」、「１－１－２．半導体記憶装置の構成」及び「１－２－１．半導体記憶装置１の書き込み動作および読み出し動作の概要」で説明したとおり、メモリコントローラ２から半導体記憶装置１に送信される信号等に基づき、シーケンサ２４を用いて制御される。図１５～図２１では、「ＳＧＤ０」～「ＳＧＤ７」は、図３に示されるセレクトゲート線ＳＧＤ０～ＳＧＤ７に相当し、「ＳＧＳ０」～「ＳＧＳ３」は、図５に示されるセレクトゲート線ＳＧＳ０～ＳＧＳ３に相当し、「ＷＬ０」～「ＷＬ７」、「ＷＬｅ」、「ＷＬｏ」は、図２、図４又はに示される奇数ワード線ＷＬｏ０～ＷＬｏ７、偶数ワード線ＷＬｅ０～ＷＬｅ７に相当する。
半導体記憶装置１の読み出し動作の説明では、図１３に示される隣接するストリングの等価回路を、図１５の左図に示される５本のワード線（ＷＬ０～ＷＬ５）に接続されたメモリセルトランジスタ（ＭＴ０～ＭＴ４）などに簡略化し、さらに、図１５の右図に示される模式的な図に簡略化する。「１－１－７．ストリングの等価回路」で説明したように、選択トランジスタＳＴｏ１及びＳＴｅ１はセレクトゲート線ＳＧＤ０～ＳＧＤ５７のうちいずれかのセレクトゲート線ＳＧＤに接続され、選択トランジスタＳＴｏ２及びＳＴｅ２はセレクトゲート線ＳＧＳ０～ＳＧＳ３のうちいずれかのセレクトゲート線ＳＧＳに接続される。なお、図１５に示す隣接するストリングの等価回路はメモリピラーＭＰ０に対応する図であり、メモリピラーＭＰ０はビット線ＢＬ１、セレクトゲート線ＳＧＤ１及びＳＧＤ０、並びにセレクトゲート線ＳＧＳ０及びＳＧＳ１に電気的に接続される。メモリピラーＭＰ０以外のメモリピラーは、それぞれのメモリピラーに対応するビット線ＢＬ、セレクトゲート線ＳＧＤ及びＳＧＳに電気的に接続される。
図１６の上側の図（上図）は、図６で示された断面図に図１５で示された模式的な図を適用した図（模式図）である。図１６の下側の図（下図）は、図６で示された断面図を右斜め上から俯瞰し当該模式図に照らし合わせた上で、ドレイン側セレクトゲート線ＳＧＤ０～ＳＧＤ７、偶数ワード線ＷＬｅ、奇数ワード線ＷＬｏ、及びソース側セレクトゲート線ＳＧＳ０～３のみを示す図（俯瞰図）である。
図１６に示されるように、半導体記憶装置１では、１つのブロックＢＬＫが、２つのグループ（第１のグループＦｉｎｇｅｒ０及び第２のグループＦｉｎｇｅｒ１から構成される。第１のグループＦｉｎｇｅｒ０は、メモリピラーＭＰ１０とメモリピラーＭＰ３の第５側のメモリストリング５０ｏとの間の領域、及び、メモリピラーＭＰ７の第８側のメモリストリング５０ｅを含む。第２のグループＦｉｎｇｅｒ１は、メモリピラーＭＰ３の第６側のメモリストリング５０ｅとメモリピラーＭＰ７の第７側のメモリストリング５０ｏとの間の領域を含む。すなわち、第１のグループＦｉｎｇｅｒ０及び第２のグループＦｉｎｇｅｒ１のそれぞれは、「１－１－４．メモリセルアレイの平面レイアウト」において説明された領域を含む。
図１６に示されるように、第１のグループＦｉｎｇｅｒ０は、メモリピラーＭＰ１０、メモリピラーＭＰ２、メモリピラーＭＰ３の第５側のメモリストリング５０ｏ、及び、メモリピラーＭＰ７の第８側のメモリストリング５０ｅを含む。第２のグループＦｉｎｇｅｒ１は、メモリピラーＭＰ３の第６側のメモリストリング５０ｅ、及びメモリピラーＭＰ７の第７側のメモリストリング５０ｏを含む。
メモリピラーＭＰ１０はメモリピラーＭＰ２に隣接して配置される。メモリピラーＭＰ３及びメモリピラーＭＰ７は、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に設けられる。
図１６及び図１５を参照すると、メモリピラーＭＰ１０は、ビット線ＢＬ３とソース線ＳＬとの間に電気的に接続された第１側のメモリストリング５０ｏ及び第２側のメモリストリング５０ｅを含む。第１側のメモリストリング５０ｏは、ドレイン側セレクトゲート線ＳＧＤ３に電気的に接続されたドレイン側選択トランジスタＳＴｏ１、奇数ワード線ＷＬｏ０～ＷＬｏ４に電気的に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４、及びソース側セレクトゲート線ＳＧＳ１に電気的に接続されたソース側選択トランジスタＳＴｏ２を含む。第２側のメモリストリング５０ｅは、ドレイン側セレクトゲート線ＳＧＤ２に電気的に接続されたドレイン側選択トランジスタＳＴｅ１、偶数ワード線ＷＬｅ０～ＷＬｅ４に電気的に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４、及びソース側セレクトゲート線ＳＧＳ０に電気的に接続されたソース側選択トランジスタＳＴｅ２を含む。
メモリピラーＭＰ１０と同様に、メモリピラーＭＰ２は、ビット線ＢＬ１とソース線ＳＬとの間に電気的に接続された第３側のメモリストリング５０ｏ及び第４側のメモリストリング５０ｅを含む。第３側のメモリストリング５０ｏは、ドレイン側セレクトゲート線ＳＧＤ３に電気的に接続されたドレイン側選択トランジスタＳＴｏ１、奇数ワード線ＷＬｏ０～ＷＬｏ４に電気的に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４、及びソース側セレクトゲート線ＳＧＳ１に電気的に接続されたソース側選択トランジスタＳＴｏ２を含む。第２側のメモリストリング５０ｅは、ドレイン側セレクトゲート線ＳＧＤ２に電気的に接続されたドレイン側選択トランジスタＳＴｅ１、偶数ワード線ＷＬｅ０～ＷＬｅ４に電気的に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４、及びソース側セレクトゲート線ＳＧＳ０に電気的に接続されたソース側選択トランジスタＳＴｅ２を含む。
メモリピラーＭＰ１０と同様に、メモリピラーＭＰ３は、ビット線ＢＬ０とソース線ＳＬとの間に電気的に接続された第５側のメモリストリング５０ｏ及び第６側のメモリストリング５０ｅを含む。第５側のメモリストリング５０ｏは、ドレイン側セレクトゲート線ＳＧＤ３に電気的に接続されたドレイン側選択トランジスタＳＴｏ１、奇数ワード線ＷＬｏ０～ＷＬｏ４に電気的に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４、及びソース側セレクトゲート線ＳＧＳ１に電気的に接続されたソース側選択トランジスタＳＴｏ２を含む。第６側のメモリストリング５０ｅは、ドレイン側セレクトゲート線ＳＧＤ４に電気的に接続されたドレイン側選択トランジスタＳＴｅ１、偶数ワード線ＷＬｅ０～ＷＬｅ４に電気的に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４、及びソース側セレクトゲート線ＳＧＳ２に電気的に接続されたソース側選択トランジスタＳＴｅ２を含む。
メモリピラーＭＰ１０と同様に、メモリピラーＭＰ７、ビット線ＢＬ０とソース線ＳＬとの間に電気的に接続された第７側のメモリストリング５０ｏ及び第８側のメモリストリング５０ｅを含む。第７側のメモリストリング５０ｏは、ドレイン側セレクトゲート線ＳＧＤ７に電気的に接続されたドレイン側選択トランジスタＳＴｏ１、奇数ワード線ＷＬｏ０～ＷＬｏ４に電気的に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４、及びソース側セレクトゲート線ＳＧＳ３に電気的に接続されたソース側選択トランジスタＳＴｏ２を含む。第８側のメモリストリング５０ｅは、ドレイン側セレクトゲート線ＳＧＤ０に電気的に接続されたドレイン側選択トランジスタＳＴｅ１、偶数ワード線ＷＬｅ０～ＷＬｅ４に電気的に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４、及びソース側セレクトゲート線ＳＧＳ０に電気的に接続されたソース側選択トランジスタＳＴｅ２を含む。
半導体記憶装置１の読み出し動作方法の第１の例では、例えば、図１７に示されるように、第１のグループＦｉｎｇｅｒ０において、ドレイン側セレクトゲート線ＳＧＤ２、偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ４）、ソース側セレクトゲート線ＳＧＳ０及びＳＧＳ１が選択される。図１７では、選択された信号線が斜線で示される。このとき、選択されたそれぞれの信号線は、選択されたそれぞれの信号線に接続されたメモリセルトランジスタＭＴ、ドレイン側選択トランジスタＳＴ１、及びソース側選択トランジスタＳＴ２に、メモリセルトランジスタＭＴ、ドレイン側選択トランジスタＳＴ１、及びソース側選択トランジスタＳＴ２をオン状態にする電圧を供給する。
また、このとき、第２のグループＦｉｎｇｅｒ１において、ドレイン側セレクトゲート線ＳＧＤ０、ＳＧＤ１及びＳＧＤ３～ＳＧＤ７、奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）、並びに、ソース側セレクトゲート線ＳＧＳ２及びＳＧＳ３は選択されない。すなわち、第２のグループＦｉｎｇｅｒ１において、このとき、選択されないそれぞれの信号線は、選択されないそれぞれの信号線に接続されたメモリセルトランジスタＭＴ、ドレイン側選択トランジスタＳＴ１、及びソース側選択トランジスタＳＴ２に、メモリセルトランジスタＭＴ、ドレイン側選択トランジスタＳＴ１、及びソース側選択トランジスタＳＴ２をオフ状態にする電圧を供給する。
その結果、第１のグループＦｉｎｇｅｒ０では、選択されたそれぞれの信号線に基づいて、各トランジスタは以下のように動作し、第２のグループＦｉｎｇｅｒ１では、選択されない信号線及び選択された信号線に基づいて、各トランジスタは以下のように動作する。
はじめに、第１のグループＦｉｎｇｅｒ０内の各トランジスタについて説明する。
メモリピラーＭＰ１０では、ドレイン側セレクトゲート線ＳＧＤ２に電気的に接続されたドレイン側選択トランジスタＳＴｅ１、偶数ワード線ＷＬｅ０～ＷＬｅ４に電気的に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４、及びソース側セレクトゲート線ＳＧＳ０に電気的に接続されたソース側選択トランジスタＳＴｅ２がオン状態となり、ビット線ＢＬ３からソース線ＳＬ（図１７の矢印で示される方向）に電流が流れる。よって、メモリピラーＭＰ１０の第２側のメモリストリング５０ｅは、メモリセルトランジスタＭＴｅ２の閾値電圧を、ビット線ＢＬ３から読み出すことができる。
メモリピラーＭＰ１０と同様にして、メモリピラーＭＰ１０の第２側のメモリストリング５０ｅに対向するメモリピラーＭＰ１のメモリストリング５０ｅでは、メモピラーＭＰ１のメモリストリング５０ｅに含まれる各トランジスタがオン状態となり、ビット線ＢＬ０からソース線ＳＬ（図１７の矢印で示される方向）に電流が流れる。よって、メモピラーＭＰ１のメモリストリング５０ｅは、メモリセルトランジスタＭＴｅ２の閾値電圧を、ビット線ＢＬ０から読み出すことができる。
また、メモリピラーＭＰ１０と同様にして、メモリピラーＭＰ２の第４側のメモリストリング５０ｅでは、メモリピラーＭＰ２の第４側のメモリストリング５０ｅに含まれる各トランジスタがオン状態となり、ビット線ＢＬ１からソース線ＳＬ（図１７の矢印で示される方向）に電流が流れる。よって、メモリピラーＭＰ２の第４側のメモリストリング５０ｅは、メモリセルトランジスタＭＴｅ２の閾値電圧を、ビット線ＢＬ１から読み出すことができる。
さらに、メモリピラーＭＰ１０と同様にして、メモリピラーＭＰ１１の第６側のメモリストリング５０ｅでは、メモリピラーＭＰ１１の第６側のメモリストリング５０ｅに含まれる各トランジスタがオン状態となり、ビット線ＢＬ２からソース線ＳＬ（図１７の矢印で示される方向）に電流が流れる。よって、メモリピラーＭＰ１１の第６側のメモリストリング５０ｅは、メモリセルトランジスタＭＴｅ２の閾値電圧を、ビット線ＢＬ２から読み出すことができる。
次に、第２のグループＦｉｎｇｅｒ１内の各トランジスタについて説明する。
第２のグループＦｉｎｇｅｒ１では、図１５及び図１７を参照すると、ドレイン側セレクトゲート線ＳＧＤ０、ＳＧＤ１及びＳＧＤ３～ＳＧＤ７に接続されたドレイン側選択トランジスタＳＴ１、奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたメモリセルトランジスタＭＴ、並びに、ソース側セレクトゲート線ＳＧＳ２及びＳＧＳ３に接続されたソース側選択トランジスタＳＴ２には、選択されないそれぞれの信号線に基づいてオフ状態になるような電圧が供給されている。すなわち、奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたＭＴｏ０～ＭＴｏ４は、オフ状態のドレイン側選択トランジスタＳＴｏ１及びオフ状態のソース側選択トランジスタＳＴｏ２の間に電気的に接続されており、フローティング状態となっている。また、選択された偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ４）に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４には、オン状態になるような電圧が供給されている。
例えば、読み出し対象となるメモリセルトランジスタＭＴｅ２以外のメモリセルトランジスタＭＴに電気的に接続された奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４））は、例えば、電圧ＶＢＢを供給される。電圧ＶＢＢは電圧ＶＳＳより低い電圧であり、負の電圧である。また、読み出し対象となるメモリセルトランジスタＭＴｅ２、及び、メモリセルトランジスタＭＴｅ２を含むメモリストリング５０ｅ内のメモリセルトランジスタＭＴｅ０～ＭＴｅ４に電気的に接続された偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ４）は、電圧ＶＲＥＡＤが供給される。電圧ＶＲＥＡＤは電圧ＶＳＳ及び電圧ＶＢＢより大きく、正の電圧である。電圧ＶＲＥＡＤは「第１の電圧」といわれる場合がある。電圧ＶＢＢは「第２の電圧」といわれる場合がある。
半導体記憶装置１では、「１－１－６－１．第１の例」、「１－１－６－２．第２の例」及び「１－１－７．ストリングの等価回路」で説明されたとおり、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴはチャネルを共有する。
第２のグループＦｉｎｇｅｒ１に含まれるメモリピラーＭＰ１２、ＭＰ４、ＭＰ１３、ＭＰ５、ＭＰ１４、ＭＰ６又はＭＰ１５では、同一のメモリピラーＭＰに含まれるメモリセルトランジスタＭＴ０～ＭＴ４のうち偶数ワード線ＷＬｅに接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４はオン状態の電圧が供給され、奇数ワード線ＷＬｏに接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４はオフ状態の電圧が供給されている。そのため、メモリセルトランジスタＭＴのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタＭＴのチャネルに流れる。
その結果、第２のグループＦｉｎｇｅｒ１では、奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４がフローティング状態となっているため、メモリセルトランジスタＭＴのチャネルをブーストすることができる。
よって、半導体記憶装置１の読み出し動作方法の第１の例では、図１８に示されるように、第１のグループＦｉｎｇｅｒ０ではメモリピラーＭＰ１、ＭＰ１０、ＭＰ２及びＭＰ１１のビット線ＢＬからソース線ＳＬに流れる電流（図１８の矢印）に基づき読み出し動作が実行されると共に、第２のグループＦｉｎｇｅｒ１では、太い斜線で示されたブースト（Ｂｏｏｓｔ）と記載された領域（メモリピラーＭＰ１２、ＭＰ４、ＭＰ１３、ＭＰ５、ＭＰ１４、ＭＰ６及びＭＰ１５）のメモリセルトランジスタＭＴのチャネルをブーストすることができる。
＜１－２－３．半導体記憶装置１の読み出し動作方法の第２の例（ＳＧＳ片側オン）＞
図１５、図１６、図１９及び図２０を用いて、半導体記憶装置１の読み出し動作の第２の例を説明する。半導体記憶装置１の読み出し動作の第２の例では、選択トランジスタＳＴｅ２に対向する選択トランジスタＳＴｏ２に電気的に接続されたセレクトゲート線ＳＧＳ１は、選択トランジスタＳＴｏ２をオフ状態にする電圧を供給される点が、第１の例と異なる。半導体記憶装置１の読み出し動作の第２の例の説明では、主に、第１の例と異なる点が説明される。
「１－２－２．半導体記憶装置１の読み出し動作方法の第１の例」で説明したように、第１の例では、第１のグループＦｉｎｇｅｒ０では読み出し動作が実行されると共に、第２のグループＦｉｎｇｅｒ１では、メモリセルトランジスタＭＴのチャネルをブーストすることができる。
一方で、図１５、図１７及び図１８を参照すると、半導体記憶装置１の読み出し動作の第１の例では、第１のグループＦｉｎｇｅｒ０において、選択されないドレイン側セレクトゲート線ＳＧＤ０、ＳＧＤ１及びＳＧＤ３～ＳＧＤ７に接続されたドレイン側選択トランジスタＳＴ１、並びに、選択されない奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４には、オフ状態になるような電圧が供給されている。選択された偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ４）に接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４には、オン状態になるような電圧が供給されている。
ここで、「１－２－２．半導体記憶装置１の読み出し動作方法の第１の例」で説明したように、メモリセルトランジスタＭＴｏ０～ＭＴｏ４に電気的に接続された奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）は、電圧ＶＢＢを供給される。また、メモリセルトランジスタＭＴｅ０～ＭＴｅ４に電気的に接続された偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ４）は、電圧ＶＲＥＡＤが供給される。半導体記憶装置１では、「１－１－６－１．第１の例」、＜１－１－６－２．第２の例」及び「１－１－７．ストリングの等価回路」で説明されたとおり、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴはチャネルを共有する。
第１のグループＦｉｎｇｅｒ０に含まれるメモリピラーＭＰ８、ＭＰ０、ＭＰ９、ＭＰ１及びＭＰ７、並びに、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３において、同一のメモリピラーＭＰに含まれるメモリセルトランジスタＭＴ０～ＭＴ４のうち偶数ワード線ＷＬｅに接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４はオン状態の電圧が供給され、奇数ワード線ＷＬｏに接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４はオフ状態の電圧が供給されている。そのため、メモリセルトランジスタＭＴのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタＭＴのチャネルに流れる。
また、第１のグループＦｉｎｇｅｒ０に含まれるメモリピラーＭＰ８、ＭＰ０、ＭＰ９、ＭＰ１及びＭＰ７では、ソース側セレクトゲート線ＳＧＳ０及びＳＧＳ１に電気的に接続されたＳＴｅ２及びＳＴｏ２に、ＳＴｅ２及びＳＴｏ２をオン状態にする電圧が供給される。また、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３では、ソース側セレクトゲート線ＳＧＳ１に電気的に接続されたＳＴｏ２に、ＳＴｏ２をオン状態にする電圧が供給される。
その結果、第１のグループＦｉｎｇｅｒ０では、狭い斜線で示されたリードディスターブ（ＲＤ）と記載された領域のメモリピラーＭＰ８、ＭＰ０、ＭＰ９、ＭＰ１及びＭＰ７、並びに、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３の第６側のメモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ４では、リードディスターブ（ＲＤ）が発生し、意図しない閾値電圧の変動が生じる可能性がある。
一方で、例えば、図１５、図１９及び図２０を参照すると、半導体記憶装置１の読み出し動作方法の第２の例は第１の例と比較して、第１のグループＦｉｎｇｅｒ０において、選択トランジスタＳＴｅ２に対向する選択トランジスタＳＴｏ２に電気的に接続されたソース側セレクトゲート線ＳＧＳ１は選択されず、ソース側セレクトゲート線ＳＧＳ１は選択トランジスタＳＴｏ２をオフ状態にする電圧を選択トランジスタＳＴｏ２に供給する。図１７と同様に、図１９及び図２０では、選択された信号線が斜線で示される。ソース側セレクトゲート線ＳＧＳ１は選択されないため、図１９及び図２０では、ソース側セレクトゲート線ＳＧＳ１は斜線で示されていない。
その結果、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３の第６側のメモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ４では、リードディスターブ（ＲＤ）が発生せず、意図しない閾値電圧の変動を抑制できる。
また、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３に含まれる各トランジスタは、第２のグループＦｉｎｇｅｒ１のメモリピラーＭＰ１２に含まれる各トランジスタと同様の電圧が供給されている。その結果、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３では、奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４がフローティング状態となっているため、メモリセルトランジスタＭＴのチャネルをブーストすることができる。
すなわち、半導体記憶装置１の読み出し動作方法の第２の例では、図１９又は図２０に示されるように、第１のグループＦｉｎｇｅｒ０ではメモリピラーＭＰ１、ＭＰ１０、ＭＰ２及びＭＰ１１のビット線ＢＬからソース線ＳＬに流れる電流（図１９及び図２０の矢印）に基づき読み出し動作が実行されると共に、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３、並びに、第２のグループＦｉｎｇｅｒ１では、太い斜線で示されたブースト（Ｂｏｏｓｔ）と記載された領域（メモリピラーＭＰ３，ＭＰ１２、ＭＰ４、ＭＰ１３、ＭＰ５、ＭＰ１４、ＭＰ６及びＭＰ１５）のメモリセルトランジスタＭＴのチャネルをブーストすることができる。
よって、半導体記憶装置１の読み出し動作方法の第２の例では、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰの動作方法を工夫することによって、リードディスターブの影響を受けるメモリセルトランジスタＭＴを軽減することができる。
また、半導体記憶装置１の読み出し動作方法の第２の例では、読み出し対象となるメモリセルトランジスタＭＴによっては、ドレイン側セレクトゲート線ＳＧＤ７、ソース側セレクトゲート線ＳＧＳ３及びＳＧＳ４を選択するため、メモリピラーＭＰ７に含まれるメモリセルトランジスタＭＴのリードディスターブを軽減することができる。
よって、半導体記憶装置１の読み出し動作方法の第２の例では、複数のドレイン側セレクトゲート線ＳＧＤの選択を平準化することによって、半導体記憶装置１に含まれる複数のメモリセルトランジスタＭＴにおいて、リードディスターブを平均化することができる。すなわち、常時ディスターブの影響を受けるメモリピラーＭＰ（メモリストリング）を無くすことができる。
＜１－２－４．半導体記憶装置１のタイミングチャート＞
図２１を用いて、「１－２－３．半導体記憶装置１の読み出し動作方法の第２の例」のタイミングチャートの一例を説明する。図２１は、半導体記憶装置１の読み出し動作を説明するためのタイミングチャートを示す図である。図２１の説明において、図１～図２０と同一、又は類似する構成の説明は省略されることがある。以降において、選択された信号線は、信号線の名称の前に「選択」を付記し、選択されない信号線は、信号線の名称の前に「非選択」を付記する。
図２１に示されるように、半導体記憶装置１の読み出し動作方法の第２の例では、第1動作期間、第２動作期間、及び第３動作期間を含む。第1動作期間は、例えば、同様の電圧（半導体記憶装置１では電圧ＶＢＢ）を各チャネルに共通に供給する動作が実行される期間である。第1動作期間は、例えば、チャネルクリーン（ＣＣ）動作、チャネルクリーン（ＣＣ）動作期間とよばれる。第２動作期間は、例えば、“Ｅｒ”レベル～“Ｇ”レベルの何れかのレベルの読み出し動作が実行される期間である。第３動作期間は、例えば、第２動作期間とは異なるレベルの読み出し動作が実行される期間である。
＜１－２－４－１．時刻ｔ０までの動作＞
半導体記憶装置１の読み出し動作方法では、時刻ｔ０までは、例えば、半導体記憶装置１の状態をスタンバイ状態にする動作である。スタンバイ状態は、例えば、読み出し動作を実行するか否かを待っている状態である。時刻ｔ０までは、選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは例えばＳＧＤ２）、非選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは例えばＳＧＤ３）、非選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは例えばＳＧＤ１、ＳＧＤ４～ＳＧＤ７）、選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ここでは例えばｎ＝２、ＷＬｅ２）、非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ（ここでは例えばｎ＝２、ＷＬｏ２）、非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ±１（ここでは例えばｎ＝２、ＷＬｏ１、ＷＬｏ３）、非選択ワード線ＵＳＥＬ－ＷＬ（ＳＥＬ－ＷＬｅｎ、ＵＳＥＬ－ＷＬｏｎ、及びＵＳＥＬ－ＷＬｏｎ±１を除くＷＬ）、選択セレクトゲート線ＳＥＬ－ＳＧＳ（ここでは例えばＳＧＳ０）、非選択セレクトゲート線ＵＳＥＬ－ＳＧＳ（ここでは例えばＳＧＳ１～ＳＧＳ３）は、電圧ＶＳＳを供給される。なお、非選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは例えばＳＧＤ１、ＳＧＤ４～ＳＧＤ７）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＳ（ここでは例えばＳＧＳ１～ＳＧＳ３）は、図２１に示される時刻ｔ０以降時刻ｔ７において、電圧ＶＳＳを供給される。各信号線にはＶＳＳが供給されているため、各信号線に電気的に接続された各選択トランジスタＳＴ１及びＳＴ２はオフ状態であり、各信号線に電気的に接続された各メモリセルトランジスタＭＴはオフ状態である。
＜１－２－４－２．第１動作期間（時刻ｔ０から時刻ｔ２）＞
時刻ｔ０～時刻ｔ１では、選択セレクトゲート線ＳＥＬ－ＳＧＤ（ＳＧＤ２）及びＳＧＤ２に電気的に接続された選択トランジスタＳＴｅ１には、電圧ＶＳＧが供給される。非選択セレクトゲート線ＳＥＬ－ＳＧＤ（ＳＧＤ３）及びＳＧＤ３に電気的に接続された選択トランジスタＳＴｏ１には、電圧ＶＳＧが供給される。選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ＷＬｅ２）及びＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２には、電圧ＶＲＥＡＤが供給される。ＷＬｅ２に対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ（ＷＬｏ２）及びＷＬｏ２に電気的に接続されたメモリセルトランジスタＭＴｏ２には、電圧ＶＲＥＡＤが供給される。非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ±１（ＷＬｏ１、ＷＬｏ３）、ＷＬｏ１に電気的に接続されたメモリセルトランジスタＭＴｏ１、ＷＬｏ３に電気的に接続されたメモリセルトランジスタＭＴｏ３には、電圧ＶＲＥＡＤが供給される。非選択ワード線ＵＳＥＬ－ＷＬ（ＳＥＬ－ＷＬｅｎ、ＵＳＥＬ－ＷＬｏｎ、及びＵＳＥＬ－ＷＬｏｎ±１を除くＷＬ）には、電圧ＶＲＥＡＤが供給され、ＳＥＬ－ＷＬｅｎ、ＵＳＥＬ－ＷＬｏｎ及びＵＳＥＬ－ＷＬｏｎ±１を除くＷＬに電気的に接続されたメモリセルトランジスタＭＴには、電圧ＶＲＥＡＤが供給される。選択セレクトゲート線ＳＥＬ－ＳＧＳ（ＳＧＳ０）及びＳＧＳ０に電気的に接続された選択トランジスタＳＴｅ２には電圧ＶＳＧ＿ＳＧＳが供給される。電圧ＶＳＧを供給された選択トランジスタＳＴ１、電圧ＶＲＥＡＤを供給されたメモリセルトランジスタＭＴ、及び、電圧ＳＧＳ＿ＶＳＧを供給された選択トランジスタＳＴ２はオン状態である。電圧ＶＳＳを供給されていた選択トランジスタＳＴ１及びＳＴ２はオフ状態である。
なお、時刻ｔ１～時刻ｔ６において、ＳＧＤ２及びＳＧＤ２に電気的に接続された選択トランジスタＳＴｅ１には電圧ＶＳＧが供給され、非選択ワード線ＵＳＥＬ－ＷＬ（ＳＥＬ－ＷＬｅｎ、ＵＳＥＬ－ＷＬｏｎ、及びＵＳＥＬ－ＷＬｏｎ±１を除くＷＬ）には電圧ＶＲＥＡＤが供給され、ＳＥＬ－ＷＬｅｎ、ＵＳＥＬ－ＷＬｏｎ及びＵＳＥＬ－ＷＬｏｎ±１を除くＷＬに電気的に接続されたメモリセルトランジスタＭＴには電圧ＶＲＥＡＤが供給され、ＳＧＳ０及びＳＧＳ０に電気的に接続された選択トランジスタＳＴｅ２には電圧ＶＳＧ＿ＳＧＳが供給される。電圧ＶＳＧを供給された選択トランジスタＳＴ１、電圧ＶＲＥＡＤを供給されたメモリセルトランジスタＭＴ、及び、電圧ＳＧＳ＿ＶＳＧを供給された選択トランジスタＳＴ２はオン状態である。
時刻ｔ１～時刻ｔ２では、ＳＧＤ３及びＳＧＤ３に電気的に接続された選択トランジスタＳＴｏ１には、電圧ＶＳＳが供給される。選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ＷＬｅ２）及びＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２には、電圧ＶＲＥＡＤから徐々に低下する電圧が供給される。ＷＬｅ２に対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ（ＷＬｏ２）及びＷＬｏ２に電気的に接続されたメモリセルトランジスタＭＴｏ２には、電圧ＶＢＢが供給される。非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ±１（ＷＬｏ１、ＷＬｏ３）、ＷＬｏ１に電気的に接続されたメモリセルトランジスタＭＴｏ１、ＷＬｏ３に電気的に接続されたメモリセルトランジスタＭＴｏ３には、電圧ＶＢＢが供給される。電圧ＶＳＳ、又は電圧ＶＢＢを供給された各トランジスタはオフ状態である。
なお、時刻ｔ２～時刻ｔ６では、ＳＧＤ３及びＳＧＤ３に電気的に接続された選択トランジスタＳＴｏ１には電圧ＶＳＳが供給され、非選択奇数ワード線ＵＳＥＬ－ＷＬｏｎ±１（ＷＬｏ１、ＷＬｏ３）、ＷＬｏ１に電気的に接続されたメモリセルトランジスタＭＴｏ１、ＷＬｏ３に電気的に接続されたメモリセルトランジスタＭＴｏ３には、電圧ＶＢＢが供給される。電圧ＶＳＳ、又は電圧ＶＢＢを供給された各トランジスタはオフ状態である。
＜１－２－４－３．第２動作期間（時刻ｔ２から時刻ｔ４）＞
時刻ｔ２～時刻ｔ３では、選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ＷＬｅ２）及びＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２には、あるレベルに対応する読み出し電圧ＶＣＧＲＶより高い電圧ＶＣＧＲＶＨが供給される。時刻ｔ３～時刻ｔ４では、選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ＷＬｅ２）及びＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２に、電圧ＶＣＧＲＶＨが供給されたのち、電圧ＶＣＧＲＶＨから徐々に低下する電圧が供給される。
その結果、第２動作期間では、あるレベルに対応するメモリセルトランジスタＭＴｅ２の閾値電圧を読み出すことができる。
また、第２動作期間では、ＳＧＤ３及びＳＧＳ１は選択されず、ＳＧＤ３は選択トランジスタＳＴｏ１に電圧ＶＳＳを供給し、ＳＧＳ１は選択トランジスタＳＴｏ２に電圧ＶＳＳを供給している。選択トランジスタＳＴｏ１及びＳＴｏ２はオフ状態である。また、「１－２－３．半導体記憶装置１の読み出し動作方法の第２の例」で説明したように、例えば、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３において、同一のメモリピラーＭＰに含まれるメモリセルトランジスタＭＴ０～ＭＴ４のうち偶数ワード線ＷＬｅに接続されたメモリセルトランジスタＭＴｅ０～ＭＴｅ４はオン状態の電圧が供給され、奇数ワード線ＷＬｏに接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４はオフ状態の電圧が供給されている。ここで示した「１－２－３．半導体記憶装置１の読み出し動作方法の第２の例」の内容は、第２動作期間における動作に相当する。すなわち、偶数ワード線ＷＬｅは、選択ワード線ＷＬｅ２に相当し、偶数ワード線ＷＬｅに対向する奇数ワード線ＷＬｏは、選択ワード線ＷＬｅ２に対向する非選択ワード線ＷＬｏ２に相当する。また、オン状態の電圧は電圧ＶＣＧＲＶＨ又は電圧ＶＣＧＲＶＨに相当し、オフ状態の電圧は電圧ＶＢＢに相当する。すなわち、第２動作期間において、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３の第５側のメモリストリング５０ｏに含まれるメモリセルトランジスタＭＴｏ０～ＭＴｏ４はフローティング状態となっている。また、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３内のメモリセルトランジスタＭＴのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタＭＴのチャネルに流れる。
その結果、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３の第６側のメモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ４では、リードディスターブ（ＲＤ）が発生せず、意図しない閾値電圧の変動を抑制できる。また、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３では、非選択ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４がフローティング状態となっているため、メモリセルトランジスタＭＴのチャネルをブーストすることができる。
＜１－２－４－４．第３動作期間（時刻ｔ４から時刻ｔ６）＞
時刻ｔ４～時刻ｔ５では、選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ＷＬｅ２）及びＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２には、第２動作期間とは異なるレベルに対応する読み出し電圧ＶＣＧＲＶ２より高い電圧ＶＣＧＲＶ２Ｈが供給される。時刻ｔ５～時刻ｔ６では、選択偶数ワード線ＳＥＬ－ＷＬｅｎ（ＷＬｅ２）及びＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２に、電圧ＶＣＧＲＶ２Ｈが供給されたのち、電圧ＶＣＧＲＶ２Ｈから徐々に低下する電圧が供給される。
その結果、第３動作期間では、第２動作期間とは異なるレベルに対応するメモリセルトランジスタＭＴｅ２の閾値電圧を読み出すことができる。なお、電圧ＶＣＧＲＶ２Ｈは電圧ＶＣＧＲＶより高く、第２動作期間とは異なるレベルは、第２動作期間のレベルより低いレベルである。例えば、第２動作期間のレベルが“Ｅ”レベルのとき、第２動作期間とは異なるレベルは、“Ｅｒ”レベル～“Ｄ”レベルの何れかのレベルである。
また、図２１に示されるように、第３動作期間においても、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３は、「１－２－４－３．第２動作期間（時刻ｔ２から時刻ｔ４）」で説明した電圧と同様の電圧が供給される。
その結果、第３動作期間においても、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３の第６側のメモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ４では、リードディスターブ（ＲＤ）が発生せず、意図しない閾値電圧の変動を抑制できる。また、第１のグループＦｉｎｇｅｒ０と第２のグループＦｉｎｇｅｒ１との境界に配置されているメモリピラーＭＰ３では、非選択ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ４）に接続されたメモリセルトランジスタＭＴｏ０～ＭＴｏ４がフローティング状態となっているため、メモリセルトランジスタＭＴのチャネルをブーストすることができる。
＜１－２－４－５．時刻ｔ６～時刻ｔ７の動作＞
半導体記憶装置１の読み出し動作方法では、時刻ｔ６～時刻ｔ７では、時刻ｔ０と同様に、図２１に示された各信号線及び各信号線に電気的に接続された各トランジスタは、電圧ＶＳＳを供給される。また、各トランジスタはオフ状態である。
以上説明したように、第１実施形態に係る半導体記憶装置１は、第1のグループＦｉｎｇｅｒ０と、第１のグループＦｉｎｇｅｒ０に隣接する第２のグループＦｉｎｇｅｒ１とを含む。ワード線ＷＬｅ２（第１ワード線）は、Ｘ方向（第１方向）、及びＸ方向に交差するＹ方向（第２方向）に延在する第１層に設けられ、ワード線ＷＬｏ２（第２ワード線）は第１層において、ワード線ＷＬｅ２に対向して設けられ、第１ワード線とは独立して制御される。ワード線ＷＬｅ１（第３ワード線）はＸ方向及びＹ方向に延在し、Ｘ方向及びＹ方向と交差するＺ方向（第３方向）において、第１層に積層される第２層に設けられ、ワード線ＷＬｏ１（第４ワード線）は、第２層において、ワード線ＷＬｅ１に対向して設けられ、第３ワード線とは独立して制御される。ワード線ＷＬｅ３（第５ワード線）はＸ方向及びＹ方向に延在し、Ｚ方向において、第１層に積層される第３層に設けられ、ワード線ＷＬｏ３（第６ワード線）、は第３層において、ワード線ＷＬｅ３に対向して設けられ、第５ワード線とは独立して制御される。ソース側セレクトゲート線ＳＧＳ０（第１セレクトゲート線）は、Ｚ方向において、第３層に積層される第４層に配置されＸ方向に延在し、ソース側セレクトゲート線ＳＧＳ１（第２セレクトゲート線）は、第４層において、ソース側セレクトゲート線ＳＧＳ０に対向して配置され第１セレクトゲート線とは独立して制御される。ソース側セレクトゲート線ＳＧＳ２（第３セレクトゲート線）は、第４層において、ソース側セレクトゲート線ＳＧＳ１に隣接して配置され第１セレクトゲート線及び第２セレクトゲート線とは独立して制御され、ソース側セレクトゲート線ＳＧＳ３（第４セレクトゲート線）は、第４層において、ソース側セレクトゲート線ＳＧＳ２に対向して配置され第１セレクトゲート線乃至第３セレクトゲート線とは独立して制御される。メモリピラーＭＰ１１（第１メモリピラー）は、第1のグループＦｉｎｇｅｒ０に含まれ、ワード線ＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２（第１メモリセル）、及び、メモリセルトランジスタＭＴｅ２（第１メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ０に電気的に接続されたドレイン側選択トランジスタＳＴｅ２（第１選択トランジスタ）、並びに、第1のグループＦｉｎｇｅｒ０に含まれ、ワード線ＷＬｏ２に電気的に接続されたメモリセルトランジスタＭＴｏ２（第２メモリセル）、及び、メモリセルトランジスタＭＴｏ２（第２メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ１に電気的に接続されたドレイン側選択トランジスタＳＴｏ２（第２選択トランジスタ）を含み、Ｚ方向に延在する。メモリピラーＭＰ３（第２メモリピラー）は、第２のグループＦｉｎｇｅｒ１に含まれ、ワード線ＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２（第３メモリセル）、及び、メモリセルトランジスタＭＴｅ２（第３メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ２に電気的に接続されたドレイン側選択トランジスタＳＴｅ２（第３選択トランジスタ）、並びに、第１のグループＦｉｎｇｅｒ０に含まれ、ワード線ＷＬｏ２に電気的に接続されたメモリセルトランジスタＭＴｏ２（第４メモリセル）、及び、メモリセルトランジスタＭＴｏ２（第４メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ１に電気的に接続されたドレイン側選択トランジスタＳＴｏ２（第４選択トランジスタ）を含み、Ｚ方向に延在する。メモリピラーＭＰ１２（第３メモリピラー）は、第２のグループＦｉｎｇｅｒ１に含まれ、ワード線ＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２（第５メモリセル）、及び、メモリセルトランジスタＭＴｅ２（第５メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ２に電気的に接続されたドレイン側選択トランジスタＳＴｅ２（第５選択トランジスタ）、並びに、第２のグループＦｉｎｇｅｒ１に含まれ、ワード線ＷＬｏ２に電気的に接続されたメモリセルトランジスタＭＴｏ２（第６メモリセル）、及び、メモリセルトランジスタＭＴｏ２（第６メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ３に電気的に接続されたドレイン側選択トランジスタＳＴｏ２（第６選択トランジスタ）を含み、Ｚ方向に延在する。メモリピラーＭＰ７（第４メモリピラー）は、第１のグループＦｉｎｇｅｒ０に含まれ、ワード線ＷＬｅ２に電気的に接続されたメモリセルトランジスタＭＴｅ２（第７メモリセル）、及び、メモリセルトランジスタＭＴｅ２（第７メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ０に電気的に接続されたドレイン側選択トランジスタＳＴｅ２（第７選択トランジスタ）、並びに、第２のグループＦｉｎｇｅｒ１に含まれ、ワード線ＷＬｏ２に電気的に接続されたメモリセルトランジスタＭＴｏ２（第８メモリセル）、及び、メモリセルトランジスタＭＴｏ２（第８メモリセル）に電気的に直列に接続されると共にソース側セレクトゲート線ＳＧＳ３に電気的に接続されたドレイン側選択トランジスタＳＴｏ２（第８選択トランジスタ）を含み、Ｚ方向に延在する。ロジック制御回路２３は、第１メモリセル乃至第８メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御する。第１メモリセル乃至第８メモリセルは、ワード線ＷＬｅ２及びワード線ＷＬｏ２に挟まれる。第１メモリセル、第３メモリセル、第５メモリセル、及び第７メモリセルは、ワード線ＷＬｅ２に対向して配置され、第２メモリセル、第４メモリセル、第６メモリセル、及び第８メモリセルは、ワード線ＷＬｏ２に対向して配置される。第１選択トランジスタ及び第２選択トランジスタは、ソース側セレクトゲート線ＳＧＳ０及びソース側セレクトゲート線ＳＧＳ１に挟まれる。第３選択トランジスタ及び第４選択トランジスタは、ソース側セレクトゲート線ＳＧＳ１及びソース側セレクトゲート線ＳＧＳ２に挟まれる。第５選択トランジスタ及び第６選択トランジスタは、ソース側セレクトゲート線ＳＧＳ２及びソース側セレクトゲート線ＳＧＳ３に挟まれる。第７選択トランジスタ及び第８選択トランジスタは、ソース側セレクトゲート線ＳＧＳ０及びソース側セレクトゲート線ＳＧＳ３に挟まれる。第１選択トランジスタ及び第７選択トランジスタは、ソース側セレクトゲート線ＳＧＳ０に電気的に接続され、第２選択トランジスタ及び第４選択トランジスタは、ソース側セレクトゲート線ＳＧＳ１に電気的に接続され、第３選択トランジスタ及び第５選択トランジスタは、ソース側セレクトゲート線ＳＧＳ２に電気的に接続され、第６選択トランジスタ乃至第８選択トランジスタは、ソース側セレクトゲート線ＳＧＳ３に電気的に接続される。ロジック制御回路２３は、読み出し動作を実行するとき、読み出し動作の対象となるメモリセル（例えば、メモリセルトランジスタＭＴｅ２）以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、ソース側セレクトゲート線ＳＧＳ０乃至ソース側セレクトゲート線ＳＧＳ３をそれぞれ独立に制御する。ソース側セレクトゲート線ＳＧＳ０乃至ソース側セレクトゲート線ＳＧＳ３は、同一の層（第２層）に配置されると共に、相互に独立して設けられる。
第１実施形態に係る半導体記憶装置１では、ロジック制御回路２３は、第１選択トランジスタ及び第７選択トランジスタがオン状態になるような電圧（例えば、電圧ＶＲＥＡＤ）をソース側セレクトゲート線ＳＧＳ０に供給し、第２選択トランジスタ及び第４選択トランジスタがオフ状態になるような電圧（例えば、電圧ＶＳＳ）をソース側セレクトゲート線ＳＧＳ１に供給し、第３選択トランジスタ及び第５選択トランジスタがオフ状態になるような電圧（例えば、電圧ＶＳＳ）をソース側セレクトゲート線ＳＧＳ２に供給し、第６選択トランジスタ及び第８選択トランジスタがオフ状態になるような電圧（例えば、電圧ＶＳＳ）をソース側セレクトゲート線ＳＧＳ３に供給する。
＜１－３．半導体記憶装置１のＳＧＳ、ＷＬ、ＳＧＤの形成方法の例＞
図３～図６、図９、及び図２２～図２５を用いて、第１実施形態に係る半導体記憶装置１のセレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の一例を説明する。図２２は、第１実施形態に係る半導体記憶装置１のセレクトゲート線ＳＧＳの形成方法を説明するための図である。図２３は、第１実施形態に係る半導体記憶装置１のワード線ＷＬの形成方法を説明するための図である。図２４は、第１実施形態に係る半導体記憶装置１のセレクトゲート線ＳＧＤの形成方法を説明するための図である。セレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の説明において、図１～図２１と同一、又は類似する構成の説明は省略されることがある。
図２２に示されるセレクトゲート線ＳＧＳの形成では、例えば、配線層１２Ａが半導体基板１３の上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層１２Ａがセレクトゲート線ＳＧＳの元となる形状に形成される。次に、フォトリソグラフィを用いて、形成されたセレクトゲート線ＳＧＳの元となる形状において第１開口部ＦＴＨと重なる部分が削除される。次に、削除した部分に絶縁層を形成する。こうして、例えば、図２３に示されるセレクトゲート線ＳＧＳの元となる配線層１２Ｂが形成される。
次に、図２４に示されるワード線ＷＬの形成では、配線層１１Ａが配線層１２Ｂの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層１１Ａがワード線ＷＬの元となる形状に形成される。同様にして、図２５に示されるセレクトゲート線ＳＧＤの形成では、配線層１０Ａが配線層１１Ａの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層１０Ａがセレクトゲート線ＳＧＤの元となる形状に形成される。
図２２、図２３、図２４又は図２５に示されるセレクトゲート線ＳＧＳの元の形状、ワード線ＷＬの元の形状及びセレクトゲート線ＳＧＤの元の形状において、リプレイスホールＳＴＨは、セレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤを形成するための孔である。リプレイスホールＳＴＨは、例えば、図６に示される断面図において、スリットＳＬＴ１と同様に、配線層１０（１０Ａ）～配線層１２（１２Ａ）を貫通するように形成される。
ここで、主に、図１０を用いて、図２３に示されるワード線ＷＬ（ＷＬｏ７及びＷＬｅ７）の元の形状を含むワード線ＷＬの元の形状を形成する方法の一例を簡単に説明する。ワード線ＷＬの元の形状を形成する前の段階では、図１０に示すＡｌＯ層４５、バリアメタル層４７、及び配線層１１の設けられている場所には、例えば、窒化物の積層膜が設けられている。リプレイスホールＳＴＨを利用し、窒化物の積層膜を取り除いた後に、ＡｌＯ層４５、バリアメタル層４７、及び配線層１１を形成する。すなわち、窒化物の積層膜は、ＡｌＯ層４５、バリアメタル層４７、及び配線層１１に置換される（リプレイスされる）。ここで説明したワード線ＷＬの元の形状を形成する方法は、半導体記憶装置の技術分野で使用される公知技術を適用することができる。また、図２３に示されるセレクトゲート線ＳＧＳの元の形状及び図２５に示されるセレクトゲート線ＳＧＤの元の形状は、図２４に示されるワード線ＷＬの元の形状と同様に、リプレイスホールＳＴＨを利用して形成される。
次に、少なくとも、配線層１０（１０Ａ）～配線層１２（１２Ａ）を貫通するように形成される第２開口部ＳＴＨを用いて、図２３～図２５に示される配線層１０（１０Ａ）～配線層１２（１２Ａ）と第２開口部ＳＴＨとが重なる部分が削除される。
次に、例えば、コンタクトプラグ１７（図７）を用いて、コンタクトプラグ６１－０ａ及び６１－０ｂ（図３）、並びに、コンタクトプラグ６３－０ａ及び６３－０ｂ（図５）を形成する。コンタクトプラグ６１－０ａはセレクトゲート線ＳＧＤ０を形成する配線層１０－０ｃに接し、セレクトゲート線ＳＧＤ０を形成する配線層１０－０ｃの上に形成される。コンタクトプラグ６１－０ｂはセレクトゲート線ＳＧＤ０に接続される第１接続部１０－ｄに接し、セレクトゲート線ＳＧＤ０に接続される第１接続部１０－０ｅの上に形成される。コンタクトプラグ６３－０ａはセレクトゲート線ＳＧＳ０を形成する配線層１２－０ｅに接し、セレクトゲート線ＳＧＳ０を形成する配線層１２－０ｅの上に形成される。コンタクトプラグ６３－０ｂはセレクトゲート線ＳＧＳ０に接続される第１接続部１２－０ｆに接し、セレクトゲート線ＳＧＳ０に接続される第１接続部１２－０ｆの上に形成される。さらに、金属配線層１８（図７）を用いて、配線層６０－０ａ（図３）及び配線層６２－０ａ（図５）を形成し、配線層６０－０ａとコンタクトプラグ６１－０ａ及び６１－０ｂとを接続し、配線層６２－０ａとコンタクトプラグ６３－０ａ及び６３－０ｂとを接続する。
以上のようにして、図３に示されるセレクトゲート線ＳＧＤ、図４に示されるワード線ＷＬ、及び図５に示されるセレクトゲート線ＳＧＳが形成することができる。
なお、半導体記憶装置１において、セレクトゲート線ＳＧＳ０は、第１サブセレクトゲート線及び第２のサブセレクトゲート線を含む。第１サブセレクトゲート線は、配線層１２－０ａ、１２－０ｂ、１２－０ｃ及び１２－０ｄ、並びに、第１接続部１２－０ｆを含み、第２サブセレクトゲート線は、配線層１２－０ｅを含む。セレクトゲート線ＳＧＳ２は、第１サブセレクトゲート線と第２のサブセレクトゲート線との間に配置される。
＜２．第２実施形態＞
第２実施形態では、半導体記憶装置１のセレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の一例を説明する。第２実施形態に係る半導体記憶装置１のセレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の一例は、ワード線ＷＬの形成方法を除いて、「１－３．半導体記憶装置１のＳＧＳ、ＷＬ、ＳＧＤの形成方法の例」と同様である。よって、第２実施形態に係る半導体記憶装置１のセレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の説明では、主に、ワード線ＷＬの形成方法が説明される。
図３、図５、図２２、図２５～図２８を用いて、第２実施形態に係る半導体記憶装置１のセレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の一例を説明する。図２５及び図２６は、第２実施形態に係る半導体記憶装置１のワード線ＷＬの形成方法を説明するための図である。セレクトゲート線ＳＧＳ、ワード線ＷＬ及びセレクトゲート線ＳＧＤの形成方法の説明において、図１～図２５と同一、又は類似する構成の説明は省略されることがある。
図２２に示されるセレクトゲート線ＳＧＳの形成及び図２６に示されるワード線ＷＬの形成では、例えば、配線層１２Ａが半導体基板１３の上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層１２Ａがセレクトゲート線ＳＧＳの元となる形状に形成される。次に、配線層１１Ｂが配線層１２Ａの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層１１Ｂがワード線ＷＬの元となる形状に形成される。次に、フォトリソグラフィを用いて、図２２に示される配線層１２Ａにおいて形成されたセレクトゲート線ＳＧＳの元となる形状において第１開口部ＦＴＨと重なる部分、及び、図２６に示される配線層１１Ｂにおいて形成されたワード線ＷＬの元となる形状において第１開口部ＦＴＨと重なる部分が、例えば、同じ工程で削除される。次に、削除した部分に絶縁層を形成する。こうして、例えば、図２３に示されるセレクトゲート線ＳＧＳの元となる配線層１２Ｂ、及び、図２７に示されるワード線ＷＬの元となる配線層１１Ｃが形成される。
同様にして、図２５に示されるセレクトゲート線ＳＧＤの形成では、配線層１０Ａが配線層１１Ｃの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層１０Ａがセレクトゲート線ＳＧＤの元となる形状に形成される。
図２３、図２５又は図２７に示されるセレクトゲート線ＳＧＳの元の形状、ワード線ＷＬの元の形状及びセレクトゲート線ＳＧＤの元の形状は、「１－３．半導体記憶装置１のＳＧＳ、ＷＬ、ＳＧＤの形成方法の例」で説明された方法と同様に、リプレイスホールＳＴＨを利用して形成される。
次に、少なくとも、配線層１０（１０Ａ）～配線層１２（１２Ａ）を貫通するように形成される第２開口部ＳＴＨを用いて、図２３、図２５及び図２７に示される配線層１０（１０Ａ）、配線層１１（１１Ｃ）配線層１２（１２Ｂ）と第２開口部ＳＴＨとが重なる部分が削除される。
例えば、図２７及び図２８を用いて、第２開口部ＳＴＨと配線層１１（１１Ｃ）とが重なる部分が削除される方法を説明する。ワード線ＷＬｅ（ここでは、ＷＬｅ７）は、第１偶数サブワード線１００、第２偶数サブワード線１０２及び第３偶数サブワード線を含み、ワード線ＷＬｏ（ここでは、ＷＬｏ７）は、第１奇数サブワード線１０１、及び第２奇数サブワード線１０３を含む。第１偶数サブワード線１００と第２偶数サブワード線１０２との間、第２偶数サブワード線１０２と第３偶数サブワード線１０４との間、及び、第１奇数サブワード線１０１と第２奇数サブワード線１０３との間には、配線層１１Ｃと第２開口部ＳＴＨとが重複して設けられている。実際は、第２開口部ＳＴＨは、配線層１１Ｃの上方の配線層１２（１２Ｂ）の上に設けられている。
第２開口部ＳＴＨと配線層１１（１１Ｃ）とが重なる部分が削除されることによって、図２７から、図２８において、少なくとも、コンタクトプラグ６５－０ａ、６５－０ｂ及び６５－０ｃ、コンタクトプラグ６７－０ａ及び６７－０ｂ、配線層６６－０ａ、並びに、配線層６８－０ａを除いたワード線ＷＬｅ及びＷＬｏが形成される。すなわち、第１偶数サブワード線１００、第２偶数サブワード線１０２、第３偶数サブワード線１０４、第１奇数サブワード線１０１、及び第２奇数サブワード線１０３は、第１開口部ＦＴＨ及び第２開口部ＳＴＨを用いて分離され、第１偶数サブワード線１００、第２偶数サブワード線１０２、第３偶数サブワード線１０４、第１奇数サブワード線１０１、及び第２奇数サブワード線１０３は、それぞれ独立に配置される。
第１偶数サブワード線１００は、配線層１２－０ａ、１２－０ｂ、１２－０ｃ及び１２－０ｄ、並びに、第１接続部１２－０ｆを含む。第２偶数サブワード線１０２は、配線層１２０－２ａ、１２－２ｂ、１２－２ｃ及び２１－２ｄ、並びに、第１接続部１２－２ｆを含む。第３偶数サブワード線１０４は配線層１２－０ｅを含む。第１奇数サブワード線１０１は、配線層１２－１ａ、１２－１ｂ、１２－１ｃ及び１２－１ｄ、並びに、第１接続部１２－１ｆを含む。第２奇数サブワード線１０３は、配線層１２－３ａ、１２－３ｂ、１２－３ｃ及び１２－３ｄ、並びに、第１接続部１２－３ｆを含む。
次に、例えば、コンタクトプラグ１７（図７）を用いて、コンタクトプラグ６１－０ａ及び６１－０ｂ（図３）、コンタクトプラグ６５－０ａ、６５－０ｂ及び６５－０ｃ（図２８）、並びに、コンタクトプラグ６３－０ａ及び６３－０ｂ（図５）を形成する。コンタクトプラグ６５－０ａは第３偶数サブワード線１０４に接し、第３偶数サブワード線１０４の上に形成される。コンタクトプラグ６５－０ｃは第２偶数サブワード線１０２に接し、第２偶数サブワード線１０２の上に形成される。コンタクトプラグ６５－０ｂは第１偶数サブワード線１００に接し、第１偶数サブワード線１００の上に形成される。また、コンタクトプラグ１９（図７）を用いて、コンタクトプラグ６７－０ａ及び６７－０ｂ（図２８）を形成する。コンタクトプラグ６７－０ａは第２奇数サブワード線１０３に接し、第２奇数サブワード線１０３の上に形成される。コンタクトプラグ６７－０ｂは第１奇数サブワード線１０１に接し、第１奇数サブワード線１０１の上に形成される。さらに、金属配線層１８（図７）を用いて、配線層６０－０ａ（図３）及び配線層６２－０ａ（図５）を形成し、配線層６０－０ａとコンタクトプラグ６１－０ａ及び６１－０ｂとを接続し、配線層６６－０ａとコンタクトプラグ６５－０ａ～６５－０ｃを接続し、配線層６２－０ａとコンタクトプラグ６３－０ａ及び６３－０ｂとを接続する。また、金属配線層２０（図７）を用いて、配線層６８－０ａ（図２８）を形成し、配線層６８－０ａとコンタクトプラグ６７－０ａ及び６７－０ｂとを接続する。
以上のようにして、図３に示されるセレクトゲート線ＳＧＤ、図２８に示されるワード線ＷＬ、及び図５に示されるセレクトゲート線ＳＧＳを形成することができる。
第２実施形態に係る半導体記憶装置１では、セレクトゲート線ＳＧＳ０（第１セレクトゲート線）及びセレクトゲート線ＳＧＳ２（第３セレクトゲート線）の間には、第１開口部ＦＴＨ及び第２開口部ＦＴＨが配置される。セレクトゲート線ＳＧＳ０及びセレクトゲート線ＳＧＳ２は、第１開口部ＦＴＨ及び第２開口部ＦＴＨを用いて分離される。また、ワード線ＷＬｅ（第１ワード線）は配線層１１を用いて形成され、セレクトゲート線ＳＧＳ０及びセレクトゲート線ＳＧＳ２は配線層１２を用いて形成される。配線層１１は、配線層１２の上方に配置される（図６、図７）。よって、ワード線ＷＬｅは、第１開口部ＦＴＨ、セレクトゲート線ＳＧＳ０及びセレクトゲート線ＳＧＳ２と重畳する。
また、第２実施形態に係る半導体記憶装置１では、セレクトゲート線ＳＧＳ１（第２セレクトゲート線）及びセレクトゲート線ＳＧＳ３（第４セレクトゲート線）の間には、第１開口部ＦＴＨ（第３開口部）及び第２開口部ＦＴＨ（第４開口部）が配置される。セレクトゲート線ＳＧＳ１及びセレクトゲート線ＳＧＳ３は、第１開口部ＦＴＨ及び第２開口部ＦＴＨを用いて分離される。また、ワード線ＷＬｏ（第２ワード線）は配線層１１を用いて形成され、セレクトゲート線ＳＧＳ１及びセレクトゲート線ＳＧＳ３は配線層１２を用いて形成される。配線層１１は、配線層１２の上方に配置される。よって、ワード線ＷＬｏ（第２ワード線）は、第１開口部ＦＴＨ、セレクトゲート線ＳＧＳ１及びセレクトゲート線ＳＧＳ３と重畳する。
また、第２実施形態に係る半導体記憶装置１では、セレクトゲート線ＳＧＳ０及びセレクトゲート線ＳＧＳ２の間には、第１開口部ＦＴＨ及び第２開口部ＳＴＨが配置されると共に、セレクトゲート線ＳＧＳ０及びセレクトゲート線ＳＧＳ２はそれぞれ独立に配置される。ワード線ＷＬｅは、第１偶数サブワード線（第１サブワード線）、第２偶数サブワード線（第２サブワード線）、及び第３偶数サブワード線を含む。第１偶数サブワード線と第２偶数サブワード線との間には、第１開口部ＦＴＨ及び第２開口部ＳＴＨが配置される。第１偶数サブワード線及び第２偶数サブワードはそれぞれ独立に配置される。
「１－３．半導体記憶装置１のＳＧＳ、ＷＬ、ＳＧＤの形成方法の例」において説明したように、セレクトゲート線ＳＧＳ０（第１セレクトゲート線）は、第１偶数サブセレクトゲート線（第１サブセレクトゲート線）及び第２偶数サブセレクトゲート線（第２サブセレクトゲート線）を含む。また、セレクトゲート線ＳＧＳ２（第３セレクトゲート線）は、第１偶数サブセレクトゲート線と第２偶数サブセレクトゲート線との間に配置される。また、第１偶数サブセレクトゲート線と第２偶数サブセレクトゲート線とは、第１偶数サブセレクトゲート線及び第２偶数サブセレクトゲート線のそれぞれに接続されたコンタクトプラグ６３－０ａ及び６３－０ｂ（図５）を用いて、配線層６２－０ａと２箇所で接続される。ワード線ＷＬｅは、第１偶数サブワード線（第１サブワード線）、第２偶数サブワード線（第２サブワード線）、及び第３偶数サブワード線を含む。第１偶数サブワード線、第２偶数サブワード線、及び第３偶数サブワード線は、第１偶数サブワード線、第２偶数サブワード線、及び第３偶数サブワード線のそれぞれに接続されたコンタクトプラグ６５－０ａ、６５－０ｂ及び６５－０ｃ（図２８）を用いて、配線層６６－０ａと３箇所で接続される。
＜３．第３実施形態＞
第３実施形態では、「１－２－４．半導体記憶装置１のタイミングチャート」で説明したタイミングチャートとは異なるタイミングチャートの一例を説明する。第３実施形態に係る半導体記憶装置１のタイミングチャートは、「１－２－４．半導体記憶装置１のタイミングチャート」で説明したタイミングチャートと、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（例えばＳＧＤ０、１、４～７）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＳ（例えばＳＧＳ２、３）に供給される電圧が異なる。それ以外のタイミングチャートは、「１－２－４．半導体記憶装置１のタイミングチャート」で説明したタイミングチャートと、同様であるから、ここでは、主に異なる点を説明する。
図２９は、第３実施形態に係る半導体記憶装置１のタイミングチャートを示す図である。第３実施形態に係る半導体記憶装置１のタイミングチャートの説明において、図１～図２８と同一、又は類似する構成の説明は省略されることがある。
図２９に示されるように、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（例えばＳＧＤ０、１、４～７）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＳ（例えばＳＧＳ２、３）に供給される電圧は、時刻ｔ０～ｔ０１で、電圧ＶＳＧまで昇圧される。また、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（例えばＳＧＤ０、１、４～７）、及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＳ（例えばＳＧＳ２、３）に供給される電圧は、時刻ｔ０１～ｔ２で、選択ワード線ＳＥＬ－ＷＬｅｎ（例えば、ＷＬｅ２）が電圧ＶＳＧに昇圧される前に、電圧ＶＳＧから電圧ＶＳＳまで降圧される。
第２実施形態に係る半導体記憶装置１では、ロジック制御回路２３は、第３選択トランジスタ及び第５選択トランジスタが、第１メモリセルより速くオフ状態になるタイミングで、ソース側セレクトゲート線ＳＧＳ２に電圧を供給し、第６選択トランジスタ及び第８選択トランジスタが、第１メモリセルより速くオフ状態になるタイミングで、ソース側セレクトゲート線ＳＧＳ３に電圧を、供給し、第２メモリセルトランジスタが、第３選択トランジスタ、第５選択トランジスタ、第６選択トランジスタ及び第８選択トランジスタより遅くオフ状態になるタイミングで、ワード線ＷＬｏ２に電圧を供給する。
半導体記憶装置１では、「１－１－６－１．第１の例」、「１－１－６－２．第２の例」及び「１－１－７．ストリングの等価回路」で説明されたとおり、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴはチャネルを共有する。第３実施形態に係る半導体記憶装置１では、第１動作期間において、非選択ブロックＢＬＫ（第２のグループＦｉｎｇｅｒ１）内のメモリセルトランジスタＭＴに電気的に接続された選択トランジスタＳＴｅ２及びＳＴｏ２が、わずかにオン状態となることによって、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴのチャネルが供給されていることを利用して、メモリセルトランジスタＭＴのチャネルにおけるブースト電圧を微調整することができる。
＜４．第４実施形態＞
第４実施形態では、第２実施形態で説明したタイミングチャートとは異なるタイミングチャートの一例を説明する。第３実施形態に係る半導体記憶装置１のタイミングチャートは、第２実施形態で説明したタイミングチャートと、非選択ワード線ＵＳＥＬ－ＷＬｏｎ及び非選択ワード線ＵＳＥＬ－ＷＬｏｎ±１（例えばＷＬｏ１、２、３）に供給される電圧が異なる。それ以外のタイミングチャートは、第２実施形態で説明したタイミングチャートと、同様であるから、ここでは、主に異なる点を説明する。
図３０は、第４実施形態に係る半導体記憶装置１のタイミングチャートを示す図である。第４実施形態に係る半導体記憶装置１のタイミングチャートの説明において、図１～図２９と同一、又は類似する構成の説明は省略されることがある。
図３０に示されるように、非選択ワード線ＵＳＥＬ－ＷＬｏｎ及び非選択ワード線ＵＳＥＬ－ＷＬｏｎ±１（例えばＷＬｏ１、２、３）に供給される電圧は、時刻ｔ０ののち、電圧ＶＢＢまで降圧される。
第４実施形態に係る半導体記憶装置１では、読み出し動作の対象となるメモリセルは、例えば、メモリセルトランジスタＭＴｅ２（第１メモリセル）であり、第１メモリセルはメモリセルトランジスタＭＴｏ２（第２メモリセル）に対向する。また、ロジック制御回路２３は、第１メモリセルがオン状態になるような電圧（例えば、電圧ＶＲＥＡＤ、第１の電圧）をワード線ＷＬｅ２に供給し、ワード線ＷＬｅ１に電気的に接続されたメモリセル及びワード線ＷＬｅ３に電気的に接続されたメモリセルに第１の電圧を供給し、第２メモリセルがオフ状態になるような電圧（例えば、電圧ＶＢＢ、第２の電圧）をワード線ＷＬｏ２に供給し、ワード線ＷＬｏ１に電気的に接続されたメモリセル及びワード線ＷＬｏ３に電気的に接続されたメモリセルに電圧ＶＢＢを供給する。なお、「１－２－２．半導体記憶装置１の読み出し動作方法の第１の例」で説明したように、電圧ＶＢＢは、電圧ＶＲＥＡＤより低く、負電圧である。
半導体記憶装置１では、「１－１－６－１．第１の例」、「１－１－６－２．第２の例」及び「１－１－７．ストリングの等価回路」で説明されたとおり、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴはチャネルを共有する。第４実施形態に係る半導体記憶装置１では、第１動作期間において、非選択ワード線ＵＳＥＬ－ＷＬｏｎ及び非選択ワード線ＵＳＥＬ－ＷＬｏｎ±１（例えばＷＬｏ１、２、３）に電圧ＶＢＢが供給された状態で、メモリセルトランジスタＭＴのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタＭＴのチャネルに流れる。その結果、第４実施形態に係る半導体記憶装置１では、第２動作期間より前の第１動作期間から、メモリセルトランジスタＭＴのチャネルをブーストすることができるため、読み出し動作を高速化することができる。
上記各実施形態において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。
以上、本開示の不揮発性半導体記憶装置のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で適宜組み合わせて実施してよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体記憶装置、２：メモリコントローラ、３：メモリシステム、８：配線層、１０：配線層、１０－０：配線層、１０－０ａ：配線層、１０－０ｂ：配線層、１０－０ｃ：配線層、１０－０ｄ：第１接続部（１ｓｔ：ｃｏｎｎｅｃｔｉｎｇ：ｓｅｃｔｉｏｎ）、１０－１：配線層、１０－１ａ：配線層、１０－１ｂ：配線層、１０－１ｄ：第２接続部（２ｎｄ：ｃｏｎｎｅｃｔｉｎｇ：ｓｅｃｔｉｏｎ）、１０－２：配線層、１０－２ａ：配線層、１０－２ｂ：配線層、１０－２ｄ：第１接続部、１０－３：配線層、１０－３ａ：配線層、１０－３ｂ：配線層、１０－３ｄ：第２接続部、１０－４：配線層、１０－４ａ：配線層、１０－４ｂ：配線層、１０－４ｄ：第１接続部、１０－５：配線層、１０－５ａ：配線層、１０－５ｂ：配線層、１０－５ｄ：第２接続部、１０－６：配線層、１０－６ａ：配線層、１０－６ｂ：配線層、１０－６ｄ：第１接続部、１０－７：配線層、１０－７ａ：配線層、１０－７ｂ：配線層、１０－７ｄ：第２接続部、１０Ａ：配線層、１１：配線層、１１－０ａ：配線層、１１－０ｂ：配線層、１１－１：配線層、１１－１０：配線層、１１－１１：配線層、１１－１２：配線層、１１－１３：配線層、１１－１４：配線層、１１－１５：配線層、１１－１６：第１接続部（１ｓｔ：ｃｏｎｎｅｃｔｉｎｇ：ｓｅｃｔｉｏｎ）、１１－１７：第２接続部（２ｎｄ：ｃｏｎｎｅｃｔｉｎｇ：ｓｅｃｔｉｏｎ）、１１－１８：第１接続部、１１－１９：第２接続部、１１－２０：第１接続部、１１－２１：第２接続部、１１－１ｂ：配線層、１１－２：配線層、１１－３：配線層、１１－４：配線層、１１－５：配線層、１１－６：配線層、１１－７：配線層、１１－８：配線層、１１－９：配線層、１１Ａ：配線層、１１Ｂ：配線層、１１Ｃ：配線層、１１ｅ：配線層、１１ｏ：配線層、１２：配線層、１２－０ａ：配線層、１２－０ｂ：配線層、１２－０ｃ：配線層、１２－０ｄ：配線層、１２－０ｅ：配線層、１２－０ｆ：第１接続部、１２－１ａ：配線層、１２－１ｂ：配線層、１２－１ｃ：配線層、１２－１ｄ：配線層、１２－１ｆ：第２接続部、１２－２ａ：配線層、１２－２ｂ：配線層、１２－２ｃ：配線層、１２－２ｄ：配線層、１２－２ｆ：第１接続部、１２－３ａ：配線層、１２－３ｂ：配線層、１２－３ｃ：配線層、１２－３ｄ：配線層、１２－３ｆ：第２接続部、１２Ａ：配線層、１２Ｂ：配線層、１３：半導体基板、１６：コンタクトプラグ、１７：コンタクトプラグ、１７ｄ：第１接続部（１ｓｔ：ｃｏｎｎｅｃｔｉｎｇ：ｓｅｃｔｉｏｎ）、１８：金属配線層、１９：コンタクトプラグ、１９ｄ：第２接続部（２ｎｄ：ｃｏｎｎｅｃｔｉｎｇ：ｓｅｃｔｉｏｎ）、２０：金属配線層、２１：メモリセルアレイ（ｍｅｍｏｒｙ：ｃｅｌｌ：ａｒｒａｙ）、２２：入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）、２３：ロジック制御回路（ｌｏｇｉｃ：ｃｏｎｔｒｏｌ）、２４：シーケンサ（ｓｅｑｕｅｎｃｅｒ）、２５：レジスタ（ｒｅｇｉｓｔｅｒ）、２６：ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ：ｃｉｒｃｕｉｔ）、２７：電圧生成回路（ｖｏｌｔａｇｅ：ｇｅｎｅｒａｔｉｏｎ）、２８：ドライバセット（ｄｒｉｖｅｒ：ｓｅｔ）、２８Ａ：偶数ワード線ドライバ（Ｅｖｅｎ：ｗｏｒｄ：ｌｉｎｅ：ｄｒｉｖｅｒ）、２８Ｂ：奇数ワード線ドライバ（Ｏｄｄ：ｗｏｒｄ：ｌｉｎｅ：ｄｒｉｖｅｒ）、２９：ロウデコーダ（ｒｏｗ：ｄｅｃｏｄｅｒ）、３０：絶縁層、３１：半導体層、３２：絶縁層、３３：絶縁層、３４：絶縁層、３５：ＡｌＯ層、３６：バリアメタル層、３７：絶縁層、４０：半導体層、４１：絶縁層、４２：導電層、４３：絶縁層、４５：ＡｌＯ層、４６：絶縁層、４６ａ：絶縁層、４６ｂ：絶縁層、４６ｃ：絶縁層、４７：バリアメタル層、４８：絶縁層、５０：メモリストリング、５０ｅ：メモリストリング、５０ｏ：メモリストリング、６０－０ａ：配線層、６１－０ａ：コンタクトプラグ、６１－０ｂ：コンタクトプラグ、６２－０ａ：配線層、６３－０ａ：コンタクトプラグ、６３－０ｂ：コンタクトプラグ、６５－０ａ：コンタクトプラグ、６５－０ｂ：コンタクトプラグ、６５－０ｃ：コンタクトプラグ、６６－０ａ：配線層、６７－０ａ：コンタクトプラグ、６７－０ｂ：コンタクトプラグ、６８－０ａ：配線層、７０：センスアンプモジュール（ｓｅｎｓｅ：ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群、８０Ａ：ワード線、８０Ｂ：ワード線、８０Ｃ：ワード線、８１Ａ：ワード線、８１Ｂ：ワード線、８２Ａ：ワード線、８２Ｂ：ワード線、８３Ａ：ワード線、８３Ｂ：ワード線、８４：グローバルワード線群、８５：グローバルワード線群、９０Ａ：ワード線スイッチ群（ＷＬＳＷＧ）、９０Ｂ：ワード線スイッチ群（ＷＬＳＷＧ）、９１Ａ：ワード線スイッチ群（ＷＬＳＷＧ）、９１Ｂ：ワード線スイッチ群（ＷＬＳＷＧ）、９２Ａ：ワード線スイッチ群（ＷＬＳＷＧ）、９２Ｂ：ワード線スイッチ群（ＷＬＳＷＧ）、９３Ａ：ワード線スイッチ群（ＷＬＳＷＧ）、９３Ｂ：ワード線スイッチ群（ＷＬＳＷＧ）、１００：第１偶数サブワード線、１０１：第１奇数サブワード線、１０２：第２偶数サブワード線、１０３：第２奇数サブワード線、１０４：第３偶数サブワード線

Claims (11)

  1. 第1のグループと、前記第１のグループに隣接する第２のグループと、
    第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、
    前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
    前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、
    前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
    前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、
    前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
    前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、
    前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、
    前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、
    前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、
    前記第１のグループに含まれ、第１メモリセル及び前記第１メモリセルに電気的に直列に接続される第１選択トランジスタ、並びに、第２メモリセル及び前記第２メモリセルに電気的に直列に接続される第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラーと、
    前記第２のグループに含まれ、第３メモリセル及び前記第３メモリセルに電気的に直列に接続される第３選択トランジスタ、並びに、前記第１のグループに含まれ、第４メモリセル及び前記第４メモリセルに電気的に直列に接続される第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、
    前記第２のグループに含まれ、第５メモリセル及び前記第５メモリセルに電気的に直列に接続される第５選択トランジスタ、並びに、第６メモリセル及び前記第６メモリセルに電気的に直列に接続される第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、
    前記第１のグループに含まれ、第７メモリセル及び前記第７メモリセルに電気的に直列に接続される第７選択トランジスタ、並びに、前記第２のグループに含まれ、第８メモリセル及び前記第８メモリセルに電気的に直列に接続される第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、
    前記第１メモリセル乃至前記第８メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、
    を含み、
    前記第１メモリセル乃至前記第８メモリセルは、前記第１ワード線及び前記第２ワード線に挟まれ、
    前記第１メモリセル、前記第３メモリセル、前記第５メモリセル、及び前記第７メモリセルは、前記第１ワード線に対向して配置され、
    前記第２メモリセル、前記第４メモリセル、前記第６メモリセル、及び前記第８メモリセルは、前記第２ワード線に対向して配置され、
    前記第１選択トランジスタ及び前記第２選択トランジスタは、前記第１セレクトゲート線及び前記第２セレクトゲート線に挟まれ、
    前記第３選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線及び前記第３セレクトゲート線に挟まれ、
    前記第５選択トランジスタ及び前記第６選択トランジスタは、前記第３セレクトゲート線及び前記第４セレクトゲート線に挟まれ、
    前記第７選択トランジスタ及び前記第８選択トランジスタは、前記第１セレクトゲート線及び前記第４セレクトゲート線に挟まれ、
    前記第１選択トランジスタ及び前記第７選択トランジスタは、前記第１セレクトゲート線に電気的に接続され、
    前記第２選択トランジスタ及び前記第４選択トランジスタは、前記第２セレクトゲート線に電気的に接続され、
    前記第３選択トランジスタ及び前記第５選択トランジスタは、前記第３セレクトゲート線に電気的に接続され、
    前記第６選択トランジスタ乃至前記第８選択トランジスタは、前記第４セレクトゲート線に電気的に接続され、
    前記ロジック制御回路は、前記読み出し動作を実行するとき、前記読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、前記第１セレクトゲート線乃至前記第４セレクトゲート線をそれぞれ独立に制御する、
    半導体記憶装置。
  2. 前記ロジック制御回路は、
    前記第１選択トランジスタ及び前記第７選択トランジスタがオン状態になるような電圧を前記第１セレクトゲート線に供給し、
    前記第２選択トランジスタ及び前記第４選択トランジスタがオフ状態になるような電圧を前記第２セレクトゲート線に供給し、
    前記第３選択トランジスタ及び前記第５選択トランジスタがオフ状態になるような電圧を前記第３セレクトゲート線に供給し、
    前記第６選択トランジスタ及び前記第８選択トランジスタがオフ状態になるような電圧を前記第４セレクトゲート線に供給する、
    請求項１に記載の半導体記憶装置。
  3. 前記ロジック制御回路は、
    前記第３選択トランジスタ及び前記第５選択トランジスタが、前記第１メモリセルより速くオフ状態になるタイミングで、前記第３セレクトゲート線に電圧を供給し、
    前記第６選択トランジスタ及び前記第８選択トランジスタが、前記第１メモリセルより速くオフ状態になるタイミングで、前記第４セレクトゲート線に電圧を供給し、
    前記第２メモリセルが前記第３選択トランジスタ、前記第５選択トランジスタ、前記第６選択トランジスタ及び前記第８選択トランジスタより遅くオフ状態になるタイミングで、前記第２ワード線に電圧を供給する、
    請求項１に記載の半導体記憶装置。
  4. 前記読み出し動作の対象となるメモリセルは、前記第１メモリセルであり、
    前記第１メモリセルは前記第２メモリセルに対向し、
    前記ロジック制御回路は、
    前記第１メモリセルがオン状態になるような第１の電圧を前記第１ワード線に供給し、
    前記第３ワード線に電気的に接続されたメモリセル及び前記第５ワード線に電気的に接続されたメモリセルに前記第１の電圧を供給し、
    前記第２メモリセルがオフ状態になるような第２の電圧を前記第２ワード線に供給し、
    前記第４ワード線に電気的に接続されたメモリセル及び前記第６ワード線に電気的に接続されたメモリセルに前記第２の電圧を供給し、
    前記第２の電圧は、前記第１の電圧より低く、負電圧である、
    請求項１に記載の半導体記憶装置。
  5. 前記第１メモリピラーは、第１のビット線とソース線との間に接続され、
    前記第２メモリピラーは、第２のビット線と前記ソース線との間に接続され、
    前記第３メモリピラーは、第３のビット線と前記ソース線との間に接続され、
    前記第４メモリピラーは、第２のビット線と前記ソース線との間に接続される、
    請求項２に記載の半導体記憶装置。
  6. 前記第１選択トランジスタは、前記ソース線と前記第１メモリセルとの間に接続され、
    前記第２選択トランジスタは、前記ソース線と前記第２メモリセルとの間に接続され、
    前記第３選択トランジスタは、前記ソース線と前記第３メモリセルとの間に接続され、
    前記第４選択トランジスタは、前記ソース線と前記第４メモリセルとの間に接続され、
    前記第５選択トランジスタは、前記ソース線と前記第５メモリセルとの間に接続され、
    前記第６選択トランジスタは、前記ソース線と前記第６メモリセルとの間に接続され、
    前記第７選択トランジスタは、前記ソース線と前記第７メモリセルとの間に接続され、
    前記第８選択トランジスタは、前記ソース線と前記第８メモリセルとの間に接続される、
    請求項５に記載の半導体記憶装置。
  7. 第1のグループと、前記第１のグループに隣接する第２のグループと、
    第１方向、及び前記第１方向に交差する第２方向に延在する第１層に設けられた第１ワード線と、
    前記第１層において、前記第１ワード線に対向して設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
    前記第１方向及び前記第２方向に延在し、前記第１方向及び前記第２方向と交差する第３方向において、前記第１層に積層される第２層に設けられた第３ワード線と、
    前記第２層において、前記第３ワード線に対向して設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
    前記第１方向及び前記第２方向に延在し、前記第３方向において、前記第１層に積層される第３層に設けられた第５ワード線と、
    前記第３層において、前記第５ワード線に対向して設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
    前記第３方向において、前記第３層に積層される第４層に配置され、前記第１方向に延在する第１セレクトゲート線と、
    前記第４層において、前記第１セレクトゲート線に対向して配置され、前記第１セレクトゲート線とは独立して制御される第２セレクトゲート線と、
    前記第４層において、前記第２セレクトゲート線に隣接して配置され、前記第１セレクトゲート線及び前記第２セレクトゲート線とは独立して制御される第３セレクトゲート線と、
    前記第４層において、前記第３セレクトゲート線に対向して配置され、前記第１セレクトゲート線乃至前記第３セレクトゲート線とは独立して制御される第４セレクトゲート線と、
    前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第１メモリセル、及び、前記第１メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第１選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第２メモリセル、及び、前記第２メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第２選択トランジスタを含み、前記第３方向に延在する第１メモリピラー）と、
    前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第３メモリセル、及び、前記第３メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第３選択トランジスタ、並びに、前記第１のグループに含まれ、前記第２ワード線に電気的に接続された第４メモリセル、及び、前記第４メモリセルに電気的に直列に接続され、前記第２セレクトゲート線に電気的に接続された第４選択トランジスタを含み、前記第３方向に延在する第２メモリピラーと、
    前記第２のグループに含まれ、前記第１ワード線に電気的に接続された第５メモリセル、及び、前記第５メモリセルに電気的に直列に接続され、前記第３セレクトゲート線に電気的に接続された第５選択トランジスタ、並びに、前記第２ワード線に電気的に接続された第６メモリセル、及び、前記第６メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第６選択トランジスタを含み、前記第３方向に延在する第３メモリピラーと、
    前記第１のグループに含まれ、前記第１ワード線に電気的に接続された第７メモリセル、及び、前記第７メモリセルに電気的に直列に接続され、前記第１セレクトゲート線に電気的に接続された第７選択トランジスタ、並びに、前記第２のグループに含まれ、前記第２ワード線に電気的に接続された第８メモリセル、及び、前記第８メモリセルに電気的に直列に接続され、前記第４セレクトゲート線に電気的に接続された第８選択トランジスタを含み、前記第３方向に延在する第４メモリピラーと、
    を含み、
    前記第１セレクトゲート線、前記第２セレクトゲート線、前記第３セレクトゲート線及び前記第４セレクトゲート線は、前記第２層において、相互に独立して設けられる、
    半導体記憶装置。
  8. 前記第１セレクトゲート線と前記第３セレクトゲート線との間には、第１開口部及び第２開口部が配置され、
    前記第１セレクトゲート線及び前記第３セレクトゲート線は、前記第１開口部及び前記第２開口部を用いて分離され、
    前記第１ワード線は、前記第１開口部、前記第１セレクトゲート線及び前記第３セレクトゲート線と重畳する、
    請求項７に記載の半導体記憶装置。
  9. 前記第２セレクトゲート線と前記第４セレクトゲート線との間には、第３開口部及び第４開口部が配置され、
    前記第２セレクトゲート線及び前記第４セレクトゲート線は、第３開口部及び第４開口部を用いて分離され、
    前記第２ワード線は、前記第３開口部、前記第２セレクトゲート線及び前記第４セレクトゲート線と重畳する、
    請求項８に記載の半導体記憶装置。
  10. 前記第１セレクトゲート線及び前記第３セレクトゲート線の間には、第１開口部及び第２開口部が配置されると共に、前記第１セレクトゲート線及び前記第３セレクトゲート線はそれぞれ独立に配置され、
    前記第１ワード線は、第１サブワード線及び第２サブワード線を含み、
    前記第１サブワード線及び前記第２サブワード線の間には、前記第１開口部及び前記第２開口部が配置され、
    前記第１サブワード線及び前記第２サブワード線はそれぞれ独立に配置される、
    請求項７に記載の半導体記憶装置。
  11. 前記第１セレクトゲート線は、第１サブセレクトゲート線及び第２サブセレクトゲート線を含み、
    前記第３セレクトゲート線は、前記第１サブセレクトゲート線と前記第２サブセレクトゲート線との間に配置され、
    前記第１サブセレクトゲート線及び前記第２サブセレクトゲート線は、第１の配線層を用いて２箇所で接続され、
    前記第１ワード線は、第１サブワード線、第２サブワード線及び第３サブワード線を含み、
    前記第１サブワード線、前記第２サブワード線及び前記第３サブワード線は、第２の配線層を用いて３箇所で接続される、
    請求項９に記載の半導体記憶装置。
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