JP2024042619A - 半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルのリードディスターブを抑制すること。【解決手段】一実施形態に係る半導体記憶装置は、第1ワード線と、第2ワード線と、第1セレクトゲート線と、第2セレクトゲート線と、第3セレクトゲート線と、第4セレクトゲート線と、第1ワード線に接続された第1メモリセル及び第1セレクトゲート線に接続された第1選択トランジスタ、並びに、第2ワード線に接続された第2メモリセル及び第2セレクトゲート線に接続された第2選択トランジスタを含む第1メモリピラーと、第1メモリセル及び第2メモリセルのそれぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、第1セレクトゲート線乃至第4セレクトゲート線をそれぞれ独立に制御する。【選択図】図19
Description
本開示の実施形態は半導体記憶装置に関する。
不揮発性半導体記憶装置としてNAND型フラッシュメモリが知られている。
メモリセルのリードディスターブを抑制することを可能にする半導体記憶装置を提供する。
一実施形態に係る半導体記憶装置は、第1のグループと、前記第1のグループに隣接する第2のグループと、第1方向、及び前記第1方向に交差する第2方向に延在する第1層に設けられた第1ワード線と、前記第1層において、前記第1ワード線に対向して設けられ、前記第1ワード線とは独立して制御される第2ワード線と、前記第1方向及び前記第2方向に延在し、前記第1方向及び前記第2方向と交差する第3方向において、前記第1層に積層される第2層に設けられた第3ワード線と、前記第2層において、前記第3ワード線に対向して設けられ、前記第3ワード線とは独立して制御される第4ワード線と、前記第1方向及び前記第2方向に延在し、前記第3方向において、前記第1層に積層される第3層に設けられた第5ワード線と、前記第3層において、前記第5ワード線に対向して設けられ、前記第5ワード線とは独立して制御される第6ワード線と、前記第3方向において、前記第3層に積層される第4層に配置され、前記第1方向に延在する第1セレクトゲート線と、前記第4層において、前記第1セレクトゲート線に対向して配置され、前記第1セレクトゲート線とは独立して制御される第2セレクトゲート線と、前記第4層において、前記第2セレクトゲート線に隣接して配置され、前記第1セレクトゲート線及び前記第2セレクトゲート線とは独立して制御される第3セレクトゲート線と、前記第4層において、前記第3セレクトゲート線に対向して配置され、前記第1セレクトゲート線乃至前記第3セレクトゲート線とは独立して制御される第4セレクトゲート線と、前記第1のグループに含まれ、第1メモリセル及び前記第1メモリセルに電気的に直列に接続される第1選択トランジスタ、並びに、第2メモリセル及び前記第2メモリセルに電気的に直列に接続される第2選択トランジスタを含み、前記第3方向に延在する第1メモリピラーと、前記第2のグループに含まれ、第3メモリセル及び前記第3メモリセルに電気的に直列に接続される第3選択トランジスタ、並びに、前記第1のグループに含まれ、第4メモリセル及び前記第4メモリセルに電気的に直列に接続される第4選択トランジスタを含み、前記第3方向に延在する第2メモリピラーと、前記第2のグループに含まれ、第5メモリセル及び前記第5メモリセルに電気的に直列に接続される第5選択トランジスタ、並びに、第6メモリセル及び前記第6メモリセルに電気的に直列に接続される第6選択トランジスタを含み、前記第3方向に延在する第3メモリピラーと、前記第1のグループに含まれ、第7メモリセル及び前記第7メモリセルに電気的に直列に接続される第7選択トランジスタ、並びに、前記第2のグループに含まれ、第8メモリセル及び前記第8メモリセルに電気的に直列に接続される第8選択トランジスタを含み、前記第3方向に延在する第4メモリピラーと、前記第1メモリセル乃至前記第8メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、を含み、前記第1メモリセル乃至前記第8メモリセルは、前記第1ワード線及び前記第2ワード線に挟まれ、前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、及び前記第7メモリセルは、前記第1ワード線に対向して配置され、前記第2メモリセル、前記第4メモリセル、前記第6メモリセル、及び前記第8メモリセルは、前記第2ワード線に対向して配置され、前記第1選択トランジスタ及び前記第2選択トランジスタは、前記第1セレクトゲート線及び前記第2セレクトゲート線に挟まれ、前記第3選択トランジスタ及び前記第4選択トランジスタは、前記第2セレクトゲート線及び前記第3セレクトゲート線に挟まれ、前記第5選択トランジスタ及び前記第6選択トランジスタは、前記第3セレクトゲート線及び前記第4セレクトゲート線に挟まれ、前記第7選択トランジスタ及び前記第8選択トランジスタは、前記第1セレクトゲート線及び前記第4セレクトゲート線に挟まれ、前記第1選択トランジスタ及び前記第7選択トランジスタは、前記第1セレクトゲート線に電気的に接続され、前記第2選択トランジスタ及び前記第4選択トランジスタは、前記第2セレクトゲート線に電気的に接続され、前記第3選択トランジスタ及び前記第5選択トランジスタは、前記第3セレクトゲート線に電気的に接続され、前記第6選択トランジスタ乃至前記第8選択トランジスタは、前記第4セレクトゲート線に電気的に接続され、前記ロジック制御回路は、前記読み出し動作を実行するとき、前記読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、前記第1セレクトゲート線乃至前記第4セレクトゲート線をそれぞれ独立に制御する。
一実施形態に係る半導体記憶装置は、第1のグループと、前記第1のグループに隣接する第2のグループと、第1方向、及び前記第1方向に交差する第2方向に延在する第1層に設けられた第1ワード線と、前記第1層において、前記第1ワード線に対向して設けられ、前記第1ワード線とは独立して制御される第2ワード線と、前記第1方向及び前記第2方向に延在し、前記第1方向及び前記第2方向と交差する第3方向において、前記第1層に積層される第2層に設けられた第3ワード線と、前記第2層において、前記第3ワード線に対向して設けられ、前記第3ワード線とは独立して制御される第4ワード線と、前記第1方向及び前記第2方向に延在し、前記第3方向において、前記第1層に積層される第3層に設けられた第5ワード線と、前記第3層において、前記第5ワード線に対向して設けられ、前記第5ワード線とは独立して制御される第6ワード線と、前記第3方向において、前記第3層に積層される第4層に配置され、前記第1方向に延在する第1セレクトゲート線と、前記第4層において、前記第1セレクトゲート線に対向して配置され、前記第1セレクトゲート線とは独立して制御される第2セレクトゲート線と、前記第4層において、前記第2セレクトゲート線に隣接して配置され、前記第1セレクトゲート線及び前記第2セレクトゲート線とは独立して制御される第3セレクトゲート線と、前記第4層において、前記第3セレクトゲート線に対向して配置され、前記第1セレクトゲート線乃至前記第3セレクトゲート線とは独立して制御される第4セレクトゲート線と、前記第1のグループに含まれ、前記第1ワード線に電気的に接続された第1メモリセル、及び、前記第1メモリセルに電気的に直列に接続され、前記第1セレクトゲート線に電気的に接続された第1選択トランジスタ、並びに、前記第2ワード線に電気的に接続された第2メモリセル、及び、前記第2メモリセルに電気的に直列に接続され、前記第2セレクトゲート線に電気的に接続された第2選択トランジスタを含み、前記第3方向に延在する第1メモリピラーと、前記第2のグループに含まれ、前記第1ワード線に電気的に接続された第3メモリセル、及び、前記第3メモリセルに電気的に直列に接続され、前記第3セレクトゲート線に電気的に接続された第3選択トランジスタ、並びに、前記第1のグループに含まれ、前記第2ワード線に電気的に接続された第4メモリセル、及び、前記第4メモリセルに電気的に直列に接続され、前記第2セレクトゲート線に電気的に接続された第4選択トランジスタを含み、前記第3方向に延在する第2メモリピラーと、前記第2のグループに含まれ、前記第1ワード線に電気的に接続された第5メモリセル、及び、前記第5メモリセルに電気的に直列に接続され、前記第3セレクトゲート線に電気的に接続された第5選択トランジスタ、並びに、前記第2ワード線に電気的に接続された第6メモリセル、及び、前記第6メモリセルに電気的に直列に接続され、前記第4セレクトゲート線に電気的に接続された第6選択トランジスタを含み、前記第3方向に延在する第3メモリピラーと、前記第1のグループに含まれ、前記第1ワード線に電気的に接続された第7メモリセル、及び、前記第7メモリセルに電気的に直列に接続され、前記第1セレクトゲート線に電気的に接続された第7選択トランジスタ、並びに、前記第2のグループに含まれ、前記第2ワード線に電気的に接続された第8メモリセル、及び、前記第8メモリセルに電気的に直列に接続され、前記第4セレクトゲート線に電気的に接続された第8選択トランジスタを含み、前記第3方向に延在する第4メモリピラーと、を含み、前記第1セレクトゲート線、前記第2セレクトゲート線、前記第3セレクトゲート線及び前記第4セレクトゲート線は、前記第2層において、相互に独立して設けられる。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字(、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など)を付して区別する。
以下の説明では、信号X<p:0>(pは自然数)とは、(p+1)ビットの信号であり、各々が1ビットの信号である信号X<0>、X<1>、・・・、及びX<p>の集合を意味する。構成要素Y<p:0>とは、信号X<p:0>の入力又は出力に1対1に対応する構成要素Y<0>、Y<1>、・・・、及びY<p>の集合を意味する。
<第1実施形態>
以下に、第1実施形態に係る半導体記憶装置1について説明する。
以下に、第1実施形態に係る半導体記憶装置1について説明する。
<1-1.構成例>
<1-1―1.メモリシステム>
図1は、半導体記憶装置1を含むメモリシステム3の構成の一例を示すブロック図である。図1に示されるように、メモリシステム3は、半導体記憶装置1及びメモリコントローラ2を含む。メモリシステム3は、例えば、SSD(solid state drive)、SDTMカードのようなメモリカード等である。メモリシステム3は、ホストデバイス(図示は省略)を含んでもよい。
<1-1―1.メモリシステム>
図1は、半導体記憶装置1を含むメモリシステム3の構成の一例を示すブロック図である。図1に示されるように、メモリシステム3は、半導体記憶装置1及びメモリコントローラ2を含む。メモリシステム3は、例えば、SSD(solid state drive)、SDTMカードのようなメモリカード等である。メモリシステム3は、ホストデバイス(図示は省略)を含んでもよい。
半導体記憶装置1は、例えば、メモリコントローラ2に接続し、メモリコントローラ2を用いて制御される。メモリコントローラ2は、例えば、ホストデバイスから半導体記憶装置1の動作に必要な命令を受信し、当該命令を半導体記憶装置1に送信する。メモリコントローラ2は、当該命令を半導体記憶装置1に送信し、半導体記憶装置1からのデータの読み出し動作、半導体記憶装置1へのデータの書き込み動作、及び半導体記憶装置1のデータの消去動作を制御する。第1実施形態において、半導体記憶装置1は、例えば、NAND型フラッシュメモリである。
<1-1-2.半導体記憶装置の構成>
図1に示されるように、半導体記憶装置1は、メモリセルアレイ(memory cell array)21、入出力回路(input/output)22、ロジック制御回路(logic control)23、シーケンサ(sequencer)24、レジスタ(register)25、レディ/ビジー制御回路(ready/busy circuit)26、電圧生成回路(voltage generation)27、ドライバセット(driver set)28、ロウデコーダ(row decoder)29、センスアンプモジュール(sense amplifier)70、入出力用パッド群71、及びロジック制御用パッド群72を含む。半導体記憶装置1では、書き込みデータDATをメモリセルアレイ21に記憶させる書き込み動作、読み出しデータDATをメモリセルアレイ21から読み出す読み出し動作等の、各種動作が実行される。
図1に示されるように、半導体記憶装置1は、メモリセルアレイ(memory cell array)21、入出力回路(input/output)22、ロジック制御回路(logic control)23、シーケンサ(sequencer)24、レジスタ(register)25、レディ/ビジー制御回路(ready/busy circuit)26、電圧生成回路(voltage generation)27、ドライバセット(driver set)28、ロウデコーダ(row decoder)29、センスアンプモジュール(sense amplifier)70、入出力用パッド群71、及びロジック制御用パッド群72を含む。半導体記憶装置1では、書き込みデータDATをメモリセルアレイ21に記憶させる書き込み動作、読み出しデータDATをメモリセルアレイ21から読み出す読み出し動作等の、各種動作が実行される。
メモリセルアレイ21は、例えば、センスアンプモジュール70、ロウデコーダ29、及びドライバセット28と接続される。メモリセルアレイ21は、ブロックBLKO、BLK1、・・・、BLKn(nは1以上の整数)を含む。詳細は後述するが、ブロックBLKの各々は、複数のメモリグループMG(MG0、MG1、MG2、・・・)を含む。メモリグループMGの各々は、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックBLKは、例えばデータの消去単位となる。同一ブロックBLK内に含まれるメモリセルトランジスタMTe0~MTe7及びMTo0~MTo7(図2)の保持するデータは、一括して消去される。なお、半導体記憶装置1では、メモリセルトランジスタMTは、単にメモリセルといわれる場合がある。
半導体記憶装置1では、例えば、QLC(Quadruple Level Cell)方式を適用可能である。QLC方式では、各メモリセルに4ビットのデータが保持される。なお、各メモリセルに、3ビット(8値)のデータが保持されてよく、2ビット(4値)以下のデータが保持されてよく、5ビット以上のデータが保持されてもよい。
入出力回路22は、例えば、レジスタ25、ロジック制御回路23、及びセンスアンプモジュール70に接続される。入出力回路22は、メモリコントローラ2と半導体記憶装置1との間で、データ信号DQ<7:0>の送受信を制御する。
データ信号DQ<7:0>は、8ビットの信号である。データ信号DQ<7:0>は、半導体記憶装置1とメモリコントローラ2との間で送受信されるデータの実体であり、コマンドCMD、データDAT、アドレス情報ADD、及びステータス情報STS等を含む。コマンドCMDは、例えば、ホストデバイスから、メモリコントローラ2を介して、半導体記憶装置1に送信される命令を実行するための命令を含む。データDATは、半導体記憶装置1への書き込みデータDAT又は半導体記憶装置1からの読み出しデータDATを含む。アドレス情報ADDは、例えば、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレス及びロウアドレスを含む。ステータス情報STSは、例えば、書き込み動作及び読み出し動作に関する半導体記憶装置1のステータスに関する情報を含む。
具体的には、入出力回路22は、入力回路及び出力回路を備え、入力回路及び出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ2から、書き込みデータDAT、アドレス情報ADD、及びコマンドCMDを受信する。入力回路は、受信した書き込みデータDATをセンスアンプモジュール70に送信し、受信したアドレス情報ADD及びコマンドCMDをレジスタ25に送信する。一方、出力回路は、レジスタ25からステータス情報STSを受け取り、センスアンプモジュール70から読み出しデータDATを受け取る。出力回路は、受け取ったステータス情報STS及び読み出しデータDATを、メモリコントローラ2に送信する。
ロジック制御回路23は、例えば、メモリコントローラ2及びシーケンサ24に接続される。ロジック制御回路23は、メモリコントローラ2から、例えば、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、リードイネーブル信号REn、及びライトプロテクト信号WPnを受信する。ロジック制御回路23は、受信される信号に基づいて、入出力回路22及びシーケンサ24を制御する。
チップイネーブル信号CEnは、半導体記憶装置1をイネーブル(有効)にするための信号である。コマンドラッチイネーブル信号CLEは、半導体記憶装置1に入力される信号DQがコマンドCMDであることを入出力回路22に通知するための信号である。アドレスラッチイネーブル信号ALEは、半導体記憶装置1に入力される信号DQがアドレス情報ADDであることを入出力回路22に通知するための信号である。ライトイネーブル信号WEn及びリードイネーブル信号REnはそれぞれ、例えばデータ信号DQの入力及び出力を入出力回路22に対して命令するための信号である。ライトプロテクト信号WPnは、データの書き込み及び消去の禁止を半導体記憶装置1に指示するための信号である。
シーケンサ24は、例えば、レディ/ビジー制御回路26、センスアンプモジュール70、及びドライバセット28に接続される。シーケンサ24は、コマンドレジスタに保持されるコマンドCMDに基づいて、半導体記憶装置1全体の動作を制御する。例えば、シーケンサ24は、センスアンプモジュール70、ロウデコーダ29、電圧生成回路27、及びドライバセット28等を制御して、書き込み動作、読み出し動作、及び消去動作等の各種動作を実行する。
レジスタ25は、例えば、ステータスレジスタ(図示は省略)、アドレスレジスタ(図示は省略)、コマンドレジスタ(図示は省略)などを含む。ステータスレジスタは、シーケンサ24からステータス情報STSを受信し、保持し、当該ステータス情報STSを、シーケンサ24の指示に基づいて入出力回路22に送信する。アドレスレジスタは、入出力回路22からアドレス情報ADDを受信し、保持する。アドレスレジスタは、アドレス情報ADD中のカラムアドレスをセンスアンプモジュール70に送信し、アドレス情報ADD中のロウアドレスをロウデコーダ29に送信する。コマンドレジスタは、入出力回路22からコマンドCMDを受信し、保持し、コマンドCMDをシーケンサ24に送信する。
レディ/ビジー制御回路26は、シーケンサ24による制御に従ってレディ/ビジー信号R/Bnを生成し、生成したレディ/ビジー信号R/Bnをメモリコントローラ2に送信する。レディ/ビジー信号R/Bnは、半導体記憶装置1がメモリコントローラ2からの命令を受け付けるレディ状態にあるか、又は命令を受け付けないビジー状態にあるかを通知するための信号である。
電圧生成回路27は、例えば、ドライバセット28等に接続される。電圧生成回路27は、シーケンサ24による制御に基づいて、書き込み動作及び読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット28に供給する。
ドライバセット28は、例えば、偶数ワード線ドライバ(Even word line driver)28A(図8)、及び奇数ワード線ドライバ(Odd word line driver)28B(図8)を含む。ドライバセット28は、メモリセルアレイ21、センスアンプモジュール70、及びロウデコーダ29に接続される。ドライバセット28は、電圧生成回路27から供給される電圧、又はシーケンサ24から供給される制御信号に基づいて、例えば、読み出し動作及び書き込み動作等の各種動作でセレクトゲート線SGD(SGD0、SGD1、SGD2、SGD3、SGD4、SGD5、SGD6、SGD7、・・・)(図3)、ワード線WL(図2)、ソース線SL(図2)、及びビット線BL(図2)等に供給する各種電圧又は各種制御信号を生成する。ドライバセット28は、生成した電圧又は制御信号を、センスアンプモジュール70、ロウデコーダ29、ソース線SLなどに供給する。半導体記憶装置1では、セレクトゲート線SGD0、SGD1、SGD2、SGD3、SGD4、SGD5、SGD6、SGD7などを区別する必要がない場合は、単に「セレクトゲート線SGD」という場合がある。セレクトゲート線SGDは、例えば、「ドレイン側セレクトゲート線」といわれる場合がある。
ロウデコーダ29は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ29は、当該デコードの結果に基づいて、読み出し動作及び書き込み動作等の各種動作を実行する対象のブロックBLKを選択する。ロウデコーダ29は、当該選択したブロックBLKに、ドライバセット28から供給される電圧を供給可能である。
センスアンプモジュール70は、例えば、アドレスレジスタからカラムアドレスを受信し、カラムアドレスに基づいて、メモリコントローラ2とメモリセルアレイ21との間でのデータDATの送受信動作を実行する。センスアンプモジュール70は、例えば、ビット線BL(BL0~BL(L-1)、但し(L-1)は2以上の自然数)毎に設けられたセンスアンプユニット(図示は省略)を含む。センスアンプユニットはビット線BLに電圧を供給可能に電気的に接続される。また、センスアンプモジュール70は、読み出し動作に係る命令に基づき、メモリセルアレイ21から読み出されたデータ(閾値電圧)をセンスし、読み出されたデータ(閾値電圧)を一時的に保持することが可能である。また、センスアンプモジュール70は、一時的に保存したデータに基づき、論理演算をすることが可能である。また、センスアンプモジュール70は、読み出されたデータ(読み出しデータ)DATを、入出力回路22を介してメモリコントローラ2に送信する。さらに、センスアンプモジュール70は、書き込み動作に係る命令に基づき、メモリコントローラ2から入出力回路22を介して書き込みデータDATを受信し、書き込みデータDATを、メモリセルアレイ21に送信する。
入出力用パッド群71は、メモリコントローラ2から受信するデータ信号DQ<7:0>を入出力回路22に送信する。入出力用パッド群71は、入出力回路22から受信するデータ信号DQ<7:0>をメモリコントローラ2に送信する。
ロジック制御用パッド群72は、メモリコントローラ2から受信するチップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WEn、及びリードイネーブル信号REnをロジック制御回路23に転送する。ロジック制御用パッド群72は、レディ/ビジー制御回路26から受信するレディ/ビジー信号R/Bnをメモリコントローラ2に転送する。
<1-1-3.メモリセルアレイ>
図2は、図1に示したメモリセルアレイ21の回路構成の一例である。図2は、メモリセルアレイ21に含まれる複数のブロックBLKのうち1つのブロックBLKの回路構成を示す図である。例えば、メモリセルアレイ21に含まれる複数のブロックBLKの各々は、図2に示す回路構成を有する。図2の説明において、図1と同一、又は類似する構成の説明は省略されることがある。
図2は、図1に示したメモリセルアレイ21の回路構成の一例である。図2は、メモリセルアレイ21に含まれる複数のブロックBLKのうち1つのブロックBLKの回路構成を示す図である。例えば、メモリセルアレイ21に含まれる複数のブロックBLKの各々は、図2に示す回路構成を有する。図2の説明において、図1と同一、又は類似する構成の説明は省略されることがある。
図2に示されるように、ブロックBLKは、複数のメモリグループMG(MG0、MG1、MG2、MG3、・・・)を含む。本実施形態では、メモリグループMGの各々は、複数のメモリストリング50を含む。例えば、メモリグループMG0及びMG2は、複数のメモリストリング50eを含み、メモリグループMG1及びMG3は、複数のメモリストリング50oを含む。
メモリストリング50の各々は、例えば8個のメモリセルトランジスタMT(MT0~MT7)及び選択トランジスタST1、ST2を含む。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタMTは、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に直列接続される。
メモリグループMGの各々における選択トランジスタST1のゲートは、それぞれセレクトゲート線SGD(SGD0、SGD1、SGD2、SGD3、SGD4、SGD5、SGD6、SGD7、・・・)に接続される。セレクトゲート線SGDは、ロウデコーダ29によって独立に制御される。また、偶数番目のメモリグループMGe(MG0、MG2、MG4、MG6、・・・)の各々における選択トランジスタST2のゲートは、例えば、セレクトゲート線SGS0、SGS2、・・・に接続され、奇数番目のメモリグループMGo(MG1、MG3、MG5、MG7、・・・)の各々における選択トランジスタST2のゲートは、例えばセレクトゲート線SGS1、SGS3、・・・に接続される。セレクトゲート線SGS0、SGS2、SGS1、SGS3、・・・は、それぞれ独立に設けられ、独立に制御可能である。半導体記憶装置1では、セレクトゲート線SGS0、SGS2、SGS1、SGS3などを区別する必要がない場合は、単に「セレクトゲート線SGS」という場合がある。セレクトゲート線SGSは、例えば、単に「セレクトゲート線」、又は、「ソース側セレクトゲート線」といわれる場合がある。また、セレクトゲート線SGS0、SGS2、SGS1、SGS3などを区別する場合、例えば、セレクトゲート線SGS0は「第1セレクトゲート線」、セレクトゲート線SGS1は「第2セレクトゲート線」、セレクトゲート線SGS2は「第3セレクトゲート線」、セレクトゲート線SGS3は「第4セレクトゲート線」といわれる場合がある。
同一のブロックBLK内のメモリグループMGeに含まれるメモリセルトランジスタMT(MTe0~MTe7)の制御ゲートは、それぞれ偶数ワード線WLe(WLe0~WLe7)に共通に接続される。同一のブロックBLK内のメモリグループMGoに含まれるメモリセルトランジスタMT(MTo0~MTo7)の制御ゲートは、それぞれ奇数ワード線WLo(WLo0~WLo7)に共通に接続される。偶数ワード線WLe及び奇数ワード線WLoは、ロウデコーダ29によって独立に制御される。
各メモリグループMGは、複数のワード線WLにそれぞれ対応する複数のページを含む。例えば、メモリグループMG0、MG2、MG4又はMG6などにおいては、偶数ワード線WLe0~WLe7のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタMTがページに対応する。また、メモリグループMG1、MG3、MG5又はMG7などにおいては、奇数ワード線WLo0~WLo7のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタMTがページに対応する。書き込み動作及び読み出し動作は、ページを単位として実行される。
メモリセルアレイ21内において同一列にあるメモリストリング50の選択トランジスタST1のドレインは、ビット線BL(BL0~BL(L-1)、但し(L-1)は2以上の自然数)に共通に接続される。すなわち、ビット線BLは、複数のメモリグループMG間でメモリストリング50を共通に接続される。複数の選択トランジスタST2のソースは、ソース線SLに共通に接続される。ソース線SLは、例えば、ドライバセット28に電気的に接続され、シーケンサ24を用いた電圧生成回路27及びドライバセット28の制御により、電圧生成回路27又はドライバセット28から電圧を供給される。また、半導体記憶装置1は、複数のソース線SLを備えてもよい。例えば、複数のソース線SLのそれぞれは、ドライバセット28に電気的に接続され、複数のソース線SLのそれぞれは、シーケンサ24を用いた電圧生成回路27及びドライバセット28の制御により、電圧生成回路27又はドライバセット28から互いに異なる電圧を供給されてもよい。
メモリグループMGは、異なるビット線BLに接続され、かつ、同一のセレクトゲート線SGDに接続されたメモリストリング50を複数含む。ブロックBLKは、ワード線WLを共通にする複数のメモリグループMGを複数含む。メモリセルアレイ21は、ビット線BLを共通にする複数のブロックBLKを含む。メモリセルアレイ21内において、上述したセレクトゲート線SGS、ワード線WL、及びセレクトゲート線SGDがソース線層の上方に積層され、メモリセルトランジスタMTが三次元に積層される。
<1-1-4.メモリセルアレイの平面レイアウト>
図3は、あるブロックBLKのソース線層に平行な面内(XY平面)における、セレクトゲート線SGD、ビット線BL、及びメモリピラーMPの平面レイアウト、並びに、コンタクトプラグ及び配線層に接続されるセレクトゲート線SGDを示す概略図である。図3に示されるように、半導体記憶装置1では、例えば、1つのブロックBLK内に8つのセレクトゲート線SGDが含まれる。図3の説明において、図1及び図2と同一、又は類似する構成の説明は省略されることがある。
図3は、あるブロックBLKのソース線層に平行な面内(XY平面)における、セレクトゲート線SGD、ビット線BL、及びメモリピラーMPの平面レイアウト、並びに、コンタクトプラグ及び配線層に接続されるセレクトゲート線SGDを示す概略図である。図3に示されるように、半導体記憶装置1では、例えば、1つのブロックBLK内に8つのセレクトゲート線SGDが含まれる。図3の説明において、図1及び図2と同一、又は類似する構成の説明は省略されることがある。
図3に示されるように、半導体記憶装置1では、例えば、X方向に延びる配線層10-0a、10-0b、10-0cは、Y方向に延びる第1接続部(1st connecting section)10-0d、Z方向に延びるコンタクトプラグ61-0a及び61-0b、並びに、配線層60-0aを用いて接続される。配線層10-0a、10-0cはY方向の両端に設けられる。配線層10-0aと配線層10-0bとは、配線層10-1aを挟んでY方向に隣接している。第1接続部10-0dはX方向の一端に設けられる。コンタクトプラグ61-0aは、例えば、配線層10-0cのY方向の一端に設けられる。コンタクトプラグ61-0bは、例えば、第1接続部10-0dの一端に設けられる。配線層60-0aは、例えば、配線層10と異なる層であり、コンタクトプラグ61-0a及び61-0bを介して、配線層10-0c及び第1接続部10-0dに接続される。3つの配線層10-0a、10-0b、10-0cがセレクトゲート線SGD0として機能する。
X方向に延びる配線層10-1a、10-1bは、Y方向に延びる第2接続部(2nd connecting section)10-1dを用いて接続される。配線層10-1aは、配線層10-0a、10-0bの間に設けられている。配線層10-1bは、配線層10-0bと配線層10-2aとの間に設けられる。第2接続部10-1dは、X方向において第1接続部10-0dの反対側の他端に位置する。2つの配線層10-1a、10-1bがセレクトゲート線SGD1として機能する。
X方向に延びる配線層10-2a、10-2bは、Y方向に延びる第1接続部10-2dを用いて接続される。配線層10-2aは、配線層10-1bと配線層10-3aとの間に設けられる。配線層10-2bは、配線層10-3aと配線層10-3bとの間に設けられる。第1接続部10-2dは、X方向において第1接続部10-0dと同じ側の一端に位置する。2つの配線層10-2a、10-2bがセレクトゲート線SGD2として機能する。
X方向に延びる配線層10-3a、10-3bは、Y方向に延びる第2接続部10-3dを用いて接続される。配線層10-3aは、配線層10-2aと配線層10-2bとの間に設けられる。配線層10-3bは、配線層10-2bと配線層10-0cとの間に設けられる。第2接続部10-3dは、X方向において第1接続部10-0dの反対側の他端に位置する。2つの配線層10-3a、10-3bがセレクトゲート線SGD3として機能する。
X方向に延びる配線層10-4a、10-4bは、Y方向に延びる第1接続部10-4dを用いて接続される。配線層10-4aは、配線層10-3bと配線層10-5aとの間に設けられる。配線層10-4bは、配線層10-5aと配線層10-5bとの間に設けられる。第1接続部10-4dは、X方向において第1接続部10-0dと同じ側の一端に位置する。2つの配線層10-4a、10-4bがセレクトゲート線SGD4として機能する。
X方向に延びる配線層10-5a、10-5bは、Y方向に延びる第2接続部10-5dを用いて接続される。配線層10-5aは、配線層10-4aと配線層10-4bとの間に設けられる。配線層10-5bは、配線層10-4bと配線層10-6aとの間に設けられる。第2接続部10-5dは、X方向において第1接続部10-0dの反対側の他端に位置する。2つの配線層10-5a、10-5bがセレクトゲート線SGD5として機能する。
X方向に延びる配線層10-6a、10-6bは、Y方向に延びる第1接続部10-6dを用いて接続される。配線層10-6aは、配線層10-5bと配線層10-7aとの間に設けられる。配線層10-6bは、配線層10-7aと配線層10-7bとの間に設けられる。第1接続部10-6dは、X方向において第1接続部10-0dと同じ側の一端に位置する。2つの配線層10-6a、10-6bがセレクトゲート線SGD6として機能する。
X方向に延びる配線層10-7a、10-7bは、Y方向に延びる第2接続部10-7dを用いて接続される。配線層10-7aは、配線層10-6aと配線層10-6bとの間に設けられる。配線層10-7bは、配線層10-6bと配線層10-0cとの間に設けられる。第2接続部10-7dは、X方向において第1接続部10-0dの反対側の他端に位置する。2つの配線層10-7a、10-7bがセレクトゲート線SGD7として機能する。
第1実施形態では、各々の配線層が第1接続部10-0d、10-2d、10-4d、10-6d、又は第2接続部10-1d、10-3d、10-5d、10-7dを用いて接続された構成が例示されるが、各々の配線層の構成は第1実施形態で示される構成に限定されない。例えば、各々の配線層が独立しており、配線層10-0a、10-0b、10-0cに同じ電圧が供給され、配線層10-1a、10-1bに同じ電圧が供給され、配線層10-2a、10-2bに同じ電圧が供給され、配線層10-3a、10-3bに同じ電圧が供給され、配線層10-4a、10-4bに同じ電圧が供給され、配線層10-5a、10-5bに同じ電圧が供給され、配線層10-6a、10-6bに同じ電圧が供給され、配線層10-7a、10-7bに同じ電圧が供給されるように制御されてもよい。
ブロックBLK内においてY方向で隣り合う配線層10は絶縁される。隣り合う配線層10を絶縁する領域を、スリットSLT2という。スリットSLT2では、例えばソース線層に平行な面から、少なくとも配線層10が設けられるレイヤまでの領域が絶縁膜(図示は省略)を用いて埋め込まれている。また、メモリセルアレイ21内には、例えば、図3に示されるブロックBLKがY方向に複数配置される。ブロックBLK内においてY方向で隣り合う配線層10と同様に、Y方向で隣り合うブロックBLKの間は、絶縁膜(図示は省略)を用いて埋め込まれており、Y方向で隣り合うブロックBLK間も絶縁される。隣り合うブロックBLKを絶縁する領域を、スリットSLT1という。スリットSLT2と同様に、スリットSLT1では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層10が設けられるレイヤまでの領域を、埋め込んでいる。
Y方向で隣り合う配線層10間には、複数のメモリピラーMP(MP0~MP31)が設けられる。複数のメモリピラーMPはメモリセル部(memory cell section)に設けられる。複数のメモリピラーMPの各々はZ方向に沿って設けられる。第1実施形態において、例えば、Y方向はX方向に直交、又は略直交する方向であり、Z方向は、X方向及びY方向に直交、又は略直交する方向であり、ソース線層に平行なに対して垂直、又は略垂直な方向である。第1実施形態において、メモリピラーMPは「半導体ピラー」といわれる場合があり、X方向は「第1方向」といわれる場合があり、Y方向は「第2方向」といわれる場合があり、Z方向は「第3方向」といわれる場合がある。
具体的には、配線層10-0a、10-1aの間にはメモリピラーMP8、MP24が設けられる。配線層10-1a、10-0bの間にはメモリピラーMP0、MP16が設けられる。配線層10-0b、10-1bの間にはメモリピラーMP9、MP25が設けられる。配線層10-1b、10-2aの間にはメモリピラーMP1、MP17が設けられる。配線層10-2a、10-3aの間にはメモリピラーMP10、MP26が設けられる。配線層10-3a、10-2bの間にはメモリピラーMP2、MP18が設けられる。配線層10-2b、10-3bの間にはメモリピラーMP11、MP27が設けられる。配線層10-3b、10-4aの間にはメモリピラーMP3、MP19が設けられる。配線層10-4a、10-5aの間にはメモリピラーMP12、MP28が設けられる。配線層10-5a、10-4bの間にはメモリピラーMP4、MP20が設けられる。配線層10-4b、10-5bの間にはメモリピラーMP13、MP29が設けられる。配線層10-5b、10-6aの間にはメモリピラーMP5、MP21が設けられる。配線層10-6a、10-7aの間にはメモリピラーMP14、MP30が設けられる。配線層10-7a、10-6bの間にはメモリピラーMP6、MP22が設けられる。配線層10-6b、10-7bの間にはメモリピラーMP15、MP31が設けられる。配線層10-7b、10-0cの間にはメモリピラーMP7、MP23が設けられる。
メモリピラーMPは、選択トランジスタST1、ST2及びメモリセルトランジスタMTを形成する構造体である。メモリピラーMPの詳細な構造は後述する。
メモリピラーMP0~MP7は、Y方向に沿って配置される。メモリピラーMP16~MP23は、メモリピラーMP0~MP7にX方向で隣り合う位置において、Y方向に沿って配置される。すなわち、メモリピラーMP0~MP7と、メモリピラーMP16~MP23とが並行に配置される。
メモリピラーMP8~MP15及びメモリピラーMP24~MP31は、それぞれY方向に沿って配置される。メモリピラーMP8~MP15は、X方向において、メモリピラーMP0~MP7とメモリピラーMP16~MP23との間に位置する。メモリピラーMP24~MP31は、X方向において、メモリピラーMP8~MP15と共にメモリピラーMP16~MP23を挟むように位置する。すなわち、メモリピラーMP8~MP15と、メモリピラーMP24~MP31とが並行に配置される。
メモリピラーMP0~MP8の上方には、2つのビット線BL0及びBL1が設けられる。ビット線BL0はメモリピラーMP1、MP3、MP5及びMP7に共通に接続される。ビット線BL1はメモリピラーMP0、MP2、MP4及びMP6に共通に接続される。メモリピラーMP8~MP15の上方には、2つのビット線BL2及びBL3が設けられる。ビット線BL2はメモリピラーMP9、MP11、MP13及びMP15に共通に接続される。ビット線BL3はメモリピラーMP8、MP10、MP12及びMP14に共通に接続される。なお、各メモリピラーは、各メモリピラーに対応するビット線BL(ここでは、BL0~BL3の何れか一つ)とソース線SLとの間に接続される。
メモリピラーMP16~MP23の上方には、2つのビット線BL4及びBL5が設けられる。ビット線BL4はメモリピラーMP17、MP19、MP21及びMP23に共通に接続される。ビット線BL5はメモリピラーMP16、MP18、MP20及びMP22に共通に接続される。メモリピラーMP24~MP31の上方には、2つのビット線BL6及びBL7が設けられる。ビット線BL6はメモリピラーMP25、MP27、MP29及びMP31に共通に接続される。ビット線BL7はメモリピラーMP24、MP26、MP28及びMP30に共通に接続される。
上述のように、メモリピラーMPは、Y方向において2つの配線層10を跨ぐ位置に設けられると共に、複数のスリットSL2のうち、いずれかのスリットSLT2の一部に埋め込まれるように設けられる。また、Y方向で隣り合うメモリピラーMP間には1つのスリットSLT2が設けられる。
なお、スリットSLT1を挟んで隣り合う配線層10-0aと配線層10-0cとの間の領域には、メモリピラーMPは設けられない。ただし、プロセス安定性の観点から、当該領域に、BLに接続されないダミーのメモリピラーMPが設けられてもよい。
図4は、XY平面におけるワード線WL、ビット線BL、及びメモリピラーMPの平面レイアウトを示す図である。図4に示されるレイアウトは、図3の1ブロック分の領域のレイアウトに対応し、図3に示される配線層10よりも下層に設けられる配線層11のレイアウトである。図4の説明において、図1~図3と同一、又は類似する構成の説明は省略されることがある。
図4に示されるように、X方向に延びる17個の配線層11(配線層11-0a、11‐0b、及び11-1~11-15)が、Y方向に沿って配置される。配線層11-0a、11-0b、及び11-1~11-15は、Z方向に対して配線層10-0~10-7の下層に配置される。配線層11-0a、11-0b、及び11-1~11-15と配線層10-0~10-7との間には、絶縁膜が設けられる。
各配線層11は、ワード線WL7として機能する。その他のワード線WL0~WL6もワード線WL7と同様の構成及び機能を有する。図4に示す例では、配線層11-0a、11-2、11-4、11-6、11-8、11-10、11-12、11-14及び11-0bが偶数ワード線WLe7として機能する。配線層11-0a、11-2、11-4、11-6、11-8、11-10、11-12、11-14及び11-0bは、Y方向に延びる第1接続部11-16を用いて接続される。第1接続部(1st connecting section)11-16はX方向の一端に設けられる。配線層11-0a、11-2、11-4、11-6、11-8、11-10、11-12、11-14及び11-0bは、第1接続部11-16を用いてロウデコーダ29に接続される。半導体記憶装置1では、第1接続部11-16及び配線層11-0a、11-2、11-4、11-6、11-8、11-10、11-12、11-4及び11-0bをまとめて配線層11eという場合がある。
また、配線層11-1、11-3、11-5、11-7、11-9、11-11,11-13及び11-15が、奇数ワード線WLo7として機能する。配線層11-1、11-3、11-5、11-7、11-9、11-11、11-13及び11-15は、Y方向に延びる第2接続部(2nd connecting section)11-17を用いて接続される。第2接続部11-17は、X方向において第1接続部11-16の反対側の他端に設けられる。配線層11-1、11-3、11-5、11-7、11-9、11-11、11-13及び11-15は、第2接続部11-17を用いてロウデコーダ29に接続される。半導体記憶装置1では、第2接続部11-17及び配線層11-1、11-3、11-5、11-7、11-9、11-11、11-13及び11-15をまとめて配線層11oという場合がある。
ブロックBLK内においてY方向で隣り合う配線層10と同様に、ブロックBLK内においてY方向で隣り合う配線層11は、スリットSLT2を用いて絶縁される。
Y方向で隣り合う配線層10と同様に、Y方向で隣り合う配線層11間には、複数のメモリピラーMP(MP0~MP31)が設けられる。
具体的には、配線層11-0a、11-1の間にはメモリピラーMP8、MP24が設けられる。配線層11-1、11-2の間にはメモリピラーMP0、MP16が設けられる。配線層11-2、11-3の間にはメモリピラーMP9、MP25が設けられる。図4に示されるように、配線層11-0a、11-1、11-2、及び11-3のそれぞれの間と同様に、配線層11-3~配線層11-5のそれぞれの間には、それぞれの配線層の間に対応するメモリピラーMPが設けられ、配線層11-5、11-1bの間にはメモリピラーMP7、MP23が設けられる。
メモリピラーMP0~MP31の互いの位置関係及び配置は、図3に示される位置関係及び配置と同様である。メモリピラーMPは、Y方向において2つの配線層11を跨ぐ位置に設けられると共に、複数のスリットSL2のうち、いずれかのスリットSLT2の一部に埋め込まれるように設けられる。また、Y方向で隣り合うメモリピラーMP間には1つのスリットSLT2が設けられる。
なお、スリットSLT1を挟んで隣り合う配線層11-0aと配線層11-0bとの間の領域には、メモリピラーMPは設けられない。ただし、プロセス安定性の観点から、当該領域に、BLに接続されないダミーのメモリピラーMPが設けられてもよい。
メモリセル部(memory cell section)が第1接続部11-16と第2接続部11-17との間に設けられる。メモリセル部では、Y方向で隣り合う配線層11は、図3に示されるスリットSLT2によって離隔される。また、Y方向で隣り合うブロックBLK間の配線層11は、スリットSLT2と同様に、スリットSLT1によって離隔される。メモリセル部は、図3と同様に、メモリピラーMP0~MP31を含む。
ワード線WL0~WL6は、図4に示すワード線WL7と同様の構成及び機能を有する。
図5は、XY平面における、セレクトゲート線SGS、ビット線BL、及びメモリピラーMPの平面レイアウトを示す図である。図5に示されるように、半導体記憶装置1では、例えば、1つのブロックBLK内に4つのセレクトゲート線SGSが含まれる。図5に示されるレイアウトは、図3の1ブロック分の領域のレイアウトに対応し、図4に示される配線層11よりも下層に設けられる配線層12のレイアウトである。図5の説明において、図1~図4と同一、又は類似する構成の説明は省略されることがある。
図5に示されるように、半導体記憶装置1では、例えば、X方向に延びる配線層12-0a、12-0b、12-0c、12-0d、及び12-0eは、Y方向に延びる第1接続部12-0f、Z方向に延びるコンタクトプラグ63-0a及び63-0b、並びに、配線層62-0aを用いて接続される。配線層12-0a、12-0eはY方向の両端に設けられる。配線層12-0aと配線層12-0bとは、配線層12-1aを挟んでY方向に隣接している。配線層12-0bと配線層12-0cとは、配線層12-1bを挟んでY方向に隣接している。配線層12-0cと配線層12-0dとは、配線層12-1cを挟んでY方向に隣接している。配線層12-0dと配線層12-2aとは、配線層12-1dを挟んでY方向に隣接している。第1接続部12-0fはX方向の一端に設けられる。コンタクトプラグ63-0aは、例えば、配線層12-0eのY方向の一端に設けられる。コンタクトプラグ63-0bは、例えば、第1接続部12-0fの一端に設けられる。配線層62-0aは、例えば、配線層12と異なる層であり、コンタクトプラグ63-0a及び63-0bを介して、配線層12-0e及び第1接続部12-0fに接続される。5つの配線層12-0a、12-0b、12-0c、12-0d、及び12-0eがセレクトゲート線SGS0として機能する。
X方向に延びる配線層12-1a、12-1b、12-1c、及び12-1dは、Y方向に延びる第2接続部12-1fを用いて接続される。配線層12-1aは、配線層12-0a、12-0bの間に設けられている。配線層12-1bは、配線層12-0bと配線層12-0cとの間に設けられる。配線層12-1cは、配線層12-0c、12-0dの間に設けられている。配線層12-1dは、配線層12-0dと配線層12-2aとの間に設けられる。第2接続部12-1fは、X方向において第1接続部12-0fの反対側の他端に位置する。4つの配線層12-1a、12-1b、12-1c、及び12-1dがセレクトゲート線SGS1として機能する。
X方向に延びる配線層12-2a、12-2b、12-2c、及び12-2dは、Y方向に延びる第1接続部12-2fを用いて接続される。配線層12-2a、12-2dはY方向の両端に設けられる。配線層12-2aと配線層12-2bとは、配線層12-3aを挟んでY方向に隣接している。配線層12-2bと配線層12-2cとは、配線層12-3bを挟んでY方向に隣接している。配線層12-2cと配線層12-2dとは、配線層12-3cを挟んでY方向に隣接している。第1接続部12-2fはX方向の一端に設けられる。コンタクトプラグ63-0aは、例えば、配線層12-0eのY方向の一端に設けられる。4つの配線層12-2a、12-2b、12-2c、及び12-2dがセレクトゲート線SGS2として機能する。
X方向に延びる配線層12-3a、12-3b、12-3c、及び12-3dは、Y方向に延びる第2接続部12-3fを用いて接続される。配線層12-3aは、配線層12-2a、12-2bの間に設けられている。配線層12-3bは、配線層12-2bと配線層12-2cとの間に設けられる。配線層12-3cは、配線層12-2c、12-2dの間に設けられている。配線層12-3dは、配線層12-2dと配線層12-0eとの間に設けられる。第2接続部12-3fは、X方向において第1接続部12-2fの反対側の他端に位置する。4つの配線層12-3a、12-3b、12-3c、及び12-3dがセレクトゲート線SGS3として機能する。
第1実施形態では、各々の配線層が第1接続部12-0f、12-2f、又は第2接続部12-1f、12-3fを用いて接続された構成が例示されるが、各々の配線層の構成は第1実施形態で示される構成に限定されない。例えば、各々の配線層が独立しており、配線層12-0a、12-0b、12-0c、12-0d、12-0eに同じ電圧が供給され、配線層12-1a、12-1b、12-1c、12-1dに同じ電圧が供給され、配線層12-2a、12-2b、12-2c、12-2dに同じ電圧が供給され、配線層12-3a、12-3b、12-3c、12-3dに同じ電圧が供給されるように制御されてもよい。
ブロックBLK内においてY方向で隣り合う配線層10及び11と同様に、ブロックBLK内においてY方向で隣り合う配線層12は、スリットSLT2を用いて絶縁される。
Y方向で隣り合う配線層10及び11と同様に、Y方向で隣り合う配線層12間には、複数のメモリピラーMP(MP0~MP31)が設けられる。
具体的には、配線層12-0a、12-1aの間にはメモリピラーMP8、MP24が設けられる。配線層12-1a、12-0bの間にはメモリピラーMP0、MP16が設けられる。配線層12-0b、12-1bの間にはメモリピラーMP9、MP25が設けられる。図5に示されるように、配線層12-0a、12-1a、12-0b及び12-1bのそれぞれの間と同様に、配線層12-1b~配線層12-3dのそれぞれの間には、それぞれの配線層の間に対応するメモリピラーMPが設けられ、配線層12-3d、12-0aの間にはメモリピラーMP7、MP23が設けられる。
メモリピラーMP0~MP31の互いの位置関係及び配置は、図3に示される位置関係及び配置と同様である。メモリピラーMPは、Y方向において2つの配線層12を跨ぐ位置に設けられると共に、複数のスリットSL2のうち、いずれかのスリットSLT2の一部に埋め込まれるように設けられる。また、Y方向で隣り合うメモリピラーMP間には1つのスリットSLT2が設けられる。
なお、スリットSLT1を挟んで隣り合う配線層12-0eと配線層12-0aとの間の領域には、メモリピラーMPは設けられない。ただし、プロセス安定性の観点から、当該領域に、BLに接続されないダミーのメモリピラーMPが設けられてもよい。
詳細は後述されるが、半導体記憶装置1では、1つのブロックBLKが、2つのグループ(第1のグループFinger0及び第2のグループFinger1(図16))から構成される。第1のグループFinger0は、第2のグループFinger1に隣接して配置される。例えば、図3を参照し、Y方向において、配線層10-3bと配線層10-4aとの間、並びに、配線層10-7bと配線層10-0cとの間を境界とする。第1のグループFinger0は、配線層10-3bと、配線層10-3bと配線層10-4aとの間の境界との間の領域、並びに、配線層10-7bと配線層10-0cとの間の境界と、配線層10-0cとの間の領域を含む。第2のグループFinger1は、配線層10-3bと配線層10-4aとの間の境界と、配線層10-7bと配線層10-0cとの間の境界との間の領域を含む。例えば、図4を参照し、Y方向において、配線層11-6と配線層11-7との間、並びに、配線層11-15と配線層11-0bとの間を境界とする。第1のグループFinger0は、配線層11-0aと、配線層11-6と配線層11-7との間の境界との間の領域、並びに、配線層11-15と配線層11-0bとの間の境界と配線層11-0bとの間の領域を含む。第2のグループFinger1は、配線層11-6と配線層11-7との間の境界との間の境界と、配線層11-15と配線層11-0bとの間の境界との間の領域を含む。例えば、図5を参照し、Y方向において、配線層12-0aと配線層12-1dとの間、並びに、配線層12-3dと配線層12-0eとの間を境界とする。第1のグループFinger0は、配線層12-0aと、配線層12-0aと配線層12-1dとの間の境界との間の領域、並びに、配線層12-3dと配線層12-0eとの間の境界と配線層12-0eとの間の領域を含む。第2のグループFinger1は、配線層12-0aと配線層12-1dとの間の境界と、配線層12-3dと配線層12-0eとの間の境界との間の領域を含む。
<1-1-5.メモリセルアレイの断面構造>
図6は、図4に示すA1-A2断面を示す図である。図6の説明において、図1~図5と同一、又は類似する構成の説明は省略されることがある。
図6は、図4に示すA1-A2断面を示す図である。図6の説明において、図1~図5と同一、又は類似する構成の説明は省略されることがある。
図6に示されるように、配線層12が、Z方向に沿って半導体基板13のp型ウェル領域(p-well)の上方に設けられる。半導体基板13は、例えば、ソース線SLとして機能する。配線層12は、例えば、セレクトゲート線SGSとして機能する。8層の配線層11が、Z方向に沿って配線層12の上方に積層される。8層の配線層11は、例えば、ワード線WLとして機能し、ワード線WL0~WL7に1対1で対応する。配線層10が、8層の配線層11のうち最上層の配線層11の上方に設けられる。配線層10は、例えば、セレクトゲート線SGDとして機能する。
配線層12は、セレクトゲート線SGS(SGS0~SGS3)として機能する。スリットSLT1とメモリピラーMP3の間では、セレクトゲート線SGS0及びSGS1がY方向に交互に配置され、メモリピラーMP3とメモリピラーMP7の間では、セレクトゲート線SGS2及びSGS3が、Y方向に交互に配置される。また、メモリピラーMP7とスリットSLT1の間では、セレクトゲート線SGS0が配置される。Y方向に隣接するそれぞれのセレクトゲート線SGSの間には、メモリピラーMPが設けられる。なお、セレクトゲート線SGS0~SGS3は、電気的に独立に駆動される。なお、図示は省略するが、Y方向に平行又は略平行に切断した断面では、セレクトゲート線SGS0及びSGS1は、スリットSLT2を介して、Y方向に交互に配置され、セレクトゲート線SGS1及びSGS2は、スリットSLT2を介してY方向に隣接して配置され、セレクトゲート線SGS2及びSGS3は、スリットSLT2を介して、Y方向に交互に配置される。
配線層11は、偶数ワード線WLe又は奇数ワード線WLoとして機能する。Y方向に隣接する偶数ワード線WLe、及び奇数ワード線WLoの間にはメモリピラーMPが設けられる。メモリピラーMPと偶数ワード線WLeとの間、及びメモリピラーMPと奇数ワード線WLoとの間には後述するメモリセルが設けられる。なお、図示は省略するが、Y方向に平行又は略平行に切断した断面では、偶数ワード線WLe、及び奇数ワード線WLoは、スリットSLT2を介して、Y方向に交互に配置される。
配線層10は、セレクトゲート線SGD(SGD0~SGD7)として機能する。スリットSLT1とメモリピラーMP1の間では、セレクトゲート線SGD0及びSGD1がY方向に交互に配置される。メモリピラーMP1とメモリピラーMP3の間では、セレクトゲート線SGD2及びSGD3が、Y方向に交互に配置される。メモリピラーMP3とメモリピラーMP5の間では、セレクトゲート線SGD4及びSGD5が、Y方向に交互に配置される。メモリピラーMP5とメモリピラーMP7の間では、セレクトゲート線SGD6及びSGD7が、Y方向に交互に配置される。また、メモリピラーMP7とスリットSLT1の間では、セレクトゲート線SGD0が配置される。Y方向に隣接するそれぞれのセレクトゲート線SGDの間には、メモリピラーMPが設けられる。なお、セレクトゲート線SGD0~SGD7は、電気的に独立に駆動される。なお、図示は省略するが、Y方向に平行又は略平行に切断した断面では、それぞれのセレクトゲート線SGは、スリットSLT2を介して、Y方向に交互に配置される。
Y方向で隣り合うブロックBLK間にはスリットSLT1が設けられる。スリットSLT1には、例えば、絶縁層が設けられる。スリットSLT1のY方向に沿った幅は、スリットSLT2のY方向に沿った幅と略同じ大きさである。
半導体記憶装置1では、ソース線SLは、半導体基板13の主面上に設けられる。ソース線SLは、パターニングされていない導電層がメモリセルアレイ21の領域に広がった構成であってよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線SLは、X方向及びY方向に広がっている。
メモリピラーMP上には、ビット線BL1、及びBL2が設けられている。コンタクトプラグ16が各メモリピラーMPとビット線BLとの間に設けられる。コンタクトプラグ16が各メモリピラーMPとビット線BLとを接続する。例えば、メモリピラーMP0、MP2、MP4及びMP6、並びに、ビット線BL1が、コンタクトプラグ16を介して接続される。また、メモリピラーMP9、MP11、MP13及びMP15、並びに、ビット線BL2が、コンタクトプラグ16を介して接続される。その他のメモリピラーMPは、図6に示される断面以外の領域で、コンタクトプラグ16を介して、ビット線BL0、又はビット線BL3~ビット線BL7と接続されている。
図7は、図4に示される半導体記憶装置1のB1-B2断面を示す図である。図7の説明において、図1~図6と同一、又は類似する構成の説明は省略されることがある。配線層12、配線層11、及び配線層10の積層構造、メモリセル部の構成は図6を用いて説明した通りであるため、ここでの説明は省略する。なお、図7では、B1-B2断面の奥行き方向に存在する構成が点線で描かれている。
図7に示されるように、第1接続部(1st connecting section)17dでは、配線層10、配線層11、及び配線層12が階段状に形成されている。すなわち、XY平面で見た場合、配線層10、8層の配線層11及び配線層12のそれぞれの端部の上面が第1接続部17dにおいて露出される。第1接続部17dにおいて露出された配線層10、8層の配線層11及び配線層12のそれぞれの端部の上面に、コンタクトプラグ17が設けられる。コンタクトプラグ17は金属配線層18に接続される。例えば、金属配線層18を用いて、セレクトゲート線SGD0、SGD2、SGD4及びSGD6として機能する配線層10、偶数ワード線WLeとして機能する配線層11、及びセレクトゲート線SGS0及びSGS2として機能する配線層12が、ロウデコーダ29(図1)を介して、偶数ワード線ドライバ28A及びに電気的に接続される。金属配線層18は、例えば、上述された配線層60-0a(図3)であって良く、上述した配線層62-0a(図5)であっても良い。コンタクトプラグ17は、例えば、上述されたコンタクトプラグ61-0a及び61-0b(図3)であって良く、上述されたコンタクトプラグ63-0a及び63-0b(図5)であっても良い。
第1接続部17dと同様に、第2接続部(2nd connecting section)19dでは、配線層10、配線層11、及び配線層12が、階段状に形成されている。XY平面で見た場合、配線層10、8層の配線層11及び配線層12のそれぞれの端部の上面が第2接続部19dにおいて露出される。第2接続部19dにおいて露出された配線層10の端部の上面、8層の配線層11及び配線層12のそれぞれの端部上面上に、コンタクトプラグ19が設けられ、コンタクトプラグ19は金属配線層20に接続される。例えば、金属配線層20を用いて、セレクトゲート線SGD1、SGD3、SGD5及びSGD7、奇数ワード線WLoとして機能する配線層11、及びセレクトゲート線SGS1及びSGS3として機能する配線層12が、ロウデコーダ29(図1)を介して、奇数ワード線ドライバ28Bに電気的に接続される。
配線層10は、第1接続部17dの代わりに第2接続部19dを介してロウデコーダ29、又は、偶数ワード線ドライバ28A及び奇数ワード線ドライバ28Bに電気的に接続されても良く、第1接続部17d及び第2接続部19dの両方を介してロウデコーダ29、又は、偶数ワード線ドライバ28A及び奇数ワード線ドライバ28Bに電気的に接続されても良い。
図8は、第1実施形態に係る電圧生成回路27、ドライバセット28、セレクトゲート線SGD又はワード線WLの電気的接続を説明するための図である。図8の説明において、図1~図7と同一、又は類似する構成の説明は省略されることがある。
図8に示されるように、偶数ワード線WLeとして機能する配線層11は偶数ワード線ドライバ28Aに接続され、奇数ワード線WLoとして機能する配線層11は奇数ワード線ドライバ28Bに電気的に接続されてもよい。「1-1-2.半導体記憶装置の構成」において説明した通り、偶数ワード線ドライバ28A、及び奇数ワード線ドライバ28Bは、ドライバセット28に含まれる。ドライバセット28は、電圧生成回路27に電気的に接続される。偶数ワード線ドライバ28A、及び奇数ワード線ドライバ28Bは、電圧生成回路27から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ28Aは生成した電圧を偶数ワード線WLeに供給し、奇数ワード線ドライバ28Bは、生成した電圧を奇数ワード線WLoに供給してもよい。
<1-1-6.メモリピラーMP及びメモリセルトランジスタMTの断面>
<1-1-6-1.第1の例>
メモリセルトランジスタMTの構造には、図9及び図10に示される第1の例の構造が用いられる。図9は図6のC1-C2線に沿った断面を示す図であり、図10は図9に示されるメモリセルトランジスタMTのD1-D2線に沿った断面を示す図である。図9及び図10は、2つのメモリセルトランジスタMTを含む領域を示す断面図である。第1の例では、メモリセルトランジスタMTに含まれる電荷蓄積層が、導電膜である。第1の例では、メモリセルトランジスタMTがフローティングゲート型のメモリセルトランジスタMTである。図9及び図10の説明において、図1~図8と同一、又は類似する構成の説明は省略されることがある。
<1-1-6-1.第1の例>
メモリセルトランジスタMTの構造には、図9及び図10に示される第1の例の構造が用いられる。図9は図6のC1-C2線に沿った断面を示す図であり、図10は図9に示されるメモリセルトランジスタMTのD1-D2線に沿った断面を示す図である。図9及び図10は、2つのメモリセルトランジスタMTを含む領域を示す断面図である。第1の例では、メモリセルトランジスタMTに含まれる電荷蓄積層が、導電膜である。第1の例では、メモリセルトランジスタMTがフローティングゲート型のメモリセルトランジスタMTである。図9及び図10の説明において、図1~図8と同一、又は類似する構成の説明は省略されることがある。
図9及び図10に示されるように、メモリピラーMPは、Z方向に沿って設けられた絶縁層48及び絶縁層43、半導体層40、絶縁層41、導電層42、及び絶縁層46a~46cを含む。絶縁層48は、例えばシリコン酸化膜を用いて形成される。半導体層40は、絶縁層48の周囲を取り囲むようにして設けられる。半導体層40はメモリセルトランジスタMTのチャネルが形成される領域として機能する。半導体層40は、例えば多結晶シリコン層を用いて形成される。半導体層40は、同一のメモリピラーMP内にあるメモリセルトランジスタMT間で連続して設けられ、モリセルトランジスタMT間で分離されない。したがって、2つのメモリセルトランジスタMTの各々において形成されるチャネルは、メモリピラーMPの一部を共有する。
半導体層40は、対向する2つのメモリセルトランジスタMT間で連続している。したがって、対向する2つのメモリセルトランジスタMTの各々において形成されるチャネルは、メモリピラーMPの一部を共有する。具体的には、図9及び図10において、互いに対向する左側のメモリセルトランジスタMT(第1メモリセル)及び右側のメモリセルトランジスタMT(第3メモリセル)において、第1メモリセルで形成されるチャネル(第1チャネル)及び第3メモリセルで形成されるチャネル(第2チャネル)は、メモリピラーMPの一部を共有する。ここで、2つのチャネルがメモリピラーMPの一部を共有するとは、2つのチャネルが同一のメモリピラーMPに形成され、且つ、2つのチャネルが一部重なっていることを意味する。半導体記憶装置1では、上記の構成を、2つのメモリセルトランジスタMTがチャネル共有する、又は2つのメモリセルトランジスタMTが対向する、という場合がある。
絶縁層41は、半導体層40の周囲に設けられ、各メモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層41は、図9に示すXY平面内において、2つの領域に分離されている。2つの領域に分離された絶縁層41のそれぞれが、同一メモリピラーMP内の2つのメモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層41は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
導電層42は、絶縁層41の周囲に設けられ、かつ、絶縁層43によって、Y方向に沿って2つの領域に分離されている。2つの領域に分離された導電層42のそれぞれは、上記2つのメモリセルトランジスタMTの各々の電荷蓄積層として機能する。導電層42は、例えば多結晶シリコン層を用いて形成される。
絶縁層43は例えばシリコン酸化膜を用いて形成される。導電層42の周囲には、絶縁層46a、絶縁層46b、及び絶縁層46cが導電層42に近い側から順次設けられる。絶縁層46a及び絶縁層46cは例えばシリコン酸化膜を用いて形成され、絶縁層46bは例えばシリコン窒化膜を用いて形成される。絶縁層46a、絶縁層46b、及び絶縁層46cはメモリセルトランジスタMTのブロック絶縁膜として機能する。絶縁層46a、絶縁層46b、及び絶縁層46cは、Y方向に沿って2つの領域に分離されている。2つの領域に分離された絶縁層46cの間には絶縁層43が設けられる。また、スリットSLT2内には絶縁層43が埋め込まれる。絶縁層43は、例えばシリコン酸化膜を用いて形成される。
メモリピラーMPの第1の例の周囲には、例えばAlO層45が設けられる。AlO層45の周囲には、例えばバリアメタル層47が設けられる。バリアメタル層47は、例えばTiN膜を用いて形成される。バリアメタル層47の周囲には、ワード線WLとして機能する配線層11が設けられる。第1実施形態に係るメモリピラーMPの配線層11は、例えばタングステンを材料とした膜を用いて形成される。
図9及び図10に示すメモリセルトランジスタMTの構成では、1つのメモリピラーMP内には、Y方向に沿って2つのメモリセルトランジスタMTが設けられている。選択トランジスタST1及びST2はメモリセルトランジスタMTと同様の構成を有している。Z方向に隣接するメモリセルトランジスタMT間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層43、絶縁層46によって、導電層42は個々のメモリセルトランジスタMT毎に絶縁されている。
<1-1-6-2.第2の例>
メモリセルトランジスタMTには、図11及び図12に示される第2の例の構造が用いられてもよい。図11は図6のC1-C2線に沿った断面を示す図であり、図12は図11に示すメモリセルトランジスタMTのE1-E2断面を示す図である。図11及び図12は、2つのメモリセルトランジスタMTを含む領域を示す断面図である。第2の例では、メモリセルトランジスタMTに含まれる電荷蓄積層が、絶縁膜である。第2の例では、メモリセルトランジスタMTがMONOS型のメモリセルトランジスタMTである図11及び図12の説明において、図1~図8と同一、又は類似する構成の説明は省略されることがある。
メモリセルトランジスタMTには、図11及び図12に示される第2の例の構造が用いられてもよい。図11は図6のC1-C2線に沿った断面を示す図であり、図12は図11に示すメモリセルトランジスタMTのE1-E2断面を示す図である。図11及び図12は、2つのメモリセルトランジスタMTを含む領域を示す断面図である。第2の例では、メモリセルトランジスタMTに含まれる電荷蓄積層が、絶縁膜である。第2の例では、メモリセルトランジスタMTがMONOS型のメモリセルトランジスタMTである図11及び図12の説明において、図1~図8と同一、又は類似する構成の説明は省略されることがある。
図11及び図12に示されるように、メモリピラーMPは、Z方向に沿って設けられた絶縁層30、半導体層31、絶縁層32、絶縁層33、及び絶縁層34を含む。絶縁層30は、例えばシリコン酸化膜を用いて形成される。半導体層31は、絶縁層30の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのチャネルが形成される領域として機能する。半導体層31は、例えば多結晶シリコン層を用いて形成される。半導体層31は、同一のメモリピラーMP内にあるメモリセルトランジスタMT間で分離されず、連続して設けられる。したがって、2つのメモリセルトランジスタMTの各々において形成されるチャネルは、メモリピラーMPの一部を共有する。
絶縁層32は、半導体層31の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのゲート絶縁膜として機能する。絶縁層32は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層33は、半導体層31の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTの電荷蓄積層として機能する。絶縁層33は、例えばシリコン窒化膜を用いて形成される。絶縁層34は、絶縁層33の周囲を取り囲むようにして設けられ、メモリセルトランジスタMTのブロック絶縁膜として機能する。絶縁層34は、例えばシリコン酸化膜を用いて形成される。メモリピラーMP部を除くスリットSLT2内には、絶縁層37が埋め込まれる。絶縁層37は、例えばシリコン酸化膜を用いて形成される。
第2の例に係るメモリピラーMPの周囲には、例えばAlO層35が設けられる。AlO層35の周囲には、例えばバリアメタル層36が設けられる。バリアメタル層36は、例えばTiN膜を用いて形成される。バリアメタル層36の周囲には、ワード線WLとして機能する配線層11が設けられる。配線層11は、例えばタングステンを材料とした膜を用いて形成される。
第1の例と同様に、第2の例に係る1つのメモリピラーMPは、Y方向に沿って2つのメモリセルトランジスタMTを含む。1つのメモリピラーMPと同様に、選択トランジスタST1及びST2はY方向に沿って2つのトランジスタを含む。
<1-1-7.ストリングの等価回路>
図13は、半導体記憶装置1において隣接するストリングの等価回路図である。図13の説明において、図1~図12と同一、又は類似する構成の説明は省略されることがある。
図13は、半導体記憶装置1において隣接するストリングの等価回路図である。図13の説明において、図1~図12と同一、又は類似する構成の説明は省略されることがある。
図13に示されるように、1つのメモリピラーMPには、2つのメモリストリング50e、50oが形成されている。例えば、メモリピラーMPの第1側(第3側、第5側、第7側)にメモリストリング50oが設けられている。メモリピラーMPの第2側(第4側、第6側、第8側)にメモリストリング50eが設けられている。
メモリストリング50oは、電気的に直列に接続された選択トランジスタSTo1、i(iは2以上の整数)個のメモリセルトランジスタMTo、及び選択トランジスタSTo2を有する。また、メモリストリング50eは、電気的に直列に接続された選択トランジスタSTe1、i個のメモリセルトランジスタMTe、及び選択トランジスタSTe2を有する。
メモリストリング50e及びメモリストリング50oは対向するように設けられる。よって、メモリストリング50eに含まれる選択トランジスタSTe1、メモリセルトランジスタMTe0~MTe7、及び選択トランジスタSTo2と、メモリストリング50oに含まれる選択トランジスタSTo1、メモリセルトランジスタMTo0~MTo7、及び選択トランジスタSTo2とは、1対1で対向するように設けられる。
ソース線SLに対してZ方向に、例えば、1層のソース側セレクトゲート線SGS1及びSGS0、i層の奇数ワード線WLo、i層の偶数ワード線WLe、並びに、1層のドレイン側セレクトゲート線SGD0及びSGD1が設けられている。
第1実施形態では、iは8である。8個のメモリセルトランジスタMTo0~MTo7は、選択トランジスタSTo1と選択トランジスタSTo2の間に電気的に接続され、8個のメモリセルトランジスタMTe0~MTe7は、選択トランジスタSTe1と選択トランジスタSTe1との間に電気的に接続され、奇数ワード線WLo0~WLo7及び偶数ワード線WLe0~WLe7が設けられている。
半導体記憶装置1では、例えば、メモリストリング50o、50eを区別する必要がない場合は、単に「メモリストリング50」という場合がある。メモリストリング50に含まれる部材及び当該部材に接続された配線についても、メモリストリング50o、50eを区別する場合と同様に表現する。また、半導体記憶装置1では、例えば、メモリセルトランジスタMTo、MTeを区別する必要がない場合は、単に「メモリセルトランジスタMT」という場合がある。さらに、半導体記憶装置1では、例えば、選択トランジスタSTo1、STe1は、「ドレイン側選択トランジスタ」という場合があり、選択トランジスタSTo2、STe2は、「ソース側選択トランジスタ」という場合がある。
メモリストリング50oの選択トランジスタSTo1は、例えば、セレクトゲート線SGD1に接続される。メモリストリング50eの選択トランジスタSTe1は、例えば、セレクトゲート線SGD0に接続される。選択トランジスタSTo1及びSTe1は、4n個(例えば数値n=2)のセレクトゲート線SGD0~SGD7のうち、いずれかのセレクトゲート線SGDに接続される。例えば、メモリピラーMP0では図13で示されるように接続される。また、例えば、メモリピラーMP4では図3及び図6で示されるように、選択トランジスタSTo1はセレクトゲート線SGD5に接続され、選択トランジスタSTe1はセレクトゲート線SGD4に接続される。
メモリストリング50oのメモリセルトランジスタMTo0~MTo7は、電気的に直列に接続され、Z方向に沿って配置され、i層の奇数ワード線WLo0~WLo7にそれぞれ接続される。メモリストリング50eのメモリセルトランジスタMTe0~MTe7は、電気的に直列に接続され、Z方向に沿って配置され、i層の偶数ワード線WLe0~WLe7にそれぞれ接続される。メモリストリング50oの選択トランジスタSTo2は、例えば、奇数セレクトゲート線SGSoに接続される。メモリストリング50eの選択トランジスタSTe2は、例えば、偶数セレクトゲート線SGSeに接続される。第1メモリピラーMPにおいて、i個のメモリセルトランジスタMTo0~MTo7(第1メモリセル)及びi個のメモリセルトランジスタMTe0~MTe7(第2メモリセル)、選択トランジスタSTo1及びSTe1、並びに、選択トランジスタSTo2及びSTe2は半導体層を共有する。第1メモリピラーMPと同様に、第2メモリピラーMPにおいても、i個のメモリセルトランジスタMTo0~MTo7(第3メモリセル)及びi個のメモリセルトランジスタMTe0~MTe7(第4メモリセル)、選択トランジスタSTo1及びSTe1、並びに、選択トランジスタSTo2及びSTe2は半導体層を共有する。
メモリストリング50oの選択トランジスタSTo2は、例えば、セレクトゲート線SGS1に接続される。メモリストリング50eの選択トランジスタSTe2は、例えば、セレクトゲート線SGS0に接続される。選択トランジスタSTo2及びSTe2は、2n個(例えば数値n=2)のセレクトゲート線SGS0~SGS3のうち、いずれかのセレクトゲート線SGSに接続される。例えば、メモリピラーMP0では図13で示されるように接続される。また、例えば、メモリピラーMP4では図5及び図6で示されるように、選択トランジスタSTo2はセレクトゲート線SGS3に接続され、選択トランジスタSTe2はセレクトゲート線SGS2に接続される。
メモリストリング50e、50oにおいて、対向する選択トランジスタSTo1及びSTe1のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタMTo0~MTo7及びメモリセルトランジスタMTe0~MTe7のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタSTo2及びSTe2のソース同士及びドレイン同士は電気的に接続される。上述した電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーMPの一部を共有することに起因する。
同一のメモリピラーMP内の2つのメモリストリング50e、50oは、同一のビット線BL及び同一のソース線SLに接続される。すなわち、選択トランジスタSTo1及びSTe1のドレイン側は、同一のビット線BLに電気的に接続され、選択トランジスタSTo2及びSTe2のソース側は同一のソース線SLに接続される。なお、各トランジスタに供給される電圧に応じて、各トランジスタのソース側とドレイン側は入れ替わる場合がある。
8層の奇数ワード線WLo0~WLo7(第2ワード線、第4ワード線、又は第6ワード線)のうち1番目の奇数ワード線WLo0の位置がソース線SLの位置に最も近いと共にビット線BLの位置から最も遠く、8番目の奇数ワード線WLo7の位置がソース線SLの位置から最も遠いと共にビット線BLの位置に最も近い。同様に、8層の偶数ワード線WLe0~WLe7(第1ワード線、第3ワード線、又は第5ワード線)のうち1番目の偶数ワード線WLe0の位置がソース線SLの位置に最も近いと共にビット線BLの位置から最も遠く、8番目の偶数ワード線WLe7の位置がソース線SLの位置から最も遠いと共にビット線BLの位置に最も近い。
<1-2.半導体記憶装置1の動作方法>
図14(A)~図21を用いて、半導体記憶装置1の動作方法を説明する。図14(A)は、第1の比較例に係る半導体記憶装置の一部を示し、図14(B)は、第2の比較例に係る半導体記憶装置の一部を示す。図15は、図13に示されるストリングの等価回路の簡略図の一例である。図16~図20は、半導体記憶装置1の読み出し動作を説明するための半導体記憶装置1の構成を示す図である。図21は、半導体記憶装置1の読み出し動作を説明するためのタイミングチャートを示す図である。半導体記憶装置1の読み出し動作の説明において、図1~図13と同一、又は類似する構成の説明は省略されることがある。
図14(A)~図21を用いて、半導体記憶装置1の動作方法を説明する。図14(A)は、第1の比較例に係る半導体記憶装置の一部を示し、図14(B)は、第2の比較例に係る半導体記憶装置の一部を示す。図15は、図13に示されるストリングの等価回路の簡略図の一例である。図16~図20は、半導体記憶装置1の読み出し動作を説明するための半導体記憶装置1の構成を示す図である。図21は、半導体記憶装置1の読み出し動作を説明するためのタイミングチャートを示す図である。半導体記憶装置1の読み出し動作の説明において、図1~図13と同一、又は類似する構成の説明は省略されることがある。
はじめに、図14(A)及び図14(B)を用いて、比較例に係る半導体記憶装置の構成を説明する。
図14(A)に示される第1の比較例では、グローバルワード線群84は複数のグローバルワード線を含み、複数のグローバルワード線のそれぞれは、複数のワード線スイッチ(WLSW)を含むワード線スイッチ群(WLSWG)90A、90B、92A及び92Bを介して、ワード線80A、80B、82A及び82Bに接続される。ワード線80A、80B、82A及び82Bは、奇数ワード線WLoに対応する。WLSWは、グローバルワード線とワード線とを断接するスイッチである。グローバルワード線群84と同様に、グローバルワード線群85は複数のグローバルワード線を含み、複数のグローバルワード線のそれぞれは、複数のワード線スイッチ(WLSW)を含むワード線スイッチ群(WLSWG)91A、91B、93A及び93Bを介して、ワード線81A、81B、83A及び83Bに接続される。ワード線81A、81B、83A及び83Bは、偶数ワード線WLeに対応する。また、例えば、ブロックA(BLKA)はワード線80A、及び81Aを含み、ブロックB(BLKB)はワード線80B、及び81Bを含み、ブロックC(BLKC)はワード線82A、及び83Aを含み、ブロックD(BLKD)はワード線82B、及び83Bを含む。
図14(B)に示される第2の比較例は、以下の点において、第1の比較例と異なる。ワード線80A、80B、82A及び82Bに接続される。ワード線80A及び80Bがワード線80Cにまとめられ、WLSWG90A及び90BがWLSWG90Cにまとめられる。グローバルワード線群84のうち、WLSWG90A及び90Bに接続されたグローバルワード線はWLSWG90Cに接続される。ワード線80A及び80B、WLSWG90A及び90B以外のワード線及びWLSWGは、ワード線80A及び80B、WLSWG90A及び90Bと同様に構成される。
図14(A)及び図14(B)に示されるように、比較例に係る半導体記憶装置では、WLSWGの数(BLKの数)は、ワード線の数(WLSWGの数)と同じである。WLSWは、例えば、プログラム動作時には、プログラム電圧を伝送する。プログラム電圧は高電圧であるため、WLSWは高電圧に耐えることができる特性を要求される。そのため、WLSWは高耐圧プロセスで製造され、WLSWのサイズはメモリセルトランジスタなどのサイズより大きくなる。
第1の比較例では、ブロックの数は4ブロック(BLKA~BLKD)であり、それぞれに対応するWLSWGの数も4ブロックである。第1の比較例に係る半導体記憶装置では、半導体記憶装置の全体サイズが大きくなっている。
第2の比較例では、ワード線のサイズ(ブロック高さBH)を第1の比較例よりも大きく(高く)する。このとき、ブロックの数は4ブロック(BLKA~BLKD)から2ブロック(BLKE及びBLKF)に低減される。第2の比較例では、第1の比較例における2つのワード線を1つのワード線にまとめることによって、ワード線のサイズを大きくしている。その結果、第2の比較例では、記憶密度を減らすことなく、ブロックの数を低減することができると共にWLSWGの数も低減することができる。
一方で、第2の比較例のようにワード線のサイズが大きくなると、例えば、プログラム動作時に動作対象とならないメモリセルトランジスタを含む領域が増加する。その結果、ワード線を充放電する際の容量性負荷が増大する。また、各メモリセルトランジスタがディスターブを受けやすくなる。
半導体記憶装置1では、ワード線のサイズを大きくすることに伴うWLSWGのブロック数の削減を達成すると共に、ワード線を充放電する際の容量性負荷の低減、及び、ディスターブの低減を達成するものである。偶数ワード線WLeに接続されるWLSWは、例えば、偶数ワード線ドライバ28A(図8)に含まれ、奇数ワード線WLoに接続されるWLSWは、例えば、奇数ワード線ドライバ28Bに含まれる。
半導体記憶装置1では、例えば、図3~図5に示されるように、一つのブロックBLKは32個のメモリピラーMPを含む。なお、図14(A)及び図14(B)に示される比較例では、例えば、一つのブロックBLKは16個のメモリピラーMPを含む(図示は省略)。すなわち、半導体記憶装置1の一つのブロックBLKのワード線WLのサイズは、比較例のワード線WLのサイズの2倍である。また、半導体記憶装置1では、図2または図5に示されるように、メモリグループMG0及びMG2に含まれる選択トランジスタSTo2に電気的に接続されるセレクトゲート線は、セレクトゲート線SGS0であり、メモリグループMG1及びMG3に含まれる選択トランジスタSTo2に電気的に接続されるセレクトゲート線は、セレクトゲート線SGS1であり、メモリグループMG4及びMG6に含まれる選択トランジスタSTo2に電気的に接続されるセレクトゲート線は、セレクトゲート線SGS2であり、メモリグループMG5及びMG7に含まれる選択トランジスタSTo2に電気的に接続されるセレクトゲート線は、セレクトゲート線SGS3である。すなわち、32個のメモリピラーMPは、4本のセレクトゲート線SGSで制御される。なお、図14(A)及び図14(B)に示される比較例では、例えば、16個のメモリピラーMPは、2本のセレクトゲート線SGSで制御される。その結果、半導体記憶装置1では、ワード線WLのサイズが比較例の2倍になることに伴うWLSWのブロック数が削減される。また、半導体記憶装置1では、WLSWのブロック数が削減される共にセレクトゲート線SGSの数が比較例の2倍になることによって、WLSWのブロック数が削減された分、ワード線WLを充放電する際の容量性負荷が低減されると共に、読み出し動作に伴うディスターブが低減可能となる。
<1-2-1.半導体記憶装置1の書き込み動作および読み出し動作の概要>
半導体記憶装置1では、各メモリセルトランジスタMTの閾値電圧には分布がある。メモリセルトランジスタMTの閾値電圧分布の一例として、Triple Level Cell(TLC)方式について説明する。メモリシステム3では、Quad Level Cell(QLC)方式、Multi Level Cell(MLC)方式、Single Level Cell(SLC)方式が用いられてもよい。
半導体記憶装置1では、各メモリセルトランジスタMTの閾値電圧には分布がある。メモリセルトランジスタMTの閾値電圧分布の一例として、Triple Level Cell(TLC)方式について説明する。メモリシステム3では、Quad Level Cell(QLC)方式、Multi Level Cell(MLC)方式、Single Level Cell(SLC)方式が用いられてもよい。
TLC方式において複数のメモリセルトランジスタは、8個の閾値電圧分布を形成する。メモリシステム3では、8個の閾値電圧分布を書き込みレベルという場合がある。当該書き込みレベルを、閾値電圧の低い方から順に“Er”レベル、“A”レベル、“B”レベル、“C”レベル、“D”レベル、“E”レベル、“F”レベル、“G”レベルと称する。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる3ビットデータが割り当てられる。この3ビットデータを下位ビット(Lower)、中位ビット(Middle)、上位ビット(Upper)という。
“Er”レベル:“111”データ
“A”レベル:“110”データ
“B”レベル:“100”データ
“C”レベル:“000”データ
“D”レベル:“010”データ
“E”レベル:“011”データ
“F”レベル:“001”データ
“G”レベル:“101”データ
なお、上記のデータは、Upper、Middle、Lowerの順で表記されている。
“A”レベル:“110”データ
“B”レベル:“100”データ
“C”レベル:“000”データ
“D”レベル:“010”データ
“E”レベル:“011”データ
“F”レベル:“001”データ
“G”レベル:“101”データ
なお、上記のデータは、Upper、Middle、Lowerの順で表記されている。
同一ワード線に接続されたメモリセルトランジスタMTが保持するLowerビットの集合をLowerページといい、Middleビットの集合をMiddleページといい、Upperビットの集合をUpperページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
半導体記憶装置1は、書き込み動作及び読み出し動作を含む。書き込み動作は複数のプログラムループ(例えばX回、Xは1以上の整数)を含む。各プログラムループは少なくとも1回のプログラム動作と、その後に実行される1回または複数回のベリファイ動作(例えばY回、Yは1以上の整数)を含む。すなわち、書き込み動作では、プログラム動作及びベリファイ動作を含むプログラムループが複数回実行される。なお、各プログラムループにおいて、ベリファイ動作が省略される場合もある。
プログラム動作は、メモリセルトランジスタMTの閾値電圧を所定の電圧ずつ高電圧化する動作である。プログラム動作では、書き込み対象となるメモリセルトランジスタMTの電荷蓄積層には電子が注入されその閾値電圧が上昇するとともに、非書き込み対象となるメモリセルトランジスタMTの電荷蓄積層へは電子の注入が禁止され、その閾値電圧が維持される。プログラム動作では、例えば、選択ワード線SEL-WLに電圧VPGMが供給される。これにより、選択ワード線SEL-WLに接続された複数のメモリセルトランジスタMTが選択される。複数のメモリセルトランジスタMTの各々では、対応するビット線BLに供給される電圧に基づいて、閾値電圧が上昇するか、又は、閾値電圧が維持される。
ベリファイ動作は、プログラム動作に続いて実行される動作であり、所定の電圧を用いて読み出しを行うことにより、選択されたメモリセルトランジスタMTの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達したメモリセルトランジスタMTは、ベリファイ動作をパスしたものとみなされ、その後、非書き込み対象となり、電荷蓄積層への電子の注入が禁止される。
読み出し動作は、例えば、設定される読み出し電圧に基づいて、選択されたメモリセルトランジスタMTの閾値電圧を読み出す動作である。設定される読み出し電圧は、例えば、メモリセルトランジスタMTの閾値電圧が“Er”レベルに含まれるのか、“A”レベル以上に含まれるのかを判定する読み出し電圧である。
半導体記憶装置1の書き込み動作及び読み出し動作において、セレクトゲート線SGDが選択又は非選択される様子について、図3を用いて説明する。例えば、第1接続部10-0dに所定の電圧(例えば電圧VSG)が供給されると、セレクトゲート線SGD0が選択され、メモリピラーMP0、MP7、MP8、MP9、MP16、MP23、MP24及びMP25のそれぞれの第2側に設けられた8つの選択トランジスタSTe1がオン状態になる。このとき、第2接続部10-1d及び10-7dに所定の電圧(例えば電圧VSS)が供給され、メモリピラーMP0、MP7、MP8、MP9、MP16、MP23、MP24及びMP25のそれぞれの第1側に設けられた8つの選択トランジスタSTo1がオフ状態になる。
次に、半導体記憶装置1の書き込み動作及び読み出し動作において、ワード線WLが選択又は非選択される様子について、図4を用いて説明する。例えば、配線層11-0a、11-2及び11-0bを含む配線層11に所定の電圧(例えば電圧VREAD)が供給されると、メモリピラーMP0、MP7、MP8、MP9、MP16、MP23、MP24及びMP25のそれぞれの第2側に設けられた偶数ワード線WLe7が、供給された電圧に応じてオン状態又はオフ状態になる。このとき、配線層11-1、11-3及び11-15を含む配線層11に所定の電圧(例えば電圧VSS)が供給され、メモリピラーMP0、MP7、MP8、MP9、MP16、MP23、MP24及びMP25のそれぞれの第1側に設けられた奇数ワード線WLo7が供給された電圧に応じてオン状態又はオフ状態になる。偶数ワード線WLe7及び奇数ワード線WLo7と同様に、偶数ワード線WLe0~WLe6及び奇数ワード線WLo0~WLo6が供給された電圧に応じてオン状態又はオフ状態になる。
次に、半導体記憶装置1の書き込み動作及び読み出し動作において、セレクトゲート線SGSが選択又は非選択される様子について、図5を用いて説明する。例えば、第1接続部12-0fに所定の電圧(例えば電圧VSG_SGS)が供給されると、セレクトゲート線SGS0が選択され、メモリピラーMP0、MP7、MP8、MP9、MP16、MP23、MP24及びMP25のそれぞれの第2側に設けられた8つの選択トランジスタSTe2がオン状態になる。このとき、第2接続部12-1f及び12-3fに所定の電圧(例えば電圧VSS)が供給され、メモリピラーMP0、MP7、MP8、MP9、MP16、MP23、MP24及びMP25のそれぞれの第1側に設けられた8つの選択トランジスタSTo2がオフ状態になる。
その結果、ブロックBLKにおいてセレクトゲート線SGD0及びセレクトゲート線SGS0に対応するメモリピラーに属するメモリセルトランジスタMTが選択される。各セレクトゲート線によって選択されるメモリセルトランジスタMTによって、メモリグループMGが形成される。また、メモリグループMGのうち選択されたワード線WLに対応するメモリセルトランジスタMTによって、1ページが形成される。よって、ブロックBLKは、セレクトゲート線SGDの数に相当するメモリグループMGを含み、各メモリグループMGはワード線WLの層数に相当するページを含む。上記の配線層以外の配線層が選択された場合の動作は上記と同様であり、ここでの説明は省略される。
<1-2-2.半導体記憶装置1の読み出し動作方法の第1の例>
図15~図18を用いて、半導体記憶装置1の読み出し動作方法の第1の例を説明する。半導体記憶装置1の読み出し動作方法の第1の例では、例えば、読み出し対象のメモリセルトランジスタMTが、選択トランジスタSTe2に電気的に接続されたメモリセルトランジスタMTe2の場合、選択トランジスタSTe2に電気的に接続されたセレクトゲート線SGS0は、選択トランジスタSTe2をオン状態にする電圧を供給されると共に、選択トランジスタSTe2に対向する選択トランジスタSTo2に電気的に接続されたセレクトゲート線SGS1は、選択トランジスタSTo2をオン状態にする電圧を供給される。第1実施形態に係る半導体記憶装置1のy見出し動作は、「1-1―1.メモリシステム」、「1-1-2.半導体記憶装置の構成」及び「1-2-1.半導体記憶装置1の書き込み動作および読み出し動作の概要」で説明したとおり、メモリコントローラ2から半導体記憶装置1に送信される信号等に基づき、シーケンサ24を用いて制御される。図15~図21では、「SGD0」~「SGD7」は、図3に示されるセレクトゲート線SGD0~SGD7に相当し、「SGS0」~「SGS3」は、図5に示されるセレクトゲート線SGS0~SGS3に相当し、「WL0」~「WL7」、「WLe」、「WLo」は、図2、図4又はに示される奇数ワード線WLo0~WLo7、偶数ワード線WLe0~WLe7に相当する。
図15~図18を用いて、半導体記憶装置1の読み出し動作方法の第1の例を説明する。半導体記憶装置1の読み出し動作方法の第1の例では、例えば、読み出し対象のメモリセルトランジスタMTが、選択トランジスタSTe2に電気的に接続されたメモリセルトランジスタMTe2の場合、選択トランジスタSTe2に電気的に接続されたセレクトゲート線SGS0は、選択トランジスタSTe2をオン状態にする電圧を供給されると共に、選択トランジスタSTe2に対向する選択トランジスタSTo2に電気的に接続されたセレクトゲート線SGS1は、選択トランジスタSTo2をオン状態にする電圧を供給される。第1実施形態に係る半導体記憶装置1のy見出し動作は、「1-1―1.メモリシステム」、「1-1-2.半導体記憶装置の構成」及び「1-2-1.半導体記憶装置1の書き込み動作および読み出し動作の概要」で説明したとおり、メモリコントローラ2から半導体記憶装置1に送信される信号等に基づき、シーケンサ24を用いて制御される。図15~図21では、「SGD0」~「SGD7」は、図3に示されるセレクトゲート線SGD0~SGD7に相当し、「SGS0」~「SGS3」は、図5に示されるセレクトゲート線SGS0~SGS3に相当し、「WL0」~「WL7」、「WLe」、「WLo」は、図2、図4又はに示される奇数ワード線WLo0~WLo7、偶数ワード線WLe0~WLe7に相当する。
半導体記憶装置1の読み出し動作の説明では、図13に示される隣接するストリングの等価回路を、図15の左図に示される5本のワード線(WL0~WL5)に接続されたメモリセルトランジスタ(MT0~MT4)などに簡略化し、さらに、図15の右図に示される模式的な図に簡略化する。「1-1-7.ストリングの等価回路」で説明したように、選択トランジスタSTo1及びSTe1はセレクトゲート線SGD0~SGD57のうちいずれかのセレクトゲート線SGDに接続され、選択トランジスタSTo2及びSTe2はセレクトゲート線SGS0~SGS3のうちいずれかのセレクトゲート線SGSに接続される。なお、図15に示す隣接するストリングの等価回路はメモリピラーMP0に対応する図であり、メモリピラーMP0はビット線BL1、セレクトゲート線SGD1及びSGD0、並びにセレクトゲート線SGS0及びSGS1に電気的に接続される。メモリピラーMP0以外のメモリピラーは、それぞれのメモリピラーに対応するビット線BL、セレクトゲート線SGD及びSGSに電気的に接続される。
図16の上側の図(上図)は、図6で示された断面図に図15で示された模式的な図を適用した図(模式図)である。図16の下側の図(下図)は、図6で示された断面図を右斜め上から俯瞰し当該模式図に照らし合わせた上で、ドレイン側セレクトゲート線SGD0~SGD7、偶数ワード線WLe、奇数ワード線WLo、及びソース側セレクトゲート線SGS0~3のみを示す図(俯瞰図)である。
図16に示されるように、半導体記憶装置1では、1つのブロックBLKが、2つのグループ(第1のグループFinger0及び第2のグループFinger1から構成される。第1のグループFinger0は、メモリピラーMP10とメモリピラーMP3の第5側のメモリストリング50oとの間の領域、及び、メモリピラーMP7の第8側のメモリストリング50eを含む。第2のグループFinger1は、メモリピラーMP3の第6側のメモリストリング50eとメモリピラーMP7の第7側のメモリストリング50oとの間の領域を含む。すなわち、第1のグループFinger0及び第2のグループFinger1のそれぞれは、「1-1-4.メモリセルアレイの平面レイアウト」において説明された領域を含む。
図16に示されるように、第1のグループFinger0は、メモリピラーMP10、メモリピラーMP2、メモリピラーMP3の第5側のメモリストリング50o、及び、メモリピラーMP7の第8側のメモリストリング50eを含む。第2のグループFinger1は、メモリピラーMP3の第6側のメモリストリング50e、及びメモリピラーMP7の第7側のメモリストリング50oを含む。
メモリピラーMP10はメモリピラーMP2に隣接して配置される。メモリピラーMP3及びメモリピラーMP7は、第1のグループFinger0と第2のグループFinger1との境界に設けられる。
図16及び図15を参照すると、メモリピラーMP10は、ビット線BL3とソース線SLとの間に電気的に接続された第1側のメモリストリング50o及び第2側のメモリストリング50eを含む。第1側のメモリストリング50oは、ドレイン側セレクトゲート線SGD3に電気的に接続されたドレイン側選択トランジスタSTo1、奇数ワード線WLo0~WLo4に電気的に接続されたメモリセルトランジスタMTo0~MTo4、及びソース側セレクトゲート線SGS1に電気的に接続されたソース側選択トランジスタSTo2を含む。第2側のメモリストリング50eは、ドレイン側セレクトゲート線SGD2に電気的に接続されたドレイン側選択トランジスタSTe1、偶数ワード線WLe0~WLe4に電気的に接続されたメモリセルトランジスタMTe0~MTe4、及びソース側セレクトゲート線SGS0に電気的に接続されたソース側選択トランジスタSTe2を含む。
メモリピラーMP10と同様に、メモリピラーMP2は、ビット線BL1とソース線SLとの間に電気的に接続された第3側のメモリストリング50o及び第4側のメモリストリング50eを含む。第3側のメモリストリング50oは、ドレイン側セレクトゲート線SGD3に電気的に接続されたドレイン側選択トランジスタSTo1、奇数ワード線WLo0~WLo4に電気的に接続されたメモリセルトランジスタMTo0~MTo4、及びソース側セレクトゲート線SGS1に電気的に接続されたソース側選択トランジスタSTo2を含む。第2側のメモリストリング50eは、ドレイン側セレクトゲート線SGD2に電気的に接続されたドレイン側選択トランジスタSTe1、偶数ワード線WLe0~WLe4に電気的に接続されたメモリセルトランジスタMTe0~MTe4、及びソース側セレクトゲート線SGS0に電気的に接続されたソース側選択トランジスタSTe2を含む。
メモリピラーMP10と同様に、メモリピラーMP3は、ビット線BL0とソース線SLとの間に電気的に接続された第5側のメモリストリング50o及び第6側のメモリストリング50eを含む。第5側のメモリストリング50oは、ドレイン側セレクトゲート線SGD3に電気的に接続されたドレイン側選択トランジスタSTo1、奇数ワード線WLo0~WLo4に電気的に接続されたメモリセルトランジスタMTo0~MTo4、及びソース側セレクトゲート線SGS1に電気的に接続されたソース側選択トランジスタSTo2を含む。第6側のメモリストリング50eは、ドレイン側セレクトゲート線SGD4に電気的に接続されたドレイン側選択トランジスタSTe1、偶数ワード線WLe0~WLe4に電気的に接続されたメモリセルトランジスタMTe0~MTe4、及びソース側セレクトゲート線SGS2に電気的に接続されたソース側選択トランジスタSTe2を含む。
メモリピラーMP10と同様に、メモリピラーMP7、ビット線BL0とソース線SLとの間に電気的に接続された第7側のメモリストリング50o及び第8側のメモリストリング50eを含む。第7側のメモリストリング50oは、ドレイン側セレクトゲート線SGD7に電気的に接続されたドレイン側選択トランジスタSTo1、奇数ワード線WLo0~WLo4に電気的に接続されたメモリセルトランジスタMTo0~MTo4、及びソース側セレクトゲート線SGS3に電気的に接続されたソース側選択トランジスタSTo2を含む。第8側のメモリストリング50eは、ドレイン側セレクトゲート線SGD0に電気的に接続されたドレイン側選択トランジスタSTe1、偶数ワード線WLe0~WLe4に電気的に接続されたメモリセルトランジスタMTe0~MTe4、及びソース側セレクトゲート線SGS0に電気的に接続されたソース側選択トランジスタSTe2を含む。
半導体記憶装置1の読み出し動作方法の第1の例では、例えば、図17に示されるように、第1のグループFinger0において、ドレイン側セレクトゲート線SGD2、偶数ワード線WLe(WLe0~WLe4)、ソース側セレクトゲート線SGS0及びSGS1が選択される。図17では、選択された信号線が斜線で示される。このとき、選択されたそれぞれの信号線は、選択されたそれぞれの信号線に接続されたメモリセルトランジスタMT、ドレイン側選択トランジスタST1、及びソース側選択トランジスタST2に、メモリセルトランジスタMT、ドレイン側選択トランジスタST1、及びソース側選択トランジスタST2をオン状態にする電圧を供給する。
また、このとき、第2のグループFinger1において、ドレイン側セレクトゲート線SGD0、SGD1及びSGD3~SGD7、奇数ワード線WLo(WLo0~WLo4)、並びに、ソース側セレクトゲート線SGS2及びSGS3は選択されない。すなわち、第2のグループFinger1において、このとき、選択されないそれぞれの信号線は、選択されないそれぞれの信号線に接続されたメモリセルトランジスタMT、ドレイン側選択トランジスタST1、及びソース側選択トランジスタST2に、メモリセルトランジスタMT、ドレイン側選択トランジスタST1、及びソース側選択トランジスタST2をオフ状態にする電圧を供給する。
その結果、第1のグループFinger0では、選択されたそれぞれの信号線に基づいて、各トランジスタは以下のように動作し、第2のグループFinger1では、選択されない信号線及び選択された信号線に基づいて、各トランジスタは以下のように動作する。
はじめに、第1のグループFinger0内の各トランジスタについて説明する。
メモリピラーMP10では、ドレイン側セレクトゲート線SGD2に電気的に接続されたドレイン側選択トランジスタSTe1、偶数ワード線WLe0~WLe4に電気的に接続されたメモリセルトランジスタMTe0~MTe4、及びソース側セレクトゲート線SGS0に電気的に接続されたソース側選択トランジスタSTe2がオン状態となり、ビット線BL3からソース線SL(図17の矢印で示される方向)に電流が流れる。よって、メモリピラーMP10の第2側のメモリストリング50eは、メモリセルトランジスタMTe2の閾値電圧を、ビット線BL3から読み出すことができる。
メモリピラーMP10と同様にして、メモリピラーMP10の第2側のメモリストリング50eに対向するメモリピラーMP1のメモリストリング50eでは、メモピラーMP1のメモリストリング50eに含まれる各トランジスタがオン状態となり、ビット線BL0からソース線SL(図17の矢印で示される方向)に電流が流れる。よって、メモピラーMP1のメモリストリング50eは、メモリセルトランジスタMTe2の閾値電圧を、ビット線BL0から読み出すことができる。
また、メモリピラーMP10と同様にして、メモリピラーMP2の第4側のメモリストリング50eでは、メモリピラーMP2の第4側のメモリストリング50eに含まれる各トランジスタがオン状態となり、ビット線BL1からソース線SL(図17の矢印で示される方向)に電流が流れる。よって、メモリピラーMP2の第4側のメモリストリング50eは、メモリセルトランジスタMTe2の閾値電圧を、ビット線BL1から読み出すことができる。
さらに、メモリピラーMP10と同様にして、メモリピラーMP11の第6側のメモリストリング50eでは、メモリピラーMP11の第6側のメモリストリング50eに含まれる各トランジスタがオン状態となり、ビット線BL2からソース線SL(図17の矢印で示される方向)に電流が流れる。よって、メモリピラーMP11の第6側のメモリストリング50eは、メモリセルトランジスタMTe2の閾値電圧を、ビット線BL2から読み出すことができる。
次に、第2のグループFinger1内の各トランジスタについて説明する。
第2のグループFinger1では、図15及び図17を参照すると、ドレイン側セレクトゲート線SGD0、SGD1及びSGD3~SGD7に接続されたドレイン側選択トランジスタST1、奇数ワード線WLo(WLo0~WLo4)に接続されたメモリセルトランジスタMT、並びに、ソース側セレクトゲート線SGS2及びSGS3に接続されたソース側選択トランジスタST2には、選択されないそれぞれの信号線に基づいてオフ状態になるような電圧が供給されている。すなわち、奇数ワード線WLo(WLo0~WLo4)に接続されたMTo0~MTo4は、オフ状態のドレイン側選択トランジスタSTo1及びオフ状態のソース側選択トランジスタSTo2の間に電気的に接続されており、フローティング状態となっている。また、選択された偶数ワード線WLe(WLe0~WLe4)に接続されたメモリセルトランジスタMTe0~MTe4には、オン状態になるような電圧が供給されている。
例えば、読み出し対象となるメモリセルトランジスタMTe2以外のメモリセルトランジスタMTに電気的に接続された奇数ワード線WLo(WLo0~WLo4))は、例えば、電圧VBBを供給される。電圧VBBは電圧VSSより低い電圧であり、負の電圧である。また、読み出し対象となるメモリセルトランジスタMTe2、及び、メモリセルトランジスタMTe2を含むメモリストリング50e内のメモリセルトランジスタMTe0~MTe4に電気的に接続された偶数ワード線WLe(WLe0~WLe4)は、電圧VREADが供給される。電圧VREADは電圧VSS及び電圧VBBより大きく、正の電圧である。電圧VREADは「第1の電圧」といわれる場合がある。電圧VBBは「第2の電圧」といわれる場合がある。
半導体記憶装置1では、「1-1-6-1.第1の例」、「1-1-6-2.第2の例」及び「1-1-7.ストリングの等価回路」で説明されたとおり、同一のメモリピラーMPに含まれる2つのメモリセルトランジスタMTはチャネルを共有する。
第2のグループFinger1に含まれるメモリピラーMP12、MP4、MP13、MP5、MP14、MP6又はMP15では、同一のメモリピラーMPに含まれるメモリセルトランジスタMT0~MT4のうち偶数ワード線WLeに接続されたメモリセルトランジスタMTe0~MTe4はオン状態の電圧が供給され、奇数ワード線WLoに接続されたメモリセルトランジスタMTo0~MTo4はオフ状態の電圧が供給されている。そのため、メモリセルトランジスタMTのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタMTのチャネルに流れる。
その結果、第2のグループFinger1では、奇数ワード線WLo(WLo0~WLo4)に接続されたメモリセルトランジスタMTo0~MTo4がフローティング状態となっているため、メモリセルトランジスタMTのチャネルをブーストすることができる。
よって、半導体記憶装置1の読み出し動作方法の第1の例では、図18に示されるように、第1のグループFinger0ではメモリピラーMP1、MP10、MP2及びMP11のビット線BLからソース線SLに流れる電流(図18の矢印)に基づき読み出し動作が実行されると共に、第2のグループFinger1では、太い斜線で示されたブースト(Boost)と記載された領域(メモリピラーMP12、MP4、MP13、MP5、MP14、MP6及びMP15)のメモリセルトランジスタMTのチャネルをブーストすることができる。
<1-2-3.半導体記憶装置1の読み出し動作方法の第2の例(SGS片側オン)>
図15、図16、図19及び図20を用いて、半導体記憶装置1の読み出し動作の第2の例を説明する。半導体記憶装置1の読み出し動作の第2の例では、選択トランジスタSTe2に対向する選択トランジスタSTo2に電気的に接続されたセレクトゲート線SGS1は、選択トランジスタSTo2をオフ状態にする電圧を供給される点が、第1の例と異なる。半導体記憶装置1の読み出し動作の第2の例の説明では、主に、第1の例と異なる点が説明される。
図15、図16、図19及び図20を用いて、半導体記憶装置1の読み出し動作の第2の例を説明する。半導体記憶装置1の読み出し動作の第2の例では、選択トランジスタSTe2に対向する選択トランジスタSTo2に電気的に接続されたセレクトゲート線SGS1は、選択トランジスタSTo2をオフ状態にする電圧を供給される点が、第1の例と異なる。半導体記憶装置1の読み出し動作の第2の例の説明では、主に、第1の例と異なる点が説明される。
「1-2-2.半導体記憶装置1の読み出し動作方法の第1の例」で説明したように、第1の例では、第1のグループFinger0では読み出し動作が実行されると共に、第2のグループFinger1では、メモリセルトランジスタMTのチャネルをブーストすることができる。
一方で、図15、図17及び図18を参照すると、半導体記憶装置1の読み出し動作の第1の例では、第1のグループFinger0において、選択されないドレイン側セレクトゲート線SGD0、SGD1及びSGD3~SGD7に接続されたドレイン側選択トランジスタST1、並びに、選択されない奇数ワード線WLo(WLo0~WLo4)に接続されたメモリセルトランジスタMTo0~MTo4には、オフ状態になるような電圧が供給されている。選択された偶数ワード線WLe(WLe0~WLe4)に接続されたメモリセルトランジスタMTe0~MTe4には、オン状態になるような電圧が供給されている。
ここで、「1-2-2.半導体記憶装置1の読み出し動作方法の第1の例」で説明したように、メモリセルトランジスタMTo0~MTo4に電気的に接続された奇数ワード線WLo(WLo0~WLo4)は、電圧VBBを供給される。また、メモリセルトランジスタMTe0~MTe4に電気的に接続された偶数ワード線WLe(WLe0~WLe4)は、電圧VREADが供給される。半導体記憶装置1では、「1-1-6-1.第1の例」、<1-1-6-2.第2の例」及び「1-1-7.ストリングの等価回路」で説明されたとおり、同一のメモリピラーMPに含まれる2つのメモリセルトランジスタMTはチャネルを共有する。
第1のグループFinger0に含まれるメモリピラーMP8、MP0、MP9、MP1及びMP7、並びに、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3において、同一のメモリピラーMPに含まれるメモリセルトランジスタMT0~MT4のうち偶数ワード線WLeに接続されたメモリセルトランジスタMTe0~MTe4はオン状態の電圧が供給され、奇数ワード線WLoに接続されたメモリセルトランジスタMTo0~MTo4はオフ状態の電圧が供給されている。そのため、メモリセルトランジスタMTのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタMTのチャネルに流れる。
また、第1のグループFinger0に含まれるメモリピラーMP8、MP0、MP9、MP1及びMP7では、ソース側セレクトゲート線SGS0及びSGS1に電気的に接続されたSTe2及びSTo2に、STe2及びSTo2をオン状態にする電圧が供給される。また、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3では、ソース側セレクトゲート線SGS1に電気的に接続されたSTo2に、STo2をオン状態にする電圧が供給される。
その結果、第1のグループFinger0では、狭い斜線で示されたリードディスターブ(RD)と記載された領域のメモリピラーMP8、MP0、MP9、MP1及びMP7、並びに、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3の第6側のメモリストリング50eに含まれるメモリセルトランジスタMTe0~MTe4では、リードディスターブ(RD)が発生し、意図しない閾値電圧の変動が生じる可能性がある。
一方で、例えば、図15、図19及び図20を参照すると、半導体記憶装置1の読み出し動作方法の第2の例は第1の例と比較して、第1のグループFinger0において、選択トランジスタSTe2に対向する選択トランジスタSTo2に電気的に接続されたソース側セレクトゲート線SGS1は選択されず、ソース側セレクトゲート線SGS1は選択トランジスタSTo2をオフ状態にする電圧を選択トランジスタSTo2に供給する。図17と同様に、図19及び図20では、選択された信号線が斜線で示される。ソース側セレクトゲート線SGS1は選択されないため、図19及び図20では、ソース側セレクトゲート線SGS1は斜線で示されていない。
その結果、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3の第6側のメモリストリング50eに含まれるメモリセルトランジスタMTe0~MTe4では、リードディスターブ(RD)が発生せず、意図しない閾値電圧の変動を抑制できる。
また、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3に含まれる各トランジスタは、第2のグループFinger1のメモリピラーMP12に含まれる各トランジスタと同様の電圧が供給されている。その結果、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3では、奇数ワード線WLo(WLo0~WLo4)に接続されたメモリセルトランジスタMTo0~MTo4がフローティング状態となっているため、メモリセルトランジスタMTのチャネルをブーストすることができる。
すなわち、半導体記憶装置1の読み出し動作方法の第2の例では、図19又は図20に示されるように、第1のグループFinger0ではメモリピラーMP1、MP10、MP2及びMP11のビット線BLからソース線SLに流れる電流(図19及び図20の矢印)に基づき読み出し動作が実行されると共に、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3、並びに、第2のグループFinger1では、太い斜線で示されたブースト(Boost)と記載された領域(メモリピラーMP3,MP12、MP4、MP13、MP5、MP14、MP6及びMP15)のメモリセルトランジスタMTのチャネルをブーストすることができる。
よって、半導体記憶装置1の読み出し動作方法の第2の例では、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMPの動作方法を工夫することによって、リードディスターブの影響を受けるメモリセルトランジスタMTを軽減することができる。
また、半導体記憶装置1の読み出し動作方法の第2の例では、読み出し対象となるメモリセルトランジスタMTによっては、ドレイン側セレクトゲート線SGD7、ソース側セレクトゲート線SGS3及びSGS4を選択するため、メモリピラーMP7に含まれるメモリセルトランジスタMTのリードディスターブを軽減することができる。
よって、半導体記憶装置1の読み出し動作方法の第2の例では、複数のドレイン側セレクトゲート線SGDの選択を平準化することによって、半導体記憶装置1に含まれる複数のメモリセルトランジスタMTにおいて、リードディスターブを平均化することができる。すなわち、常時ディスターブの影響を受けるメモリピラーMP(メモリストリング)を無くすことができる。
<1-2-4.半導体記憶装置1のタイミングチャート>
図21を用いて、「1-2-3.半導体記憶装置1の読み出し動作方法の第2の例」のタイミングチャートの一例を説明する。図21は、半導体記憶装置1の読み出し動作を説明するためのタイミングチャートを示す図である。図21の説明において、図1~図20と同一、又は類似する構成の説明は省略されることがある。以降において、選択された信号線は、信号線の名称の前に「選択」を付記し、選択されない信号線は、信号線の名称の前に「非選択」を付記する。
図21を用いて、「1-2-3.半導体記憶装置1の読み出し動作方法の第2の例」のタイミングチャートの一例を説明する。図21は、半導体記憶装置1の読み出し動作を説明するためのタイミングチャートを示す図である。図21の説明において、図1~図20と同一、又は類似する構成の説明は省略されることがある。以降において、選択された信号線は、信号線の名称の前に「選択」を付記し、選択されない信号線は、信号線の名称の前に「非選択」を付記する。
図21に示されるように、半導体記憶装置1の読み出し動作方法の第2の例では、第1動作期間、第2動作期間、及び第3動作期間を含む。第1動作期間は、例えば、同様の電圧(半導体記憶装置1では電圧VBB)を各チャネルに共通に供給する動作が実行される期間である。第1動作期間は、例えば、チャネルクリーン(CC)動作、チャネルクリーン(CC)動作期間とよばれる。第2動作期間は、例えば、“Er”レベル~“G”レベルの何れかのレベルの読み出し動作が実行される期間である。第3動作期間は、例えば、第2動作期間とは異なるレベルの読み出し動作が実行される期間である。
<1-2-4-1.時刻t0までの動作>
半導体記憶装置1の読み出し動作方法では、時刻t0までは、例えば、半導体記憶装置1の状態をスタンバイ状態にする動作である。スタンバイ状態は、例えば、読み出し動作を実行するか否かを待っている状態である。時刻t0までは、選択セレクトゲート線SEL-SGD(ここでは例えばSGD2)、非選択セレクトゲート線SEL-SGD(ここでは例えばSGD3)、非選択セレクトゲート線SEL-SGD(ここでは例えばSGD1、SGD4~SGD7)、選択偶数ワード線SEL-WLen(ここでは例えばn=2、WLe2)、非選択奇数ワード線USEL-WLon(ここでは例えばn=2、WLo2)、非選択奇数ワード線USEL-WLon±1(ここでは例えばn=2、WLo1、WLo3)、非選択ワード線USEL-WL(SEL-WLen、USEL-WLon、及びUSEL-WLon±1を除くWL)、選択セレクトゲート線SEL-SGS(ここでは例えばSGS0)、非選択セレクトゲート線USEL-SGS(ここでは例えばSGS1~SGS3)は、電圧VSSを供給される。なお、非選択セレクトゲート線SEL-SGD(ここでは例えばSGD1、SGD4~SGD7)、及び非選択セレクトゲート線USEL-SGS(ここでは例えばSGS1~SGS3)は、図21に示される時刻t0以降時刻t7において、電圧VSSを供給される。各信号線にはVSSが供給されているため、各信号線に電気的に接続された各選択トランジスタST1及びST2はオフ状態であり、各信号線に電気的に接続された各メモリセルトランジスタMTはオフ状態である。
半導体記憶装置1の読み出し動作方法では、時刻t0までは、例えば、半導体記憶装置1の状態をスタンバイ状態にする動作である。スタンバイ状態は、例えば、読み出し動作を実行するか否かを待っている状態である。時刻t0までは、選択セレクトゲート線SEL-SGD(ここでは例えばSGD2)、非選択セレクトゲート線SEL-SGD(ここでは例えばSGD3)、非選択セレクトゲート線SEL-SGD(ここでは例えばSGD1、SGD4~SGD7)、選択偶数ワード線SEL-WLen(ここでは例えばn=2、WLe2)、非選択奇数ワード線USEL-WLon(ここでは例えばn=2、WLo2)、非選択奇数ワード線USEL-WLon±1(ここでは例えばn=2、WLo1、WLo3)、非選択ワード線USEL-WL(SEL-WLen、USEL-WLon、及びUSEL-WLon±1を除くWL)、選択セレクトゲート線SEL-SGS(ここでは例えばSGS0)、非選択セレクトゲート線USEL-SGS(ここでは例えばSGS1~SGS3)は、電圧VSSを供給される。なお、非選択セレクトゲート線SEL-SGD(ここでは例えばSGD1、SGD4~SGD7)、及び非選択セレクトゲート線USEL-SGS(ここでは例えばSGS1~SGS3)は、図21に示される時刻t0以降時刻t7において、電圧VSSを供給される。各信号線にはVSSが供給されているため、各信号線に電気的に接続された各選択トランジスタST1及びST2はオフ状態であり、各信号線に電気的に接続された各メモリセルトランジスタMTはオフ状態である。
<1-2-4-2.第1動作期間(時刻t0から時刻t2)>
時刻t0~時刻t1では、選択セレクトゲート線SEL-SGD(SGD2)及びSGD2に電気的に接続された選択トランジスタSTe1には、電圧VSGが供給される。非選択セレクトゲート線SEL-SGD(SGD3)及びSGD3に電気的に接続された選択トランジスタSTo1には、電圧VSGが供給される。選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、電圧VREADが供給される。WLe2に対向する非選択奇数ワード線USEL-WLon(WLo2)及びWLo2に電気的に接続されたメモリセルトランジスタMTo2には、電圧VREADが供給される。非選択奇数ワード線USEL-WLon±1(WLo1、WLo3)、WLo1に電気的に接続されたメモリセルトランジスタMTo1、WLo3に電気的に接続されたメモリセルトランジスタMTo3には、電圧VREADが供給される。非選択ワード線USEL-WL(SEL-WLen、USEL-WLon、及びUSEL-WLon±1を除くWL)には、電圧VREADが供給され、SEL-WLen、USEL-WLon及びUSEL-WLon±1を除くWLに電気的に接続されたメモリセルトランジスタMTには、電圧VREADが供給される。選択セレクトゲート線SEL-SGS(SGS0)及びSGS0に電気的に接続された選択トランジスタSTe2には電圧VSG_SGSが供給される。電圧VSGを供給された選択トランジスタST1、電圧VREADを供給されたメモリセルトランジスタMT、及び、電圧SGS_VSGを供給された選択トランジスタST2はオン状態である。電圧VSSを供給されていた選択トランジスタST1及びST2はオフ状態である。
時刻t0~時刻t1では、選択セレクトゲート線SEL-SGD(SGD2)及びSGD2に電気的に接続された選択トランジスタSTe1には、電圧VSGが供給される。非選択セレクトゲート線SEL-SGD(SGD3)及びSGD3に電気的に接続された選択トランジスタSTo1には、電圧VSGが供給される。選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、電圧VREADが供給される。WLe2に対向する非選択奇数ワード線USEL-WLon(WLo2)及びWLo2に電気的に接続されたメモリセルトランジスタMTo2には、電圧VREADが供給される。非選択奇数ワード線USEL-WLon±1(WLo1、WLo3)、WLo1に電気的に接続されたメモリセルトランジスタMTo1、WLo3に電気的に接続されたメモリセルトランジスタMTo3には、電圧VREADが供給される。非選択ワード線USEL-WL(SEL-WLen、USEL-WLon、及びUSEL-WLon±1を除くWL)には、電圧VREADが供給され、SEL-WLen、USEL-WLon及びUSEL-WLon±1を除くWLに電気的に接続されたメモリセルトランジスタMTには、電圧VREADが供給される。選択セレクトゲート線SEL-SGS(SGS0)及びSGS0に電気的に接続された選択トランジスタSTe2には電圧VSG_SGSが供給される。電圧VSGを供給された選択トランジスタST1、電圧VREADを供給されたメモリセルトランジスタMT、及び、電圧SGS_VSGを供給された選択トランジスタST2はオン状態である。電圧VSSを供給されていた選択トランジスタST1及びST2はオフ状態である。
なお、時刻t1~時刻t6において、SGD2及びSGD2に電気的に接続された選択トランジスタSTe1には電圧VSGが供給され、非選択ワード線USEL-WL(SEL-WLen、USEL-WLon、及びUSEL-WLon±1を除くWL)には電圧VREADが供給され、SEL-WLen、USEL-WLon及びUSEL-WLon±1を除くWLに電気的に接続されたメモリセルトランジスタMTには電圧VREADが供給され、SGS0及びSGS0に電気的に接続された選択トランジスタSTe2には電圧VSG_SGSが供給される。電圧VSGを供給された選択トランジスタST1、電圧VREADを供給されたメモリセルトランジスタMT、及び、電圧SGS_VSGを供給された選択トランジスタST2はオン状態である。
時刻t1~時刻t2では、SGD3及びSGD3に電気的に接続された選択トランジスタSTo1には、電圧VSSが供給される。選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、電圧VREADから徐々に低下する電圧が供給される。WLe2に対向する非選択奇数ワード線USEL-WLon(WLo2)及びWLo2に電気的に接続されたメモリセルトランジスタMTo2には、電圧VBBが供給される。非選択奇数ワード線USEL-WLon±1(WLo1、WLo3)、WLo1に電気的に接続されたメモリセルトランジスタMTo1、WLo3に電気的に接続されたメモリセルトランジスタMTo3には、電圧VBBが供給される。電圧VSS、又は電圧VBBを供給された各トランジスタはオフ状態である。
なお、時刻t2~時刻t6では、SGD3及びSGD3に電気的に接続された選択トランジスタSTo1には電圧VSSが供給され、非選択奇数ワード線USEL-WLon±1(WLo1、WLo3)、WLo1に電気的に接続されたメモリセルトランジスタMTo1、WLo3に電気的に接続されたメモリセルトランジスタMTo3には、電圧VBBが供給される。電圧VSS、又は電圧VBBを供給された各トランジスタはオフ状態である。
<1-2-4-3.第2動作期間(時刻t2から時刻t4)>
時刻t2~時刻t3では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、あるレベルに対応する読み出し電圧VCGRVより高い電圧VCGRVHが供給される。時刻t3~時刻t4では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2に、電圧VCGRVHが供給されたのち、電圧VCGRVHから徐々に低下する電圧が供給される。
時刻t2~時刻t3では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、あるレベルに対応する読み出し電圧VCGRVより高い電圧VCGRVHが供給される。時刻t3~時刻t4では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2に、電圧VCGRVHが供給されたのち、電圧VCGRVHから徐々に低下する電圧が供給される。
その結果、第2動作期間では、あるレベルに対応するメモリセルトランジスタMTe2の閾値電圧を読み出すことができる。
また、第2動作期間では、SGD3及びSGS1は選択されず、SGD3は選択トランジスタSTo1に電圧VSSを供給し、SGS1は選択トランジスタSTo2に電圧VSSを供給している。選択トランジスタSTo1及びSTo2はオフ状態である。また、「1-2-3.半導体記憶装置1の読み出し動作方法の第2の例」で説明したように、例えば、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3において、同一のメモリピラーMPに含まれるメモリセルトランジスタMT0~MT4のうち偶数ワード線WLeに接続されたメモリセルトランジスタMTe0~MTe4はオン状態の電圧が供給され、奇数ワード線WLoに接続されたメモリセルトランジスタMTo0~MTo4はオフ状態の電圧が供給されている。ここで示した「1-2-3.半導体記憶装置1の読み出し動作方法の第2の例」の内容は、第2動作期間における動作に相当する。すなわち、偶数ワード線WLeは、選択ワード線WLe2に相当し、偶数ワード線WLeに対向する奇数ワード線WLoは、選択ワード線WLe2に対向する非選択ワード線WLo2に相当する。また、オン状態の電圧は電圧VCGRVH又は電圧VCGRVHに相当し、オフ状態の電圧は電圧VBBに相当する。すなわち、第2動作期間において、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3の第5側のメモリストリング50oに含まれるメモリセルトランジスタMTo0~MTo4はフローティング状態となっている。また、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3内のメモリセルトランジスタMTのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタMTのチャネルに流れる。
その結果、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3の第6側のメモリストリング50eに含まれるメモリセルトランジスタMTe0~MTe4では、リードディスターブ(RD)が発生せず、意図しない閾値電圧の変動を抑制できる。また、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3では、非選択ワード線WLo(WLo0~WLo4)に接続されたメモリセルトランジスタMTo0~MTo4がフローティング状態となっているため、メモリセルトランジスタMTのチャネルをブーストすることができる。
<1-2-4-4.第3動作期間(時刻t4から時刻t6)>
時刻t4~時刻t5では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、第2動作期間とは異なるレベルに対応する読み出し電圧VCGRV2より高い電圧VCGRV2Hが供給される。時刻t5~時刻t6では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2に、電圧VCGRV2Hが供給されたのち、電圧VCGRV2Hから徐々に低下する電圧が供給される。
時刻t4~時刻t5では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2には、第2動作期間とは異なるレベルに対応する読み出し電圧VCGRV2より高い電圧VCGRV2Hが供給される。時刻t5~時刻t6では、選択偶数ワード線SEL-WLen(WLe2)及びWLe2に電気的に接続されたメモリセルトランジスタMTe2に、電圧VCGRV2Hが供給されたのち、電圧VCGRV2Hから徐々に低下する電圧が供給される。
その結果、第3動作期間では、第2動作期間とは異なるレベルに対応するメモリセルトランジスタMTe2の閾値電圧を読み出すことができる。なお、電圧VCGRV2Hは電圧VCGRVより高く、第2動作期間とは異なるレベルは、第2動作期間のレベルより低いレベルである。例えば、第2動作期間のレベルが“E”レベルのとき、第2動作期間とは異なるレベルは、“Er”レベル~“D”レベルの何れかのレベルである。
また、図21に示されるように、第3動作期間においても、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3は、「1-2-4-3.第2動作期間(時刻t2から時刻t4)」で説明した電圧と同様の電圧が供給される。
その結果、第3動作期間においても、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3の第6側のメモリストリング50eに含まれるメモリセルトランジスタMTe0~MTe4では、リードディスターブ(RD)が発生せず、意図しない閾値電圧の変動を抑制できる。また、第1のグループFinger0と第2のグループFinger1との境界に配置されているメモリピラーMP3では、非選択ワード線WLo(WLo0~WLo4)に接続されたメモリセルトランジスタMTo0~MTo4がフローティング状態となっているため、メモリセルトランジスタMTのチャネルをブーストすることができる。
<1-2-4-5.時刻t6~時刻t7の動作>
半導体記憶装置1の読み出し動作方法では、時刻t6~時刻t7では、時刻t0と同様に、図21に示された各信号線及び各信号線に電気的に接続された各トランジスタは、電圧VSSを供給される。また、各トランジスタはオフ状態である。
半導体記憶装置1の読み出し動作方法では、時刻t6~時刻t7では、時刻t0と同様に、図21に示された各信号線及び各信号線に電気的に接続された各トランジスタは、電圧VSSを供給される。また、各トランジスタはオフ状態である。
以上説明したように、第1実施形態に係る半導体記憶装置1は、第1のグループFinger0と、第1のグループFinger0に隣接する第2のグループFinger1とを含む。ワード線WLe2(第1ワード線)は、X方向(第1方向)、及びX方向に交差するY方向(第2方向)に延在する第1層に設けられ、ワード線WLo2(第2ワード線)は第1層において、ワード線WLe2に対向して設けられ、第1ワード線とは独立して制御される。ワード線WLe1(第3ワード線)はX方向及びY方向に延在し、X方向及びY方向と交差するZ方向(第3方向)において、第1層に積層される第2層に設けられ、ワード線WLo1(第4ワード線)は、第2層において、ワード線WLe1に対向して設けられ、第3ワード線とは独立して制御される。ワード線WLe3(第5ワード線)はX方向及びY方向に延在し、Z方向において、第1層に積層される第3層に設けられ、ワード線WLo3(第6ワード線)、は第3層において、ワード線WLe3に対向して設けられ、第5ワード線とは独立して制御される。ソース側セレクトゲート線SGS0(第1セレクトゲート線)は、Z方向において、第3層に積層される第4層に配置されX方向に延在し、ソース側セレクトゲート線SGS1(第2セレクトゲート線)は、第4層において、ソース側セレクトゲート線SGS0に対向して配置され第1セレクトゲート線とは独立して制御される。ソース側セレクトゲート線SGS2(第3セレクトゲート線)は、第4層において、ソース側セレクトゲート線SGS1に隣接して配置され第1セレクトゲート線及び第2セレクトゲート線とは独立して制御され、ソース側セレクトゲート線SGS3(第4セレクトゲート線)は、第4層において、ソース側セレクトゲート線SGS2に対向して配置され第1セレクトゲート線乃至第3セレクトゲート線とは独立して制御される。メモリピラーMP11(第1メモリピラー)は、第1のグループFinger0に含まれ、ワード線WLe2に電気的に接続されたメモリセルトランジスタMTe2(第1メモリセル)、及び、メモリセルトランジスタMTe2(第1メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS0に電気的に接続されたドレイン側選択トランジスタSTe2(第1選択トランジスタ)、並びに、第1のグループFinger0に含まれ、ワード線WLo2に電気的に接続されたメモリセルトランジスタMTo2(第2メモリセル)、及び、メモリセルトランジスタMTo2(第2メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS1に電気的に接続されたドレイン側選択トランジスタSTo2(第2選択トランジスタ)を含み、Z方向に延在する。メモリピラーMP3(第2メモリピラー)は、第2のグループFinger1に含まれ、ワード線WLe2に電気的に接続されたメモリセルトランジスタMTe2(第3メモリセル)、及び、メモリセルトランジスタMTe2(第3メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS2に電気的に接続されたドレイン側選択トランジスタSTe2(第3選択トランジスタ)、並びに、第1のグループFinger0に含まれ、ワード線WLo2に電気的に接続されたメモリセルトランジスタMTo2(第4メモリセル)、及び、メモリセルトランジスタMTo2(第4メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS1に電気的に接続されたドレイン側選択トランジスタSTo2(第4選択トランジスタ)を含み、Z方向に延在する。メモリピラーMP12(第3メモリピラー)は、第2のグループFinger1に含まれ、ワード線WLe2に電気的に接続されたメモリセルトランジスタMTe2(第5メモリセル)、及び、メモリセルトランジスタMTe2(第5メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS2に電気的に接続されたドレイン側選択トランジスタSTe2(第5選択トランジスタ)、並びに、第2のグループFinger1に含まれ、ワード線WLo2に電気的に接続されたメモリセルトランジスタMTo2(第6メモリセル)、及び、メモリセルトランジスタMTo2(第6メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS3に電気的に接続されたドレイン側選択トランジスタSTo2(第6選択トランジスタ)を含み、Z方向に延在する。メモリピラーMP7(第4メモリピラー)は、第1のグループFinger0に含まれ、ワード線WLe2に電気的に接続されたメモリセルトランジスタMTe2(第7メモリセル)、及び、メモリセルトランジスタMTe2(第7メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS0に電気的に接続されたドレイン側選択トランジスタSTe2(第7選択トランジスタ)、並びに、第2のグループFinger1に含まれ、ワード線WLo2に電気的に接続されたメモリセルトランジスタMTo2(第8メモリセル)、及び、メモリセルトランジスタMTo2(第8メモリセル)に電気的に直列に接続されると共にソース側セレクトゲート線SGS3に電気的に接続されたドレイン側選択トランジスタSTo2(第8選択トランジスタ)を含み、Z方向に延在する。ロジック制御回路23は、第1メモリセル乃至第8メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御する。第1メモリセル乃至第8メモリセルは、ワード線WLe2及びワード線WLo2に挟まれる。第1メモリセル、第3メモリセル、第5メモリセル、及び第7メモリセルは、ワード線WLe2に対向して配置され、第2メモリセル、第4メモリセル、第6メモリセル、及び第8メモリセルは、ワード線WLo2に対向して配置される。第1選択トランジスタ及び第2選択トランジスタは、ソース側セレクトゲート線SGS0及びソース側セレクトゲート線SGS1に挟まれる。第3選択トランジスタ及び第4選択トランジスタは、ソース側セレクトゲート線SGS1及びソース側セレクトゲート線SGS2に挟まれる。第5選択トランジスタ及び第6選択トランジスタは、ソース側セレクトゲート線SGS2及びソース側セレクトゲート線SGS3に挟まれる。第7選択トランジスタ及び第8選択トランジスタは、ソース側セレクトゲート線SGS0及びソース側セレクトゲート線SGS3に挟まれる。第1選択トランジスタ及び第7選択トランジスタは、ソース側セレクトゲート線SGS0に電気的に接続され、第2選択トランジスタ及び第4選択トランジスタは、ソース側セレクトゲート線SGS1に電気的に接続され、第3選択トランジスタ及び第5選択トランジスタは、ソース側セレクトゲート線SGS2に電気的に接続され、第6選択トランジスタ乃至第8選択トランジスタは、ソース側セレクトゲート線SGS3に電気的に接続される。ロジック制御回路23は、読み出し動作を実行するとき、読み出し動作の対象となるメモリセル(例えば、メモリセルトランジスタMTe2)以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、ソース側セレクトゲート線SGS0乃至ソース側セレクトゲート線SGS3をそれぞれ独立に制御する。ソース側セレクトゲート線SGS0乃至ソース側セレクトゲート線SGS3は、同一の層(第2層)に配置されると共に、相互に独立して設けられる。
第1実施形態に係る半導体記憶装置1では、ロジック制御回路23は、第1選択トランジスタ及び第7選択トランジスタがオン状態になるような電圧(例えば、電圧VREAD)をソース側セレクトゲート線SGS0に供給し、第2選択トランジスタ及び第4選択トランジスタがオフ状態になるような電圧(例えば、電圧VSS)をソース側セレクトゲート線SGS1に供給し、第3選択トランジスタ及び第5選択トランジスタがオフ状態になるような電圧(例えば、電圧VSS)をソース側セレクトゲート線SGS2に供給し、第6選択トランジスタ及び第8選択トランジスタがオフ状態になるような電圧(例えば、電圧VSS)をソース側セレクトゲート線SGS3に供給する。
<1-3.半導体記憶装置1のSGS、WL、SGDの形成方法の例>
図3~図6、図9、及び図22~図25を用いて、第1実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例を説明する。図22は、第1実施形態に係る半導体記憶装置1のセレクトゲート線SGSの形成方法を説明するための図である。図23は、第1実施形態に係る半導体記憶装置1のワード線WLの形成方法を説明するための図である。図24は、第1実施形態に係る半導体記憶装置1のセレクトゲート線SGDの形成方法を説明するための図である。セレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の説明において、図1~図21と同一、又は類似する構成の説明は省略されることがある。
図3~図6、図9、及び図22~図25を用いて、第1実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例を説明する。図22は、第1実施形態に係る半導体記憶装置1のセレクトゲート線SGSの形成方法を説明するための図である。図23は、第1実施形態に係る半導体記憶装置1のワード線WLの形成方法を説明するための図である。図24は、第1実施形態に係る半導体記憶装置1のセレクトゲート線SGDの形成方法を説明するための図である。セレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の説明において、図1~図21と同一、又は類似する構成の説明は省略されることがある。
図22に示されるセレクトゲート線SGSの形成では、例えば、配線層12Aが半導体基板13の上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層12Aがセレクトゲート線SGSの元となる形状に形成される。次に、フォトリソグラフィを用いて、形成されたセレクトゲート線SGSの元となる形状において第1開口部FTHと重なる部分が削除される。次に、削除した部分に絶縁層を形成する。こうして、例えば、図23に示されるセレクトゲート線SGSの元となる配線層12Bが形成される。
次に、図24に示されるワード線WLの形成では、配線層11Aが配線層12Bの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層11Aがワード線WLの元となる形状に形成される。同様にして、図25に示されるセレクトゲート線SGDの形成では、配線層10Aが配線層11Aの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層10Aがセレクトゲート線SGDの元となる形状に形成される。
図22、図23、図24又は図25に示されるセレクトゲート線SGSの元の形状、ワード線WLの元の形状及びセレクトゲート線SGDの元の形状において、リプレイスホールSTHは、セレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDを形成するための孔である。リプレイスホールSTHは、例えば、図6に示される断面図において、スリットSLT1と同様に、配線層10(10A)~配線層12(12A)を貫通するように形成される。
ここで、主に、図10を用いて、図23に示されるワード線WL(WLo7及びWLe7)の元の形状を含むワード線WLの元の形状を形成する方法の一例を簡単に説明する。ワード線WLの元の形状を形成する前の段階では、図10に示すAlO層45、バリアメタル層47、及び配線層11の設けられている場所には、例えば、窒化物の積層膜が設けられている。リプレイスホールSTHを利用し、窒化物の積層膜を取り除いた後に、AlO層45、バリアメタル層47、及び配線層11を形成する。すなわち、窒化物の積層膜は、AlO層45、バリアメタル層47、及び配線層11に置換される(リプレイスされる)。ここで説明したワード線WLの元の形状を形成する方法は、半導体記憶装置の技術分野で使用される公知技術を適用することができる。また、図23に示されるセレクトゲート線SGSの元の形状及び図25に示されるセレクトゲート線SGDの元の形状は、図24に示されるワード線WLの元の形状と同様に、リプレイスホールSTHを利用して形成される。
次に、少なくとも、配線層10(10A)~配線層12(12A)を貫通するように形成される第2開口部STHを用いて、図23~図25に示される配線層10(10A)~配線層12(12A)と第2開口部STHとが重なる部分が削除される。
次に、例えば、コンタクトプラグ17(図7)を用いて、コンタクトプラグ61-0a及び61-0b(図3)、並びに、コンタクトプラグ63-0a及び63-0b(図5)を形成する。コンタクトプラグ61-0aはセレクトゲート線SGD0を形成する配線層10-0cに接し、セレクトゲート線SGD0を形成する配線層10-0cの上に形成される。コンタクトプラグ61-0bはセレクトゲート線SGD0に接続される第1接続部10-dに接し、セレクトゲート線SGD0に接続される第1接続部10-0eの上に形成される。コンタクトプラグ63-0aはセレクトゲート線SGS0を形成する配線層12-0eに接し、セレクトゲート線SGS0を形成する配線層12-0eの上に形成される。コンタクトプラグ63-0bはセレクトゲート線SGS0に接続される第1接続部12-0fに接し、セレクトゲート線SGS0に接続される第1接続部12-0fの上に形成される。さらに、金属配線層18(図7)を用いて、配線層60-0a(図3)及び配線層62-0a(図5)を形成し、配線層60-0aとコンタクトプラグ61-0a及び61-0bとを接続し、配線層62-0aとコンタクトプラグ63-0a及び63-0bとを接続する。
以上のようにして、図3に示されるセレクトゲート線SGD、図4に示されるワード線WL、及び図5に示されるセレクトゲート線SGSが形成することができる。
なお、半導体記憶装置1において、セレクトゲート線SGS0は、第1サブセレクトゲート線及び第2のサブセレクトゲート線を含む。第1サブセレクトゲート線は、配線層12-0a、12-0b、12-0c及び12-0d、並びに、第1接続部12-0fを含み、第2サブセレクトゲート線は、配線層12-0eを含む。セレクトゲート線SGS2は、第1サブセレクトゲート線と第2のサブセレクトゲート線との間に配置される。
<2.第2実施形態>
第2実施形態では、半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例を説明する。第2実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例は、ワード線WLの形成方法を除いて、「1-3.半導体記憶装置1のSGS、WL、SGDの形成方法の例」と同様である。よって、第2実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の説明では、主に、ワード線WLの形成方法が説明される。
第2実施形態では、半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例を説明する。第2実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例は、ワード線WLの形成方法を除いて、「1-3.半導体記憶装置1のSGS、WL、SGDの形成方法の例」と同様である。よって、第2実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の説明では、主に、ワード線WLの形成方法が説明される。
図3、図5、図22、図25~図28を用いて、第2実施形態に係る半導体記憶装置1のセレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の一例を説明する。図25及び図26は、第2実施形態に係る半導体記憶装置1のワード線WLの形成方法を説明するための図である。セレクトゲート線SGS、ワード線WL及びセレクトゲート線SGDの形成方法の説明において、図1~図25と同一、又は類似する構成の説明は省略されることがある。
図22に示されるセレクトゲート線SGSの形成及び図26に示されるワード線WLの形成では、例えば、配線層12Aが半導体基板13の上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層12Aがセレクトゲート線SGSの元となる形状に形成される。次に、配線層11Bが配線層12Aの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層11Bがワード線WLの元となる形状に形成される。次に、フォトリソグラフィを用いて、図22に示される配線層12Aにおいて形成されたセレクトゲート線SGSの元となる形状において第1開口部FTHと重なる部分、及び、図26に示される配線層11Bにおいて形成されたワード線WLの元となる形状において第1開口部FTHと重なる部分が、例えば、同じ工程で削除される。次に、削除した部分に絶縁層を形成する。こうして、例えば、図23に示されるセレクトゲート線SGSの元となる配線層12B、及び、図27に示されるワード線WLの元となる配線層11Cが形成される。
同様にして、図25に示されるセレクトゲート線SGDの形成では、配線層10Aが配線層11Cの上方に形成される。次に、例えば、フォトリソグラフィを用いて、配線層10Aがセレクトゲート線SGDの元となる形状に形成される。
図23、図25又は図27に示されるセレクトゲート線SGSの元の形状、ワード線WLの元の形状及びセレクトゲート線SGDの元の形状は、「1-3.半導体記憶装置1のSGS、WL、SGDの形成方法の例」で説明された方法と同様に、リプレイスホールSTHを利用して形成される。
次に、少なくとも、配線層10(10A)~配線層12(12A)を貫通するように形成される第2開口部STHを用いて、図23、図25及び図27に示される配線層10(10A)、配線層11(11C)配線層12(12B)と第2開口部STHとが重なる部分が削除される。
例えば、図27及び図28を用いて、第2開口部STHと配線層11(11C)とが重なる部分が削除される方法を説明する。ワード線WLe(ここでは、WLe7)は、第1偶数サブワード線100、第2偶数サブワード線102及び第3偶数サブワード線を含み、ワード線WLo(ここでは、WLo7)は、第1奇数サブワード線101、及び第2奇数サブワード線103を含む。第1偶数サブワード線100と第2偶数サブワード線102との間、第2偶数サブワード線102と第3偶数サブワード線104との間、及び、第1奇数サブワード線101と第2奇数サブワード線103との間には、配線層11Cと第2開口部STHとが重複して設けられている。実際は、第2開口部STHは、配線層11Cの上方の配線層12(12B)の上に設けられている。
第2開口部STHと配線層11(11C)とが重なる部分が削除されることによって、図27から、図28において、少なくとも、コンタクトプラグ65-0a、65-0b及び65-0c、コンタクトプラグ67-0a及び67-0b、配線層66-0a、並びに、配線層68-0aを除いたワード線WLe及びWLoが形成される。すなわち、第1偶数サブワード線100、第2偶数サブワード線102、第3偶数サブワード線104、第1奇数サブワード線101、及び第2奇数サブワード線103は、第1開口部FTH及び第2開口部STHを用いて分離され、第1偶数サブワード線100、第2偶数サブワード線102、第3偶数サブワード線104、第1奇数サブワード線101、及び第2奇数サブワード線103は、それぞれ独立に配置される。
第1偶数サブワード線100は、配線層12-0a、12-0b、12-0c及び12-0d、並びに、第1接続部12-0fを含む。第2偶数サブワード線102は、配線層120-2a、12-2b、12-2c及び21-2d、並びに、第1接続部12-2fを含む。第3偶数サブワード線104は配線層12-0eを含む。第1奇数サブワード線101は、配線層12-1a、12-1b、12-1c及び12-1d、並びに、第1接続部12-1fを含む。第2奇数サブワード線103は、配線層12-3a、12-3b、12-3c及び12-3d、並びに、第1接続部12-3fを含む。
次に、例えば、コンタクトプラグ17(図7)を用いて、コンタクトプラグ61-0a及び61-0b(図3)、コンタクトプラグ65-0a、65-0b及び65-0c(図28)、並びに、コンタクトプラグ63-0a及び63-0b(図5)を形成する。コンタクトプラグ65-0aは第3偶数サブワード線104に接し、第3偶数サブワード線104の上に形成される。コンタクトプラグ65-0cは第2偶数サブワード線102に接し、第2偶数サブワード線102の上に形成される。コンタクトプラグ65-0bは第1偶数サブワード線100に接し、第1偶数サブワード線100の上に形成される。また、コンタクトプラグ19(図7)を用いて、コンタクトプラグ67-0a及び67-0b(図28)を形成する。コンタクトプラグ67-0aは第2奇数サブワード線103に接し、第2奇数サブワード線103の上に形成される。コンタクトプラグ67-0bは第1奇数サブワード線101に接し、第1奇数サブワード線101の上に形成される。さらに、金属配線層18(図7)を用いて、配線層60-0a(図3)及び配線層62-0a(図5)を形成し、配線層60-0aとコンタクトプラグ61-0a及び61-0bとを接続し、配線層66-0aとコンタクトプラグ65-0a~65-0cを接続し、配線層62-0aとコンタクトプラグ63-0a及び63-0bとを接続する。また、金属配線層20(図7)を用いて、配線層68-0a(図28)を形成し、配線層68-0aとコンタクトプラグ67-0a及び67-0bとを接続する。
以上のようにして、図3に示されるセレクトゲート線SGD、図28に示されるワード線WL、及び図5に示されるセレクトゲート線SGSを形成することができる。
第2実施形態に係る半導体記憶装置1では、セレクトゲート線SGS0(第1セレクトゲート線)及びセレクトゲート線SGS2(第3セレクトゲート線)の間には、第1開口部FTH及び第2開口部FTHが配置される。セレクトゲート線SGS0及びセレクトゲート線SGS2は、第1開口部FTH及び第2開口部FTHを用いて分離される。また、ワード線WLe(第1ワード線)は配線層11を用いて形成され、セレクトゲート線SGS0及びセレクトゲート線SGS2は配線層12を用いて形成される。配線層11は、配線層12の上方に配置される(図6、図7)。よって、ワード線WLeは、第1開口部FTH、セレクトゲート線SGS0及びセレクトゲート線SGS2と重畳する。
また、第2実施形態に係る半導体記憶装置1では、セレクトゲート線SGS1(第2セレクトゲート線)及びセレクトゲート線SGS3(第4セレクトゲート線)の間には、第1開口部FTH(第3開口部)及び第2開口部FTH(第4開口部)が配置される。セレクトゲート線SGS1及びセレクトゲート線SGS3は、第1開口部FTH及び第2開口部FTHを用いて分離される。また、ワード線WLo(第2ワード線)は配線層11を用いて形成され、セレクトゲート線SGS1及びセレクトゲート線SGS3は配線層12を用いて形成される。配線層11は、配線層12の上方に配置される。よって、ワード線WLo(第2ワード線)は、第1開口部FTH、セレクトゲート線SGS1及びセレクトゲート線SGS3と重畳する。
また、第2実施形態に係る半導体記憶装置1では、セレクトゲート線SGS0及びセレクトゲート線SGS2の間には、第1開口部FTH及び第2開口部STHが配置されると共に、セレクトゲート線SGS0及びセレクトゲート線SGS2はそれぞれ独立に配置される。ワード線WLeは、第1偶数サブワード線(第1サブワード線)、第2偶数サブワード線(第2サブワード線)、及び第3偶数サブワード線を含む。第1偶数サブワード線と第2偶数サブワード線との間には、第1開口部FTH及び第2開口部STHが配置される。第1偶数サブワード線及び第2偶数サブワードはそれぞれ独立に配置される。
「1-3.半導体記憶装置1のSGS、WL、SGDの形成方法の例」において説明したように、セレクトゲート線SGS0(第1セレクトゲート線)は、第1偶数サブセレクトゲート線(第1サブセレクトゲート線)及び第2偶数サブセレクトゲート線(第2サブセレクトゲート線)を含む。また、セレクトゲート線SGS2(第3セレクトゲート線)は、第1偶数サブセレクトゲート線と第2偶数サブセレクトゲート線との間に配置される。また、第1偶数サブセレクトゲート線と第2偶数サブセレクトゲート線とは、第1偶数サブセレクトゲート線及び第2偶数サブセレクトゲート線のそれぞれに接続されたコンタクトプラグ63-0a及び63-0b(図5)を用いて、配線層62-0aと2箇所で接続される。ワード線WLeは、第1偶数サブワード線(第1サブワード線)、第2偶数サブワード線(第2サブワード線)、及び第3偶数サブワード線を含む。第1偶数サブワード線、第2偶数サブワード線、及び第3偶数サブワード線は、第1偶数サブワード線、第2偶数サブワード線、及び第3偶数サブワード線のそれぞれに接続されたコンタクトプラグ65-0a、65-0b及び65-0c(図28)を用いて、配線層66-0aと3箇所で接続される。
<3.第3実施形態>
第3実施形態では、「1-2-4.半導体記憶装置1のタイミングチャート」で説明したタイミングチャートとは異なるタイミングチャートの一例を説明する。第3実施形態に係る半導体記憶装置1のタイミングチャートは、「1-2-4.半導体記憶装置1のタイミングチャート」で説明したタイミングチャートと、非選択セレクトゲート線USEL-SGD(例えばSGD0、1、4~7)、及び非選択セレクトゲート線USEL-SGS(例えばSGS2、3)に供給される電圧が異なる。それ以外のタイミングチャートは、「1-2-4.半導体記憶装置1のタイミングチャート」で説明したタイミングチャートと、同様であるから、ここでは、主に異なる点を説明する。
第3実施形態では、「1-2-4.半導体記憶装置1のタイミングチャート」で説明したタイミングチャートとは異なるタイミングチャートの一例を説明する。第3実施形態に係る半導体記憶装置1のタイミングチャートは、「1-2-4.半導体記憶装置1のタイミングチャート」で説明したタイミングチャートと、非選択セレクトゲート線USEL-SGD(例えばSGD0、1、4~7)、及び非選択セレクトゲート線USEL-SGS(例えばSGS2、3)に供給される電圧が異なる。それ以外のタイミングチャートは、「1-2-4.半導体記憶装置1のタイミングチャート」で説明したタイミングチャートと、同様であるから、ここでは、主に異なる点を説明する。
図29は、第3実施形態に係る半導体記憶装置1のタイミングチャートを示す図である。第3実施形態に係る半導体記憶装置1のタイミングチャートの説明において、図1~図28と同一、又は類似する構成の説明は省略されることがある。
図29に示されるように、非選択セレクトゲート線USEL-SGD(例えばSGD0、1、4~7)、及び非選択セレクトゲート線USEL-SGS(例えばSGS2、3)に供給される電圧は、時刻t0~t01で、電圧VSGまで昇圧される。また、非選択セレクトゲート線USEL-SGD(例えばSGD0、1、4~7)、及び非選択セレクトゲート線USEL-SGS(例えばSGS2、3)に供給される電圧は、時刻t01~t2で、選択ワード線SEL-WLen(例えば、WLe2)が電圧VSGに昇圧される前に、電圧VSGから電圧VSSまで降圧される。
第2実施形態に係る半導体記憶装置1では、ロジック制御回路23は、第3選択トランジスタ及び第5選択トランジスタが、第1メモリセルより速くオフ状態になるタイミングで、ソース側セレクトゲート線SGS2に電圧を供給し、第6選択トランジスタ及び第8選択トランジスタが、第1メモリセルより速くオフ状態になるタイミングで、ソース側セレクトゲート線SGS3に電圧を、供給し、第2メモリセルトランジスタが、第3選択トランジスタ、第5選択トランジスタ、第6選択トランジスタ及び第8選択トランジスタより遅くオフ状態になるタイミングで、ワード線WLo2に電圧を供給する。
半導体記憶装置1では、「1-1-6-1.第1の例」、「1-1-6-2.第2の例」及び「1-1-7.ストリングの等価回路」で説明されたとおり、同一のメモリピラーMPに含まれる2つのメモリセルトランジスタMTはチャネルを共有する。第3実施形態に係る半導体記憶装置1では、第1動作期間において、非選択ブロックBLK(第2のグループFinger1)内のメモリセルトランジスタMTに電気的に接続された選択トランジスタSTe2及びSTo2が、わずかにオン状態となることによって、同一のメモリピラーMPに含まれる2つのメモリセルトランジスタMTのチャネルが供給されていることを利用して、メモリセルトランジスタMTのチャネルにおけるブースト電圧を微調整することができる。
<4.第4実施形態>
第4実施形態では、第2実施形態で説明したタイミングチャートとは異なるタイミングチャートの一例を説明する。第3実施形態に係る半導体記憶装置1のタイミングチャートは、第2実施形態で説明したタイミングチャートと、非選択ワード線USEL-WLon及び非選択ワード線USEL-WLon±1(例えばWLo1、2、3)に供給される電圧が異なる。それ以外のタイミングチャートは、第2実施形態で説明したタイミングチャートと、同様であるから、ここでは、主に異なる点を説明する。
第4実施形態では、第2実施形態で説明したタイミングチャートとは異なるタイミングチャートの一例を説明する。第3実施形態に係る半導体記憶装置1のタイミングチャートは、第2実施形態で説明したタイミングチャートと、非選択ワード線USEL-WLon及び非選択ワード線USEL-WLon±1(例えばWLo1、2、3)に供給される電圧が異なる。それ以外のタイミングチャートは、第2実施形態で説明したタイミングチャートと、同様であるから、ここでは、主に異なる点を説明する。
図30は、第4実施形態に係る半導体記憶装置1のタイミングチャートを示す図である。第4実施形態に係る半導体記憶装置1のタイミングチャートの説明において、図1~図29と同一、又は類似する構成の説明は省略されることがある。
図30に示されるように、非選択ワード線USEL-WLon及び非選択ワード線USEL-WLon±1(例えばWLo1、2、3)に供給される電圧は、時刻t0ののち、電圧VBBまで降圧される。
第4実施形態に係る半導体記憶装置1では、読み出し動作の対象となるメモリセルは、例えば、メモリセルトランジスタMTe2(第1メモリセル)であり、第1メモリセルはメモリセルトランジスタMTo2(第2メモリセル)に対向する。また、ロジック制御回路23は、第1メモリセルがオン状態になるような電圧(例えば、電圧VREAD、第1の電圧)をワード線WLe2に供給し、ワード線WLe1に電気的に接続されたメモリセル及びワード線WLe3に電気的に接続されたメモリセルに第1の電圧を供給し、第2メモリセルがオフ状態になるような電圧(例えば、電圧VBB、第2の電圧)をワード線WLo2に供給し、ワード線WLo1に電気的に接続されたメモリセル及びワード線WLo3に電気的に接続されたメモリセルに電圧VBBを供給する。なお、「1-2-2.半導体記憶装置1の読み出し動作方法の第1の例」で説明したように、電圧VBBは、電圧VREADより低く、負電圧である。
半導体記憶装置1では、「1-1-6-1.第1の例」、「1-1-6-2.第2の例」及び「1-1-7.ストリングの等価回路」で説明されたとおり、同一のメモリピラーMPに含まれる2つのメモリセルトランジスタMTはチャネルを共有する。第4実施形態に係る半導体記憶装置1では、第1動作期間において、非選択ワード線USEL-WLon及び非選択ワード線USEL-WLon±1(例えばWLo1、2、3)に電圧VBBが供給された状態で、メモリセルトランジスタMTのチャネルが共有されていることを利用して、回り込み電流が各メモリセルトランジスタMTのチャネルに流れる。その結果、第4実施形態に係る半導体記憶装置1では、第2動作期間より前の第1動作期間から、メモリセルトランジスタMTのチャネルをブーストすることができるため、読み出し動作を高速化することができる。
上記各実施形態において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。
以上、本開示の不揮発性半導体記憶装置のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で適宜組み合わせて実施してよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1:半導体記憶装置、2:メモリコントローラ、3:メモリシステム、8:配線層、10:配線層、10-0:配線層、10-0a:配線層、10-0b:配線層、10-0c:配線層、10-0d:第1接続部(1st:connecting:section)、10-1:配線層、10-1a:配線層、10-1b:配線層、10-1d:第2接続部(2nd:connecting:section)、10-2:配線層、10-2a:配線層、10-2b:配線層、10-2d:第1接続部、10-3:配線層、10-3a:配線層、10-3b:配線層、10-3d:第2接続部、10-4:配線層、10-4a:配線層、10-4b:配線層、10-4d:第1接続部、10-5:配線層、10-5a:配線層、10-5b:配線層、10-5d:第2接続部、10-6:配線層、10-6a:配線層、10-6b:配線層、10-6d:第1接続部、10-7:配線層、10-7a:配線層、10-7b:配線層、10-7d:第2接続部、10A:配線層、11:配線層、11-0a:配線層、11-0b:配線層、11-1:配線層、11-10:配線層、11-11:配線層、11-12:配線層、11-13:配線層、11-14:配線層、11-15:配線層、11-16:第1接続部(1st:connecting:section)、11-17:第2接続部(2nd:connecting:section)、11-18:第1接続部、11-19:第2接続部、11-20:第1接続部、11-21:第2接続部、11-1b:配線層、11-2:配線層、11-3:配線層、11-4:配線層、11-5:配線層、11-6:配線層、11-7:配線層、11-8:配線層、11-9:配線層、11A:配線層、11B:配線層、11C:配線層、11e:配線層、11o:配線層、12:配線層、12-0a:配線層、12-0b:配線層、12-0c:配線層、12-0d:配線層、12-0e:配線層、12-0f:第1接続部、12-1a:配線層、12-1b:配線層、12-1c:配線層、12-1d:配線層、12-1f:第2接続部、12-2a:配線層、12-2b:配線層、12-2c:配線層、12-2d:配線層、12-2f:第1接続部、12-3a:配線層、12-3b:配線層、12-3c:配線層、12-3d:配線層、12-3f:第2接続部、12A:配線層、12B:配線層、13:半導体基板、16:コンタクトプラグ、17:コンタクトプラグ、17d:第1接続部(1st:connecting:section)、18:金属配線層、19:コンタクトプラグ、19d:第2接続部(2nd:connecting:section)、20:金属配線層、21:メモリセルアレイ(memory:cell:array)、22:入出力回路(input/output)、23:ロジック制御回路(logic:control)、24:シーケンサ(sequencer)、25:レジスタ(register)、26:ビジー制御回路(ready/busy:circuit)、27:電圧生成回路(voltage:generation)、28:ドライバセット(driver:set)、28A:偶数ワード線ドライバ(Even:word:line:driver)、28B:奇数ワード線ドライバ(Odd:word:line:driver)、29:ロウデコーダ(row:decoder)、30:絶縁層、31:半導体層、32:絶縁層、33:絶縁層、34:絶縁層、35:AlO層、36:バリアメタル層、37:絶縁層、40:半導体層、41:絶縁層、42:導電層、43:絶縁層、45:AlO層、46:絶縁層、46a:絶縁層、46b:絶縁層、46c:絶縁層、47:バリアメタル層、48:絶縁層、50:メモリストリング、50e:メモリストリング、50o:メモリストリング、60-0a:配線層、61-0a:コンタクトプラグ、61-0b:コンタクトプラグ、62-0a:配線層、63-0a:コンタクトプラグ、63-0b:コンタクトプラグ、65-0a:コンタクトプラグ、65-0b:コンタクトプラグ、65-0c:コンタクトプラグ、66-0a:配線層、67-0a:コンタクトプラグ、67-0b:コンタクトプラグ、68-0a:配線層、70:センスアンプモジュール(sense:amplifier)、71:入出力用パッド群、72:ロジック制御用パッド群、80A:ワード線、80B:ワード線、80C:ワード線、81A:ワード線、81B:ワード線、82A:ワード線、82B:ワード線、83A:ワード線、83B:ワード線、84:グローバルワード線群、85:グローバルワード線群、90A:ワード線スイッチ群(WLSWG)、90B:ワード線スイッチ群(WLSWG)、91A:ワード線スイッチ群(WLSWG)、91B:ワード線スイッチ群(WLSWG)、92A:ワード線スイッチ群(WLSWG)、92B:ワード線スイッチ群(WLSWG)、93A:ワード線スイッチ群(WLSWG)、93B:ワード線スイッチ群(WLSWG)、100:第1偶数サブワード線、101:第1奇数サブワード線、102:第2偶数サブワード線、103:第2奇数サブワード線、104:第3偶数サブワード線
Claims (11)
- 第1のグループと、前記第1のグループに隣接する第2のグループと、
第1方向、及び前記第1方向に交差する第2方向に延在する第1層に設けられた第1ワード線と、
前記第1層において、前記第1ワード線に対向して設けられ、前記第1ワード線とは独立して制御される第2ワード線と、
前記第1方向及び前記第2方向に延在し、前記第1方向及び前記第2方向と交差する第3方向において、前記第1層に積層される第2層に設けられた第3ワード線と、
前記第2層において、前記第3ワード線に対向して設けられ、前記第3ワード線とは独立して制御される第4ワード線と、
前記第1方向及び前記第2方向に延在し、前記第3方向において、前記第1層に積層される第3層に設けられた第5ワード線と、
前記第3層において、前記第5ワード線に対向して設けられ、前記第5ワード線とは独立して制御される第6ワード線と、
前記第3方向において、前記第3層に積層される第4層に配置され、前記第1方向に延在する第1セレクトゲート線と、
前記第4層において、前記第1セレクトゲート線に対向して配置され、前記第1セレクトゲート線とは独立して制御される第2セレクトゲート線と、
前記第4層において、前記第2セレクトゲート線に隣接して配置され、前記第1セレクトゲート線及び前記第2セレクトゲート線とは独立して制御される第3セレクトゲート線と、
前記第4層において、前記第3セレクトゲート線に対向して配置され、前記第1セレクトゲート線乃至前記第3セレクトゲート線とは独立して制御される第4セレクトゲート線と、
前記第1のグループに含まれ、第1メモリセル及び前記第1メモリセルに電気的に直列に接続される第1選択トランジスタ、並びに、第2メモリセル及び前記第2メモリセルに電気的に直列に接続される第2選択トランジスタを含み、前記第3方向に延在する第1メモリピラーと、
前記第2のグループに含まれ、第3メモリセル及び前記第3メモリセルに電気的に直列に接続される第3選択トランジスタ、並びに、前記第1のグループに含まれ、第4メモリセル及び前記第4メモリセルに電気的に直列に接続される第4選択トランジスタを含み、前記第3方向に延在する第2メモリピラーと、
前記第2のグループに含まれ、第5メモリセル及び前記第5メモリセルに電気的に直列に接続される第5選択トランジスタ、並びに、第6メモリセル及び前記第6メモリセルに電気的に直列に接続される第6選択トランジスタを含み、前記第3方向に延在する第3メモリピラーと、
前記第1のグループに含まれ、第7メモリセル及び前記第7メモリセルに電気的に直列に接続される第7選択トランジスタ、並びに、前記第2のグループに含まれ、第8メモリセル及び前記第8メモリセルに電気的に直列に接続される第8選択トランジスタを含み、前記第3方向に延在する第4メモリピラーと、
前記第1メモリセル乃至前記第8メモリセルに対して、それぞれの閾値電圧を読み出す読み出し動作を実行可能に制御するロジック制御回路と、
を含み、
前記第1メモリセル乃至前記第8メモリセルは、前記第1ワード線及び前記第2ワード線に挟まれ、
前記第1メモリセル、前記第3メモリセル、前記第5メモリセル、及び前記第7メモリセルは、前記第1ワード線に対向して配置され、
前記第2メモリセル、前記第4メモリセル、前記第6メモリセル、及び前記第8メモリセルは、前記第2ワード線に対向して配置され、
前記第1選択トランジスタ及び前記第2選択トランジスタは、前記第1セレクトゲート線及び前記第2セレクトゲート線に挟まれ、
前記第3選択トランジスタ及び前記第4選択トランジスタは、前記第2セレクトゲート線及び前記第3セレクトゲート線に挟まれ、
前記第5選択トランジスタ及び前記第6選択トランジスタは、前記第3セレクトゲート線及び前記第4セレクトゲート線に挟まれ、
前記第7選択トランジスタ及び前記第8選択トランジスタは、前記第1セレクトゲート線及び前記第4セレクトゲート線に挟まれ、
前記第1選択トランジスタ及び前記第7選択トランジスタは、前記第1セレクトゲート線に電気的に接続され、
前記第2選択トランジスタ及び前記第4選択トランジスタは、前記第2セレクトゲート線に電気的に接続され、
前記第3選択トランジスタ及び前記第5選択トランジスタは、前記第3セレクトゲート線に電気的に接続され、
前記第6選択トランジスタ乃至前記第8選択トランジスタは、前記第4セレクトゲート線に電気的に接続され、
前記ロジック制御回路は、前記読み出し動作を実行するとき、前記読み出し動作の対象となるメモリセル以外のメモリセルに電気的に接続された選択トランジスタがオフ状態になるように、前記第1セレクトゲート線乃至前記第4セレクトゲート線をそれぞれ独立に制御する、
半導体記憶装置。 - 前記ロジック制御回路は、
前記第1選択トランジスタ及び前記第7選択トランジスタがオン状態になるような電圧を前記第1セレクトゲート線に供給し、
前記第2選択トランジスタ及び前記第4選択トランジスタがオフ状態になるような電圧を前記第2セレクトゲート線に供給し、
前記第3選択トランジスタ及び前記第5選択トランジスタがオフ状態になるような電圧を前記第3セレクトゲート線に供給し、
前記第6選択トランジスタ及び前記第8選択トランジスタがオフ状態になるような電圧を前記第4セレクトゲート線に供給する、
請求項1に記載の半導体記憶装置。 - 前記ロジック制御回路は、
前記第3選択トランジスタ及び前記第5選択トランジスタが、前記第1メモリセルより速くオフ状態になるタイミングで、前記第3セレクトゲート線に電圧を供給し、
前記第6選択トランジスタ及び前記第8選択トランジスタが、前記第1メモリセルより速くオフ状態になるタイミングで、前記第4セレクトゲート線に電圧を供給し、
前記第2メモリセルが前記第3選択トランジスタ、前記第5選択トランジスタ、前記第6選択トランジスタ及び前記第8選択トランジスタより遅くオフ状態になるタイミングで、前記第2ワード線に電圧を供給する、
請求項1に記載の半導体記憶装置。 - 前記読み出し動作の対象となるメモリセルは、前記第1メモリセルであり、
前記第1メモリセルは前記第2メモリセルに対向し、
前記ロジック制御回路は、
前記第1メモリセルがオン状態になるような第1の電圧を前記第1ワード線に供給し、
前記第3ワード線に電気的に接続されたメモリセル及び前記第5ワード線に電気的に接続されたメモリセルに前記第1の電圧を供給し、
前記第2メモリセルがオフ状態になるような第2の電圧を前記第2ワード線に供給し、
前記第4ワード線に電気的に接続されたメモリセル及び前記第6ワード線に電気的に接続されたメモリセルに前記第2の電圧を供給し、
前記第2の電圧は、前記第1の電圧より低く、負電圧である、
請求項1に記載の半導体記憶装置。 - 前記第1メモリピラーは、第1のビット線とソース線との間に接続され、
前記第2メモリピラーは、第2のビット線と前記ソース線との間に接続され、
前記第3メモリピラーは、第3のビット線と前記ソース線との間に接続され、
前記第4メモリピラーは、第2のビット線と前記ソース線との間に接続される、
請求項2に記載の半導体記憶装置。 - 前記第1選択トランジスタは、前記ソース線と前記第1メモリセルとの間に接続され、
前記第2選択トランジスタは、前記ソース線と前記第2メモリセルとの間に接続され、
前記第3選択トランジスタは、前記ソース線と前記第3メモリセルとの間に接続され、
前記第4選択トランジスタは、前記ソース線と前記第4メモリセルとの間に接続され、
前記第5選択トランジスタは、前記ソース線と前記第5メモリセルとの間に接続され、
前記第6選択トランジスタは、前記ソース線と前記第6メモリセルとの間に接続され、
前記第7選択トランジスタは、前記ソース線と前記第7メモリセルとの間に接続され、
前記第8選択トランジスタは、前記ソース線と前記第8メモリセルとの間に接続される、
請求項5に記載の半導体記憶装置。 - 第1のグループと、前記第1のグループに隣接する第2のグループと、
第1方向、及び前記第1方向に交差する第2方向に延在する第1層に設けられた第1ワード線と、
前記第1層において、前記第1ワード線に対向して設けられ、前記第1ワード線とは独立して制御される第2ワード線と、
前記第1方向及び前記第2方向に延在し、前記第1方向及び前記第2方向と交差する第3方向において、前記第1層に積層される第2層に設けられた第3ワード線と、
前記第2層において、前記第3ワード線に対向して設けられ、前記第3ワード線とは独立して制御される第4ワード線と、
前記第1方向及び前記第2方向に延在し、前記第3方向において、前記第1層に積層される第3層に設けられた第5ワード線と、
前記第3層において、前記第5ワード線に対向して設けられ、前記第5ワード線とは独立して制御される第6ワード線と、
前記第3方向において、前記第3層に積層される第4層に配置され、前記第1方向に延在する第1セレクトゲート線と、
前記第4層において、前記第1セレクトゲート線に対向して配置され、前記第1セレクトゲート線とは独立して制御される第2セレクトゲート線と、
前記第4層において、前記第2セレクトゲート線に隣接して配置され、前記第1セレクトゲート線及び前記第2セレクトゲート線とは独立して制御される第3セレクトゲート線と、
前記第4層において、前記第3セレクトゲート線に対向して配置され、前記第1セレクトゲート線乃至前記第3セレクトゲート線とは独立して制御される第4セレクトゲート線と、
前記第1のグループに含まれ、前記第1ワード線に電気的に接続された第1メモリセル、及び、前記第1メモリセルに電気的に直列に接続され、前記第1セレクトゲート線に電気的に接続された第1選択トランジスタ、並びに、前記第2ワード線に電気的に接続された第2メモリセル、及び、前記第2メモリセルに電気的に直列に接続され、前記第2セレクトゲート線に電気的に接続された第2選択トランジスタを含み、前記第3方向に延在する第1メモリピラー)と、
前記第2のグループに含まれ、前記第1ワード線に電気的に接続された第3メモリセル、及び、前記第3メモリセルに電気的に直列に接続され、前記第3セレクトゲート線に電気的に接続された第3選択トランジスタ、並びに、前記第1のグループに含まれ、前記第2ワード線に電気的に接続された第4メモリセル、及び、前記第4メモリセルに電気的に直列に接続され、前記第2セレクトゲート線に電気的に接続された第4選択トランジスタを含み、前記第3方向に延在する第2メモリピラーと、
前記第2のグループに含まれ、前記第1ワード線に電気的に接続された第5メモリセル、及び、前記第5メモリセルに電気的に直列に接続され、前記第3セレクトゲート線に電気的に接続された第5選択トランジスタ、並びに、前記第2ワード線に電気的に接続された第6メモリセル、及び、前記第6メモリセルに電気的に直列に接続され、前記第4セレクトゲート線に電気的に接続された第6選択トランジスタを含み、前記第3方向に延在する第3メモリピラーと、
前記第1のグループに含まれ、前記第1ワード線に電気的に接続された第7メモリセル、及び、前記第7メモリセルに電気的に直列に接続され、前記第1セレクトゲート線に電気的に接続された第7選択トランジスタ、並びに、前記第2のグループに含まれ、前記第2ワード線に電気的に接続された第8メモリセル、及び、前記第8メモリセルに電気的に直列に接続され、前記第4セレクトゲート線に電気的に接続された第8選択トランジスタを含み、前記第3方向に延在する第4メモリピラーと、
を含み、
前記第1セレクトゲート線、前記第2セレクトゲート線、前記第3セレクトゲート線及び前記第4セレクトゲート線は、前記第2層において、相互に独立して設けられる、
半導体記憶装置。 - 前記第1セレクトゲート線と前記第3セレクトゲート線との間には、第1開口部及び第2開口部が配置され、
前記第1セレクトゲート線及び前記第3セレクトゲート線は、前記第1開口部及び前記第2開口部を用いて分離され、
前記第1ワード線は、前記第1開口部、前記第1セレクトゲート線及び前記第3セレクトゲート線と重畳する、
請求項7に記載の半導体記憶装置。 - 前記第2セレクトゲート線と前記第4セレクトゲート線との間には、第3開口部及び第4開口部が配置され、
前記第2セレクトゲート線及び前記第4セレクトゲート線は、第3開口部及び第4開口部を用いて分離され、
前記第2ワード線は、前記第3開口部、前記第2セレクトゲート線及び前記第4セレクトゲート線と重畳する、
請求項8に記載の半導体記憶装置。 - 前記第1セレクトゲート線及び前記第3セレクトゲート線の間には、第1開口部及び第2開口部が配置されると共に、前記第1セレクトゲート線及び前記第3セレクトゲート線はそれぞれ独立に配置され、
前記第1ワード線は、第1サブワード線及び第2サブワード線を含み、
前記第1サブワード線及び前記第2サブワード線の間には、前記第1開口部及び前記第2開口部が配置され、
前記第1サブワード線及び前記第2サブワード線はそれぞれ独立に配置される、
請求項7に記載の半導体記憶装置。 - 前記第1セレクトゲート線は、第1サブセレクトゲート線及び第2サブセレクトゲート線を含み、
前記第3セレクトゲート線は、前記第1サブセレクトゲート線と前記第2サブセレクトゲート線との間に配置され、
前記第1サブセレクトゲート線及び前記第2サブセレクトゲート線は、第1の配線層を用いて2箇所で接続され、
前記第1ワード線は、第1サブワード線、第2サブワード線及び第3サブワード線を含み、
前記第1サブワード線、前記第2サブワード線及び前記第3サブワード線は、第2の配線層を用いて3箇所で接続される、
請求項9に記載の半導体記憶装置。
Priority Applications (2)
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JP2022147466A JP2024042619A (ja) | 2022-09-15 | 2022-09-15 | 半導体記憶装置 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2022147466A JP2024042619A (ja) | 2022-09-15 | 2022-09-15 | 半導体記憶装置 |
Publications (1)
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JP2024042619A true JP2024042619A (ja) | 2024-03-28 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP2024042619A (ja) |
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- 2022-09-15 JP JP2022147466A patent/JP2024042619A/ja active Pending
-
2023
- 2023-08-29 US US18/458,071 patent/US20240096429A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20240096429A1 (en) | 2024-03-21 |
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