JP2021076727A - 電気光学装置および電子機器 - Google Patents
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Abstract
Description
なお、デマルチプレクサ方式では、各グループにでは、入力ノードとk本のデータ線との間にそれぞれスイッチがk個設けられ、当該k個のスイッチが水平走査期間において順次排他的にオンすることで、入力ノードから、選択されたデータ線にデータ信号が供給される、という構成となっている。
また、本開示の一態様に係る電子機器は、上記電気光学装置を含む。
電気光学装置10は、例えば液晶プロジェクターのライトバルブとして用いられる透過型の液晶パネルである。図1に示されるように、電気光学装置10は、表示領域100と、走査線駆動回路130L、130Rと、デマルチプレクサ140と、検査回路200とを含む。
そして、m本の走査線112とn本のデータ線114との交差に対応して画素回路110が設けられる。したがって、本実施形態において画素回路110は、縦m行×横n列でマトリクス状に配列する。
走査線112と画素回路110とにおいて、マトリクスの行を区別するために、図において上から順に1、2、3、…、(m−1)、m行と呼ぶ場合がある。また、行を特定しないで説明する場合には、iを用いてi行と呼ぶ場合がある。なお、iは1≦i≦mを満たす整数である。
同様にデータ線114および画素回路110において、マトリクスの列を区別するために、図において左から順に1、2、3、…、(n−1)、n列と呼ぶ場合がある。また、後述するように本実施形態では、データ線114が4本毎にグループ化されているので、j番目のグループに属する4列を、(4j−3)、(4j−2)、(4j−1)、(4j)列と呼ぶ場合がある。なお、jは1≦j≦(n/4)を満たす整数である。
ここで、説明の便宜上、画素回路110の構成について説明する。
図に示されるように、画素回路110は、トランジスター116と液晶素子120とを有する。トランジスター116は、例えばnチャネル型の薄膜トランジスターである。画素回路110において、トランジスター116のゲートノードは、走査線112に接続される一方、そのソースノードはデータ線114に接続され、そのドレインノードは画素電極118に接続される。
走査線駆動回路130Lは、図において表示領域100の左に設けられる。走査線駆動回路130Lは、m本の走査線112と一対一に対応した遅延回路とAND回路とのm組を含む。このうち、m個の遅延回路Sr1〜Srmは、縦続接続される。縦続接続とは、ある段の遅延回路の出力信号が次段の遅延回路の入力信号になるような直列接続をいう。遅延回路Sr1〜Srmの各々は、入力したパルス信号を、クロック信号Clyと、当該クロック信号Clyに対して論理反転の関係にあるクロック信号/Clyとに同期して、当該クロック信号Clyの半周期分だけ遅延させて出力する。
なお、図1では、複雑化を避けるためにクロック信号/Clyが省略されている。また、初段である第1段の遅延回路Sr1にはスタートパルスDyが入力され、最終段である第m段の遅延回路SrmからはエンドパルスEpyLが出力される。また、スタートパルスDyおよびクロック信号Clyは、図示省略された表示制御回路から供給され、エンドパルスEpyLは検査回路200に供給される。
走査線112に走査信号を、表示領域100の左右両方から走査線駆動回路130Lおよび130Rによって供給する構成としているのは、表示領域100の左右一方から供給する構成と比較して、遅延による影響を小さくするためである。
なお、データ線114については、グループでの動作を説明するために、(4j−3)列目を第1系列と表記し、(4j−2)列目を第2系列と表記し、(4j−1)列目を第3系列と表記し、(4j)列目を第4系列と表記する。
詳細には、デマルチプレクサ140は、グループ毎に、トランジスターQ1〜Q4を含み、このうち、トランジスターQ1は第1系列のデータ線114に対応して設けられ、トランジスターQ2は第2系列のデータ線114に対応して設けられ、トランジスターQ3は第3系列のデータ線114に対応して設けられ、トランジスターQ4は第4系列のデータ線114に対応して設けられる。
j番目のグループにおいて、トランジスターQ1のドレインノードは、(4j−3)列目のデータ線114に接続され、当該トランジスターQ1のゲートノードには、制御信号Sel1が供給される。トランジスターQ2のドレインノードは、(4j−2)列目のデータ線114に接続され、当該トランジスターQ2のゲートノードには、制御信号Sel2が供給される。トランジスターQ3のドレインノードは、(4j−1)列目のデータ線114に接続され、当該トランジスターQ3のゲートノードには、制御信号Sel3が供給される。トランジスターQ4のドレインノードは、(4j)列目のデータ線114に接続され、当該トランジスターQ4のゲートノードには、制御信号Sel4が供給される。
なお、入力ノードN(j)には、走査線駆動回路130Lおよび130Rによって選択される行と、j番目のグループにおける(4j−3)、(4j−2)、(4j−1)、(4j)列との交差に位置する4画素分のデータ信号が、後述するように制御信号Sel1〜Sel4の供給に同期して、上記表示制御回路から時分割に供給される。
なお、(j+1)番目のグループにおいても、トランジスターQ1のソースノード、トランジスターQ2のソースノード、トランジスターQ3のソースノードおよびトランジスターQ4のソースノードが、入力ノードN(j+1)に共通接続されている。
このように、入力ノードはグループに対応して設けられる。このため実際には、入力ノードは、N(1)からN(n/4)までの(n/4)個存在する。各入力ノードには、後述するようにデータ信号が時分割で供給される。図1では、説明の便宜上、これらのデータ信号を総称してVidと表記されている。
ここで、4本の信号線142は、データ線114と同方向に延在して設けられる。なお、第1実施形態において制御信号Sel1〜Sel4は、4本の信号線142の延在方向におけるA側、B側のち、B側を上流とし、A側を下流として供給される。すなわち、4本の信号線142のB側に上記表示制御回路が接続されて、制御信号Sel1〜Sel4がB側からA側に向かって供給される。
なお、図4において、Sr(1)は、1段目の遅延回路Sr1から出力される信号であり、以降同様に、Sr(2)、Sr(3)、…、Sr(m)は、遅延回路Sr2、Sr2、Sr3、…、Srmから出力される信号である。また、Gwr(1)は1行目の走査線112に供給される走査信号であり、以降同様に、Gwr(2)、Gwr(3)、…、Gwr(m)は、2、3、…、m行目の走査線112に供給される走査信号である。Gwr(i)は、i行目の走査線112に供給される走査信号である。
スタートパルスDyと信号Sr(1)との論理積信号が、第1段のAND回路によって求められて、当該論理積信号が走査信号Grw(1)として出力される。信号Sr(1)と信号Sr(2)との論理積信号が、第2段のAND回路によって求められて、当該論理積信号が走査信号Grw(2)として出力される。以下同様にして信号Sr(m-1)と信号Sr(m)との論理積信号が、第m段のAND回路によって求められて、当該論理積信号が走査信号Grw(m)として出力される。
なお、図では、説明の容易化のために垂直走査期間Vの帰線期間は省略表記としている。
制御信号Sel1がLレベルになると、トランジスターQ1はオフする。
以下同様に、制御信号Sel3がHレベルになると、第3系列のトランジスターQ3がオンして、(4j−1)列目のデータ線114にi行(4j−1)列の画素の階調レベルに応じた電圧を有するデータ信号Vid(j)が供給され、次に、制御信号Sel4がHレベルになると、第4系列のトランジスターQ4がオンして、(4j)列目のデータ線114にi行(4j)列の画素の階調レベルに応じた電圧を有するデータ信号Vid(j)が供給される。
周知のように、液晶素子120では、画素電極118およびコモン電極108によって生じる電界に応じて液晶105の配向状態が変化する。したがって、液晶素子120は、印加された電圧の実効値に応じた透過率となる。すなわち、電気光学装置10では、画素回路110の液晶素子120毎に透過率が変化する。
なお、このような液晶素子120への電圧保持動作が、i行目に対応して設けられるn個の画素回路110の各々について実行される。さらに、このような電圧保持動作が、1、2、3、…、m行目という順番で実行されることによって、m行n列で配列する画素回路110の液晶素子120の各々にデータ信号に応じた電圧が保持される結果、各液晶素子120が目的とする透過率となる。
図5は、検査回路200等の構成を示す図である。図5には、電気光学装置10のうち、検査回路200以外の要素についても、具体的には、表示領域100、走査線駆動回路130L、130Rおよびデマルチプレクサ140についても図示されている。
また、図において、L/Sはレベルシフタであり、低振幅の信号を高振幅の信号に変換する。具体的には、レベルシフタは、HレベルとLレベルとの電位差が3.3ボルトの論理信号を、HレベルとLレベルとの電位差が15ボルトの論理信号に変換する。レベルシフタは、HレベルとLレベルとの電位差が3.3ボルトの論理信号を、HレベルとLレベルとの電位差が8ボルトの論理信号に変換する1段目と、1段目の出力信号を15ボルトの論理信号に変換するという2段目からなる構成であってもよい。また、BUFはバッファであり、高インピーダンス信号を低インピーダンス信号に変換する回路である。
走査線駆動回路130Rから出力されるエンドパルスEpyRは、順次出力回路210に入力される。順次出力回路210は、エンドパルスEpyRをクロック信号Clyの2周期分遅延させて、OR回路Or3における二入力端の一方に供給される。なお、OR回路Or3における二入力端の他方には、走査線駆動回路130Lから出力されるエンドパルスEpyLがバッファを経て供給される。
なお、図5では、クロック信号/Clyが省略されている。また、第1段の遅延回路SR1にはエンドパルスEpyRが入力され、第4段の遅延回路SR4から出力されるパルスが、OR回路Or3に供給される。AND回路An1_1〜An1_4のうち、ある1つのAND回路は、当該AND回路に対応する遅延回路の入力信号および出力信号の論理積信号を出力する。例えばAND回路An1_2は、当該AND回路An1_2に対応する遅延回路SR2の入力信号および出力信号の論理積信号を出力する。
OR回路Or2は、OR回路Or1_1から出力される信号とOR回路Or1_2から出力される信号との論理和信号を出力する。
OR回路Or3は、順次出力回路210から出力される信号SR(4)と、バッファを経たエンドパルスEpyLとの論理和信号を出力する。
トランスファーゲートSw1の入力端には、OR回路Or2から出力される信号が入力され、トランスファーゲートSw2の入力端には、OR回路Or3から出力される信号が入力される。
トランスファーゲートSw1の正制御端およびトランスファーゲートSw2の負制御端には、上記表示制御回路または調整装置から供給される信号Modeが供給され、トランスファーゲートSw1の負制御端およびトランスファーゲートSw2の正制御端には、信号ModeをNOT回路Inv1により論理反転した信号が供給される。
このため、トランスファーゲートSw1、Sw2は、互いに排他的にオンまたはオフする。詳細には、信号ModeがHレベルであれば、トランスファーゲートSw1がオンし、トランスファーゲートSw2がオフする。また、信号ModeがLレベルであれば、トランスファーゲートSw1がオフし、トランスファーゲートSw2がオンする。トランスファーゲートSw1またはSw2から出力される信号は、バッファを経て、信号Toutとして出力される。
まず、走査線駆動回路130Lおよび130Rを検査するために信号ModeがLレベルである場合の動作について説明する。信号ModeがLレベルであれば、トランスファーゲートSw1がオフし、トランスファーゲートSw2がオンするので、信号Toutは、OR回路Or3の出力信号となる。
エンドパルスEpyRは、順次出力回路210における遅延回路SR1〜SR4によって、クロック信号Clyの2周期分遅延して、OR回路Or3における二入力端の一方に供給される。
したがって、表示制御回路または調整装置が信号ModeをLレベルとした場合、スタートパルスDyの供給後に、クロック信号Clyの(m/2)周期分経過した時点で、信号ToutにエンドパルスEpyLに相当する波形が現れば、走査線駆動回路130Lが正常であり、さらにクロック信号Clyの2周期分経過した時点で、信号ToutにエンドパルスEpyRに相当する波形が現れれば、走査線駆動回路130R(および順次出力回路210)が正常であると判定することができる。
走査線駆動回路130Rから出力されるエンドパルスEpyRは、順次出力回路210における遅延回路SR1〜SR4によってクロック信号Clyの半周期ずつ遅延させられる。遅延回路SR1〜SR4の各々における入力信号と出力信号との論理積信号がAND回路An1_1〜An1_4によって出力される。
詳細には、遅延回路SR1への入力であるエンドパルスEpyRと、当該遅延回路SR1から出力される信号SR(1)とにおいてHレベルの重複部分がAND回路An1_1によって出力される。同様に、遅延回路SR2への入力である信号SR(1)と、当該遅延回路SR2から出力される信号SR(2)との重複部分がAND回路An1_2によって出力され、遅延回路SR3への入力である信号SR(2)と、当該遅延回路SR3から出力される信号SR(3)との重複部分がAND回路An1_3によって出力され、遅延回路SR4への入力である信号SR(3)と、当該遅延回路SR4から出力される信号SR(4)との重複部分がAND回路An1_4によって出力される。
具体的には、期間T11においてAND回路An1_1の出力信号がHレベルとなり、AND回路An1_2、An1_3、An1_4の出力信号はLレベルとなる。同様に、期間T11に続く期間T12においてAND回路An1_2の出力信号がHレベルとなり、AND回路An1_1、An1_3、An1_4の出力信号はLレベルとなる。期間T12に続く期間T13においてAND回路An1_3の出力信号がHレベルとなり、AND回路An1_1、An1_2、An1_4の出力信号はLレベルとなる。期間T13に続く期間T14においてAND回路An1_4の出力信号がHレベルとなり、AND回路An1_1、An1_2、An1_3の出力信号はLレベルとなる。
同様に期間T12において、AND回路An2_2はデマルチプレクサ140に供給される制御信号Sel2の論理を反映した信号を出力し、AND回路An2_1、An2_3、An2_4はいずれもLレベルを出力する。期間T13において、AND回路An2_3はデマルチプレクサ140に供給される制御信号Sel3の論理を反映した信号を出力し、AND回路An2_1、An2_2、An2_4はいずれもLレベルを出力する。期間T14において、AND回路An2_4はデマルチプレクサ140に供給される制御信号Sel4の論理を反映した信号を出力し、AND回路An2_1、An2_2、An2_3はいずれもLレベルを出力する。
本実施形態では、表示制御回路または調整装置が信号ModeをHレベルとした場合、信号Toutには、実際にデマルチプレクサ140に到達した制御信号Sel1〜Sel4を反映させた波形が、期間T11〜T14において分離された状態で現れる。
このため、デマルチプレクサ140に到達した制御信号Sel1〜Sel4が明確に峻別されるので、レベルシフタやバッファを経てデマルチプレクサ140に到達した制御信号Sel1〜Sel4をモニターしつつ、制御信号Sel1〜Sel4のタイミングを調整することが容易となる。
しかしながら、液晶プロジェクターのライトバルブとして用いられるような電気光学装置10には、小型化の要求が強いので、限りあるスペースを、検査用端子のために消費する構成はできるだけ避けたいという事情がある。本実施形態では、制御信号Selの個数を「4」として説明しているが、「8」、「16」、…、というように拡大させる場合に、検査用端子のためにスペースが消費されるという問題が、より顕著になる。
これに対して、本実施形態では、検査用の端子は、信号Toutが出力される端子の1個だけで済む。
制御信号Sel1〜Sel4が図18(a)に示される場合、制御信号Sel1〜Sel4の論理和信号を実施形態と同様にToutとして表記すると、当該信号Toutは、理想的には図に示されるような波形となる。
しかしながら、信号Toutの波形は、電気光学装置10の内部に寄生する容量などの影響を受けて、図18(b)に示されるように、鈍る傾向にある。
制御信号Sel1〜Sel4のうち、隣り合う信号同士の間隔Taが、すなわち、制御信号Sel1〜Sel4がいずれもLレベルとなる期間が、例えば高精細化のためや、制御信号数の増大のために短くなる場合、図18(c)に示されるように、信号Toutでは、鈍りのために、制御信号Sel1〜Sel4について、波形端の検出が困難になる。例えば制御信号Sel1に応じた信号Toutの立下り端を検出するものとする。その場合、ある期間を設定して、信号Toutの出力電圧が例えば駆動電圧の50%に到達する時刻を検出する。しかしその期間には制御信号Sel1に応じた信号Toutの立下り端と、制御信号Sel2に応じた信号Toutの立上がり端、高速駆動であれば制御信号Sel2に応じた信号Toutの立下り端など複数の波形端が含まれ得る。そうなると制御信号Sel1に応じた信号Toutの立下り端がどれなのか判別できない。
本実施形態では、さらに順次出力回路210のみについて、例えば次のようにして正常であるか否かを判定することができる。表示制御回路または調整装置が信号ModeをHレベルとし、制御信号Sel1〜Sel4をすべてHレベルとした場合に、信号Toutが期間T11〜T14の全域でHレベルであれば正常であり、期間T11〜T14のいずれかでLレベルであれば異常であると判定することができる。
また、トランスファーゲートSw1、Sw2は、OR回路Or2の出力信号またはOR回路Or3の出力信号を排他的に選択する構成の一例である。このため、OR回路Or2の出力信号またはOR回路Or3の出力信号を排他的に選択する構成であれば、他の構成、例えば後述する第5実施形態のようにNAND回路などの論理演算回路によって構成してもよい。
また、順次出力回路210については、第1実施形態において、遅延回路SR1〜SR4とAND回路An1_1〜An1_4とを含む構成としたが、エンドパルスEpyRに対して図6におけるAND回路An1_1〜An1_4の出力波形が得られればよいので、例えばデコーダーなどの回路であってもよい。
図7では、図5におけるOR回路Or3が、NOT回路Inv2およびNOR回路Nor1に置き換わっている。詳細には、NOR回路Nor1における二入力端の一方には、順次出力回路210から出力される信号SR(4)が供給され、NOR回路Nor1における二入力端の他方には、走査線駆動回路130Lから出力されるエンドパルスEpyLがバッファを経て、NOT回路Inv2により論理反転されて供給される。
なお、この変形例では信号ModeがHレベルである場合の動作は、第1実施形態と同様な動作であるので、変形例については信号ModeがLレベルである場合について説明する。
正転のスタートパルスDyが走査線駆動回路130Lおよび130Rに供給された場合に、当該走査線駆動回路130Lが正常であれば、当該正転のスタートパルスDyが期間T1においてエンドパルスEpyLとして出力される。
なお、正転のスタートパルスDyとは、第1実施形態と同じ論理レベルの正パルスである。また、期間T1は、スタートパルスDyが供給されてから、クロック信号Clyの(m/2)周期分経過した時点を始点とし、クロック信号Clyの1周期分の期間長を有する。
当該エンドパルスEpyLは、NOT回路Inv2によって論理反転されてエンドパルス/EpyLとして出力される。期間T1では信号SR(4)がLレベルであるので、NOR回路Nor1の出力信号には、エンドパルス/EpyLを再反転した信号、すなわちエンドパルスEpyLと同信号になる。
このため、NOR回路Nor1の出力信号が、期間T1において、エンドパルスEpyLに相当する波形が現れる。
したがって、信号ModeがHレベルである場合に正転のスタートパルスDyが供給されると、信号Toutには、期間T1においてエンドパルスEpyLに相当する波形のみが現れる。
なお、反転のスタートパルスDyとは、正転のスタートパルスを論理反転した負パルスである。当該エンドパルスEpyLは、NOT回路Inv2によって論理反転されてエンドパルス/EpyLとして出力される。ただし、期間T1では信号SR(4)がHレベルであるので、エンドパルス/EpyLとは関係なく、NOR回路Nor1の出力信号はLレベルである。
したがって、信号ModeがHレベルである場合に反転のスタートパルスDyが供給されると、信号Toutには、期間T2においてエンドパルスEpyRに相当する波形のみが現れる。
なお、この変形例では信号ModeがHレベルである場合の動作は、第1実施形態と同様であるので、信号ModeがHレベルである場合の効果についても同様である。
図9では、図5における順次出力回路210への入力信号が走査線駆動回路130Rの出力信号から、OR回路Or4の出力信号に置き換わっている。詳細には、OR回路Or4における二入力端の一方には、走査線駆動回路130Rから出力されるエンドパルスEpyRが供給され、OR回路Or4における二入力端の他方にはスタートパルスDyが供給される。
しかしながら、走査線駆動回路130Rが異常であっても、電気光学装置10の歩留まりを向上等させるために、制御信号Sel1〜Sel4をモニターしたい、という要求がある。
第2実施形態によれば、スタートパルスDyがOR回路Or4を介して順次出力回路210に入力されるので、たとえ走査線駆動回路130Rが異常であっても、デマルチプレクサ140に到達する制御信号Sel1〜Sel4をモニターすることができる。
図10では、デマルチプレクサ140における制御信号Sel1〜Sel4の採取位置が、図5の第1実施形態または図9の第2実施形態と異なっている。詳細には、第1実施形態では、図3において4本の信号線142に、B側から制御信号Sel1〜Sel4が供給され、同じくB側に順次出力回路210が接続されて、制御信号Sel1〜Sel4を供給側で採取する構成であった。
これに対して、第3実施形態では、4本の信号線142に、A側から制御信号Sel1〜Sel4が供給されて、B側に順次出力回路210が接続され、制御信号Sel1〜Sel4を出力側で採取する構成となっている。
したがって、第3実施形態によれば、表示制御回路または調整装置から出力される制御信号Sel1〜Sel4を、より適切なタイミングで調整することが可能となる。
なお、第3実施形態では、デマルチプレクサ140への制御信号Sel1〜Sel4の供給経路のみが図9に示される第2実施形態と異なっている。このため、第3実施形態においても、第2実施形態と同様な効果を奏する。
図11では、図9に示される第2実施形態と主に次の点が異なっている。すなわち、第4実施形態は、第2実施形態と比較して、順次出力回路210の段数が異なっている点と、AND回路An3_1〜An3_4、OR回路Or5_1、Or5_2、Or6、Or7を有する点において異なっている。
なお、制御信号Sel1〜Sel4の採取部は、信号線142の平面視した配線パターンの末端部の意味に限定されない。好ましくは制御信号Sel1〜Sel4の入力側から見て、デマルチプレクサ140を構成するスイッチ群を通過した以降であればどの部位でもよい。
制御信号Selの波形鈍りは、デマルチプレクサ140を構成するスイッチ群を一部残してもほとんど飽和しているので、制御信号Sel1〜Sel4の採取部をデマルチプレクサ140の途中に設けてもよい。換言すれば制御信号Sel1〜Sel4の採取部の前後にデマルチプレクサ140を構成するスイッチがあってもよい。
OR回路Or5_1は、AND回路An3_1の出力信号とAND回路An3_2の出力信号との論理和信号を出力し、OR回路Or5_2は、AND回路An3_3の出力信号とAND回路An3_4の出力信号との論理和信号を出力する。
OR回路Or6は、OR回路Or5_1の出力信号とOR回路Or5_2の出力信号との論理和信号をトランスファーゲートSw2の入力端に供給する。
第4実施形態では、OR回路Or7の出力信号が、すなわち、トランスファーゲートSw1、Sw2による選択信号およびOR回路Or3の出力信号の論理和信号が、バッファを経て、信号Toutとして出力される。
なお、第4実施形態において、信号Modeは、走査線駆動回路130Lおよび130Rを検査する場合と、または、制御信号Sel1〜Sel4のタイミングを調整する場合とを切り替えを指定する信号ではなく、単純に、トランスファーゲートSw1、Sw2のいずれかのオンを指定する信号である。
第4実施形態では、信号ModeがHレベルの場合、トランスファーゲートSw1がオンし、トランスファーゲートSw2がオフする。このため、信号Toutは、走査線駆動回路130LによるエンドパルスEpyLと、走査線駆動回路130RによるエンドパルスEpyRを順次出力回路210によって遅延させた信号SR(8)と、バッファから出力された制御信号Sel1〜Sel4をAND回路An1_1〜An1_4の出力信号に応じて抽出した信号と、の論理和信号となる。なお、走査線駆動回路130RによるエンドパルスEpyRは、順次出力回路210によってクロック信号Clyの4周期分遅延して信号SR(8)として出力される。
第4実施形態では、信号ModeがLレベルの場合、信号Toutには、エンドパルスEpyLと、順次出力回路210により遅延させたエンドパルスEpyRと、レベルシフタを経ているが、バッファを経ていない制御信号Sel1〜Sel4が、この順で、期間T21〜T24の各々において抽出された信号とが、現れる。
具体的には、信号ModeがLレベルの場合の信号Toutに制御信号Sel2を反映した波形が期間T22において現れるが、信号ModeがHレベルの場合の信号Toutに制御信号Sel2を反映した波形が期間T22において現れなければ、制御信号Sel2のレベルシフタは正常であるが、制御信号Sel2のバッファは不良である、と特定することができる。
別の例では、信号ModeがLレベルの場合として、制御信号Sel2の選択Dutyを大きくすると、制御信号Sel2を反映する信号が信号Toutに出現するような場合では、制御信号Sel2のレベルシフタが所定の速度で動作できていないと判定できる。
図13では、図11に示される第4実施形態と主に次の点が異なっている。すなわち、第5実施形態では、第4実施形態と比較して、AND回路An3_1〜An3_4、OR回路Or5_1、Or5_2、Or6、Or7、NOT回路Inv1、トランスファーゲートSw1およびSw2を有しない代わりに、NOR回路Nr1、NAND回路Nd1〜Nd5、NOT回路Inv4、OR回路Or8を有する点において異なっている。
NAND回路Nd1は、レベルシフタを経た制御信号Sel1〜Sel4と、レベルシフタおよびバッファを経たクロック信号Clyとの否定論理積信号を、第2状態であるときに求めて、出力する。なお、第2状態とは、表示制御回路または調整装置によって制御信号Sel1〜Sel4およびクロック信号ClyがすべてHレベルで出力された状態いう。
NAND回路Nd2は、NOT回路Inv3の出力信号とNAND回路Nd1の出力信号との否定論理積信号を出力する。
また、OR回路Or8は、OR回路Or2の出力信号とOR回路Or3の出力信号との論理和信号をNAND回路Nd4における二入力端の他方に出力する。NAND回路Nd4は、OR回路Or8の出力信号と信号Modeの否定論理積信号を出力し、NAND回路Nd5は、NAND回路Nd3の出力信号とNAND回路Nd4の出力信号との否定論理積信号を出力する。
第5実施形態では、信号Toutは、信号ModeがHレベルであればOR回路Or8の出力信号となり、信号ModeがLレベルであればNAND回路Nd2の出力信号となる。すなわち、第5実施形態におけるNAND回路Nd3〜Nd5およびNOT回路Inv4は、第1実施形態等のトランスファーゲートSw1およびSw2と同様な選択回路として機能する。
第5実施形態では、信号ModeがHレベルの場合、信号Toutには、最初にエンドパルスEpyLを反映した波形が現れる。続いて、レベルシフタおよびバッファを経た制御信号Sel1〜Sel4を反映した波形が、この順で、期間T21〜T24の各々に現れる。最後に順次出力回路210により遅延させたエンドパルスEpyRを反映した波形が現れる。
信号ModeがLレベルである場合において、表示制御回路または調整装置が制御信号Sel1〜Sel4およびクロック信号ClyをすべてLレベルで出力した第1状態としたときに、5つのレベルシフタがすべて正常動作すれば、NOR回路Nr1における五入力端の信号はすべてLレベルとなる。このため、NOR回路Nr1の出力信号は、Hレベルとなる。したがって、NOT回路Inv3の出力信号はLレベルとなる。一方、NAND回路Nd1の出力信号は、Hレベルとなる。
このため、5つのレベルシフタがすべて正常であれば、NAND回路Nd2の出力信号はHレベルとなる。
いずれか1つのレベルシフタが異常であれば、NOR回路Nr1の出力信号は、Lレベルとなる。したがって、NOT回路Inv3の出力信号はHレベルとなる。NAND回路Nd1の出力信号はHレベルとなる。つまり、NAND回路Nd2の出力信号はLレベルとなる。
信号ModeがLレベルである場合において、表示制御回路または調整装置が制御信号Sel1〜Sel4およびクロック信号ClyをすべてHレベルで出力した第2状態としたときに、5つのレベルシフタがすべて正常動作すれば、NOR回路Nr1における五入力端の信号はすべてHレベルとなる。このため、NOR回路Nr1の出力信号は、Lレベルとなる。したがって、NOT回路Inv3の出力信号はHレベルとなる。一方、このため、NAND回路Nd1の出力信号は、Lレベルとなる。
このため、5つのレベルシフタがすべて正常であれば、NAND回路Nd2の出力信号はHレベルとなる。
いずれか1つのレベルシフタが異常であれば、NOR回路Nr1の出力信号は、Lレベルとなる。したがって、NOT回路Inv3の出力信号はHレベルとなる。NAND回路Nd1の出力信号はHレベルとなる。つまり、NAND回路Nd2の出力信号はLレベルとなる。
信号ModeがLレベルである場合に信号Toutとして出力される信号は、NAND回路Nd2の出力信号である。
このため、信号ModeがLレベルである場合に、第1状態および第2状態を経過したときに、信号ToutがHレベルであれば、5つのレベルシフタがすべて正常である、と判定することができる。また、制御信号Sel1〜Sel4およびクロック信号Clyのいずれかひとつの信号を論理反転すると信号Toutの出力が反転するので、各信号に対するレベルシフタの動作速度を検証することができる。
したがって、第5実施形態において信号ModeがHレベルである場合の信号Toutは、第4実施形態において信号ModeがHレベルである場合の信号Toutと同様な波形となる。
図15では、図13における順次出力回路210の構成が変更されている。
詳細には、図15に示されるように、まず、順次出力回路210における遅延回路の段数が「8」から「9」に変更されている。
次に、順次出力回路210における遅延回路とAND回路An_1〜An_4との関係が変更されている。詳細には、AND回路An1_1が遅延回路SR6への入力信号と当該遅延回路SR6からの出力信号との論理積信号を出力し、AND回路An1_2が遅延回路SR7への入力信号と当該遅延回路SR7からの出力信号との論理積信号を出力し、AND回路An1_3が遅延回路SR8への入力信号と当該遅延回路SR8らの出力信号との論理積信号を出力し、AND回路An1_4が遅延回路SR9への入力信号と当該遅延回路SR9からの出力信号との論理積信号を出力する。
さらに、順次出力回路210の出力信号が変更されている。詳細には、順次出力回路210の出力は、遅延回路の最終段ではなく、途中段である遅延回路SR3からの出力信号に変更されて、当該遅延回路SR3からの出力される信号SR(3)がOR回路Or3における二入力端の一方に供給される。
信号ModeがLレベルである場合の動作については、図13に示される第5実施形態と同様である。
第5実施形態の変形例では、順次出力回路210の出力信号が遅延回路SR3からの出力される信号SR(3)である。
このため、信号ModeがHレベルである場合に、信号Toutに現れるエンドパルスEpyRを反映した波形は、エンドパルスEpyLを反映した波形に対してクロック信号Clyの1.5周期分遅延することになる。
AND回路An1_2がHレベルとなるのは、期間T31に続いた期間T32であって、信号SR(6)およびSR(7)がともにHレベルとなる期間である。同様に、AND回路An1_3がHレベルとなるのは、期間T32に続いた期間T33であって、信号SR(7)およびSR(8)がともにHレベルとなる期間であり、AND回路An1_4がHレベルとなるのは、期間T33に続いた期間T34であって、信号SR(8)およびSR(9)がともにHレベルとなる期間である。
したがって、第5実施形態の変形例では、信号ModeがHレベルである場合に、信号Toutには、制御信号Sel1を反映した波形が期間T31において現れ、以下同様に制御信号Sel2〜Sel4を反映した波形が、この順で、期間T32〜T34に現れる。
このような構成は、1本の走査線に対して走査線駆動回路130Lや130Rを構成する遅延回路の1段を対応させられない時などに採用される。4つのイネーブル信号ENBY1、ENBY2、ENBY3、ENBY4は、四水平走査期間毎に1つの水平走査期間の一部の期間を選択状態として走査線112の選択期間を決める信号である。
この場合、第1の実施形態を説明した図5は以下のように変形される。まずAND回路An1_1の出力信号と、イネーブル信号ENBY1との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Sel1をAND回路An2_1に入力する。
同様にしてAND回路An1_2の出力信号とイネーブル信号ENBY2との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Sel2をAND回路An2_2に入力する。
同様にしてAND回路An1_3の出力信号とイネーブル信号ENBY3との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Sel3をAND回路An2_3に入力する。
同様にしてAND回路An1_4の出力信号とイネーブル信号ENB43との論理積信号を出力する論理積回路が追加される。この論理積回路の出力信号と制御信号Sel4をAND回路An2_4に入力する。
このように構成して水平走査期間毎に、制御信号Sel1〜Selを反映させる波形を順次出力させるようにしてもよい。
図17に示されるように、液晶プロジェクター1は、電気光学装置10R、10Gおよび10Bを備える。電気光学装置10R、10Gおよび10Bは、実施形態等における電気光学装置10と同様であり、上位回路から供給される、R、G、Bの各色に対応する映像データに基づいた透過像をそれぞれ生成する。
なお、青の光路は、他の赤や緑と比較して長い。したがって、青の光は、光路での損失を防ぐために、入射レンズ2122、リレーレンズ2123および出射レンズ2124からなるリレーレンズ系2121を介して電気光学装置10Bに導かれる。
同様に、電気光学装置10Gおよび10Bでは、緑成分のデータ信号および青成分のデータ信号が、画素回路110毎に供給されて、それぞれ表示すべき画像のうち、緑および青の成分の透過像が生成される。
なお、電気光学装置10R、10Bによる各透過像は、ダイクロイックプリズム2112により反射した後に投射されるのに対し、電気光学装置10Gの透過像は直進して投射される。したがって、電気光学装置10R、10Bによる各透過像は、電気光学装置10Gの透過像に対して左右反転した関係となっている。
この態様によれば、第2論理演算回路から出力される論理和信号には、第1制御信号を反映する波形と第2制御信号を反映する波形との時間間隔が拡げられて現れるので、信号の峻別が容易となる。
なお、j番目のグループでいえば、第1系列の(4j−3)列のデータ線114が第1データ線の一例であり、第2系列の(4j−2)列のデータ線114が第2データ線の一例である。制御信号Sel1が第1制御信号の一例であり、制御信号Sel2が第2制御信号の一例である。トランジスターQ1が第1スイッチの一例であり、トランジスターQ2が第2スイッチの一例である。AND回路An2_1の出力信号が第1パルスの一例であり、AND回路An2_2の出力信号が第2パルスの一例である。AND回路An2_1およびAn2_2が第1論理演算回路の一例であり、OR回路Or1_1またはOr2が第2論理演算回路の一例である。
この態様によれば、走査線駆動回路に用いられるクロック信号を用いて、順次出力回路において第1パルスおよび第2パルスを生成することができる。
なお、1行目の走査線112が第1走査線の一例であり、2行目の走査線112が第2走査線の一例である。
この態様によれば、走査線駆動回路から出力されるエンドパルスを第1パルスの生成に用いることができる。
この態様によれば、第3論理演算回路から出力される論理和信号には、第1エンドパルスを反映させた波形と、第2エンドパルスを反映させた波形とを時間的に分離されて現れるので、第1走査線駆動回路および第2走差線駆動回路を検査することができる。
なお、走査線駆動回路130Lが第1走査線駆動回路の一例であり、走査線駆動回路130Rが第2走査線駆動回路の一例である。
この態様によれば、第1選択回路によって、第1制御信号および第2制御信号のモニターと、第1走査線駆動回路および第2走差線駆動回路の検査とを選択することができる。
なお、トランスファーゲートSw1およびSw2が第1選択回路の一例である。また、第1選択回路の出力を用いることで、第1制御信号および第2制御信号をモニターしたり、第1走査線駆動回路および第2走差線駆動回路を検査したりすることができる。
この態様によれば、走査線駆動回路に異常があっても、順次出力回路は、スタートパルスに基づいて生成された信号を第1パルスとして用いることができる。
この態様によれば、第1論理積信号と第2論理積信号との論理和信号には、第1制御信号を反映する波形と第2制御信号を反映する波形とが含まれるが、このうち、第1制御信号を反映する波形には、第1信号線による影響が含まれ、第2制御信号を反映する波形には、第2信号線による影響が含まれるので、電気光学装置の使用時に近い状態での波形をモニターすることができる。
なお、信号線142のうち、制御信号Sel1が供給される信号線142が第1信号線の一例であり、信号線142のうち、制御信号Sel2が供給される信号線142が第2信号線の一例である。
この態様によれば、第1レベルシフタ、第2レベルシフタ、第1出力部および第2出力部を有する構成等を有する場合に、不良となっている部位を特定することが容易となる。
なお、電気光学装置10に供給された制御信号Sel1のレベルシフタが第1レベルシフタの一例であり、制御信号Sel2のレベルシフタが第2レベルシフタの一例である。また、制御信号Sel1のバッファが第1出力部の一例であり、制御信号Sel2のバッファが第2出力部の一例である。AND回路An3_1が第3論理演算回路の一例であり、AND回路An3_2が第4論理演算回路の一例であり、OR回路Or5_1またはOr6が第5論理演算回路の一例である。トランスファーゲートSw1およびSw2が第2選択回路の一例である。
この態様によれば、第3選択回路によって、第1レベルシフタおよび第2レベルシフタの検査と、第1制御信号および第2制御信号のモニターとを選択することができる。
Claims (10)
- データ信号が供給される入力ノードと第1データ線との間に設けられ、第1制御信号によってオンまたはオフが指定される第1スイッチと、
前記入力ノードと第2データ線との間に設けられ、第1制御信号によってオンまたはオフが指定される第2スイッチと、
第1パルスと、前記第1パルスとは排他的な第2パルスとを出力する順次出力回路と、
前記第1制御信号および前記第1パルスの第1論理積信号と、前記第2制御信号および前記第2パルスの第2論理積信号と、を求める第1論理演算回路と、
前記第1論理積信号と前記第2論理積信号との論理和信号を求める第2論理演算回路と、
を含む電気光学装置。 - スタートパルスをクロック信号にしたがって順次遅延させて、第1走査線および第2走査線を駆動する走査線駆動回路を含み、
前記順次出力回路は、前記クロック信号にしたがって、前記第1パルスを遅延させた信号に基づいて前記第2パルスを出力する
請求項1に記載の電気光学装置。 - 前記走査線駆動回路は、複数段で縦続接続された遅延回路を含み、
前記複数段で縦続された遅延回路のうち、前記スタートパルスが初段の遅延回路に入力され、最終段の遅延回路がエンドパルスを出力し、
前記順次出力回路は、前記第1パルスを前記エンドパルスに基づいて生成する
請求項2に記載の電気光学装置。 - 前記走査線駆動回路は、
前記第1走査線駆動回路と第2走査線駆動回路とを含み、
前記第1走査線駆動回路から出力される第1エンドパルスと、前記第2走査線駆動回路から出力される第2エンドパルスを前記順次出力回路によって遅延させた信号と、の論理和信号を求める第3論理演算回路を、さらに含む、
請求項3に記載の電気光学装置。 - 前記第2論理演算回路による論理和信号、または、前記第3論理演算回路による論理和信号のいずれかを選択する第1選択回路を含む
請求項4に記載の電気光学装置。 - 前記走査線駆動回路は、複数段で縦続接続された遅延回路を含み、
前記複数段で縦続された遅延回路のうち、初段の遅延回路が前記スタートパルスを入力し、最終段の遅延回路がエンドパルスを出力し、
前記スタートパルスと前記エンドパルスとの論理和信号に基づいて、前記第1パルスを生成する
請求項2に記載の電気光学装置。 - 一端および他端を有し、前記一端から前記第1制御信号が供給される第1信号線と、
一端および他端を有し、前記一端から前記第2制御信号が供給される第2信号線と、
を含み、
前記第1論理演算回路は、前記第1信号線及び前記第2信号線の他端に接続される
請求項1に記載の電気光学装置。 - 第1元制御信号をレベルシフトして、レベルシフト後第1制御信号として出力する第1レベルシフタと、
前記レベルシフト後第1制御信号が入力され、前記第1制御信号として出力する出力部と、
第2元制御信号をレベルシフトして、レベルシフト後第2制御信号として出力する第2レベルシフタと、
前記レベルシフト後第2制御信号が入力され、前記第2制御信号として出力する第2出力部と、
前記レベルシフト後第1制御信号および前記第1パルスの第3論理積信号と、前記レベルシフト後第2制御信号および前記第2パルスの第4論理積信号とを求める第4論理演算回路と、
前記第3論理積信号と前記第4論理積信号との論理和信号を求める第5論理演算回路と、
前記第2論理演算回路による論理和信号、または、前記第5論理演算回路による論理和信号のいずれかを選択する第2選択回路と、
を含む
請求項1に記載の電気光学装置。 - 第1元制御信号をレベルシフトして、レベルシフト後第1制御信号として出力する第1レベルシフタと、
前記レベルシフト後第1制御信号が入力され、前記第1制御信号として出力する第1出力部と、
第2元制御信号をレベルシフトして、レベルシフト後第2制御信号として出力する第2レベルシフタと、
前記レベルシフト後第2制御信号が入力され、前記第2制御信号として出力する第2出力部と、
前記レベルシフト後第1制御信号および前記レベルシフト後第2制御信号を入力して、
前記第1レベルシフタおよび前記第2レベルシフタが正常であるか否かの信号を出力する第6論理演算回路と、
前記第2論理演算回路による論理和信号、または、前記第6論理演算回路から出力された信号のいずれかを選択する第3選択回路と、
を含む
請求項1に記載の電気光学装置。 - 請求項1乃至9のいずれかに記載の電気光学装置を含む電子機器。
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