KR20140038876A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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KR20140038876A
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이병화
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Abstract

본 발명은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 교대로 배치된 복수의 제1 및 제2 내부 전극; 상기 제1 내부 전극에서 길이 방향으로 서로 이격된 채로 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부; 상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제3 리드부; 상기 세라믹 본체의 하면에 서로 이격된 채로 형성되며, 상기 제1 및 제2 리드부와 각각 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극 사이에 위치하며, 상기 세라믹 본체의 하면에서 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 연결된 제3 외부 전극; 을 포함하며, 상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 높이를 d로, 상기 세라믹 본체의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T인 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가지며, LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용된다.
이때, 전원 회로의 안정성은 적층 세라믹 커패시터의 ESL에 의존하며, 특히 낮은 ESL에서 안정성이 높다.
따라서, 전원 회로를 안정화시키기 위해서, 적층 세라믹 커패시터는 보다 낮은 ESL 값을 가져야 하며, 이러한 요구는 전자 장치의 고주파 및 고전류화 경향에 따라 더욱 증가되고 있다.
또한, 적층 세라믹 커패시터는 디커플링 커패시터 외에 EMI 필터로 사용되는데, 이 경우 고주파 노이즈 제거 및 감쇄 특성을 향상시키기 위해서도 ESL이 낮은 것이 바람직하다.
이러한 ESL을 낮추기 위해서, 기판 면에 대해 내부 전극이 수직으로 실장되며, 세라믹 본체의 모서리 부분과 양 단면 부분에서 세라믹 재질의 유전체층과 금속 재질의 내부 전극이 교대로 적층된 구조를 갖는 3-단자 형태의 커패시터가 일부 개시되어 있다.
그러나, 상기 3-단자 형태의 적층 세라믹 커패시터는 세라믹 본체의 중간 부분에 형성되는 그라운드 단자와 세라믹 본체의 고착강도가 낮아 제품의 신뢰성이 저하되는 문제점이 있었다.
한편, 상기 적층 세라믹 커패시터의 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
하기 특허문헌 1 및 특허문헌 2는 3-단자 형태의 적층 세라믹 커패시터를 개시하고 있으나, 제3 외부 전극의 높이와 세라믹 본체의 높이에 대한 비율에 대한 사항은 개시하지 않는다.
국내특허공개공보 10-2008-0073193 미국등록특허 6,950,300
당 기술 분야에서는, 적층 세라믹 커패시터의 ESL을 낮추고, 외부 전극의 고착강도를 향상시키며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 교대로 배치된 복수의 제1 및 제2 내부 전극; 상기 제1 내부 전극에서 길이 방향으로 서로 이격된 채로 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부; 상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제3 리드부; 상기 세라믹 본체의 하면에 서로 이격된 채로 형성되며, 상기 제1 및 제2 리드부와 각각 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극 사이에 위치하며, 상기 세라믹 본체의 하면에서 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 연결된 제3 외부 전극; 을 포함하며, 상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 높이를 d로, 상기 세라믹 본체의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T인 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상하면에 각각 대칭되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 양 단면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면까지 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성된 제4 리드부; 및 상기 제1 및 제2 외부 전극 사이에서 상기 세라믹 본체의 상면에 형성 형성되며, 상기 제4 리드부와 연결된 제4 외부 전극; 을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 세라믹 본체의 양 단면을 통해 노출되게 형성된 스페이스부를 가질 수 있다.
본 발명의 다른 측면은, 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 제1 내지 제3 전극 패드 위에 상기 제1 내지 제3 외부 전극이 각각 설치된 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 ESL을 저감할 수 있어서, 디커플링 커패시터 및 EMI 필터 등에 응용할 경우, 전원 회로의 전압 변동을 보다 효과적으로 억제할 수 있고 고주파 감쇄 특성 및 고주파 노이즈 제거 효과를 향상시킬 수 있는 효과가 있다.
또한, 외부 전극의 고착강도를 향상시켜 제품의 신뢰성을 높일 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 측면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 도 4의 측면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 7은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 측면도이고, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 내지 제3 리드부(123, 124, 125) 및 제1 내지 제3 외부 전극(131, 132, 133)을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 육면체 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 단면을 제1 및 제2 주면으로, 제1 및 제2 주면을 연결하며 서로 대향되는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향되는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되며, 적층 방향에서 볼 때 서로 중첩되어 커패시터의 캐패시턴스(capacitance)에 기여하는 부분이다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 리드부(123, 124)는 길이 방향으로 서로 이격된 채 제1 내부 전극(121)에서 세라믹 본체(110)의 제2 주면을 통해 노출되도록 연장 형성된다.
제3 리드부(125)는 제1 및 제2 리드부(123, 124) 사이에 위치하며, 제2 내부 전극(122)에서 세라믹 본체(110)의 제2 주면을 통해 노출되도록 연장 형성된다.
제1 및 제2 외부 전극(131, 132)은 서로 같은 극성을 갖는 전극으로서, 세라믹 본체(110)의 제2 주면에 형성되며, 세라믹 본체(110)의 제2 주면을 노출된 제1 및 제2 리드부(123, 124)와 각각 접촉되어 전기적으로 연결된다.
제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132)과 다른 극성을 갖는 전극으로서 본 실시 형태에서는 그라운드 단자로 활용된다. 이러한 제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132) 사이에서 세라믹 본체(110)의 제2 주면에서 제1 및 제2 측면의 일부까지 연장되게 형성되며, 세라믹 본체(110)의 제2 주면을 통해 노출된 제3 리드부(125)와 접촉되어 전기적으로 연결된다.
이때, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 높이를 d로, 세라믹 본체(110)의 두께를 T로 규정할 때, 0.10≤d/T의 범위를 만족할 수 있다.
그리고, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 길이를 G로 규정할 때, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
제1 내지 제3 외부 전극(131, 132, 133)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등으로 형성될 수 있다. 이러한 제1 내지 제3 외부 전극(131, 132, 133)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 내지 제3 외부 전극(131, 132, 133) 상에는 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.
상기 도금층은 예를 들어 제1 내지 제3 외부 전극(131, 132, 133) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 본체(110)의 제1 주면을 통해서도 노출되도록 연장되게 형성될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 상면에도 형성될 수 있다.
또한, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 본체(110)의 제1 및 제2 단면을 통해 노출되도록 연장되게 형성될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 하면에서 세라믹 본체(110)의 양 단면까지 연장되게 형성될 수 있다.
본 실시 형태에서는, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 주면과 제1 및 제2 단면을 모두 덮는 형태로 형성되어 있으며, 본 발명이 앞서 설명 드린 바와 같이 이에 한정되는 것은 아니다.
본 실시 형태와 같이, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 주면과 제1 및 제2 단면을 모두 덮는 형태로 형성되면, 제1 및 제2 리드부(123, 124)와, 이와 각각 대응하는 제1 및 제2 외부 전극(131, 132)이 넓은 면적으로 접촉하므로 ESL의 저감 효과를 얻을 수 있다.
또한, 제2 내부 전극(122)에서 세라믹 본체(110)의 제1 주면을 통해 노출되도록 제4 리드부(126)를 추가로 연장하여 형성할 수 있다.
제4 리드부(126)는 제1 및 제2 리드부(123, 124) 사이에서 제1 및 제2 리드부(123, 124)로부터 이격되게 위치한다.
이때, 제1 및 제2 외부 전극(131, 132) 사이에서 세라믹 본체(110)의 제1 주면에는 제4 외부 전극(134)이 형성된다.
제4 외부 전극(134)은 제4 리드부(126)의 세라믹 본체(110)의 제1 주면을 통해 노출된 부분과 접촉되어 전기적으로 연결된다.
이와 같이, 제1 및 제2 리드부(123, 124)와 제4 리드부(126)를 세라믹 본체(110)의 제1 주면으로 인출시켜 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.
따라서, 커패시터의 표면 실장시 제1 및 제2 주면 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
하기 표 1은 본 발명의 적층 세라믹 커패시터의 d/T 및 d/G 값에 따른 고착강도 불량 여부 및 어쿠스틱 노이즈를 나타낸 것이다.
여기서, 상기 고착강도 불량여부는 완성된 적층 세라믹 커패시터의 제3 외부 전극에 10±1초간 가한 후 외부 전극이 분리되는지를 확인하여 판단하였다. 또한, 각각의 시료의 개수는 고착강도 테스트의 경우 시료 당 100개, 어쿠스틱 노이즈 측정의 경우 시료 당 10개를 테스트 하였다.
# d/G d/T 고착강도 불량여부
(%)		 Acoustic Noise
(dB)
1 0.000 0 80 20.2
2 0.036 0.025 65 20.8
3 0.071 0.05 34 21.3
4 0.107 0.075 8 22.1
5 0.143 0.1 0 22.5
6 0.179 0.125 0 23.7
7 0.214 0.15 0 23.9
8 0.250 0.175 0 24.2
9 0.286 0.2 0 24.5
10 0.321 0.225 0 24.9
11 0.357 0.25 0 25.4
12 0.393 0.275 0 25.9
13 0.429 0.3 0 26.3
14 0.464 0.325 0 27.2
15 0.500 0.35 0 28.9
16 0.536 0.375 0 29.1
17 0.571 0.4 0 30.5
18 0.607 0.425 0 32.5
19 0.643 0.45 0 35.8
20 0.679 0.475 0 36.7
21 0.714 0.5 0 36.9
상기 표 1을 참조하면, d/T의 값이 0.10 미만인 시료 1 내지 시료 4의 경우 고착 강도 테스트에서 적게는 8% 많게는 80%의 불량이 발생함을 알 수 있다.
또한, d/G의 값이 0.143 미만인 경우에서도 고착강도 테스트에서 불량이 발생함을 알 수 있다. 이때, 어쿠스틱 노이즈의 기준을 불량 여부를 30 dB로 설정하면, 상기 d/G가 0.536을 초과하는 경우, 즉 시료 17 내지 21은 어쿠스틱 노이즈가 30 dB를 초과하여 저 어쿠스틱 노이즈를 구현하기 어려운 것을 확인할 수 있다.
따라서, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 높이(d)와 세라믹 본체(110)의 두께(T)의 비율은 바람직하게 0.10≤d/T의 범위를 만족할 수 있다.
또한, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 높이(d)와 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 길이(G)의 비율은 바람직하게 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
변형 예
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100')를 개략적으로 나타낸 사시도이고, 도 5는 도 4의 측면도이고, 도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
여기서, 세라믹 본체(110), 제2 내부 전극(122), 제3 및 제4 리드부(125, 126) 및 제3 및 제4 외부 전극(133, 134) 등이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 내부 전극(1210), 제1 및 제2 리드부(1230, 1240) 및 제1 및 제2 외부 전극(1310, 1311, 1320, 1321)에 대해 구체적으로 설명한다.
도 4 내지 도 6을 참조하면, 제1 및 제2 리드부(1230, 1240)는 세라믹 본체(110)의 양 단면을 통해 노출되게 형성된 스페이스부(111a)를 가질 수 있다.
여기서, 스페이스부(111a)는 세라믹 본체(110)의 모서리 부분과 세라믹 본체(110)의 제1 및 제2 단면 부분에서 결합력이 높은 세라믹 재질끼리 서로 접촉하는 부분을 확보함으로써, 세라믹 본체(110)의 모서리 부분과 세라믹 본체(110)의 제1 및 제2 단면 부분에 디라미네이션이 발생하는 현상을 최소화시키게 된다.
또한, 제1 및 제2 외부 전극(1310, 1311, 1320, 1321)은 각각 세라믹 본체(110)의 제1 및 제2 주면에 서로 대향되게 형성될 수 있다. 이때, 제1 및 제2 리드부(1230, 1240)이 세라믹 본체(110)의 제1 및 제2 단면으로는 노출되지 않으므로, 제1 및 제2 리드부(1230, 1240)도 세라믹 본체(110)의 제1 및 제2 단면에는 형성하지 않는다.
적층 세라믹 커패시터의 실장 기판
도 7은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장된 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(211, 212, 213)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 두께 방향의 제2 주면이 실장 면으로서 하측에 배치되며, 제1 내지 제3 외부 전극(131, 132, 133)의 제2 주면이 각각 제1 내지 제3 전극 패드(211, 212, 213) 위에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
본 실시 형태의 적층 세라믹 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 인쇄회로기판(210)에 수직으로 배치되므로, 별도의 전류 경로 없이 인쇄회로기판(210)의 제1 내지 제3 전극 패드(211, 212, 213)로부터 제1 내지 제3 외부 전극(131, 132, 133)의 두께를 통해 제1 및 제2 내부 전극(121, 122)으로 직접 전류가 흐를 수 있다.
따라서, 인쇄회로기판에 수평으로 배치되는 내부 전극을 구비한 커패시터에 비해 ESL을 낮출 수 있으며, 이러한 ESL은 적층 수의 증가에 따라 더욱 낮아지게 된다.
일 응용 예로서, 적층 세라믹 커패시터(100)가 3-단자 EMI 필터로 사용될 경우, 제1 및 제2 외부 전극(131, 132)은 각각 신호 라인의 입력단 및 출력단에 접속되고, 제3 외부 전극(133)은 접지단에 접속되어, 신호 라인의 고주파 노이즈를 제거할 수 있다.
이 경우, (+) 극인 제1 및 제2 전극 패드(211, 212)는 각각 입/출력단에 해당하고, (-) 극인 제3 전극 패드(105)는 접지단에 해당한다.
다른 응용 예로서, 적층 세라믹 커패시터(100)가 디커플링 커패시터로 사용될 경우, 제1 및 제2 외부 전극(131, 132)은 전원 라인에 접속되고, 제3 외부 전극(133)은 접지 라인에 접속되어, 전원 회로를 안정화시킬 수 있다.
이 경우, 제1 및 제2 전극 패드(211, 212)는 전원 라인에 해당하고, 제3 전극 패드(213)는 접지단에 해당한다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
여기서, 적층 세라믹 커패시터(100')의 구조만 다른 실시 형태를 취하고 있을 뿐 실장 기판의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100' ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 1210 ; 제1 내부 전극
122 ; 제2 내부 전극 123, 1230 ; 제1 리드부
124, 1240 ; 제2 리드부 125 ; 제3 리드부
126 ; 제4 리드부 131, 1310, 1311 ; 제1 외부 전극
132, 1320, 1321 ; 제2 외부 전극 133 ; 제3 외부 전극
134 ; 제4 외부 전극 210 ; 인쇄회로기판
211, 212, 213 ; 제1 내지 제3 전극 패드

Claims (7)

  1. 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체;
    상기 유전체층을 사이에 두고 교대로 배치된 복수의 제1 및 제2 내부 전극;
    상기 제1 내부 전극에서 길이 방향으로 서로 이격된 채로 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부;
    상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제3 리드부;
    상기 세라믹 본체의 하면에 서로 이격된 채로 형성되며, 상기 제1 및 제2 리드부와 각각 연결된 제1 및 제2 외부 전극; 및
    상기 제1 및 제2 외부 전극 사이에 위치하며, 상기 세라믹 본체의 하면에서 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 연결된 제3 외부 전극; 을 포함하며,
    상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 높이를 d로, 상기 세라믹 본체의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T인 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성되며,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상하면에 각각 대칭되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 양 단면을 통해 노출되도록 연장되게 형성되며,
    상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성된 제4 리드부; 및
    상기 제1 및 제2 외부 전극 사이에서 상기 세라믹 본체의 상면에 형성 형성되며, 상기 제4 리드부와 연결된 제4 외부 전극; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 및 제2 리드부는 상기 세라믹 본체의 양 단면을 통해 노출되게 형성된 스페이스부를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
  7. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 설치된 제1항 내지 제6항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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