CN111445936A - 一种宽电压sram时序跟踪电路 - Google Patents

Abstract

本发明提出一种宽电压SRAM时序跟踪电路，属于专用集成电路设计技术领域。采用放电切换模块和可配置型SRAM时序逻辑模块实现具有时序跟踪能力的放电切换操作，通过轮流使能复制字线来控制复制位线轮流放电，从而产生周期性的时钟脉冲信号，信号的周期是复制位线放电的延时和。本发明提出的宽电压SRAM时序跟踪电路，有效降低灵敏放大器SAE使能延时变化，提高电路抗工艺偏差能力；放电切换模块动态调节复制单元字线电压，进一步提高电路抗工艺偏差能力；放电切换模块能够检测恒定放电阈值电压，提高电路的电压跟踪性能。

Description

一种宽电压SRAM时序跟踪电路

技术领域

本发明属于专用集成电路设计技术领域，具体涉及一种宽电压SRAM时序跟踪电路。

背景技术

随着移动互联网时代的到来，市场对移动设备的处理能力和续航时间提出了越来越高的要求。嵌入式静态随机存储器(Static Random Access Memory，SRAM)是移动处理器芯片的主流存储器之一，为了实现高性能和低功耗两大设计目标，低至近阈值区的宽电压SRAM设计逐渐成为业界的研究热点。时序跟踪电路是嵌入式SRAM的关键模块之一，决定了SRAM的性能以及稳定性。然而，不断降低的工作电压和不断缩小的工艺节点带来了很大的工艺变化，使得宽电压SRAM时序跟踪电路设计存在很大的设计挑战。

宽电压SRAM时序跟踪电路设计存在两大问题：一是随着电源电压的降低，局部工艺偏差造成(Sense Amplifier Enable，SAE)延时变化急剧增加，恶化了SRAM的读性能。二是不同电压下的设计裕度不同，传统复制位线电路的电压跟踪性能较差。东南大学2018年硕士论文《宽电压SRAM时序跟踪电路的研究与实现》中提出一种出了一种适用于宽电压SRAM的放电切换型时序跟踪技术及放电切换模块的电路结构，电路采用一种左右对称的结构，实现左侧电路结构中的节点m的电平与右侧电路结构中的节点n的电平之间的相互影响，从而实现内部信号以周期性的方式循环翻转，从而提高电路抗工艺偏差能力和电压跟踪性能。但该放电切换模块电路结构复杂，复制字线的使能需要通过节点电压之间相互影响实现，因此由于工艺带来的延时的风险也会随之提升。因此，需要设计一种电路结构简单清晰、具备放电切换能力的SRAM时序跟踪电路，以提高电路抗工艺偏差能力和电压跟踪性能。

发明内容

本发明的目的是为了克服现有技术所存在的不足而提出了一种宽电压SRAM时序跟踪电路，采用放电切换模块和可配置型SRAM时序逻辑模块实现具有时序跟踪能力的放电切换操作，有效降低灵敏放大器SAE使能延时变化，提高电路抗工艺偏差能力；放电切换模块动态调节复制单元字线电压，进一步提高电路抗工艺偏差能力；放电切换模块能够检测恒定放电阈值电压，提高电路的电压跟踪性能。

为了解决上述技术问题，本发明提出如下技术方案：

本发明提出一种宽电压SRAM时序跟踪电路，该时序跟踪电路适用于复制位线放电电路，复制位线放电电路以第一复制字线和第二复制字线为放电控制信号，使得第一复制位线和第二复制位线通过复制位线放电电路轮流放电。该时序跟踪电路包括：放电切换模块、可配置型SRAM时序逻辑模块。

放电切换模块以开始信号、第一复制位线和第二复制位线为输入信号，以时钟脉冲、第一复制字线和第二复制字线为输出信号。

放电切换模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一与非门、第一动态电路、第二动态电路。

进一步，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管均是P型MOS管，第一NMOS管、第二NMOS管、第三NMOS管均是N型MOS管。

进一步，第一与非门是二输入与非门。

其中，第一PMOS管的源极接工作电压，第一PMOS管的栅极与第一反相器的输入端均连接第一预充信号，第一PMOS管的漏极与第三PMOS管的栅极均连接第一复制位线；第二PMOS管的源极接工作电压，第二PMOS管的栅极与第二反相器的输入端均连接第二预充信号，第二PMOS管的漏极与第四PMOS管的栅极均连接第二复制位线；第三PMOS管的源极接工作电压，第三PMOS管的漏极、第一NMOS管的漏极与第三NMOS管的栅极连接于同一点；第四PMOS管的源极接工作电压，第四PMOS管的漏极、第二NMOS管的漏极与第三反相器的输入端连接于同一点；第五PMOS管的源极和第六PMOS管的源极均接工作电压，第五PMOS管的栅极连接第三反相器的输出端，第六PMOS管的栅极接开始信号，第五PMOS管的漏极、第六PMOS管的漏极与第三NMOS管的漏极连接于节点A；第一NMOS管的栅极接第一反相器的输出端，第一NMOS管的源极接地；第二NMOS管的栅极接第二反相器的输出端，第二NMOS管的源极接地；第三NMOS管的源极接地；第一与非门的第一输入端接开始信号，第一与非门的第二输入端、第六反相器的输入端与第七反相器的输出端连接于节点A，第一与非门的输出端、第四反相器的输入端与第五反相器的输出端连接于节点B；第四反相器的输出端接第一复制字线；第五反相器的输出端接第一预充信号；第六反相器的输出端接第二复制字线；第七反相器的输出端接第二预充信号；第一动态电路的第一输入端和第二动态电路的第一输入端均连接开始信号，第一动态电路的第二输入端连接节点B，第一动态电路的输出端接第四反相器内部的PMOS管的源极；第二动态电路的第二输入端接节点A，第二动态电路的输出端接第六反相器内部的PMOS管的源极；第一预充信号经过缓冲器后作为放电切换模块的输出时钟脉冲。

时序电路未开始工作时，开始信号为低电平，复制位线放电电路处于复位状态，放电切换模块使得第一复制位线和第二复制位线都充电到高电平。当开始信号为高电平时，放电切换模块首先使能第一复制字线，同时使得第二复制字线变为低电平，第一复制位线放电，然后第二复制位线充电到高电平。当第一复制位线放电完成后，放电切换模块使得第一复制字线变为低电平，同时使能第二复制字线，第二复制位线放电，然后第一复制位线重新充电到高电平。

通过这种交替循环放电的方式，放电切换模块产生了周期性的时钟脉冲，并且时钟脉冲的信号周期是第一复制位线和第二复制位线各放电一次的延时之和。

可配置型SRAM时序逻辑模块以放电切换模块输出的时钟脉冲作为此时序逻辑模块的时钟信号，输出灵敏放大器信号和字线信号。可配置型SRAM时序逻辑模块包括：单脉冲产生电路和脉冲移位电路。单脉冲产生电路以时钟脉冲作为此电路的时钟信号，输出信号是脉冲信号，该脉冲信号的高电平脉冲宽度与时钟脉冲的周期一致。脉冲移位电路的输入信号是脉冲信号，采用纯移位寄存器的方式来产生并输出灵敏放大器信号和字线信号。

单脉冲产生电路包括：第一寄存器、第二寄存器、第八反相器、第一与门。

进一步，第一与门是二输入与门。

第一寄存器的数据输入端接工作电压，第一寄存器的数据输出端接第二寄存器的数据输入端以及第一与门的第一输入端，时钟脉冲是第一寄存器和第二寄存器的时钟信号；第二寄存器的数据输出端接第八反相器的输入端，第八反相器的输出端接第一与门的第二输入端，第一与门的输出端输出脉冲信号。

脉冲移位电路包括：配置电路、寄存器模块、第一或门、第三寄存器、第四寄存器。

进一步，第一或门是二输入或门。

其中，寄存器模块由32个串行连接的寄存器组成。脉冲信号是寄存器模块的输入信号，时钟脉冲是寄存器模块的时钟信号，第一输出信号、第二输出信号、……第三十二输出信号均是寄存器模块的输出信号，这些输出信号作为配置电路的输入信号。

配置电路由传输门构成，通过配置信号选择第一输出信号、第二输出信号、……第三十二输出信号中的任意一个信号作为配置信号，并由配置电路分别输入到第三寄存器的数据输入端和第一或门的第一输入端。时钟脉冲是第三寄存器的时钟信号，第三寄存器的输出信号是灵敏放大器信号。字线信号的反信号接入第四寄存器的数据输入端，第一或门的第二输入端接脉冲信号，第一或门的输出信号是第四寄存器的时钟信号，第四寄存器的输出信号是字线信号。

单脉冲产生电路生成一个与时钟脉冲周期相同的脉冲信号，输入到脉冲移位电路中，脉冲移位电路采用纯移位寄存器的方式来产生灵敏放大器信号和字线信号。在脉冲移位电路的寄存器模块中，由于移位寄存器之间无额外的组合逻辑，因此不会出现Setup时序违例。由配置电路选取寄存器模块中移位寄存器的数目来控制字线信号使能的时间。配置电路由传输门构成，通过配置信号选择第一输出信号、第二输出信号、……第三十二输出信号中的任意一个信号进行输出，输出信号为配置信号。因此，当配置电路选取移位寄存器的数目为M时，则字线信号的使能时间为M个时钟脉冲的周期，灵敏放大器信号在字线信号关闭后一个时钟脉冲周期内使能，灵敏放大器信号延时为1个时钟脉冲的周期。通过产生周期性的时钟脉冲，将原本异步的SRAM时序设计同步化、数字化，可以灵活的设计各类可配置的脉冲信号并精确的控制各信号使能的时间，也会避免异步SRAM时序设计中控制信号产生交叠的问题。

本发明提出的放电切换模块，采用第一动态电路动态降低第一复制单元字线电压，采用第二动态电路动态降低第二复制单元字线电压。

第一动态电路有两个输入端和一个输出端，第一输入端接开始信号、第二输入端接第四反相器输入端，输出端接第四反相器内部的P型MOS管的源极。

第二动态电路有两个输入端和一个输出端，第一输入端接开始信号、第二输入端接第六反相器输入端，输出端接第六反相器内部的P型MOS管的源极。

第一动态电路和第二动态电路具有相同的电路结构，每个动态电路包括：第九反相器、第二与非门、第七PMOS管、第八PMOS管、第四NMOS管、第一电容、第二电容、第三电容。

进一步，第七PMOS管、第八PMOS管均是P型MOS管，第四NMOS管是N型MOS管。

进一步，第二与非门是一个二输入与非门。

第七PMOS管的源极连接工作电压，第七PMOS管的漏极接动态电路的输出端，第七PMOS管的栅极与第九反相器的输出端连接；第八PMOS管的源极与第一电容的一端、第七PMOS管的漏极连接，第一电容的另一端接地；第八PMOS管的漏极与第二电容的一端、第四NMOS管的漏极连接，第二电容的另一端接地；第八PMOS管的栅极与第四NMOS管的栅极连接第二与非门的输出端；第四NMOS管的源极接地；第九反相器的输入端与第二与非门的输出端连接；第二与非门的第一输入端连接开始信号；第二与非门的第二输入端为动态电路第二输入端，接以复制字线为输出信号的反相器的输入端；第三电容的一端接以复制字线为输出信号的反相器的输出端，第三电容的另一端接地。

进一步，第一动态电路所连接的第四反相器的输出端与第三电容的一端均连接第一复制字线。

进一步，第二动态电路所连接的第六反相器的输出端与第三电容的一端均连接第二复制字线。

当开始信号为低电平时，整个时序模块处于复位状态，以第一复制字线为输出信号的第四反相器和第二复制字线为输出信号的第六反相器的供电电压均被充电至工作电源电压；当开始信号为高电平时，时序模块开始工作。

第一动态电路具体工作如下：当第一复制字线使能时，第一复制字线电压低于工作电源电压；而当第一复制字线关闭时，第四反相器的供电电压充电至工作电源电压，整个时序模块回到初始状态。

第二动态电路具体工作如下：当第二复制字线使能时，第二复制字线电压低于工作电源电压；而当第二复制字线关闭时，第六反相器的供电电压充电至工作电源电压，整个时序模块回到初始状态。

本发明提出的放电切换模块还具有第一复制位线恒定放电阈值电压检测电路和第二复制位线恒定放电阈值电压检测电路。

进一步，第一复制位线恒定放电阈值电压检测电路包括：第一PMOS管、第三PMOS管、第一NMOS管、第一反相器。当第一复制位线和第一预充信号变为高电平时，第一复制位线开始放电，当第一复制位线放电到第三PMOS管的阈值电压时，导通第三PMOS管，使得第三PMOS管的漏极变为高电平，此时对第一复制位线的检测阈值为第三PMOS管的阈值电压。

进一步，第二复制位线恒定放电阈值电压检测电路包括：第二PMOS管、第四PMOS管、第二NMOS管、第二反相器。当第二复制位线和第二预充信号变为高电平时，第二复制位线开始放电，当第二复制位线放电到第四PMOS管的阈值电压时，导通第四PMOS管，使得第四PMOS管的漏极变为高电平，此时对第二复制位线的检测阈值为第四PMOS管的阈值电压。

本发明提出的一种宽电压SRAM时序跟踪电路，相比现有技术，具有以下效益：

1、本发明提出的一种宽电压SRAM时序跟踪电路具有放电切换型时序跟踪电路结构，通过K个复制放电单元放电，有效地降低了灵敏放大器使能(Sense Amplifier Enable，SAE)延时变化，提高了电路的抗工艺偏差能力。在0.6V TT25℃下，K值为32时，SAE的延时变化sigma由传统方案的1.88ns降低为0.55ns，降低了70％。

2、放电切换模块中设计动态电路，对复制单元字线电压进行动态调节，消除了额外的反相器延时链的影响，不引入额外的延时偏差，从而提升了抗工艺变化能力。

3、放电切换模块中设计恒定放电阈值电压检测电路，使得不同电压下的放电电压差基本一致，消除了高电压下的设计冗余，提高了电压跟踪性能。

附图说明

图1为本发明提出的一种宽电压SRAM时序跟踪电路结构示意图。

图2为本发明提出的一种宽电压SRAM时序跟踪电路的放电切换型工作过程的示意图。

图3为本发明提出的一种宽电压SRAM时序跟踪电路中，放电切换模块的电路结构图和工作波形图。

图4为本发明提出的一种宽电压SRAM时序跟踪电路中，可配置型SRAM时序逻辑电路图。

图5为传统方案和本发明提出的一种宽电压SRAM时序跟踪电路中SAE延时的统计分布图。

图6为本发明提出的一种宽电压SRAM时序跟踪电路中，可配置型SRAM时序逻辑模块电路的工作波形图。

图7为本发明提出的一种宽电压SRAM时序跟踪电路中，动态降低复制单元字线电压电路结构示意图。

图8为本发明提出的一种宽电压SRAM时序跟踪电路中，复制单元字线电压动态切换波形图。

具体实施方式

以下结合实施例子对本发明作进一步的详细描述。

实施例1。本发明提出一种宽电压SRAM时序跟踪电路，该时序跟踪电路适用于复制位线放电电路，该时序跟踪电路包括放电切换模块、可配置型SRAM时序逻辑模块。本优选实施例中，复制位线放电电路采用传统一列式复制位线电路，采用128bitcells/BL，不增加额外的版图面积，并且单边位线的电容和传统方案完全一致。图1示意出放电切换模块、可配置型SRAM时序逻辑模块和复制位线放电电路的电路结构。其中，一列式复制位线放电电路包括：2K个复制位线放电单元(Replica Cell，RC)和J组冗余单元(Dummy Cell，DC)。每个复制位线放电单元RC有两个输入端和两个输出端，第一输入端连接第一复制字线WL1，第二输入端连接第二复制字线WL2，第一输出端连接第一复制位线信号RBL1，第二输出端连接第二复制位线信号RBL2。

由图1可以看出，复制位线放电电路以第一复制字线WL1和第二复制字线WL2为放电控制信号，使得第一复制位线RBL1和第二复制位线RBL2通过复制位线放电电路轮流放电。

本优选实施例中，设定第1至K个复制位线放电单元RC的第二输入端连接低电平，即第二复制字线WL2接低电平；设定第K+1至2K个复制位线放电单元RC的第一输入端连接低电平，即第一复制字线WL1接低电平。其余J组冗余单元DC，其输入的字线信号均恒定为低电平。

进一步，每个复制位线放电单元RC均为字线分离型放电单元。字线分离型放电单元采用“6T”结构。字线分离型放电单元使得第一复制字线WL1与第二复制字线WL2被隔开。复制放电单元RC的内部节点均连接到高电平，第一复制位线RBL1的放电通道与第二复制位线RBL2的放电通道互不干扰。

如图1所示，放电切换模块以开始信号START、第一复制位线RBL1和第二复制位线RBL2为输入信号，以时钟脉冲CK、第一复制字线WL1和第二复制字线WL2为输出信号。

放电切换模块的工作步骤如图2所示。时序电路未开始工作时，开始信号为低电平，复制位线放电电路处于复位状态，放电切换模块使得第一复制位线RBL1和第二复制位线RBL2均充电到高电平。复制位线放电电路处于复位状态，开始信号为低电平时。第一步，当开始信号START为高电平时，放电切换模块首先使能第一复制字线WL1，同时第二复制字线WL2变为低电平，第一复制位线RBL1通过第1个至第K个复制位线放电单元RC放电，同时第二复制位线RBL2充电到高电平。第二步，当第一复制位线RBL1放电完成后，放电切换模块使得第一复制字线WL1变为低电平，同时使能第二复制字线WL2，第二复制位线RBL2通过第K+1个至第2K个复制位线放电单元RC放电，同时第一复制位线RBL1重新充电到高电平。第三步和第一步过程类似，第四步和第二步类似。因此，放电切换模块产生了周期性的时钟脉冲CK，该脉冲信号的周期是第一复制位线RBL1和第二复制位线RBL2各放电一次的时间之和。

实施例2。本发明提出的放电切换模型的电路如图3左侧所示。

放电切换模块包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMMOS管P6、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一反相器INV_1、第二反相器INV_2、第三反相器INV_3、第四反相器INV_4、第五反相器INV_5、第六反相器INV_6、第七反相器INV_7、第一与非门NAND_1、第一动态电路、第二动态电路。

进一步，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6均是P型MOS管，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3均是N型MOS管。

进一步，第一与非门NAND_1是二输入与非门。

其中，第一PMOS管P1的源极接工作电压，第一PMOS管P1的栅极与第一反相器INV_1的输入端均连接第一预充信号PRE1，第一PMOS管P1的漏极与第三PMOS管P3的栅极均连接第一复制位线RBL1；第二PMOS管P2的源极接工作电压，第二PMOS管P2的栅极与第二反相器INV_2的输入端均连接第二预充信号PRE2，第二PMOS管P2的漏极与第四PMOS管P4的栅极均连接第二复制位线RBL2；第三PMOS管P3的源极接工作电压，第三PMOS管P3的漏极、第一NMOS管N1的漏极与第三NMOS管N3的栅极连接于同一点；第四PMOS管P4的源极接工作电压，第四PMOS管P4的漏极、第二NMOS管N2的漏极与第三反相器INV_3的输入端连接于同一点；第五PMOS管P5的源极和第六PMOS管P6的源极均接工作电压，第五PMOS管P5的栅极连接第三反相器INV_3的输出端，第六PMOS管P6的栅极接开始信号，第五PMOS管P5的漏极、第六PMOS管P6的漏极与第三NMOS管N3的漏极连接于节点A；第一NMOS管N1的栅极接第一反相器INV_1的输出端，第一NMOS管N1的源极接地；第二NMOS管N2的栅极接第二反相器INV_2的输出端，第二NMOS管N2的源极接地；第三NMOS管N3的源极接地；第一与非门NAND_1的第一输入端接开始信号START，第一与非门NAND_1的第二输入端、第六反相器INV_6的输入端与第七反相器INV_7的输出端连接于节点A，第一与非门NAND_1的输出端、第四反相器INV_4的输入端与第五反相器INV_5的输出端连接于节点B；第四反相器INV_4的输出端接第一复制字线WL1；第五反相器INV_5的输出端接第一预充信号PRE1；第六反相器INV_6的输出端接第二复制字线WL2；第七反相器INV_7的输出端接第二预充信号PRE2；第一动态电路的第一输入端和第二动态电路的第一输入端均连接开始信号START，第一动态电路的第二输入端连接节点B，第一动态电路的输出端接第四反相器INV_4内部的PMOS管的源极；第二动态电路的第二输入端接节点A，第二动态电路的输出端接第六反相器INV_6内部的PMOS管的源极；第一预充信号PRE1经过缓冲器后作为放电切换模块的输出时钟脉冲CK。

本优选实施例中，放电切换模块的工作波形如图3右侧所示。首先，复制位线放电电路未开始工作时，开始信号START为低电平，复制位线放电电路处于复位状态，此时第一复制位线RBL1和第二复制位线RBL2都充电到高电平，具体过程如下：

当开始信号START为低电平时，节点B为高电平，第四反相器INV_4输出的第一复制字线WL1和第五反相器输出的第一预充信号PRE1为低电平，第六PMOS管P6导通，使得节点A为高电平，第六反相器INV_6输出的第二复制字线WL2和第七反相器输出的第二预充信号PRE2也为低电平。当第一预充信号PRE1和第二预充信号PRE2均为低电平时，第一PMOS管P1和第二PMOS管P2均导通，将第一复制位线RBL1和第二复制位线RBL2都充电到高电平。

放电切换模块使得第一复制位线RBL1和第二复制位线RBL2都充电到高电平后，当开始信号START为高电平时，放电切换模块开始工作，具体步骤如下：

步骤S1，第一复制字线WL1使能，第一复制位线RBL1开始放电，第一复制字线WL1关闭，第一复制位线RBL1结束放电：

节点A为高电平，经由第一与非门NAND_1和第四反相器INV_4输出的第一复制字线WL1为高电平，第一复制位线RBL1放电；

当第一复制位线RBL1放电到第三PMOS管P3的阈值电压时，导通第三PMOS管P3，使得第三PMOS管P3的漏极变为高电平，此时导通第三NMOS管N3，使得节点A变为低电平，此时第二复制字线WL2使能；

同时，节点A变为低电平使得第一复制字线WL1为低电平，第一复制位线RBL1结束放电，并将第一复制位线RBL1重新充电到高电平。

步骤S2，第二复制字线WL2使能，第二复制位线RBL2开始放电，第二复制字线WL2关闭，第二复制位线RBL2结束放电：

第二复制字线WL2为高电平，第二复制位线RBL2放电；

当第二复制位线RBL2放电到第四PMOS管P4的阈值电压时，导通第四PMOS管P4，使得第四PMOS管P4的漏极变为高电平，此时导通第五PMOS管P5，使得节点A变为高电平，此时第一复制字线WL1使能；

同时，节点A变为高电平使得第二复制字线WL2为低电平，第二复制位线RBL2结束放电，并将第二复制位线RBL2重新充电到高电平。

通过步骤S1和步骤S2，实现放电轮流切换，放电切换模块产生了周期性的时钟脉冲，并且时钟脉冲CK的信号周期是第一复制位线RBL1和第二复制位线RBL2各放电一次的延时之和。

由图3所示的各信号波形可以看出，放电切换模型通过对第一复制位线RBL1和第二复制位线RBL2的充放电实现对节点A的电平的拉低和拉高控制，即图中A_DN波形和A_UP波形的交替，使得内部信号以周期性的方式循环翻转。通过这种交替循环放电的方式，放电切换模块产生了周期性的时钟脉冲CK。由于第一复制位线RBL1和第二复制位线RBL2均通过K个复制放电单元RC同时放电，因此第一复制位线RBL1放电和第二复制位线RBL2放电的延时偏差大幅度减小，并且时钟脉冲CK的信号周期是第一复制位线RBL1和第二复制位线RBL2各放电一次的延时之和，因此时钟脉冲CK的延时偏差也大幅减小。

实施例3。本发明提出的可配置型SRAM时序逻辑模块的电路结构如图4所示。可配置型SRAM时序逻辑模块以放电切换模块输出的时钟脉冲CK作为此时序逻辑模块的时钟信号，输出灵敏放大器信号SAE和字线信号WL。可配置型SRAM时序逻辑模块包括：单脉冲产生电路和脉冲移位电路。单脉冲产生电路以时钟脉冲CK作为此电路的时钟信号，输出信号是脉冲信号PULSE，脉冲信号PULSE的高电平脉冲宽度与时钟脉冲CK的周期一致。脉冲移位电路的输入信号是脉冲信号CK，采用纯移位寄存器的方式来产生并输出灵敏放大器信号SAE和字线信号WL。

单脉冲产生电路包括：第一寄存器R_1、第二寄存器R_2、第八反相器INV_8、第一与门AND_1。

进一步，第一与门AND_1是二输入与门。

第一寄存器R_1的数据输入端D接工作电压，第一寄存器R_1的数据输出端Q接第二寄存器R_2的数据输入端D以及第一与门AND_1的第一输入端，时钟脉冲CK是第一寄存器R_1和第二寄存器R_2的时钟信号；第二寄存器R_2的数据输出端Q接第八反相器INV_8的输入端，第八反相器INV_8的输出端接第一与门AND_1的第二输入端，第一与门AND_1的输出端输出脉冲信号PULSE。

脉冲移位电路包括：配置电路、寄存器模块、第一或门OR_1、第三寄存器R_3、第四寄存器R_4。

进一步，第一或门OR_1是二输入或门。

其中，寄存器模块由32个串行连接的寄存器组成。脉冲信号PULSE是寄存器模块的输入信号，时钟脉冲CK是寄存器模块的时钟信号，第一输出信号Q1、第二输出信号Q2、……第三十二输出信号Q32均是寄存器模块的输出信号，这些输出信号作为配置电路的输入信号。

配置电路由传输门构成，通过配置信号选择第一输出信号Q1、第二输出信号Q2、……第三十二输出信号Q32中的任意一个信号作为配置信号Conf_out，并由配置电路分别输入到第三寄存器R_3的数据输入端D和第一或门OR_1的第一输入端。时钟脉冲CK是第三寄存器R_3的时钟信号，第三寄存器R_3的输出信号是灵敏放大器信号SAE。字线信号WL的反信号接入第四寄存器R_4的数据输入端，第一或门OR_1的第二输入端接脉冲信号，第一或门OR_1的输出信号是第四寄存器R_4的时钟信号，第四寄存器R_4的输出信号是字线信号WL。

单脉冲产生电路生成一个高电平脉冲宽度与时钟脉冲CK周期相同的脉冲信号PULSE，输入到脉冲移位电路中，脉冲移位电路采用纯移位寄存器的方式来产生灵敏放大器信号SAE和字线信号WL。在脉冲移位电路的寄存器模块中，由于移位寄存器之间无额外的组合逻辑，因此不会出现Setup时序违例。由配置电路选取寄存器模块中移位寄存器的数目来控制字线信号WL使能的时间。配置电路由传输门构成，通过配置信号选择第一输出信号Q1、第二输出信号Q2、……第三十二输出信号Q32中的任意一个信号进行输出，输出信号为配置信号Conf_out。因此，当配置电路选取移位寄存器的数目为M时，则字线信号WL的使能时间为M个时钟脉冲CK的周期，灵敏放大器信号SAE在字线信号WL关闭后一个时钟脉冲CK周期内使能，灵敏放大器信号SAE延时为1个时钟脉冲CK的周期，灵敏放大器信号SAE的波形如图5所示，配置电路的工作波形如图6所示。通过产生周期性的时钟脉冲CK，将原本异步的SRAM时序设计同步化、数字化，可以灵活的设计各类可配置的脉冲信号并精确的控制各信号使能的时间，也会避免异步SRAM时序设计中控制信号产生交叠的问题。

实施例4。本发明提出的放电切换模块，采用第一动态电路动态降低第一复制单元字线电压，采用第二动态电路动态降低第二复制单元字线电压，动态电路结构如图7所示。

第一动态电路有两个输入端和一个输出端，第一输入端接开始信号START、第二输入端接第四反相器INV_4输入端，输出端接第四反相器INV_4内部的PMOS管的源极。

第二动态电路有两个输入端和一个输出端，第一输入端接开始信号START、第二输入端接第六反相器INV_6输入端，输出端接第六反相器INV_6内部的PMOS管的源极。

第一动态电路和第二动态电路具有相同的电路结构，每个动态电路包括：第九反相器INV_9、第二与非门NAND_2、第七PMOS管P7、第八PMOS管P8、第四NMOS管N4、第一电容C1、第二电容C2、第三电容C4。

进一步，第七PMOS管P7、第八PMOS管P8均是PMOS管，第四NMOS管N4是NMOS管。

进一步，第二与非门NAND_2是一个二输入与非门。

第七PMOS管P7的源极连接工作电压，第七PMOS管P7的漏极接动态电路的输出端，第七PMOS管P7的栅极与第九反相器INV_9的输出端连接；第八PMOS管P8的源极与第一电容C1的一端、第七PMOS管P7的漏极连接，第一电容C1的另一端接地；第八PMOS管P8的漏极与第二电容C2的一端、第四NMOS管N4的漏极连接，第二电容C2的另一端接地；第八PMOS管P8的栅极与第四NMOS管N4的栅极连接第二与非门NAND_2的输出端；第四NMOS管N4的源极接地；第九反相器INV_9的输入端与第二与非门NAND_2的输出端连接；第二与非门NAND_2的第一输入端连接开始信号START；第二与非门NAND_2的第二输入端为动态电路第二输入端，接以复制字线为输出信号的反相器的输入端；第三电容C3的一端接以复制字线为输出信号的反相器的输出端，第三电容C3的另一端接地。

进一步，第一动态电路所连接的第四反相器INV_4的输出端与第三电容C3的一端均连接第一复制字线WL1；

进一步，第二动态电路所连接的第六反相器INV_6的输出端与第三电容C3的一端均连接第二复制字线WL2。

当开始信号START为低电平时，整个时序模块处于复位状态，以第一复制字线WL1为输出信号的第四反相器INV_4和第二复制字线WL2为输出信号的第六反相器INV_6的供电电压被充电至高电平，同时第一电容C1充电、第二电容C2通过第四NMOS管N4放电；当开始信号为高电平时，时序模块开始工作。

以第一动态电路为例，具体说明动态电路的工作情况：当第一复制字线WL1使能时，第四反相器INV_4的输入WLB1为低电平，第二与非门NAND_2输出为高电平并将第七PMOS管P7关断，同时第八PMOS管P8导通且第四NOMS管N4关断，此时由于第二电容C2和第三电容C3上均没有存储电荷，因此第一电容C1、第二电容C2和第三电容C3之间会进行电荷共享，使得第四反相器INV_4的供电电压低于工作电源电压，从而使得第一复制字线WL1的电压低于工作电源电压；而当第一复制字线WL1为低电平时，第四反相器INV_4的输入WLB1为高电平，第二与非门NAND_2输出为低电平并将第七PMOS管P7导通，使得第四反相器INV_4的供电电压充电至工作电源电压，同时第一电容C1充电，第二电容C2和第三电容C3均放电，整个时序模块回到初始状态。

第二动态电路工作情况与第一动态电路相同。

图8是本发明提出的放电切换模块实现复制单元字线电压动态切换的波形图。放电切换电路使得第一复制字线WL1和第二复制字线WL2交替使能，当第一复制字线WL1使能时，第四反相器的供电电压动态降低，同时第六反相器的供电电压充电至工作电源电压；反之，当第二复制字线WL2使能时，第六反相器的供电电压动态降低，同时第四反相器的供电电压充电至工作电源电压。因此，无论是第一复制字线WL1使能还是第二复制字线WL2使能，字线电压都会动态的从600mV降低至520mV。第一复制字线WL1电压和第二复制字线WL2电压的动态降低原理是电荷共享，即字线电压由第一电容C1、第二电容C2和第三电容C3之间的大小比例所决定，因此可以根据实际应用需要，调整第一电容C1和第二电容C2的大小比例来改变字线电压的数值。

实施例5。传统电路中连接复制位线的都是反相器，高电压下的复制位线放电电压差与低电压下的复制位线放电电压差有所偏差，因为需要改变放电单元的数量来缩小该偏差。因此，本发明提出的放电切换模块能够实现第一复制位线RBL1恒定放电阈值电压检测和第二复制位线RBL2恒定放电阈值电压检测，使得在电压变化情况下，第一复制位线RBL1的放电电压差和第二复制位线RBL2的放电电压差保持恒定。

第一复制位线恒定放电阈值电压检测电路包括：第一PMOS管P1、第三PMOS管P3、第一NMOS管N1、第一反相器INV_1。当第一复制位线RBL1和第一预充信号PRE1变为高电平时，第一复制位线RBL1开始放电，当第一复制位线RBL1放电到第三PMOS管P3的阈值电压时，导通第三PMOS管P3，使得第三PMOS管P3的漏极变为高电平，此时第一复制位线RBL1的放电电压差为第三PMOS管P3的阈值电压，由于第三PMOS管P3的阈值电压基本不随电压变化而变化，因此第一复制位线RBL1的放电电压差是恒定的。

第二复制位线恒定放电阈值电压检测电路包括：第二PMOS管P2、第四PMOS管P4、第二NMOS管N2、第二反相器INV_2。当第二复制位线RBL2和第二预充信号PRE2变为高电平时，第二复制位线RBL2开始放电，当第二复制位线RBL2放电到第四PMOS管P4的阈值电压时，导通第四PMOS管P4，使得第四PMOS管P4的漏极变为高电平，此时第二复制位线RBL2的放电电压差为第四PMOS管P4的阈值电压，由于第四PMOS管P4的阈值电压基本不随电压变化而变化，因此第二复制位线RBL2的放电电压差是恒定的。

因此，当电压变化时，不需要改变放电电路的结构和其中的放电单元数目，高电压下的放电电压差和低电压下的放电电压差基本一致，消除了高电压下的设计冗余，提高了电压的跟踪性。

以上具体实施方式及实施例是对本发明提出的一种宽电压SRAM时序跟踪电路技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。

Claims (8)

1.一种宽电压SRAM时序跟踪电路，适用于复制位线放电电路，所述复制位线放电电路以第一复制字线和第二复制字线为放电控制信号，使得第一复制位线和第二复制位线通过复制位线放电电路轮流放电，其特征在于，所述宽电压SRAM时序跟踪电路包括：放电切换模块、可配置型SRAM时序逻辑模块；

所述放电切换模块以开始信号、第一复制位线和第二复制位线为输入信号，以时钟脉冲、第一复制字线和第二复制字线为输出信号；所述可配置型SRAM时序逻辑模块以所述放电切换模块输出的时钟脉冲作为时钟信号，以灵敏放大器信号和字线信号为输出信号；

所述放电切换模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第一与非门、第一动态电路、第二动态电路；

进一步，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管均是P型MOS管，第一NMOS管、第二NMOS管、第三NMOS管均是N型MOS管；

进一步，第一与非门是二输入与非门；

其中，第一PMOS管的源极接工作电压，第一PMOS管的栅极与第一反相器的输入端均连接第一预充信号，第一PMOS管的漏极与第三PMOS管的栅极均连接第一复制位线；第二PMOS管的源极接工作电压，第二PMOS管的栅极与第二反相器的输入端均连接第二预充信号，第二PMOS管的漏极与第四PMOS管的栅极均连接第二复制位线；第三PMOS管的源极接工作电压，第三PMOS管的漏极、第一NMOS管的漏极与第三NMOS管的栅极连接于同一点；第四PMOS管的源极接工作电压，第四PMOS管的漏极、第二NMOS管的漏极与第三反相器的输入端连接于同一点；第五PMOS管的源极和第六PMOS管的源极均接工作电压，第五PMOS管的栅极连接第三反相器的输出端，第六PMOS管的栅极接开始信号，第五PMOS管的漏极、第六PMOS管的漏极与第三NMOS管的漏极连接于节点A；第一NMOS管的栅极接第一反相器的输出端，第一NMOS管的源极接地；第二NMOS管的栅极接第二反相器的输出端，第二NMOS管的源极接地；第三NMOS管的源极接地；第一与非门的第一输入端接开始信号，第一与非门的第二输入端、第六反相器的输入端与第七反相器的输出端连接于节点A，第一与非门的输出端、第四反相器的输入端与第五反相器的输出端连接于节点B；第四反相器的输出端接第一复制字线；第五反相器的输出端接第一预充信号；第六反相器的输出端接第二复制字线；第七反相器的输出端接第二预充信号；第一动态电路的第一输入端和第二动态电路的第一输入端均连接开始信号，第一动态电路的第二输入端连接节点B，第一动态电路的输出端接第四反相器内部的PMOS管的源极；第二动态电路的第二输入端接节点A，第二动态电路的输出端接第六反相器内部的PMOS管的源极；第一预充信号经过缓冲器后作为放电切换模块的输出时钟脉冲。

2.根据权利要求1所述的一种宽电压SRAM时序跟踪电路，其特征在于，

当开始信号为低电平，所述放电切换模块使得第一复制位线和第二复制位线都充电到高电平，具体如下；

当开始信号为低电平时，节点B为高电平，第四反相器输出的第一复制字线和第五反相器输出的第一预充信号为低电平，第六PMOS管导通，使得节点A为高电平，第六反相器输出的第二复制字线和第七反相器输出的第二预充信号也为低电平；当第一预充信号和第二预充信号均为低电平时，第一PMOS管和第二PMOS管均导通，将第一复制位线和第二复制位线都充电到高电平。

3.根据权利要求1所述的一种宽电压SRAM时序跟踪电路，其特征在于，

所述放电切换模块使得第一复制位线和第二复制位线都充电到高电平后，当开始信号为高电平时，所述放电切换模块开始工作，具体步骤如下：

步骤S1，第一复制字线使能，第一复制位线开始放电，第一复制字线关闭，第一复制位线结束放电：

节点A为高电平，经由第一与非门和第四反相器输出的第一复制字线为高电平，第一复制位线放电；

当第一复制位线放电到第三PMOS管的阈值电压时，导通第三PMOS管，使得第三PMOS管的漏极变为高电平，此时导通第三NMOS管，使得节点A变为低电平，此时第二复制字线使能；

同时，节点A变为低电平使得第一复制字线为低电平，第一复制位线结束放电，并将第一复制位线重新充电到高电平；

步骤S2，第二复制字线使能，第二复制位线开始放电，第二复制字线关闭，第二复制位线结束放电：

第二复制字线为高电平，第二复制位线放电；

当第二复制位线放电到第四PMOS管的阈值电压时，导通第四PMOS管，使得第四PMOS管的漏极变为高电平，此时导通第五PMOS管，使得节点A变为高电平，此时第一复制字线使能；

同时，节点A变为高电平使得第二复制字线为低电平，第二复制位线结束放电，并将第二复制位线重新充电到高电平；

通过这种交替循环放电的方式，放电切换模块产生了周期性的时钟脉冲，并且时钟脉冲的信号周期是第一复制位线和第二复制位线各放电一次的延时之和。

4.根据权利要求1所述的一种宽电压SRAM时序跟踪电路，其特征在于，所述可配置型SRAM时序逻辑模块包括：单脉冲产生电路和脉冲移位电路；

所述单脉冲产生电路以所述放电切换模块输出的时钟脉冲作为此电路的时钟信号，以脉冲信号作为输出信号，脉冲信号的高电平脉冲宽度与时钟脉冲的周期一致；

所述单脉冲产生电路包括：第一寄存器、第二寄存器、第八反相器、第一与门；第一寄存器的数据输入端接工作电压，第一寄存器的数据输出端接第二寄存器的数据输入端以及第一与门的第一输入端，时钟脉冲是第一寄存器和第二寄存器的时钟信号；第二寄存器的数据输出端接第八反相器的输入端，第八反相器的输出端接第一与门的第二输入端，第一与门的输出端输出脉冲信号；

进一步，第一与门是二输入与门；

所述脉冲移位电路的输入信号是脉冲信号，采用纯移位寄存器的方式来产生并输出灵敏放大器信号和字线信号；

脉冲移位电路包括：配置电路、寄存器模块、第一或门、第三寄存器、第四寄存器；其中，寄存器模块由32个串行连接的寄存器组成；脉冲信号是寄存器模块的输入信号，时钟脉冲是寄存器模块的时钟信号，第一输出信号、第二输出信号、……第三十二输出信号均是寄存器模块的输出信号，这些输出信号作为配置电路的输入信号；

进一步，第一或门是二输入或门；

配置电路由传输门构成，通过配置信号选择第一输出信号、第二输出信号、……第三十二输出信号中的任意一个信号作为配置信号，并由配置电路分别输入到第三寄存器的数据输入端和第一或门的第一输入端；时钟脉冲是第三寄存器的时钟信号，第三寄存器的输出信号是灵敏放大器信号；字线信号的反信号接入第四寄存器的输入端，第一或门的第二输入端接脉冲信号，第一或门的输出信号是第四寄存器的时钟信号，第四寄存器的输出信号是字线信号。

5.根据权利要求1所述的一种宽电压SRAM时序跟踪电路，其特征在于，

所述第一动态电路有两个输入端和一个输出端，第一输入端接开始信号、第二输入端接第四反相器输入端，输出端接第四反相器内部的PMOS管的源极；

所述第二动态电路有两个输入端和一个输出端，第一输入端接开始信号、第二输入端接第六反相器输入端，输出端接第六反相器内部的PMOS管的源极；

第一动态电路和第二动态电路具有相同的电路结构，每个动态电路包括：第九反相器、第二与非门、第七PMOS管、第八PMOS管、第四NMOS管、第一电容、第二电容、第三电容；

进一步，第二与非门是二输入与非门；

第七PMOS管的源极连接工作电压，第七PMOS管的漏极接动态电路的输出端，第七PMOS管的栅极与第九反相器的输出端连接；第八PMOS管的源极与第一电容的一端、第七PMOS管的漏极连接，第一电容的另一端接地；第八PMOS管的漏极与第二电容的一端、第四NMOS管的漏极连接，第二电容的另一端接地；第八PMOS管的栅极与第四NMOS管的栅极连接第二与非门的输出端；第四NMOS管的源极接地；第九反相器的输入端与第二与非门的输出端连接；第二与非门的第一输入端连接开始信号；第二与非门的第二输入端为动态电路的第二输入端，接以复制字线为输出信号的反相器的输入端；第三电容的一端接以复制字线为输出信号的反相器的输出端，第三电容的另一端接地；

进一步，第一动态电路所连接的第四反相器的输出端与第三电容的一端均连接第一复制字线；

进一步，第二动态电路所连接的第六反相器的输出端与第三电容的一端均连接第二复制字线。

6.根据权利要求1或5任一项所述的一种宽电压SRAM时序跟踪电路，其特征在于，

第一动态电路动态降低第一复制字线电压，第二动态电路动态降低第二复制字线电压；

当开始信号为低电平时，整个时序模块处于复位状态，以复制字线为输出信号的反相器的供电电压被充电至工作电源电压；当开始信号为高电平时，时序模块开始工作；

第一动态电路具体工作如下：当第一复制字线使能时，第一复制字线电压低于工作电源电压；而当第一复制字线关闭时，第四反相器的供电电压充电至工作电源电压，整个时序模块回到初始状态；

第二动态电路具体工作如下：当第二复制字线使能时，第二复制字线电压低于工作电源电压；而当第二复制字线关闭时，第六反相器的供电电压充电至工作电源电压，整个时序模块回到初始状态。

7.根据权利要求1所述的一种宽电压SRAM时序跟踪电路，其特征在于，所述放电切换模块具有第一复制位线恒定放电阈值电压检测电路，该电路包括：第一PMOS管、第三PMOS管、第一NMOS管、第一反相器；

当第一复制位线和第一预充信号变为高电平时，第一复制位线开始放电，当第一复制位线放电到第三PMOS管的阈值电压时，导通第三PMOS管，使得第三PMOS管的漏极变为高电平，此时对第一复制位线的检测阈值为第三PMOS管的阈值电压；此时第一复制位线的放电电压差为第三PMOS管的阈值电压。

8.根据权利要求1所述的一种宽电压SRAM时序跟踪电路，其特征在于，

所述放电切换模块具有第二复制位线恒定放电阈值电压检测电路，该电路包括：第二PMOS管、第四PMOS管、第二NMOS管、第二反相器；

当第二复制位线和第二预充信号变为高电平时，第二复制位线开始放电，当第二复制位线放电到第四PMOS管的阈值电压时，导通第四PMOS管，使得第四PMOS管的漏极变为高电平，此时第二复制位线的检测阈值为第四PMOS管的阈值电压；此时第二复制位线的放电电压差为第四PMOS管的阈值电压。

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