JPH07212211A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH07212211A JPH07212211A JP6002064A JP206494A JPH07212211A JP H07212211 A JPH07212211 A JP H07212211A JP 6002064 A JP6002064 A JP 6002064A JP 206494 A JP206494 A JP 206494A JP H07212211 A JPH07212211 A JP H07212211A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Abstract
(57)【要約】
【目的】 ハイもしくはローの信号を負荷に出力する出
力バッファ回路に関し，高速に信号伝送を行うようにす
ることを目的とする。 【構成】 電源電圧（Ｖｃｃ）より低く接地電圧（Ｖｓ
ｓ）より高い電圧で終端する負荷にハイもしくはローの
信号を出力する出力バッファ回路(2) において，該出力
バッファ回路(2) は複数のトランジスタ（Ｑ１，Ｑ２）
が直列接続され，ソースホロワ動作によりハイまたはロ
ーの信号を出力する構成を持つ。
力バッファ回路に関し，高速に信号伝送を行うようにす
ることを目的とする。 【構成】 電源電圧（Ｖｃｃ）より低く接地電圧（Ｖｓ
ｓ）より高い電圧で終端する負荷にハイもしくはローの
信号を出力する出力バッファ回路(2) において，該出力
バッファ回路(2) は複数のトランジスタ（Ｑ１，Ｑ２）
が直列接続され，ソースホロワ動作によりハイまたはロ
ーの信号を出力する構成を持つ。
Description
【０００１】
【産業上の利用分野】本発明は，ハイもしくはローの信
号を負荷に出力する出力バッファ回路に関する。
号を負荷に出力する出力バッファ回路に関する。
【０００２】ＣＭＯＳ用高速Ｉ／Ｏインタフェースとし
てはＣＴＴ（Center Tap Termination) ，Ｔ−ＬＶＴＴ
Ｌ（Terminated LVTTL) 等の小振幅インタフェースが使
用されている。
てはＣＴＴ（Center Tap Termination) ，Ｔ−ＬＶＴＴ
Ｌ（Terminated LVTTL) 等の小振幅インタフェースが使
用されている。
【０００３】このようなインタフェースでは，ＣＰＵと
メモリ間の入出力には高速性が要求されるため，ＣＰＵ
側装置とメモリ側装置のインピーダンスを整合させ，高
速に信号処理する必要がある。
メモリ間の入出力には高速性が要求されるため，ＣＰＵ
側装置とメモリ側装置のインピーダンスを整合させ，高
速に信号処理する必要がある。
【０００４】
【従来の技術】図８は従来の出力バッファ回路を示し，
ＣＴＴ等の振幅インタフェースの出力バッファである。
ＣＴＴ等の振幅インタフェースの出力バッファである。
【０００５】図８において，２１０は装置１であって，
ＣＰＵ，メモリ等である。２１１は出力バッファ回路で
ある。
ＣＰＵ，メモリ等である。２１１は出力バッファ回路で
ある。
【０００６】２１５はＦＥＴであって，Ｐ型のＭＯＳＦ
ＥＴ等である。２１６はＦＥＴであって，Ｎ型のＭＯＳ
ＦＥＴ等である。２２２は装置２であって，メモリ等で
ある。
ＥＴ等である。２１６はＦＥＴであって，Ｎ型のＭＯＳ
ＦＥＴ等である。２２２は装置２であって，メモリ等で
ある。
【０００７】２２３は装置３であって，メモリ等であ
る。２２４は装置４であって，メモリ等である。２２６
は終端抵抗Ｒｔである。
る。２２４は装置４であって，メモリ等である。２２６
は終端抵抗Ｒｔである。
【０００８】Ｖｃｃは電源である。Ｖｓｓは接地電圧で
ある（Ｖｓｓ＝０である）。Ｖｔｔは終端抵抗２２６の
側の電源電圧であり，約（１／２）Ｖｃｃである。
ある（Ｖｓｓ＝０である）。Ｖｔｔは終端抵抗２２６の
側の電源電圧であり，約（１／２）Ｖｃｃである。
【０００９】Ｇはゲート入力を示す。Ｄはドレインであ
る。Ｓはソースである。
る。Ｓはソースである。
【００１０】図８の構成の動作は次の通りである。 (1) 装置１がハイ（Ｈ）レベルの信号（以後Ｈと称す
る）を出力する場合 Ｇにロー（Ｌ）レベルの信号（以後Ｌと称する）が入力
される。その結果，ＦＥＴ２１５がオン，ＦＥＴ２１６
がオフとなり，出力バッファ回路２１１からＨが出力さ
れる。このとき，電源Ｖｃｃ−ＦＥＴ２１５のソース
（Ｓ）−ＦＥＴ２１５のドレイン（Ｄ）−バスライン２
２５−終端抵抗Ｒｔ（２２６）−電源Ｖｔｔを経由して
この順序に電流が流れる。
る）を出力する場合 Ｇにロー（Ｌ）レベルの信号（以後Ｌと称する）が入力
される。その結果，ＦＥＴ２１５がオン，ＦＥＴ２１６
がオフとなり，出力バッファ回路２１１からＨが出力さ
れる。このとき，電源Ｖｃｃ−ＦＥＴ２１５のソース
（Ｓ）−ＦＥＴ２１５のドレイン（Ｄ）−バスライン２
２５−終端抵抗Ｒｔ（２２６）−電源Ｖｔｔを経由して
この順序に電流が流れる。
【００１１】(2) 装置１がロー（Ｌ）レベルの信号を
出力する場合 ゲート入力ＧにＨが入力される。その結果，ＦＥＴ２１
５がオフ，ＦＥＴ２１６がオンとなり，出力バッファ回
路２１１からＬが出力される。このとき，電源Ｖｔｔ−
終端抵抗Ｒｔ（２２６）−ＦＥＴ２１６のドレインＤ−
ＦＥＴ２１６のソースＳ−Ｖｓｓを経由して電流が流れ
る。
出力する場合 ゲート入力ＧにＨが入力される。その結果，ＦＥＴ２１
５がオフ，ＦＥＴ２１６がオンとなり，出力バッファ回
路２１１からＬが出力される。このとき，電源Ｖｔｔ−
終端抵抗Ｒｔ（２２６）−ＦＥＴ２１６のドレインＤ−
ＦＥＴ２１６のソースＳ−Ｖｓｓを経由して電流が流れ
る。
【００１２】
【発明が解決しようとする課題】従来の出力バッファ回
路は，信号の周波数が低い場合や，出力バッファと負荷
（バスライン２２５と終端抵抗２２６）がインピーダン
ス整合されている場合には出力信号のＨからＬもしくは
ＬからＨの遷移時間（信号が論理の参照電圧を横切るま
での時間）は無視できるほど短いが，インピーダンスが
整合されていない場合には，バスライン２２５や終端抵
抗２２６での信号の反射等のために遷移時間が無視でき
るほど増大し，信号処理の高速化が阻まれるものであ
る。
路は，信号の周波数が低い場合や，出力バッファと負荷
（バスライン２２５と終端抵抗２２６）がインピーダン
ス整合されている場合には出力信号のＨからＬもしくは
ＬからＨの遷移時間（信号が論理の参照電圧を横切るま
での時間）は無視できるほど短いが，インピーダンスが
整合されていない場合には，バスライン２２５や終端抵
抗２２６での信号の反射等のために遷移時間が無視でき
るほど増大し，信号処理の高速化が阻まれるものであ
る。
【００１３】例えば，ＤＲＡＭを例にとると，ＤＲＡＭ
はメモリを挿入もしくは抜却できるように搭載したプリ
ント基板（ＳＩＭＭ（Single In -line Memory Modul
e)）をバスラインの接続端子に取外し可能に装着するた
め，バスライン上でＣＰＵとメモリの接続に多数の分岐
ができ，しかも，バスラインに接続されるＳＩＭＭの枚
数も変動し，バッファ回路と負荷の整合が取りにくいも
のである。
はメモリを挿入もしくは抜却できるように搭載したプリ
ント基板（ＳＩＭＭ（Single In -line Memory Modul
e)）をバスラインの接続端子に取外し可能に装着するた
め，バスライン上でＣＰＵとメモリの接続に多数の分岐
ができ，しかも，バスラインに接続されるＳＩＭＭの枚
数も変動し，バッファ回路と負荷の整合が取りにくいも
のである。
【００１４】そのため，従来のＣＴＴ，Ｔ−ＬＶＴＴＬ
等では出力信号の遷移時間が増大し，高速な信号伝送が
行い難いものであった。本発明は，高速に信号伝送がす
ることのできる出力バッファを提供することを目的とす
る。
等では出力信号の遷移時間が増大し，高速な信号伝送が
行い難いものであった。本発明は，高速に信号伝送がす
ることのできる出力バッファを提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明は，バッファ回路
の出力トランジスタをソースホロワ動作するように構成
して信号遷移時の出力インピーダンスをＨ，Ｌ確定時の
出力インピーダンスより下げることにより，インピーダ
ンス不整合による遷移時間の増大を防ぐようにした。ま
た，ゲートの印加電圧を電源電圧より高くしてトランジ
スタの駆動能力を上げ，高速動作できるようにした。
の出力トランジスタをソースホロワ動作するように構成
して信号遷移時の出力インピーダンスをＨ，Ｌ確定時の
出力インピーダンスより下げることにより，インピーダ
ンス不整合による遷移時間の増大を防ぐようにした。ま
た，ゲートの印加電圧を電源電圧より高くしてトランジ
スタの駆動能力を上げ，高速動作できるようにした。
【００１６】図１は本発明の基本構成を示す（Ｑ１がＮ
型，Ｐ２がＰ型の場合，およびインタフェースをＣＴＴ
（もしくはＴ−ＬＶＴＴＬ）とする場合を例として示
す）。図１において，１は装置１であって，ＣＰＵ，メ
モリ等の装置である。
型，Ｐ２がＰ型の場合，およびインタフェースをＣＴＴ
（もしくはＴ−ＬＶＴＴＬ）とする場合を例として示
す）。図１において，１は装置１であって，ＣＰＵ，メ
モリ等の装置である。
【００１７】２は出力バッファ回路であって，Ｈもしく
はＬの信号を出力するものである。３は制御回路であ
る。４はバスラインである。
はＬの信号を出力するものである。３は制御回路であ
る。４はバスラインである。
【００１８】５は装置２であって，メモリ，ＣＰＵ等の
装置である。６は終端抵抗Ｒｔである。出力バッファ回
路２において，１０は駆動回路である。
装置である。６は終端抵抗Ｒｔである。出力バッファ回
路２において，１０は駆動回路である。
【００１９】１１は出力回路であって、ソースホロワ動
作するものである。１２は駆動回路１であって，トラン
ジスタＱ１に電源電圧（Ｖｃｃ）より高い電圧源（ＳＶ
ｃｃ）に昇圧した論理信号を印加するようにするもので
あり，インバータ等である。
作するものである。１２は駆動回路１であって，トラン
ジスタＱ１に電源電圧（Ｖｃｃ）より高い電圧源（ＳＶ
ｃｃ）に昇圧した論理信号を印加するようにするもので
あり，インバータ等である。
【００２０】１３は駆動回路２であって，トランジスタ
Ｑ２に接地電圧Ｖｓｓより低い電圧の論理信号を印加す
るものであって，インバータ等である。Ｑ１はトランジ
スタ（ＦＥＴ）であって，Ｎ型である。
Ｑ２に接地電圧Ｖｓｓより低い電圧の論理信号を印加す
るものであって，インバータ等である。Ｑ１はトランジ
スタ（ＦＥＴ）であって，Ｎ型である。
【００２１】Ｑ２はトランジスタ（ＦＥＴ）であって，
Ｐ型である。Ｖｃｃは電源電圧である。ＳＶｃｃは電源
電圧Ｖｃｃより高い電圧源である。
Ｐ型である。Ｖｃｃは電源電圧である。ＳＶｃｃは電源
電圧Ｖｃｃより高い電圧源である。
【００２２】Ｖｓｓは接地電圧である。Ｖｂｂは接地電
圧Ｖｓｓより低い電圧源である。Ｖｔｔは終端側の電源
であって，例えば，約（１／２）Ｖｃｃの電圧源であ
る。
圧Ｖｓｓより低い電圧源である。Ｖｔｔは終端側の電源
であって，例えば，約（１／２）Ｖｃｃの電圧源であ
る。
【００２３】
【作用】図１の構成の動作を説明する。 (1) Ｈを出力する場合 駆動回路１(12)よりＳＶｃｃに昇圧されたＨの信号がＱ
１のゲートに印加される。一方，駆動回路２(13)よりＨ
がＱ２のゲートに印加される。その結果，Ｑ１がオン，
Ｑ２がオフとなり，出力回路１１からＨが出力される。
このとき，Ｖｃｃ−Ｑ１のドレイン（Ｄ）−Ｑ１のソー
ス（Ｓ）−バスライン４−終端抵抗−Ｖｔｔを経由し
て，この順序に電流が流れ，Ｑ１はソースホロワ動作を
する。
１のゲートに印加される。一方，駆動回路２(13)よりＨ
がＱ２のゲートに印加される。その結果，Ｑ１がオン，
Ｑ２がオフとなり，出力回路１１からＨが出力される。
このとき，Ｖｃｃ−Ｑ１のドレイン（Ｄ）−Ｑ１のソー
ス（Ｓ）−バスライン４−終端抵抗−Ｖｔｔを経由し
て，この順序に電流が流れ，Ｑ１はソースホロワ動作を
する。
【００２４】(2) Ｌを出力する場合 駆動回路１(12)よりＬの信号がＱ１のゲートに印加され
る。また，駆動回路２(13)からＶｓｓより低い電圧Ｖｂ
ｂに降圧されたＬの信号がＱ２のゲートに印加される。
その結果，Ｑ１がオフ，Ｑ２がオンとなり，出力回路１
１からＬが出力される。この時，Ｖｔｔ−終端抵抗６−
バスライン４−Ｑ２のソース（Ｓ）−Ｑ２のドレイン
（Ｄ）−Ｖｓｓに電流が流れ，Ｑ２はソースホロワ動作
をする。
る。また，駆動回路２(13)からＶｓｓより低い電圧Ｖｂ
ｂに降圧されたＬの信号がＱ２のゲートに印加される。
その結果，Ｑ１がオフ，Ｑ２がオンとなり，出力回路１
１からＬが出力される。この時，Ｖｔｔ−終端抵抗６−
バスライン４−Ｑ２のソース（Ｓ）−Ｑ２のドレイン
（Ｄ）−Ｖｓｓに電流が流れ，Ｑ２はソースホロワ動作
をする。
【００２５】上記の動作において，例えば，Ｑ１のゲー
ト−ソース間電圧Ｖｇｓを考える。Ｌ側の出力電圧をＶ
ｏｌ，Ｈ側の出力電圧をＶｏｈとし，Ｑ１がＬからＨに
なる場合に着目する。このとき，遷移の初期ではＶｇｓ
＝ＳＶｃｃ−Ｖｏｌである。遷移後はＳＶｃｃ−Ｖｏｈ
である。従って，Ｖｇｓは高く出力インピーダンスは低
いので，駆動能力が高い。また，遷移の初期後半ではＶ
ｇｓが小さいがこのとき，出力がＣＴＴの等の規格にあ
った出力が得られるように素子を設計しておけば，低イ
ンピーダンスで遷移するので，信号伝送が高速化する。
ト−ソース間電圧Ｖｇｓを考える。Ｌ側の出力電圧をＶ
ｏｌ，Ｈ側の出力電圧をＶｏｈとし，Ｑ１がＬからＨに
なる場合に着目する。このとき，遷移の初期ではＶｇｓ
＝ＳＶｃｃ−Ｖｏｌである。遷移後はＳＶｃｃ−Ｖｏｈ
である。従って，Ｖｇｓは高く出力インピーダンスは低
いので，駆動能力が高い。また，遷移の初期後半ではＶ
ｇｓが小さいがこのとき，出力がＣＴＴの等の規格にあ
った出力が得られるように素子を設計しておけば，低イ
ンピーダンスで遷移するので，信号伝送が高速化する。
【００２６】なお，本発明における出力バッファ回路の
トランジスタＱ１，Ｑ２の型は図示のタイプに限定され
るものでなく，Ｑ１，Ｑ２ともにＮ型，Ｑ１，Ｑ２とも
にＰ型でも良い。
トランジスタＱ１，Ｑ２の型は図示のタイプに限定され
るものでなく，Ｑ１，Ｑ２ともにＮ型，Ｑ１，Ｑ２とも
にＰ型でも良い。
【００２７】図２に各場合について示す。図２は本発明
の基本構成の説明図である。(a)は出力回路のトランジ
スタＱ１がＮ型，Ｑ２がＰ型の場合である（図１の構成
と同じ）。
の基本構成の説明図である。(a)は出力回路のトランジ
スタＱ１がＮ型，Ｑ２がＰ型の場合である（図１の構成
と同じ）。
【００２８】この場合には，Ｑ１，Ｑ２ともにソースホ
ロワ動作をする。(b)はＱ１，Ｑ２ともにＮ型の場合で
ある。この場合には，Ｈの出力（Ｑ１がオン）のときＱ
１がソースホロワ動作する。
ロワ動作をする。(b)はＱ１，Ｑ２ともにＮ型の場合で
ある。この場合には，Ｈの出力（Ｑ１がオン）のときＱ
１がソースホロワ動作する。
【００２９】(c)はＱ１，Ｑ２ともにＰ型の場合であ
る。この場合には，Ｌの出力（Ｑ２がオン）のときＱ２
がソースホロワ動作する。
る。この場合には，Ｌの出力（Ｑ２がオン）のときＱ２
がソースホロワ動作する。
【００３０】
【実施例】図３は本発明の実施例１を示す。図３におい
て，２１は装置１である。
て，２１は装置１である。
【００３１】２２は出力バッファ回路である。２３は制
御回路である。２４はバスラインである。
御回路である。２４はバスラインである。
【００３２】２５は装置２である。２５’は装置ｎであ
る。２６は終端抵抗Ｒｔである。
る。２６は終端抵抗Ｒｔである。
【００３３】出力バッファ回路２２において，３０は駆
動回路である。３１は出力回路である。
動回路である。３１は出力回路である。
【００３４】Ｑ１，Ｑ３，Ｑ５はＰ型トランジスタであ
って，ＦＥＴである。Ｑ２，Ｑ４，Ｑ６はＮ型トランジ
スタであって，ＦＥＴである。ｎ１はＱ３とＱ４のゲー
ト入力である。
って，ＦＥＴである。Ｑ２，Ｑ４，Ｑ６はＮ型トランジ
スタであって，ＦＥＴである。ｎ１はＱ３とＱ４のゲー
ト入力である。
【００３５】ｎ２はＱ５とＱ６のゲート入力である。ｎ
３はＱ２のゲート入力である。ｎ４はＱ１のゲート入力
である。
３はＱ２のゲート入力である。ｎ４はＱ１のゲート入力
である。
【００３６】Ｖｃｃは電源電圧である。ＳＶｃｃはＶｃ
ｃより高圧の電圧源である。Ｖｓｓは接地電圧である。
ｃより高圧の電圧源である。Ｖｓｓは接地電圧である。
【００３７】ＶｂｂはＶｓｓより低い電圧源である。図
３の構成の動作を説明する。 (1) Ｈを出力する場合 ｎ１，ｎ２ともにＬである。このとき，Ｑ３がオンし，
ｎ３がＳＶｃｃとなり，Ｑ２のゲートにＳＶｃｃが印加
され，Ｑ２がオンする。一方，ｎ２がＬであることか
ら，Ｑ５がオンとなり，Ｑ１のゲートにＶｃｃが印加さ
れＱ１はオフである。従って，出力回路はＨを出力す
る。 (2) Ｌを出力する場合 ｎ１，ｎ２はＨである。このとき，Ｑ４がオンとなり，
Ｑ２のゲートにＶｓｓが印加され，Ｑ２はオフである。
一方，Ｑ６がオンとなり，ｎ４がＶｂｂとなってＱ１の
ゲートにＶｂｂが印加され，Ｑ１はオンとなる。従っ
て，出力回路３１はＬを出力する。
３の構成の動作を説明する。 (1) Ｈを出力する場合 ｎ１，ｎ２ともにＬである。このとき，Ｑ３がオンし，
ｎ３がＳＶｃｃとなり，Ｑ２のゲートにＳＶｃｃが印加
され，Ｑ２がオンする。一方，ｎ２がＬであることか
ら，Ｑ５がオンとなり，Ｑ１のゲートにＶｃｃが印加さ
れＱ１はオフである。従って，出力回路はＨを出力す
る。 (2) Ｌを出力する場合 ｎ１，ｎ２はＨである。このとき，Ｑ４がオンとなり，
Ｑ２のゲートにＶｓｓが印加され，Ｑ２はオフである。
一方，Ｑ６がオンとなり，ｎ４がＶｂｂとなってＱ１の
ゲートにＶｂｂが印加され，Ｑ１はオンとなる。従っ
て，出力回路３１はＬを出力する。
【００３８】本実施例によれば，ＬからＨの遷移におい
ては，Ｑ２がソースホロワ動作し，ＨからＬの遷移にお
いてはＱ１がソースホロワ動作する。そのため，信号遷
移時の出力インピーダンスを信号確定時の出力インピー
ダンスより低くすることができる。また，Ｑ２をオンと
する時のゲート電圧もＳＶｃｃが印加されることにより
Ｖｃｃを印加した場合に比べて，Ｑ２の駆動能力が高
く，その結果トランジスタサイズを小さくできる。ま
た，Ｑ１をオンとするゲート電圧もＶｓｓより低いＶｂ
ｂであるので，Ｑ１の駆動能力が高く，その結果トラン
ジスタサイズを小さくできる。
ては，Ｑ２がソースホロワ動作し，ＨからＬの遷移にお
いてはＱ１がソースホロワ動作する。そのため，信号遷
移時の出力インピーダンスを信号確定時の出力インピー
ダンスより低くすることができる。また，Ｑ２をオンと
する時のゲート電圧もＳＶｃｃが印加されることにより
Ｖｃｃを印加した場合に比べて，Ｑ２の駆動能力が高
く，その結果トランジスタサイズを小さくできる。ま
た，Ｑ１をオンとするゲート電圧もＶｓｓより低いＶｂ
ｂであるので，Ｑ１の駆動能力が高く，その結果トラン
ジスタサイズを小さくできる。
【００３９】図４は本発明の実施例２である。図４にお
いて，図３と共通の番号は，共通の構成を表す。図４の
構成の動作を説明する。
いて，図３と共通の番号は，共通の構成を表す。図４の
構成の動作を説明する。
【００４０】(1) Ｈを出力する場合 ｎ１，ｎ２にＬを入力する。このとき，Ｑ３，Ｑ２がオ
ン，Ｑ４がオフとなる。一方，ｎ２がＬであるので，Ｑ
５オン，Ｑ６オフとなり，Ｑ１のゲートには出力Ｈが印
加されるので，Ｑ１はオフとなる。従って，出力回路３
１からＨが出力される。
ン，Ｑ４がオフとなる。一方，ｎ２がＬであるので，Ｑ
５オン，Ｑ６オフとなり，Ｑ１のゲートには出力Ｈが印
加されるので，Ｑ１はオフとなる。従って，出力回路３
１からＨが出力される。
【００４１】(2) Ｌを出力する場合。 ｎ１，ｎ２にＨを入力する。このとき，Ｑ３はオフであ
る。また，Ｑ５がオフで，Ｑ６はオンである。そのた
め，Ｑ１にＶｂｂが印加され，Ｑ１はオンである。
る。また，Ｑ５がオフで，Ｑ６はオンである。そのた
め，Ｑ１にＶｂｂが印加され，Ｑ１はオンである。
【００４２】従って，出力回路３１からＬが出力され
る。図４の構成において，例えばＱ２に着目して，Ｑ１
のゲート電圧の振幅について図３の構成の場合と比較す
る。
る。図４の構成において，例えばＱ２に着目して，Ｑ１
のゲート電圧の振幅について図３の構成の場合と比較す
る。
【００４３】図４の構成の場合，例えば，Ｈを出力する
ときのＱ２のゲート電圧はＳＶｃｃ，Ｌを出力するとき
のゲート電圧はＶｏｌ（ＶｏｌはＬの出力電圧であ
る）。一方，図３の構成では，Ｑ２のゲート電圧はＨを
出力する場合にはＳＶｃｃ，Ｌを出力する場合にはＶｓ
ｓである。従って，本実施例の方がゲートの振幅を小さ
くすることができ，昇圧もしくは降圧電源の消費電力を
抑えることができる。
ときのＱ２のゲート電圧はＳＶｃｃ，Ｌを出力するとき
のゲート電圧はＶｏｌ（ＶｏｌはＬの出力電圧であ
る）。一方，図３の構成では，Ｑ２のゲート電圧はＨを
出力する場合にはＳＶｃｃ，Ｌを出力する場合にはＶｓ
ｓである。従って，本実施例の方がゲートの振幅を小さ
くすることができ，昇圧もしくは降圧電源の消費電力を
抑えることができる。
【００４４】図５は本発明の実施例３を示す。図５にお
いて，図３と共通の番号，共通の符号は共通の構成部分
である。図５は図４の共通のものである。
いて，図３と共通の番号，共通の符号は共通の構成部分
である。図５は図４の共通のものである。
【００４５】図５は，ＨもしくはＬを検出するための参
照電圧（Ｖｒｅｆ）を使用する場合の構成を示す。Ｈを
出力するとき，ｎ１，ｎ２にＬを入力する。このとき，
Ｑ２はオン，Ｑ５がオンとなる。従って，Ｑ１のゲート
にＶｒｅｆが印加される。このとき，Ｑ１のソース
（Ｓ）に出力Ｈ（Ｖｏｈ）の電圧が印加されるので，Ｑ
１のゲートとソース間の電圧Ｖｇｓ＝Ｖｒｅｆ−Ｖｏｈ
である。従って，このＶｇｓでＱ１がオフするようにＱ
１を設計しておけば，出力回路３１はＨを出力する。
照電圧（Ｖｒｅｆ）を使用する場合の構成を示す。Ｈを
出力するとき，ｎ１，ｎ２にＬを入力する。このとき，
Ｑ２はオン，Ｑ５がオンとなる。従って，Ｑ１のゲート
にＶｒｅｆが印加される。このとき，Ｑ１のソース
（Ｓ）に出力Ｈ（Ｖｏｈ）の電圧が印加されるので，Ｑ
１のゲートとソース間の電圧Ｖｇｓ＝Ｖｒｅｆ−Ｖｏｈ
である。従って，このＶｇｓでＱ１がオフするようにＱ
１を設計しておけば，出力回路３１はＨを出力する。
【００４６】また，Ｌを出力する時は，ｎ１，ｎ２にＨ
を入力する。Ｑ４がオンとなって，Ｑ２のゲートにＶｒ
ｅｆが印加される。Ｑ６がオン，Ｑ１がオンである。こ
のとき，Ｑ２のゲート−ソース間電圧Ｖｇｓ＝Ｖｒｅｆ
−Ｖｏｌ）であるので，このＶｇｓでＱ２がオフするよ
うにＱ２を設計しておけば，出力回路３１はＬを出力す
る。
を入力する。Ｑ４がオンとなって，Ｑ２のゲートにＶｒ
ｅｆが印加される。Ｑ６がオン，Ｑ１がオンである。こ
のとき，Ｑ２のゲート−ソース間電圧Ｖｇｓ＝Ｖｒｅｆ
−Ｖｏｌ）であるので，このＶｇｓでＱ２がオフするよ
うにＱ２を設計しておけば，出力回路３１はＬを出力す
る。
【００４７】図６は本発明の実施例４を示す。図６は，
ＣＴＴ等の小振幅の信号を出力するだけでなく，ＴＴＬ
等の駆動もできるような構成としたものである。
ＣＴＴ等の小振幅の信号を出力するだけでなく，ＴＴＬ
等の駆動もできるような構成としたものである。
【００４８】図６において，２３は制御回路である。２
４はバスラインである。
４はバスラインである。
【００４９】２５は装置２であって，ＴＴＬ回路２５”
を含むものである。２５”はＴＴＬ回路である。２６は
終端抵抗Ｒｔである。
を含むものである。２５”はＴＴＬ回路である。２６は
終端抵抗Ｒｔである。
【００５０】Ｖｃｃ，Ｖｔｔ，ＳＶｃｃ等は図３と同様
である。３５は出力バッファ回路１であって，ＣＴＴ等
の小振幅出力をするものである。
である。３５は出力バッファ回路１であって，ＣＴＴ等
の小振幅出力をするものである。
【００５１】３６は出力バッファ回路２であって，ＴＴ
Ｌを駆動する場合に出力回路１(41)と併用して使用され
るものである。５０はインバータである。
Ｌを駆動する場合に出力回路１(41)と併用して使用され
るものである。５０はインバータである。
【００５２】５１はインバータである。５２はインバー
タである。５３はインバータである。
タである。５３はインバータである。
【００５３】Ｑ１は出力回路１(41)の出力トランジスタ
であって，Ｎ型である。Ｑ２は出力回路１(41)の出力ト
ランジスタであって，Ｎ型である。Ｑ３は出力回路２(4
3)の出力トランジスタであって，Ｎ型である。
であって，Ｎ型である。Ｑ２は出力回路１(41)の出力ト
ランジスタであって，Ｎ型である。Ｑ３は出力回路２(4
3)の出力トランジスタであって，Ｎ型である。
【００５４】Ｑ４は出力回路２(43)の出力トランジスタ
であって，Ｎ型である。図６の構成において，小振幅出
力するときは，Ｑ３，Ｑ４をオフとし，Ｑ１，Ｑ２のみ
で出力する。ＴＴＬ出力を行うときは，Ｑ１とＱ２の駆
動能力を補うために，Ｑ１，Ｑ３とＱ２，Ｑ４がそれぞ
れ並列に動作する。
であって，Ｎ型である。図６の構成において，小振幅出
力するときは，Ｑ３，Ｑ４をオフとし，Ｑ１，Ｑ２のみ
で出力する。ＴＴＬ出力を行うときは，Ｑ１とＱ２の駆
動能力を補うために，Ｑ１，Ｑ３とＱ２，Ｑ４がそれぞ
れ並列に動作する。
【００５５】なお，出力回路２(43)は，ＣＭＯＳにより
構成しても良い。図７は本発明の動作解析例である。図
７ (a)， (b)において，横軸はソース電圧であり，縦軸
はドレイン電流（ＩDS）である。特性曲線のパラメータ
はゲート幅である。特性曲線(1) ，特性曲線(2) ，特性
曲線(3) の方向に向かうに従ってゲート幅が大きくな
る。
構成しても良い。図７は本発明の動作解析例である。図
７ (a)， (b)において，横軸はソース電圧であり，縦軸
はドレイン電流（ＩDS）である。特性曲線のパラメータ
はゲート幅である。特性曲線(1) ，特性曲線(2) ，特性
曲線(3) の方向に向かうに従ってゲート幅が大きくな
る。
【００５６】５０’は負荷直線であって，５０Ωの場合
を示す。Ｖｔｔは終端側電圧である。Ｖｔｈは閾値電圧
である。図７ (a)はゲート電圧Ｖｇ＝３．３Ｖの場合で
ある。
を示す。Ｖｔｔは終端側電圧である。Ｖｔｈは閾値電圧
である。図７ (a)はゲート電圧Ｖｇ＝３．３Ｖの場合で
ある。
【００５７】図７ (a)において，特性曲線と負荷直線５
０’との交点は動作点であって，オンの時のドレイン電
流と出力電圧である。例えば，特性曲線(1) の場合，Ａ
点の電流と電圧は特性曲線(1) のゲート幅のＦＥＴに５
０Ω負荷を接続したときの出力電圧とドレイン電流を与
える。
０’との交点は動作点であって，オンの時のドレイン電
流と出力電圧である。例えば，特性曲線(1) の場合，Ａ
点の電流と電圧は特性曲線(1) のゲート幅のＦＥＴに５
０Ω負荷を接続したときの出力電圧とドレイン電流を与
える。
【００５８】図７ (a)から示されるように，Ｖｇ＝３．
３Ｖでは，ゲート幅を大きくしても充分なドレイン電流
を得ることができない。図７ (b)はＶｇ＝４．５Ｖの場
合である。
３Ｖでは，ゲート幅を大きくしても充分なドレイン電流
を得ることができない。図７ (b)はＶｇ＝４．５Ｖの場
合である。
【００５９】図７ (b)の場合には，特性曲線(1) と負荷
直線５０’との交点Ｂが，特性曲線(1) のゲート幅のＦ
ＥＴに５０Ω負荷を接続した場合の動作点である。図７
(b)から分かるように，Ｖｇ＝４．５Ｖであれば，十分
なドレイン電流と出力電圧を得ることができる。
直線５０’との交点Ｂが，特性曲線(1) のゲート幅のＦ
ＥＴに５０Ω負荷を接続した場合の動作点である。図７
(b)から分かるように，Ｖｇ＝４．５Ｖであれば，十分
なドレイン電流と出力電圧を得ることができる。
【００６０】本発明では，このように実験的な結果に基
づいて，Ｎ型トランジスタに対しては，Ｖｇ＝Ｖｃｃ＋
２Ｖｔｈとする。ここに，Ｖｔｈは閾値電圧である（Ｖ
ｔｈ＞０）。Ｐ型トランジスタに対してはＶｇ＝Ｖｓｓ
＋２Ｖｔｈ（Ｖｔｈ＜０）とする。
づいて，Ｎ型トランジスタに対しては，Ｖｇ＝Ｖｃｃ＋
２Ｖｔｈとする。ここに，Ｖｔｈは閾値電圧である（Ｖ
ｔｈ＞０）。Ｐ型トランジスタに対してはＶｇ＝Ｖｓｓ
＋２Ｖｔｈ（Ｖｔｈ＜０）とする。
【００６１】
【発明の効果】本発明によれば，ＨもしくはＬの出力を
ソースホロワ動作により出力するので，信号遷移時の出
力インピーダンスを低くできる。このことから，負荷の
状態が変動してもインピーダンスミスマッチにより信号
の遷移時間が増大して信号の処理速度が低下することが
ない。また，ゲートの駆動電圧も充分に高くとるように
したので，従って本発明によれば，簡単な構成で高速信
号処理を可能とする。
ソースホロワ動作により出力するので，信号遷移時の出
力インピーダンスを低くできる。このことから，負荷の
状態が変動してもインピーダンスミスマッチにより信号
の遷移時間が増大して信号の処理速度が低下することが
ない。また，ゲートの駆動電圧も充分に高くとるように
したので，従って本発明によれば，簡単な構成で高速信
号処理を可能とする。
【００６２】
【図１】本発明の基本構成を示す図である。
【００６３】
【図２】本発明の基本構成の説明図である。
【００６４】
【図３】本発明の実施例１を示す図である。
【００６５】
【図４】本発明の実施例２を示す図である。
【００６６】
【図５】本発明の実施例３を示す図である。
【００６７】
【図６】本発明の実施例４を示す図である。
【００６８】
【図７】本発明の動作解析例を示す図である。
【００６９】
【図８】従来の出力バッファ回路を示す図である。
【００７０】
１：装置１ ２：出力バッファ回路 ３：制御回路 ４：バスライン ５：装置２ ６：終端抵抗 １０：駆動回路 １１：出力回路 １２：駆動回路１ １３：駆動回路２
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687
Claims (7)
- 【請求項１】 電源電圧（Ｖｃｃ）より低く接地電圧
（Ｖｓｓ）より高い電圧で終端する負荷にハイもしくは
ローの信号を出力する出力バッファ回路(2) において，
該出力バッファ回路(2) は複数のトランジスタ（Ｑ１，
Ｑ２）が直列接続され，ソースホロワ動作によりハイま
たはローの信号を出力することを特徴とする出力バッフ
ァ回路。 - 【請求項２】 請求項１において，該出力バッファ回路
(2) は電源電圧（Ｖｃｃ）より高い電圧源（ＳＶｃｃ）
と接地電圧（Ｖｓｓ）より低い電圧源（Ｖｂｂ）とを備
え，該複数のトランジスタ（Ｑ１，Ｑ２）のうちの一方
の側の該トランジスタ（Ｑ１）のゲート電圧を該電源電
圧（Ｖｃｃ）より高い電圧源（ＳＶｃｃ）により供給
し，他方の側のトランジスタ（Ｑ２）のゲート電圧を接
地電圧（Ｖｓｓ）より低い電圧源（Ｖｂｂ）で供給する
ことを特徴とする出力バッファ回路。 - 【請求項３】 請求項１もしくは２において，該出力バ
ッファ回路(2) はバスライン(4) に接続され，該バスラ
イン(4) は終端抵抗(6) で終端し，終端は電源電圧（Ｖ
ｃｃ）の約半分の電圧が供給されているものであって，
該出力バッファ回路(2) の出力インピーダンスが該終端
抵抗とほぼ一致することを特徴とする出力バッファ回
路。 - 【請求項４】 請求項１，２もしくは３において，ハイ
の信号を出力する側のトランジスタ（Ｑ１）の導電型を
Ｎ型とし，ローの信号を出力する側のトランジスタ（Ｑ
２）の導電型をＰ型とし，ハイの信号出力およびローの
信号出力のいずれにおいてもソースホロワ動作すること
を特徴とする出力バッファ回路。 - 【請求項５】 請求項１，２もしくは３において，ハイ
の信号出力側およびローの信号出力側のトランジスタ
（Ｑ１，Ｑ２）を同じ同導電型で構成し，ハイの信号出
力側のトランジスタ（Ｑ１，Ｑ２）のみもしくはローの
信号出力側のトランジスタ（Ｑ１，Ｑ２）のみがソース
ホロワ動作することを特徴とする出力バッファ回路。 - 【請求項６】 請求項１，２，３，４もしくは５におい
て，高い電圧源（ＳＶｃｃ）の電圧を電源電圧（Ｖｃ
ｃ）とＮ型トランジスタ（Ｑ１，Ｑ２）の閾値Ｖｔｈに
対してＶｃｃ＋２Ｖｔｈ（Ｖｔｈ＞０）とし，低い電圧
源（Ｖｂｂ）の電圧を接地電圧（Ｖｓｓ）とＰ型トラン
ジスタ（Ｑ１，Ｑ２）の閾値Ｖｔｈ（Ｖｔｈ＜０）に対
してＶｓｓ＋２Ｖｔｈとすることを特徴とする出力バッ
ファ回路。 - 【請求項７】 請求項１，２，３，４，５もしくは６に
おいて，ＴＴＬ出力用トランジスタを並列に接続したこ
とを特徴とする出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002064A JPH07212211A (ja) | 1994-01-13 | 1994-01-13 | 出力バッファ回路 |
| KR1019940032111A KR0151874B1 (ko) | 1994-01-13 | 1994-11-30 | 출력버퍼회로 |
| US08/673,475 US5869984A (en) | 1994-01-13 | 1996-07-01 | Output buffer circuit utilizing FETS for lowering output resistance of a circuit block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002064A JPH07212211A (ja) | 1994-01-13 | 1994-01-13 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07212211A true JPH07212211A (ja) | 1995-08-11 |
Family
ID=11518923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002064A Withdrawn JPH07212211A (ja) | 1994-01-13 | 1994-01-13 | 出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5869984A (ja) |
| JP (1) | JPH07212211A (ja) |
| KR (1) | KR0151874B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021064193A (ja) * | 2019-10-15 | 2021-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1298818B1 (it) * | 1998-03-27 | 2000-02-02 | Sgs Thomson Microelectronics | Circuito di commutazione con una tensione d'uscita variabile fra quattro possibili valori |
| US6229335B1 (en) * | 1999-03-19 | 2001-05-08 | Via Technologies, Inc. | Input/output buffer capable of supporting a multiple of transmission logic buses |
| KR100332455B1 (ko) * | 1999-08-09 | 2002-04-13 | 윤종용 | 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법 |
| US6323674B1 (en) * | 2000-02-29 | 2001-11-27 | Intel Corporation | Technique and apparatus for terminating a transmission line |
| US6359464B1 (en) * | 2000-05-30 | 2002-03-19 | International Business Machines Corporation | Method of use with a terminator and network |
| JP4804926B2 (ja) * | 2006-01-12 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
| CN102571039A (zh) * | 2012-02-02 | 2012-07-11 | 天利半导体（深圳）有限公司 | 级联数字信号修复模块、传输***及修复方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800872A (nl) * | 1988-04-06 | 1989-11-01 | Philips Nv | Geintegreerde schakeling. |
| JP3066645B2 (ja) * | 1988-08-26 | 2000-07-17 | 三菱電機株式会社 | 半導体装置 |
| US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
| US5387824A (en) * | 1989-12-01 | 1995-02-07 | Vlsi Technology, Inc. | Variable drive output buffer circuit |
| US5066873A (en) * | 1989-12-04 | 1991-11-19 | Altera Corporation | Integrated circuits with reduced switching noise |
| US5128560A (en) * | 1991-03-22 | 1992-07-07 | Micron Technology, Inc. | Boosted supply output driver circuit for driving an all N-channel output stage |
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| US5153450A (en) * | 1991-07-16 | 1992-10-06 | Samsung Semiconductor, Inc. | Programmable output drive circuit |
| US5153455A (en) * | 1991-10-07 | 1992-10-06 | Advanced Micro Devices, Inc. | Transition-based wired "OR" for VLSI systems |
| JPH05243939A (ja) * | 1991-11-20 | 1993-09-21 | Nec Corp | 半導体集積回路装置 |
-
1994
- 1994-01-13 JP JP6002064A patent/JPH07212211A/ja not_active Withdrawn
- 1994-11-30 KR KR1019940032111A patent/KR0151874B1/ko not_active IP Right Cessation
-
1996
- 1996-07-01 US US08/673,475 patent/US5869984A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021064193A (ja) * | 2019-10-15 | 2021-04-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0151874B1 (ko) | 1998-12-15 |
| US5869984A (en) | 1999-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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