JP2021048296A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、基板と、複数の第1導電層と、第2導電層と、第1柱状体と、第2柱状体とを持つ。前記複数の第1導電層と、前記基板の上方で第1方向に積層されている。前記第2導電層は、前記複数の第1導電層の上方に配置されている。前記第1柱状体は、前記複数の第1導電層内を前記第1方向に延びている。前記第1柱状体は、単結晶の第1半導体材料を含む第1半導体部を有する。前記第2柱状体は、前記第2導電層内を前記第1方向に延びている。前記第2柱状体は、絶縁体を含んで軸となる絶縁部と、前記第1方向から見て前記絶縁部の外周に配置された第2半導体部と、を有する。前記第2半導体部は、前記半導体部と接し、且つ多結晶の第2半導体材料を含む。【選択図】図2
Description
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
複数のメモリセルが3次元に積層されたNAND型の半導体記憶装置が知られている。
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置及び半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置は、基板と、複数の第1導電層と、第2導電層と、第1柱状体と、第2柱状体とを持つ。前記複数の第1導電層と、前記基板の上方で第1方向に積層されている。前記第2導電層は、前記複数の第1導電層の上方に配置されている。前記第1柱状体は、前記複数の第1導電層内を前記第1方向に延びている。前記第1柱状体は、単結晶の第1半導体材料を含む第1半導体部を有する。前記第2柱状体は、前記第2導電層内を前記第1方向に延びている。前記第2柱状体は、絶縁体を含んで軸となる絶縁部と、前記第1方向から見て前記絶縁部の外周に配置された第2半導体部と、を有する。前記第2半導体部は、前記半導体部と接し、且つ多結晶の第2半導体材料を含む。
以下、実施形態の半導体記憶装置及び半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、互いに同一又は類似の機能を有する構成に、同一の符号を付す。互いに同一又は類似の機能を有する構成については、繰り返し説明しない場合がある。また本明細書に記載される「平行」、「直交」、「同一」、及び「同等」は、「略平行」、「略直交」、「略同一」、及び「略同等」である場合をそれぞれ含む。
本明細書に記載される「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合を含む。すなわち、「接続」とは、2つの部材が直接に接する場合に限定されず、2つの部材の間に別の部材が介在する場合を含む。本明細書に記載される「接する」とは、直接に接することを意味する。本明細書に記載される「重なる」、「面する」、及び「隣り合う」とは、2つの部材が互いに直接に向かい合う、又は接することに限定されず、2つの部材の間に、これら2つの部材とは異なる部材が存在する場合を含む。
以下の説明では、+X方向(第2方向)、−X方向(第2方向)、+Y方向、及び−Y方向は、図1に示す第1実施形態の半導体記憶装置1のシリコン基板(基板)20の表面20aと平行な方向である。+X方向は、半導体記憶装置1の1つのストリングユニットから絶縁スリットSLTを介して隣り合うストリングユニットに向かう方向である。−X方向は、+X方向の反対方向である。+X方向と−X方向とを区別しない場合は、これらの方向を単に「X方向」と称する。+Y方向及び−Y方向は、X方向と交差する方向である。−Y方向は、+Y方向の反対方向である。+Y方向と−Y方向とを区別しない場合は、これらの方向を単に「Y方向」と称する。+Z方向(第1方向)及び−Z方向(第1方向)は、X方向及びY方向と交差する方向である。+Z方向は、シリコン基板20の厚さ方向と平行な方向である。−Z方向は、+Z方向の反対方向である。+Z方向と−Z方向とを区別しない場合は、これらの方向を単に「Z方向」と称する。「+Z方向」を「上」、「−Z方向」を「下」と称する場合がある。「上」及び「下」という表現は、便宜上用いられ、重力の方向を規定しているとは限らない。本実施形態では、+Z方向は、「第1方向」の一例である。例えば、1つの構成部品に対して+Z方向の部分の説明時には、1つの構成部品に対して「上方で」、「上方に」と記載する場合がある。
<半導体記憶装置の全体構成>
半導体記憶装置1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。図1は、半導体記憶装置1のブロック図である。図1に示すように、半導体記憶装置1は、例えば少なくとも1つ以上のメモリセルと、ロウデコーダ11と、センスアンプ12と、シーケンサ13とを備える。以下では、半導体記憶装置1は、複数のメモリセルを有するメモリセルアレイ10を含む。
半導体記憶装置1は、不揮発性の半導体記憶装置であり、例えばNAND型フラッシュメモリである。図1は、半導体記憶装置1のブロック図である。図1に示すように、半導体記憶装置1は、例えば少なくとも1つ以上のメモリセルと、ロウデコーダ11と、センスアンプ12と、シーケンサ13とを備える。以下では、半導体記憶装置1は、複数のメモリセルを有するメモリセルアレイ10を含む。
メモリセルアレイ10は、複数のブロックBLK0〜BLKnを含む。nは、1以上の整数であり、複数のブロックBLKの順番を表す。複数のブロックBLKの各々は、複数の不揮発性のメモリセルトランジスタの集合体である。メモリセルアレイ10には、複数のビットライン及び複数のワードラインが設けられている。メモリセルトランジスタの各々は、1本のビットライン及び1本のワードラインに電気的に接続されている。
ロウデコーダ11は、半導体記憶装置1の外部のメモリコントローラ(図示略)から受信したアドレス情報ADDに基づいて、1つのブロックBLKを選択する。ロウデコーダ11は、複数のワードラインの各々に所望の電圧を印加することによって、メモリセルアレイ10に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ12は、メモリコントローラから受信したデータDATに応じて、複数のビットラインの各々に所望の電圧を印加する。センスアンプ12は、ビットラインの電圧に基づいてメモリセルトランジスタに記憶されたデータを判定し、判定したデータDATをメモリコントローラに送信する。シーケンサ13は、メモリコントローラから受信したコマンドCMDに基づいて、半導体記憶装置1の全体の動作を制御する。
<メモリセルアレイの電気的な構成>
図2は、メモリセルアレイ10の等価回路を示す図であり、1つのブロックBLKを表す。ブロックBLKは、例えば複数のストリングユニットSUを含む。図2には、例えば4つのストリングユニットSU0〜SU2が示されている。
図2は、メモリセルアレイ10の等価回路を示す図であり、1つのブロックBLKを表す。ブロックBLKは、例えば複数のストリングユニットSUを含む。図2には、例えば4つのストリングユニットSU0〜SU2が示されている。
複数のストリングユニットSUの各々は、複数のNANDストリングスNSの集合体である。複数のNANDストリングスNSの各々の一方の端は、複数のビットラインBL0〜BLmの何れかに接続されている。mは、1以上の整数であり、複数のビットラインBLの順番を表す。複数のNANDストリングスNSの各々の他方の端は、ソースラインSLに接続されている。複数のNANDストリングスNSの各々は、例えば複数のメモリセルトランジスタMTと、第1選択トランジスタST1と、第2選択トランジスタST2とを含む。NANDストリングスNSは、例えば15個のメモリセルトランジスタMT0〜MT14を含む。
複数のメモリセルトランジスタMTは、互いに直列に接続されている。複数のメモリセルトランジスタMTの各々は、例えば制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。複数のメモリセルトランジスタMTの各々は、制御ゲートに印加された電圧に応じて、電荷蓄積膜に電荷を蓄積する。複数のメモリセルトランジスタMTの各々の制御ゲートは、複数のワードラインWLの何れかに接続されている。図2には、15本のワードラインWL0〜WL14が示されている。複数のメモリセルトランジスタMTの各々は、対応するワードラインWLを介して、ロウデコーダ11に電気的に接続されている。
第1選択トランジスタST1は、複数のメモリセルトランジスタMTと、対応するビットラインBLとの間に設けられている。第1選択トランジスタST1のドレインは、ビットラインBLに接続されている。第1選択トランジスタST1のソースは、複数のメモリセルトランジスタMTに接続されている。第1選択トランジスタST1の制御ゲートは、対応する選択ゲートラインSGDに接続されている。図2では、第1選択トランジスタST1の制御ゲートに対応する選択ゲートラインSGDは、選択ゲートラインSGD0〜SGD2の何れかである。第1選択トランジスタST1は、選択ゲートラインSGDを介して、ロウデコーダ11に接続されている。第1選択トランジスタST1は、所定の電圧が選択ゲートラインSGDに印加されたときに、NANDストリングスNSとビットラインBLとを接続する。
第2選択トランジスタST2は、複数のメモリセルトランジスタMTと、ソースラインSLとの間に設けられている。第2選択トランジスタST2のドレインは、複数のメモリセルトランジスタMTに接続されている。第2選択トランジスタST2のソースは、ソースラインSLに接続されている。第2選択トランジスタST2の制御ゲートは、選択ゲートラインSGSに接続されている。第2選択トランジスタST2は、選択ゲートラインSGSを介して、ロウデコーダ11に接続されている。第2選択トランジスタST2は、所定の電圧が選択ゲートラインSGSに印加されたときに、NANDストリングスNSとソースラインSLとを接続する。
<メモリセルアレイの物理的な構成>
複数のストリングユニットSUの各々は、Y方向に延びている。X方向において、複数のストリングユニットSUは、絶縁材が充填されたスリットSLTによって互いに分断されている。
複数のストリングユニットSUの各々は、Y方向に延びている。X方向において、複数のストリングユニットSUは、絶縁材が充填されたスリットSLTによって互いに分断されている。
図3は、第1実施形態の半導体記憶装置1のメモリセルアレイ10の一部の断面図である。メモリセルアレイ10は、例えばシリコン基板20と、第1積層部22と、第2積層部24と、第1柱状体40と、第1絶縁膜52と、第1電荷蓄積膜54と、第2絶縁膜56と、第2柱状体60と、第3積層部122と、第3絶縁膜72と、第2電荷蓄積膜74と、第4絶縁膜76と、第3絶縁層30と、コンタクトプラグBLCと、ビットラインBLとを備える。図3には、2つの第1柱状体40と、2つの第2柱状体60と、1つの第2柱状体60に接続されているコンタクトプラグBLC及びビットラインBLが示されている。
第1積層部22は、シリコン基板20の表面20aに設けられている。第1積層部22は、例えば複数の第1導電層23と、複数の第1絶縁層25とを有する。複数の第1導電層23は、導電層31と少なくとも1つの導電層32を含み、例えば複数の導電層32を含む。複数の第1絶縁層25は、少なくとも1つの絶縁層34を含み、例えば複数の絶縁層34を含む。導電層31、32と絶縁層34とは、Z方向に交互に積層されている。
導電層31は、第1積層部22において最も−Z側に設けられ、選択ゲートラインSGSとして機能する。複数の導電層32は、ワードラインWL0〜WL14として機能する。導電層31及び複数の導電層32の各々は、X方向及びY方向に沿って板状に形成されている。導電層31及び複数の導電層32の各々は、例えばタングステン(W)で形成されている。
絶縁層34は、Z方向で導電層31と複数の導電層32のうち−Z方向でシリコン基板20に最も近く設けられた導電層32との間、及びZ方向で互いに隣り合う2つの導電層32の間のそれぞれに設けられている。複数の絶縁層34の各々は、X方向及びY方向に沿う板状に形成されている。絶縁層34は、例えば酸化シリコン(SiO2)で形成されている。
2つの第1柱状体40の各々は、第1積層部22の内部をZ方向に延びている。2つの第1柱状体40の各々は、+Z方向に進むに従ってX方向及びY方向に拡がっている。
2つの第1柱状体40の各々は、第1チャネル部42を有する。第1チャネル部42は、第1積層部22の内部をZ方向に延び、X方向で複数の導電層(複数の第1導電層)32と隣り合っている。第1チャネル部42は、NANDストリングスNSを構成するトランジスタのチャネルとして機能する。
2つの第1柱状体40の各々は、例えば第1端40eと、第2端40fとを含む。第1端40eは、2つの第1柱状体40の各々において、X方向の第1側で複数の導電層32と隣り合う端である。X方向は、Z方向に交差する第2方向の一例である。第2端40fは、2つの第1柱状体40の各々において、X方向の第1側とは反対の第2側で複数の導電層32と隣り合う端である。図3には、Y方向から見たX方向の第1端40e及び第2端40fが示されている。−Z方向に沿って見た場合、第1チャネル部42は、第1端40eと第2端40fとから等距離である中央40cを含む領域44に、例えば第1半導体部48を有する。第1半導体部48は、単結晶の第1半導体材料を含む。単結晶の第1半導体材料は、例えば単結晶のシリコン、単結晶のシリコンゲルマニウム(SiGe)、単結晶のゲルマニウム(Ge)、或いはヒ化ガリウム(GaAs)、インジウムガリウムヒ化物(InGaAs)等の単結晶のIII−V族半導体を含む。
2つの第1柱状体40の各々は、半導体部35、36を備える。半導体部35は、Z方向でシリコン基板20に隣り合い、第1部分の一例である。半導体部36は、半導体部35からZ方向でシリコン基板20とは反対側に延び、第2部分の一例である。半導体部35、36の各々は、単結晶の第1半導体材料を含む。X方向において、半導体部36は、半導体部35のX方向の最小幅よりも小さい最大幅を有する。言い換えれば、半導体部35のX方向の最小幅は、半導体部36のX方向の最大幅より大きい。
第1絶縁膜52は、X方向で、複数の第1導電層23の各々と第1チャネル部42との間に設けられている。第1絶縁膜52は、トンネル効果によって第1チャネル部42で生ずる電流を第1電荷蓄積膜54に流す。第1絶縁膜52は、例えば酸化シリコン等で形成されている。
第1電荷蓄積膜54は、X方向で、複数の第1導電層23の各々と第1絶縁膜52との間に設けられている。第1電荷蓄積膜54は、選択ゲートラインSGDに印加された電圧に応じて電荷を蓄積する。第1電荷蓄積膜54は、例えば窒化シリコン等の絶縁体で形成されている。
第2絶縁膜56は、X方向で、複数の第1導電層23の各々と第1電荷蓄積膜54との間に設けられている。複数の第1導電層23から第1電荷蓄積膜54や第1チャネル部42に電荷が移動する現象を防止する。第2絶縁膜56は、例えば酸化シリコン、酸化アルミニウム、酸化ジルコニウム等で形成されている。
Z方向において、2つの第1柱状体40の各々とシリコン基板20との間に、半導体部35が設けられている。半導体部35は、Z方向で第1チャネル部42と接し、第1半導体部48に接している。半導体部35は、第1半導体部48と同じ材料を含み、例えば単結晶のシリコンで形成されている。
第2積層部24は、Z方向で第1積層部22に対してシリコン基板20とは反対側に設けられている。第2積層部24は、例えば、少なくとも1つの第2導電層26と、少なくとも1つの第2絶縁層28とを有する。第2積層部24は、例えば2つの第2導電層26を有する。2つの第2導電層26の各々は、選択ゲートラインSGDとして機能する。2つの第2導電層26の各々は、例えばタングステンで形成されている。1つの第2絶縁層28は、例えば酸化シリコンで形成されている。
2つの第2柱状体60の各々は、2つの第1柱状体40の各々とZ方向で接続されている柱状体である。2つの第2柱状体60の各々は、第2積層部24の内部をZ方向に延びている。2つの第2柱状体60の各々は、+Z方向に進むに従ってX方向及びY方向に拡がっている。2つの第2柱状体60の各々のX方向の第1側の端面は、2つの第1柱状体40の各々のX方向の第1側の端面と互いに略一直線上に位置している。2つの第2柱状体60の各々のX方向の第2側の端面は、2つの第1柱状体40の各々のX方向の第2側の端面と互いに略一直線上に位置している。
2つの第2柱状体60の各々は、第2チャネル部62を有する。第2チャネル部62は、第2積層部24の内部をZ方向に延び、X方向で2つの第2導電層26と隣り合っている。第1チャネル部42のZ方向の最小長さは、第2チャネル部62のZ方向の最小長さよりも長い。
2つの第2柱状体60の各々は、例えば第3端60eと、第4端60fとを含む。第3端60eは、2つの第2柱状体60の各々においてX方向の第1側で2つの第2導電層26と隣り合う端である。第4端60fは、2つの第2柱状体60の各々においてX方向の第2側で2つの第2導電層26と隣り合う端である。第2チャネル部62は、例えば絶縁部70を含む。絶縁部70は、例えば酸化シリコン等の絶縁体を含んで軸となっており、−Z方向に沿って見た場合、第3端60eと第4端60fとから等距離である中央60cを含む領域64に設けられている。
2つの第2柱状体60の各々は、X方向で絶縁部70と2つの第2導電層26との間に、例えば第2半導体部68を有する。第2半導体部68は、Z方向から見て絶縁部70の外周に配置されている。第2半導体部68は、多結晶の第2半導体材料を含む。多結晶の第2半導体材料は、例えば多結晶のシリコン、多結晶のシリコンゲルマニウム(SiGe)、多結晶のゲルマニウム(Ge)、或いはヒ化ガリウム(GaAs)、インジウムガリウムヒ化物(InGaAs)等の多結晶のIII−V族半導体を含む。
第3絶縁膜72は、2つの第2導電層26の各々と第2チャネル部62との間に設けられている。第3絶縁膜72は、Z方向で第1絶縁膜52に接し、第1絶縁膜52と互いに一体の膜で形成されている。第3絶縁膜72は、第1絶縁膜52と同じ材料を含み、例えば酸化シリコン等で形成されている。
第2電荷蓄積膜74は、2つの第2導電層26の各々と第3絶縁膜72との間に設けられている。第2電荷蓄積膜74は、Z方向で第1電荷蓄積膜54に接し、第1電荷蓄積膜54と互いに一体の膜で形成されている。第2電荷蓄積膜74は、第1電荷蓄積膜54と同じ材料を含み、例えば窒化シリコン等の絶縁体で形成されている。
第4絶縁膜76は、2つの第2導電層26の各々と第2電荷蓄積膜74との間に設けられている。第4絶縁膜76は、Z方向で第2絶縁膜56に接し、第2絶縁膜56と互いに一体の膜で形成されている。第4絶縁膜76は、第2絶縁膜56と同じ材料を含み、例えば酸化シリコン、酸化アルミニウム、酸化ジルコニウム等で形成されている。
第3積層部122は、Z方向でシリコン基板20と第1積層部22との間に設けられている。第3積層部122は、例えば第3導電層131と、第4絶縁層132と、第5絶縁層133とを備える。第4絶縁層132は、Z方向で第3導電層131と第1積層部22との間に設けられている。第5絶縁層133は、第3積層部122とシリコン基板20との間に設けられている。第4絶縁層132のZ方向の最小厚さは、複数の第1絶縁層25に含まれる1つの第1絶縁層25のZ方向の最小厚さより大きい。
第3絶縁層30は、Z方向で複数の第1導電層23と少なくとも1つの第2導電層26との間に設けられている。第3絶縁層30のZ方向の最小厚さは、複数の第1絶縁層25に含まれる1つの絶縁層34の最大厚さより厚い。
コンタクトプラグBLCは、Z方向で第2チャネル部62に接する。ビットラインBLは、Z方向でコンタクトプラグBLCに接し、X方向に延びている。コンタクトプラグBLC及びビットラインBLの各々は、例えばタングステンで形成されている。
<メモリセルアレイの製造方法>
次に、半導体記憶装置1のメモリセルアレイ10の製造方法について簡単に説明する。半導体記憶装置1のメモリセルアレイ10の製造方法は、第1中間積層体形成プロセスと、ホール形成プロセスと、第1半導体材料供給プロセスと、第2中間積層体形成プロセスと、第2半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。以下、上述のプロセスの各々について、詳しく説明する。
次に、半導体記憶装置1のメモリセルアレイ10の製造方法について簡単に説明する。半導体記憶装置1のメモリセルアレイ10の製造方法は、第1中間積層体形成プロセスと、ホール形成プロセスと、第1半導体材料供給プロセスと、第2中間積層体形成プロセスと、第2半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。以下、上述のプロセスの各々について、詳しく説明する。
始めに、第1中間積層体形成プロセスにて、シリコン基板20の表面20aに、第1犠牲層238と第1絶縁層234とをZ方向に交互に積層し、第1中間積層体240を形成する。第1犠牲層238を、例えば窒化シリコンで形成する。第1絶縁層234は、第1絶縁層25と同じ材料を含み、例えば酸化シリコンで形成される。第1中間積層体240の表面240aに、絶縁層230を形成する。絶縁層230は、例えば酸化シリコンで形成される。絶縁層230のZ方向の最小厚さを、第1犠牲層238のZ方向の最大厚さより厚くする。第1中間積層体240は、Z方向において第3積層部122と、第1積層部22とを含む。
続いて、第2中間積層体形成プロセスにて、絶縁層230の表面230aに、少なくとも1つの第2犠牲層258と、少なくとも1つの第2絶縁層228とを含む第2中間積層体244を形成する。即ち、Z方向で第1中間積層体240に対してシリコン基板20とは反対側に、第2中間積層体244を形成する。第2中間積層体244の表面244aに、絶縁層239を形成する。絶縁層239は、例えば酸化シリコンで形成される。絶縁層239のZ方向の最小厚さを、第1犠牲層238のZ方向の最大厚さより厚くする。
図4は、メモリセルアレイ10の製造工程の一例を示し、ホール形成プロセスを示す断面図である。ホール形成プロセスでは、例えばパターニング及びエッチング等によって、図4に示すように、第1中間積層体240と絶縁層230と第2中間積層体244と絶縁層239に、Z方向に延びるホールH1を形成する。ホールH1は、第1中間積層体240にZ方向に延びる第1ホールと、第2中間積層体244にZ方向に延びてX方向で略全部(少なくとも一部)が第1ホールと繋がる第2ホールの両方を兼ねている。言い換えると、半導体記憶装置1の製造では、第1ホールと第2ホールとを同一のプロセスで形成する。
図5は、メモリセルアレイ10の製造工程の一例を示す断面図である。ホールH1の底面は、シリコン基板20の表面20aよりも−Z方向に進んだ位置にある。即ち、ホールH1を形成することで、シリコン基板20の表面20aに、凹部229が形成される。続いて、凹部229に、半導体部35を形成する。半導体部35の表面35aを、シリコン基板20の表面20aよりも+Z方向に進んだ位置にする。
続いて、絶縁層239の表面239a、及びホールH1に露出している絶縁層239の側面239sと第1中間積層体240の側面240sと半導体部235の表面235aに、絶縁膜256と、半導体膜254と、絶縁膜252とを順次形成する。絶縁膜256は、第2絶縁膜56と同じ材料を含む。半導体膜254は、第1電荷蓄積膜54と同じ材料を含む。絶縁膜252は、第1絶縁膜52と同じ材料を含む。
続いて、半導体部35の表面35a上の絶縁膜256と、半導体膜254と、絶縁膜252とを除去し、絶縁膜256と、半導体膜254と、絶縁膜252とをX方向で分断する。露出している表面35aの一部を−Z方向に掘り下げ、凹部229を形成する。凹部229の形成後、Z方向に延びるホールH1−2が形成される。
図6は、メモリセルアレイ10の製造工程の一例を示し、第1半導体材料供給プロセスを示す断面図である。第1半導体材料供給プロセスでは、ホールH1−2の第1領域R1に、Z方向に沿って単結晶の第1半導体材料を供給する。第1領域R1は、X方向においてホールH1−2の第1端E1とホールH1−2の第1端E1とは反対側の第2端E2とから等距離である中央C1を含む。単結晶の第1半導体材料は、第1半導体部48と同じ材料を含み、例えば単結晶のシリコンである。詳しく説明すると、凹部229に面する半導体部35の表面35gから第1領域R1に、単結晶の第1半導体材料をエピタキシャル成長させ、半導体部242を形成する。半導体部242の表面242aは、絶縁膜252の表面252aよりも+Z方向に進んだ位置にある。第1領域R1の半導体部242を、X方向で第1領域R1の周囲の半導体部242より+Z方向に突出させる。
図7は、メモリセルアレイ10の製造工程の一例を示し、第1半導体材料部分的除去プロセスを示す断面図である。例えば化学機械研磨(chemical mechanical polishing;CMP)によって、半導体部242を−Z方向に除去しつつ研磨し、半導体部242の表面242aをZ方向で絶縁膜252の表面252aと略同一面に揃える。
図8は、メモリセルアレイ10の製造工程の一例を示し、第1半導体材料リセスプロセスを示す断面図である。例えばドライエッチングによって、半導体部242の表面242aがZ方向において絶縁層230の+Z方向の表面230aと−Z方向の表面230bとの間に位置するように、半導体部242をリセスする。半導体部242をリセスすることで、図8に示すように、第1チャネル部42を構成する第1半導体部48が形成される。第1半導体部48よりも+Z方向に、ホールH1−3が形成される。ホールH1−3は、第2中間積層体244にZ方向に延び、X方向で少なくとも一部が第1ホールと繋がっている。ホールH1−3は、第2ホールの一例である。
図9は、メモリセルアレイ10の製造工程の一例を示し、第2半導体材料供給プロセスを示す断面図である。第2半導体材料供給プロセスでは、図9に示すように、X方向において、ホールH1−3の第3端E3と前記第2ホールの第3端とは反対側の第4端E4とから等距離である中央C2を含む第2領域R2と第2中間積層体244との間に、Z方向に沿って多結晶の第2半導体材料を供給する。詳しく説明すると、絶縁膜252の表面252aとホールH1−3に露出している絶縁膜252の側面252sと第1半導体部48の表面48aに、半導体膜262を形成する。半導体膜262は、第2半導体部68の同じ材料を含み、多結晶の第2半導体材料で形成され、例えば多結晶のシリコンで形成される。
続いて、図示していないが、第2領域R2にZ方向に沿って絶縁材料を供給する。絶縁材料は、絶縁部70と同じ材料を含む。絶縁材料を−Z方向にリセスし、絶縁材料よりも+Z方向の第2領域R2に多結晶の第2半導体材料を供給する。
Z方向で第1半導体部48の表面48aと互いに重なる位置より−Z方向の絶縁膜252、半導体膜254と、絶縁膜256の各々は、第1絶縁膜52と、第1電荷蓄積膜54と、第2絶縁膜56の各々として機能する。Z方向で第1半導体部48の表面48aと互いに重なる位置より+Z方向の絶縁膜252、半導体膜254と、絶縁膜256の各々は、第3絶縁膜72と、第2電荷蓄積膜74と、第4絶縁膜76の各々として機能する。
続いて、図示していないが、例えば薬液等を用いて、第1中間積層体240の複数の第1犠牲層238と、第2中間積層体244の複数の第2犠牲層258とを除去する。第1犠牲層238の各々を除去した領域に、第1導電層23と同じ材料を含む導電材料を供給する。第2犠牲層258の各々を除去した領域に、第2導電層26と同じ材料を含む導電材料を供給する。
上述の各プロセスを進めることによって、図3に示すメモリセルアレイ10を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、半導体記憶装置1が形成される。但し、半導体記憶装置1の製造方法は、上述の方法に限定されない。
以上で説明した第1実施形態の半導体記憶装置1の作用効果を説明する。従来の半導体記憶装置では、チャネル部の材料に多結晶の半導体材料が用いられている。多結晶の半導体材料は、例えば多結晶のシリコンを含む。多結晶の半導体材料は、グレイン粒界等に複数の欠陥準位を持つ。多結晶の半導体材料が複数の欠陥準位を持つことによって、電気的特性の低下が発生していた。第1実施形態の半導体記憶装置1は、Z方向に沿って見た場合、第1端40eと第2端40fとから等距離である中央40cを含む領域44に、欠陥準位を殆ど持たない単結晶の第1半導体材料を含む第1半導体部48を有する。第1チャネル部42が欠陥準位を殆ど持たない単結晶の第1半導体材料で形成されることで、複数のメモリセルトランジスタMTのしきい値電圧のばらつきが抑えられる。したがって、半導体記憶装置1によれば、電気的特性を向上させることができる。
第1実施形態の半導体記憶装置1は、Z方向に沿って見た場合、第3端60eと第4端60fとから等距離である中央60cを含む領域64に、絶縁部70を有する。半導体記憶装置1は、X方向で絶縁部70と選択ゲートラインSGDとして機能する2つの第2導電層26との間に、多結晶の第2半導体材料を含む第2半導体部68を有する。X方向で選択ゲートラインSGDに隣接する第2チャネル部62は、中空構造の薄膜のチャネルを有するので、多結晶の第2半導体材料を含むものの、カットオフ特性の劣化が抑えられ、選択ゲートラインSGDの動作不良の発生が防止される。したがって、半導体記憶装置1によれば、電気的特性を向上させることができる。
(第2実施形態)
次に、第2実施形態の半導体記憶装置の構成について説明する。図示していないが、第2実施形態の半導体記憶装置は、第1実施形態の半導体記憶装置1と同様に、NAND型フラッシュメモリである。以下、第2実施形態の半導体記憶装置の構成部品について、半導体記憶装置1の構成部品と異なる内容のみ説明し、半導体記憶装置1の構成部品と共通する内容の詳しい説明は省略する。
次に、第2実施形態の半導体記憶装置の構成について説明する。図示していないが、第2実施形態の半導体記憶装置は、第1実施形態の半導体記憶装置1と同様に、NAND型フラッシュメモリである。以下、第2実施形態の半導体記憶装置の構成部品について、半導体記憶装置1の構成部品と異なる内容のみ説明し、半導体記憶装置1の構成部品と共通する内容の詳しい説明は省略する。
図10は、第2実施形態の半導体記憶装置のメモリセルアレイ10−2の一部の断面図である。図10に示すように、第2積層部24は、例えば3つの第2導電層26を有する。−Z方向に沿って見た場合、中央60cを含む領域64には、絶縁部70として、例えばシリコン酸化膜が設けられている。このシリコン酸化膜には、不図示の空隙が残存する場合がある。2つの第2柱状体60の各々は、第1実施形態と同様に、第3絶縁膜72と、第2電荷蓄積膜74と、第4絶縁膜76とを備える。但し、第3絶縁膜72は、第1絶縁膜52とは別の膜として形成されている。第2電荷蓄積膜74は、第1電荷蓄積膜54とは別の膜として形成されている。第4絶縁膜76は、第2絶縁膜56とは別の膜として形成されている。第2実施形態では、第3絶縁膜72と第2電荷蓄積膜74と第4絶縁膜76との積層膜が絶縁部として機能する。
X方向で2つの第2柱状体60の間にある3つの第2導電層26及び少なくとも1つ以上の第2絶縁層28は、Z方向に延びる溝290によってX方向に分断されている。溝290には不図示の絶縁体が設けられている。2つの第2柱状体60の各々のX方向の第1側の3つの第2導電層26は、X方向で分断されていてもよい。
次に、第2実施形態の半導体記憶装置のメモリセルアレイ10−2の製造方法について簡単に説明する。第2実施形態の半導体記憶装置のメモリセルアレイ10−2の製造方法は、第1中間積層体形成プロセスと、第1ホール形成プロセスと、第1半導体材料供給プロセスと、第2中間積層体形成プロセスと、第2ホール形成プロセスと、第2半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。
始めに、図示していないが、第1実施形態で説明した第1中間積層体形成プロセスにて、シリコン基板20の表面20aに、第1犠牲層238と第1絶縁層234とをZ方向に交互に積層し、第1中間積層体240を形成する。続いて、第2中間積層体形成プロセスをせずに、第1ホール形成プロセスにて、第1中間積層体240及び絶縁層230にZ方向に延びる第1ホールを形成する。その後、第1ホールに、第1実施形態で説明したように半導体部35と、第1絶縁膜52と、第1電荷蓄積膜54と、第2絶縁膜56と、第1半導体部48とを形成する。
図11は、メモリセルアレイ10−2の製造工程の一例を示し、第1複数材料リセスプロセスを示す断面図である。詳しく説明すると、第1ホールに第1半導体部48を形成した後の構成部品の表面を、例えばCMPによって、−Z方向に除去しつつ研磨し、絶縁層230の表面230aと、Z方向に延びる第1絶縁膜52の表面52aと、Z方向に延びる第1電荷蓄積膜54の表面54aと、Z方向に延びる第2絶縁膜56の表面56aと、第1半導体部48の表面48aとを互いに同一面に揃える。同一面を、表面300とする。
図12は、メモリセルアレイ10−2の製造工程の一例を示し、第2中間積層体形成プロセスを示す断面図である。第2中間積層体形成プロセスにて、図12に示すように、表面300に、3つの第2犠牲層258と、少なくとも1つの第2絶縁層228とを含む第2中間積層体244を形成する。
図13は、メモリセルアレイ10−2の製造工程の一例を示し、第2ホール形成プロセスを示す断面図である。第2ホール形成プロセスにて、図13に示すように、第2中間積層体244にZ方向に延びる第2ホールH2を形成する。X方向において、第2ホールH2の少なくとも一部は、第1ホールH1及び第1半導体部48と繋がっている。即ち、第2実施形態では、第1ホールH1と第2ホールH2とを互いに別のプロセスで形成する。
図14は、メモリセルアレイ10−2の製造工程の一例を示す断面図である。続いて、第2中間積層体244の表面244a、及びホールH2に露出している第2中間積層体244の側面244sと第1半導体部48の表面48a等に、絶縁膜286と、半導体膜284と、絶縁膜282とを順次形成する。絶縁膜286は、第4絶縁膜76と同じ材料を含む。半導体膜284は、第2電荷蓄積膜74と同じ材料を含む。絶縁膜282は、第3絶縁膜72と同じ材料を含む。
図15は、メモリセルアレイ10−2の製造工程の一例を示す断面図である。続いて、第1半導体部48の表面48a上の絶縁膜286と、半導体膜284と、絶縁膜282とを除去し、絶縁膜286と、半導体膜284と、絶縁膜282とをX方向で分断する。露出している第1半導体部48の表面48aの一部を−Z方向に掘り下げ、凹部289を形成する。凹部289の形成後、Z方向に延びるホールH2−2が形成される。
第2半導体材料供給プロセスでは、図15に示すように、X方向において、ホールH2−2の第3端E3と第4端E4とから等距離である中央C2を含む第2領域R2と第2中間積層体244との間に、Z方向に沿って多結晶の第2半導体材料を供給する。図16は、メモリセルアレイ10の製造工程の一例を示し、第2半導体材料供給プロセスを示す断面図である。詳しく説明すると、図16に示すように、第2中間積層体244の表面244aとホールH2−2に露出している絶縁膜282の側面282sと第1半導体部48の表面48aに、多結晶の第2半導体材料を含む半導体部266を形成する。
続いて、図示していないが、半導体部266の内部の第2領域R2にZ方向に沿って絶縁部71として例えばシリコン酸化膜を形成する。このシリコン酸化膜には、不図示の空隙が残存する場合がある。図17は、メモリセルアレイ10−2の製造工程の一例を示す断面図である。図17に示すように、第2半導体部68を形成した後の構成部品の表面を、例えばCMPによって、−Z方向に除去しつつ研磨し、第2中間積層体244と、半導体部266と、絶縁膜286と、半導体膜284と、絶縁膜282の各々の表面を互いに同一面に揃える。同一面を表面310とすると、表面310に、酸化シリコン等を含む層間絶縁膜350を形成する。
続いて、例えば薬液等を用いて、第1中間積層体240の複数の第1犠牲層238と、第2中間積層体244の複数の第2犠牲層258とを除去する。第1犠牲層238の各々を除去した領域331に、第1導電層23と同じ材料を含む導電材料を供給する。第2犠牲層258の各々を除去した領域332に、第2導電層26と同じ材料を含む導電材料を供給する。図18は、メモリセルアレイ10−2の製造工程の一例を示し、図10に示す溝290とコンタクトプラグBLCとビットラインBLとが形成される前の構成部品の断面図である。
図19は、メモリセルアレイ10−2の製造工程の一例を示し、絶縁スリット形成プロセスを示す断面図である。図19に示すように、複数の第2柱状体60のうち、X方向で隣り合う所定の2つの第2柱状体60の間の第2積層部24をZ方向に貫通する溝290を形成する。溝290に酸化シリコン等の絶縁材料を供給し、絶縁材料の表面を、層間絶縁膜350の表面350aと互いに同一面にする。絶縁材料の表面と層間絶縁膜350の表面350aとを互いに同一面にすることで、溝290に絶縁スリット360を形成する。
上述の各プロセスを進めることによって、図10に示すメモリセルアレイ10−2を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第2実施形態の半導体記憶装置が形成される。但し、第2実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
以上で説明した第2実施形態の半導体記憶装置の作用効果を説明する。第2実施形態の半導体記憶装置は、第1実施形態の半導体記憶装置1と同様に、Z方向に沿って見た場合、第1端40eと第2端40fとから等距離である中央40cを含む領域44に、欠陥準位を殆ど持たない単結晶の第1半導体材料を含む第1半導体部48を有する。第1チャネル部42が欠陥準位を殆ど持たない単結晶の第1半導体材料で形成されることで、複数のメモリセルトランジスタMTのしきい値電圧のばらつきが抑えられる。したがって、第2実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
第2実施形態の半導体記憶装置は、Z方向に沿って見た場合、第3端60eと第4端60fとから等距離である中央60cを含む領域64に、絶縁部70を有する。第2実施形態の半導体記憶装置は、X方向で絶縁部70と選択ゲートラインSGDとして機能する2つの第2導電層26との間に、多結晶の第2半導体材料を含む第2半導体部68を有する。X方向で選択ゲートラインSGDに隣接する第2チャネル部62は、中空構造の薄膜のチャネルを有するので、カットオフ特性の劣化が抑えられ、選択ゲートラインSGDの動作不良の発生が防止される。したがって、第2実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
(第3実施形態)
次に、第3実施形態の半導体記憶装置の構成について説明する。図示していないが、第3実施形態の半導体記憶装置は、第1実施形態の半導体記憶装置1や第2実施形態の半導体記憶装置と同様に、NAND型フラッシュメモリである。以下、第3実施形態の半導体記憶装置の構成部品について、第2実施形態の半導体記憶装置の構成部品と異なる内容のみ説明し、第2実施形態の半導体記憶装置の構成部品と共通する内容の詳しい説明は省略する。
次に、第3実施形態の半導体記憶装置の構成について説明する。図示していないが、第3実施形態の半導体記憶装置は、第1実施形態の半導体記憶装置1や第2実施形態の半導体記憶装置と同様に、NAND型フラッシュメモリである。以下、第3実施形態の半導体記憶装置の構成部品について、第2実施形態の半導体記憶装置の構成部品と異なる内容のみ説明し、第2実施形態の半導体記憶装置の構成部品と共通する内容の詳しい説明は省略する。
図20は、第3実施形態の半導体記憶装置のメモリセルアレイ10−3の一部の断面図である。図20に示すように、第2積層部24は、例えば1つの第2導電層26を有する。第2導電層26のZ方向の最小厚みは、1つの第1導電層23のZ方向の最大厚さよりも大きく、導電層32のZ方向の最大厚さよりも大きい。具体的には、1つの第2導電層26のZ方向の最小厚さは、1つの第1導電層23のZ方向の最大厚さの2倍よりも大きい。
第2半導体部68に対してX方向の第1側から隣り合う第5絶縁膜82と第2導電層26との間には、半導体膜92が設けられている。X方向で半導体膜92と第2導電層26との間には、絶縁膜93が設けられている。第2半導体部68に対してX方向の第2側から隣り合う第5絶縁膜82と第2導電層26との間には、半導体膜94が設けられている。半導体膜92、94の各々は、例えばアモルファスシリコン(aSi)で形成されている。
次に、第3実施形態の半導体記憶装置のメモリセルアレイ10−3の製造方法について簡単に説明する。第3実施形態の半導体記憶装置のメモリセルアレイ10−3の製造方法は、第1中間積層体形成プロセスと、第1ホール形成プロセスと、第1半導体材料供給プロセスと、第2中間積層体形成プロセスと、第2ホール形成プロセスと、第2半導体材料供給プロセスと、絶縁材料供給プロセスとを備える。即ち、第3実施形態の半導体記憶装置のメモリセルアレイ10−3を製造する際には、第2実施形態のメモリセルアレイ10−2を製造する際と同様に、第1ホールH1と第2ホールH2とを互いに別のプロセスで形成する。
始めに、図11を参照して説明した第1複数材料リセスプロセスまでの各プロセスを、第2実施形態のメモリセルアレイ10−2を製造する際と同様に進める。図21は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図21に示すように、絶縁層230の表面230aに、アルミニウム酸化物(AlO)等を含む絶縁膜231を形成する。例えば、ALD(Atomic Layer Deposition)等によって絶縁膜231の表面231aに、酸化物を含む絶縁膜371と、窒化シリコン等を含む絶縁層372とを形成する。絶縁層372のZ方向の最小厚さを、絶縁膜371のZ方向の最小厚さよりも厚くする。
図22は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図22に示すように、絶縁層372内をZ方向に延びる絶縁膜375を形成する。絶縁膜375は、絶縁膜371に接続している。X方向において、絶縁膜371は、第1半導体部48よりも第1側に形成される。
図23は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図23に示すように、絶縁層372内及び絶縁膜371内をZ方向に延びるホールH5を形成する。ホールH5は、X方向で第2半導体部68と略重なっている。ホールH5を形成する際に、絶縁膜375のX方向の第2側の部分が除去され、絶縁膜231に凹部が形成される。
図24は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図24に示すように、絶縁層372の表面372aと、ホールH5に露出している絶縁層372の側面、絶縁膜371の側面、絶縁膜231の側面の各々に、一体的に半導体膜401を形成する。半導体膜401は、半導体膜92、94の各々と同じ材料を含む。図25は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図25に示すように、半導体膜401の表面とホールH5に露出している側面と、絶縁膜231の凹部の底面に、絶縁膜402と、アモルファスシリコン等を含む犠牲膜403とを形成する。
図26及び図27の各々は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図26に示すように、ホールH5の底部に位置する半導体膜401と、絶縁膜402と、犠牲膜403を除去しつつ、絶縁膜231をZ方向に延びるホールH6を形成する。ホールH6の底部は、第1半導体部48の+Z方向の端部に凹部を形成する。続いて、残っている犠牲膜403を除去する。図27に示すように、例えば選択性エッチングによって、第1半導体部48の凹部を−Z方向及びX方向の各々に拡大し、Z方向でホールH6と接続された凹部410を形成する。
図28及び図29の各々は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図28に示すように、ホールH6及び凹部410に露出している各構成要素の側面及び表面に、アモルファスシリコン等を含む犠牲膜412を形成する。続いて、図29に示すように、犠牲膜412で囲まれた空間に、酸化シリコン等の絶縁膜415を形成する。絶縁膜415の表面415aは、Z方向で絶縁層372の表面372aと絶縁膜371の表面371aとの間に位置する。
図30は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図30に示すように、半導体膜401と、絶縁膜402と、犠牲膜412とを−Z方向にリセスし、半導体膜401と、絶縁膜402と、犠牲膜412の各々の+Z方向の端のZ方向の位置を、絶縁膜415の表面415aと略同じに揃える。続いて、絶縁層372の表面372aと、半導体膜401と、絶縁膜402と、犠牲膜412、絶縁膜415の各々を覆うように、酸化シリコン等を含む酸化膜420を形成する。Z方向で第1半導体部48及び絶縁膜415と互いに重なる部分の酸化膜420には、凹部422が形成される。凹部422のX方向の幅は、−Z方向に進むに従って狭くなる。
図31、図32及び図33の各々は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。例えばエッチング等によって、図31に示すように、絶縁膜402及び犠牲膜412よりも略+Z方向の酸化膜420のみを残し、その他の部分の酸化膜420を除去する。図32に示すように、半導体膜401と、絶縁膜402と、犠牲膜412、絶縁膜415の各々を覆うように、例えばアモルファスシリコンを含む半導体層424を形成する。半導体層424の表面424aと絶縁層372の表面372aとを互いに略同一面とする。図33に示すように、半導体層424の表面424aと絶縁層372の表面372aに、例えば酸化シリコンを含む絶縁膜426を形成する。続いて、図示していないが、上部電極等を加工する。この加工によって、絶縁膜426は除去され、図32に示す状態と同様の構成部品を得る。
図34及び図35の各々は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。例えば薬液又はエッチング等によって、図34に示すように、絶縁層372を除去する。続いて、図35に示すように、絶縁膜371と、絶縁膜375と、酸化膜420と、半導体層424とを覆うバリア膜430を形成する。バリア膜430を覆う金属層432を形成する。金属層432は、例えばタングステンを含む。
図36は、メモリセルアレイ10−3の製造工程の一例を示す断面図である。図36に示すように、金属層432と、バリア膜430とを−Z方向にリセスし、リセス後の金属層432及びバリア膜430を覆う層間絶縁膜440を形成する。層間絶縁膜440は、例えば酸化シリコン等で形成されている。
上述の各プロセスに対して所定のタイミングで、例えば薬液等を用いて、第1中間積層体240の複数の第1犠牲層238を除去する。第1犠牲層238の各々を除去した領域331に、第1導電層23と同じ材料を含む導電材料を供給する。
上述の各プロセスを進めることによって、図20に示すメモリセルアレイ10−3を製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第3実施形態の半導体記憶装置が形成される。但し、第3実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
以上で説明した第3実施形態の半導体記憶装置の作用効果を説明する。第3実施形態の半導体記憶装置は、第2実施形態の半導体記憶装置1と同様に、Z方向に沿って見た場合、第1端40eと第2端40fとから等距離である中央40cを含む領域44に、欠陥準位を殆ど持たない単結晶の第1半導体材料を含む第1半導体部48を有する。第1チャネル部42が欠陥準位を殆ど持たない単結晶の第1半導体材料で形成されることで、複数のメモリセルトランジスタMTのしきい値電圧のばらつきが抑えられる。したがって、第3実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
第3実施形態の半導体記憶装置は、Z方向に沿って見た場合、第3端60eと第4端60fとから等距離である中央60cを含む領域64に、絶縁部70を有する。第3実施形態の半導体記憶装置は、X方向で絶縁部70と選択ゲートラインSGDとして機能する2つの第2導電層26との間に、多結晶の第2半導体材料を含む第2半導体部68を有する。X方向で選択ゲートラインSGDに隣接する第2チャネル部62は、中空構造の薄膜のチャネルを有するので、カットオフ特性の劣化が抑えられ、選択ゲートラインSGDの動作不良の発生が防止される。したがって、第3実施形態の半導体記憶装置によれば、電気的特性を向上させることができる。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定しない。上述の実施形態は、その他の様々な形態で実施され得る。発明の要旨を逸脱しない範囲で、上述の実施形態の種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、第2実施形態及び第3実施形態の各半導体記憶装置の絶縁部70は、空気以外の絶縁物質で構成されてもよく、例えば酸化シリコン等の絶縁体で形成されていてもよい。
例えば、上述の各実施形態の半導体記憶装置の第1絶縁層25は、例えばエアギャップで構成されていてもよい。
例えば、上述の各実施形態とは別の実施形態の半導体記憶装置では、2つの第2柱状体60の各々がX方向で第2チャネル部62と3つの第2導電層26との間に設けられた単層の第5絶縁膜をさらに備えてもよい。即ち、2つの第2柱状体60の各々は、第3絶縁膜72と、第2電荷蓄積膜74と、第4絶縁膜76に替えて、第5絶縁膜を備えてもよい。第5絶縁膜は、例えば酸化シリコンで形成される。
1…半導体記憶装置、20…シリコン基板(基板)、22…第1積層部、23…第1導電層、24…第2積層部、25…第1絶縁層、26…第2導電層、28…第2絶縁層、31、32…導電層、34…絶縁層、40…第1柱状体、42…第1チャネル部、48…第1半導体部、60…第2柱状体、62…第2チャネル部
Claims (14)
- 基板と、
前記基板の上方で第1方向に積層された複数の第1導電層と、
前記複数の第1導電層の上方に配置された第2導電層と、
前記複数の第1導電層内を前記第1方向に延び、単結晶の第1半導体材料を含む第1半導体部を有する、第1柱状体と、
前記第2導電層内を前記第1方向に延び、絶縁体を含んで軸となる絶縁部と、前記第1方向から見て前記絶縁部の外周に配置され、前記第1半導体部と接し、且つ多結晶の第2半導体材料を含む第2半導体部と、を有する、第2柱状体と、
を備えた半導体記憶装置。 - 前記単結晶の第1半導体材料は、単結晶の半導体材料を含み、
前記多結晶の第2半導体材料は、多結晶の半導体材料を含む、
請求項1に記載の半導体記憶装置。 - 前記複数の第1導電層に含まれる導電層と複数の第1絶縁層に含まれる絶縁層とが前記第1方向に交互に積層された第1積層部と、
少なくとも1つの前記第2導電層と少なくとも1つの第2絶縁層とが前記第1方向に積層された第2積層部と、
をさらに備えた、
請求項1に記載の半導体記憶装置。 - 前記第1方向で、前記複数の第1導電層と、少なくとも1つの前記第2導電層との間に設けられた第3絶縁層をさらに備え、
前記第3絶縁層の前記第1方向の最小厚さは、前記複数の第1絶縁層に含まれる1つの第1絶縁層の前記第1方向の最小厚さより厚い、
請求項1に記載の半導体記憶装置。 - 前記第1方向で前記基板と前記第1積層部との間に設けられ、第3導電層と、前記第3導電層と前記第1積層部との間に設けられた第4絶縁層と、前記第3導電層と前記基板との間に設けられた第5絶縁層とを有する第3積層部をさらに備え、
前記第4絶縁層の前記第1方向の最小厚さは、前記複数の第1絶縁層に含まれる1つの第1絶縁層の前記第1方向の最小厚さより大きい、
請求項3に記載の半導体記憶装置。 - 前記第1半導体部の前記第1方向の最小長さは、前記第2半導体部の前記第1方向の最小長さよりも長い、
請求項1に記載の半導体記憶装置。 - 前記第1柱状体は、前記第1方向で前記基板に隣り合って前記単結晶の第1半導体材料を含む第1部分と、前記第1部分から前記基板とは反対側に延びており、前記単結晶の第1半導体材料を含み、前記第1方向に交差する第2方向において前記第1部分の前記第2方向の最小幅よりも小さい最大幅を有する第2部分と
を備えた請求項1に記載の半導体記憶装置。 - 前記第1方向に交差する第2方向で、前記複数の第1導電層の各々と前記第1半導体部との間に設けられた第1絶縁膜と、
前記第2方向で、前記複数の第1導電層の各々と前記第1絶縁膜との間に設けられた第1電荷蓄積膜と、
前記第2方向で、前記複数の第1導電層の各々と前記第1電荷蓄積膜との間に設けられた第2絶縁膜と、
をさらに備えた請求項1に記載の半導体記憶装置。 - 前記第2方向で、前記少なくとも1つの第2導電層の各々と前記第2半導体部との間に設けられた第3絶縁膜と、
前記第2方向で、前記少なくとも1つの第2導電層の各々と前記第3絶縁膜との間に設けられた第2電荷蓄積膜と、
前記第2方向で、前記少なくとも1つの第2導電層の各々と前記第2電荷蓄積膜との間に設けられた第4絶縁膜と、
をさらに備え、
前記第3絶縁膜は、前記第1絶縁膜と同じ材料を含み、
前記第2電荷蓄積膜は、前記第1電荷蓄積膜と同じ材料を含み、
前記第4絶縁膜は、前記第2絶縁膜と同じ材料を含む、
請求項8に記載の半導体記憶装置。 - 前記第2柱状体は、前記第2方向で前記第2半導体部と前記第2導電層との間に設けられた単層の第5絶縁膜をさらに備える、
請求項8に記載の半導体記憶装置。 - 前記第5絶縁膜は、酸化シリコンを含む、
請求項10に記載の半導体記憶装置。 - 前記少なくとも1つの第2導電層に含まれる1つの第2導電層の前記第1方向の最小厚さは、前記複数の第1導電層に含まれる1つの第1導電層の前記第1方向の最大厚さよりも大きい、
請求項1に記載の半導体記憶装置。 - 前記少なくとも1つの第2導電層に含まれる1つの第2導電層の前記第1方向の最小厚さは、前記複数の第1導電層に含まれる1つの第1導電層の前記第1方向の最大厚さの2倍よりも大きい、
請求項1に記載の半導体記憶装置。 - 第1犠牲層と第1絶縁層とを基板の厚さ方向である第1方向に交互に積層することで第1中間積層体を形成し、
前記第1中間積層体に前記第1方向に延びる第1ホールを形成し、
前記第1方向とは交差した第2方向において前記第1ホールの第1端と前記第1ホールの第1端とは反対側の第2端とから等距離である中央を含む第1領域に、前記第1方向に沿って単結晶の第1半導体材料を供給し、
前記第1中間積層体に対して前記基板との反対側に、少なくとも1つの第2犠牲層と、少なくとも1つの第2絶縁層とを含む第2中間積層体を形成し、
前記第2中間積層体に前記第1方向に延びて前記第2方向で少なくとも一部が前記第1ホールと繋がる第2ホールを形成し、
前記第2方向において前記第2ホールの第3端と前記第2ホールの第3端とは反対側の第4端とから等距離である中央を含む第2領域と前記第2中間積層体との間に、前記第1方向に沿って多結晶の第2半導体材料を供給し、
前記第2領域に前記第1方向に沿って絶縁材料を供給する、
ことを含む半導体記憶装置の製造方法。
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