JP2014187191A - 半導体記憶装置の製造方法及び半導体記憶装置 - Google Patents

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Abstract

【課題】複数の電極膜と複数の絶縁膜とを有する積層体に対する効率の良い適切な加工が可能な半導体記憶装置の製造方法及び半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置の製造方法は、第２のストッパー膜上に、複数の電極膜とそれぞれが電極膜の間に設けられた複数の絶縁膜とを有する積層体を形成する工程と、積層体に第２のストッパー膜に達するスリットを形成する工程と、積層体に積層体及び開口を貫通して第１のストッパー膜に達するホールを形成する工程と、ホールを通じて犠牲膜を除去する工程と、ホールの側壁に電荷蓄積膜を含むメモリ膜を形成する工程と、メモリ膜の側壁にチャネルボディを形成する工程とを備えている。第１のストッパー膜及び第２のストッパー膜は、電極膜及び絶縁膜よりもエッチング耐性が高い。
【選択図】図８

Description

本発明の実施形態は、半導体記憶装置の製造方法及び半導体記憶装置に関する。
メモリセルにおけるコントロールゲートとして機能する電極膜と、電極間絶縁膜とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
メモリホールは、複数の電極膜と複数の絶縁膜とをエッチングすることで形成される。その場合、電極膜と絶縁膜とを、それぞれエッチングガスを切り替えてステップエッチングすると、処理時間の増大や、ホールの加工形状制御が難しいといった問題が懸念される。また、電極膜と絶縁膜とを同じガスを用いて無選択で一括してエッチングする場合には、積層体の下の層へのホールの突き抜けが懸念される。
特開２０１１−２４９５５９号公報
本発明の実施形態は、複数の電極膜と複数の絶縁膜とを有する積層体に対する効率の良い適切な加工が可能な半導体記憶装置の製造方法及び半導体記憶装置を提供する。
実施形態によれば、半導体記憶装置の製造方法は、基板上に、第１のストッパー膜を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記第１のストッパー膜上に、下部ゲート層を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記下部ゲート層に、凹部を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記凹部に、犠牲膜を埋め込む工程を備えている。また、前記半導体記憶装置の製造方法は、前記犠牲膜上及び前記下部ゲート層上に、第２のストッパー膜を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記第２のストッパー膜に、前記犠牲膜の一部を露出させる開口を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記第２のストッパー膜上に、複数の電極膜と、それぞれが前記電極膜の間に設けられた複数の絶縁膜とを有する積層体を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記積層体に、前記第２のストッパー膜に達するスリットを形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記スリット内に、絶縁分離膜を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記積層体に、前記積層体及び前記開口を貫通して前記第１のストッパー膜に達するホールを形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記ホールを通じて前記犠牲膜を除去する工程を備えている。また、前記半導体記憶装置の製造方法は、前記ホールの側壁に、電荷蓄積膜を含むメモリ膜を形成する工程を備えている。また、前記半導体記憶装置の製造方法は、前記メモリ膜の側壁に、チャネルボディを形成する工程を備えている。前記第１のストッパー膜及び前記第２のストッパー膜は、前記スリットを形成するエッチング及び前記ホールを形成するエッチングのとき、前記電極膜及び前記絶縁膜よりもエッチング耐性が高い。
実施形態の半導体記憶装置の模式斜視図。 実施形態の半導体記憶装置の要部の模式断面図。 第１実施形態による半導体記憶装置の製造方法を示す模式断面図。 第１実施形態による半導体記憶装置の製造方法を示す模式断面図。 第１実施形態による半導体記憶装置の製造方法を示す模式断面図。 第１実施形態による半導体記憶装置の製造方法を示す模式断面図。 第１実施形態による半導体記憶装置の製造方法を示す模式断面図。 第１実施形態による半導体記憶装置の製造方法を示す模式断面図。 第２実施形態による半導体記憶装置の製造方法を示す模式断面図。 第２実施形態による半導体記憶装置の製造方法を示す模式断面図。 第２実施形態による半導体記憶装置の製造方法を示す模式断面図。 第２実施形態による半導体記憶装置の製造方法を示す模式断面図。 第２実施形態による半導体記憶装置の製造方法を示す模式断面図。 第３実施形態による半導体記憶装置の製造方法を示す模式断面図。 第３実施形態による半導体記憶装置の製造方法を示す模式断面図。 第３実施形態による半導体記憶装置の製造方法を示す模式断面図。 第３実施形態による半導体記憶装置の製造方法を示す模式断面図。 第３実施形態による半導体記憶装置の製造方法を示す模式断面図。 第３実施形態による半導体記憶装置の製造方法を示す模式断面図。 第４実施形態による半導体記憶装置の製造方法を示す模式断面図。 第４実施形態による半導体記憶装置の製造方法を示す模式断面図。 第４実施形態による半導体記憶装置の製造方法を示す模式断面図。 第４実施形態による半導体記憶装置の製造方法を示す模式断面図。 第４実施形態による半導体記憶装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分などの図示については省略している。
図１において、ＸＹＺ直交座標系を表す。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
図８（ｂ）は、第１実施形態によるメモリセルアレイの模式断面図であり、図１におけるＹＺ面に平行な断面を表す。なお、図８（ｂ）では、図１に示すソース線ＳＬ及びビット線ＢＬの図示は省略している。
メモリセルアレイは複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
図２は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図を表す。
図８（ｂ）に示すように、基板１０上には絶縁膜１１を介して、下部ゲート層としてのバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
バックゲートＢＧの厚み方向の途中には、第１の保護膜として第１のストッパー膜２１が設けられている。第１のストッパー膜２１は、バックゲートＢＧを厚み方向に分断している。バックゲートＢＧにおける第１のストッパー膜２１より上の部分は、第１のストッパー膜２１より下の部分よりも厚い。
バックゲートＢＧ上には、第２の保護膜として第２のストッパー膜２２が設けられている。バックゲートＢＧにおける第２のストッパー膜２２と第１のストッパー膜２１との間の部分は、第１のストッパー膜２１より下の部分よりも厚い。
第１のストッパー膜２１及び第２のストッパー膜２２は、バックゲートＢＧとは異種材料の膜である。第１のストッパー膜２１及び第２のストッパー膜２２は、同じ材料からなり、例えば、金、銀、白金、パラジウム、窒化タンタル、酸化タンタルおよび酸化アルミニウムの少なくとも１つを含む膜である。
第２のストッパー膜２２上には、絶縁膜４２と電極膜ＷＬとがそれぞれ交互に複数積層されている。図１及び図８（ｂ）では、例えば４層の電極膜ＷＬが図示されているが、電極膜ＷＬの層数は任意である。
絶縁膜４２は、Ｚ方向で隣り合う上下の電極膜ＷＬ間に設けられている。絶縁膜４２は、第２のストッパー膜２２と、最下層の電極膜ＷＬとの間にも設けられている。また、最上層の電極膜ＷＬ上にも、絶縁膜４２が設けられている。
電極膜ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。絶縁膜４２は、例えば、シリコン酸化膜である。
図１に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極膜ＷＬ上に、図８（ｂ）に示す絶縁膜４２を介して設けられている。
なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別せずに、選択ゲートＳＧと表す場合もある。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、電極膜ＷＬと同様に、不純物として例えばボロンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、電極膜ＷＬの各々の厚さよりも厚い。
ドレイン側選択ゲートＳＧＤ上及びソース側選択ゲートＳＧＳ上には、図８（ｂ）に示すように、絶縁膜２５が形成されている。ソース側選択ゲートＳＧＳ上には、絶縁膜２５を介して、図１に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、図１に示すように、図示しない絶縁膜を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延びている。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、図８（ｂ）に示すように、絶縁分離膜２７によってＹ方向に分断されている。絶縁分離膜２７は、後述するように、図８（ｂ）において紙面を貫く方向に延びるスリット内に埋め込まれる。
ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜２４によってＹ方向に分断されている。絶縁分離膜２４は、後述するように、図８（ｂ）において紙面を貫く方向に延びるスリット内に埋め込まれる。そのスリットは、第２のストッパー膜２２をエッチングストッパーとしたエッチングにより、第２のストッパー膜２２上の積層体に形成される。したがって、絶縁分離膜２４は第２のストッパー膜２２を突き抜けておらず、絶縁分離膜２４の下端は第２のストッパー膜２２に接している。
メモリストリングＭＳは、絶縁膜２５、選択ゲートＳＧ、複数の絶縁膜４２、複数の電極膜ＷＬ、第２のストッパー膜２２およびバックゲートＢＧ含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。
チャネルボディ２０は、上記積層体内をＺ方向に延びる一対の柱状部ＣＬと、バックゲートＢＧ内で一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。
チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばシリコン膜である。メモリ膜３０は、図２に示すように、メモリホールＭＨの内壁とチャネルボディ２０との間に設けられている。
なお、図２においては、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ２０を設けた構造が例示されるが、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁膜を埋め込んだ構造であってもよい。
図２に示すように、メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各電極膜ＷＬとチャネルボディ２０との間に、電極膜ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各電極膜ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０はメモリセル（メモリセルトランジスタ）におけるチャネルとして機能し、電極膜ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極膜ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
トンネル膜３３は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル膜３３は、例えば、シリコン酸化膜である。
ブロック膜３１は、電荷蓄積膜３２に蓄積された電荷が、電極膜ＷＬへ拡散するのを防止する。ブロック膜３１は、例えば、シリコン窒化膜、酸化アルミニウム（アルミナ）膜である。
ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、図８（ｂ）に示すように、ゲート絶縁膜２８が設けられている。ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びゲート絶縁膜２８は、ドレイン側選択トランジスタＳＴＤ（図１に示す）を構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０は図１に示すようにビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、図８（ｂ）に示すように、ゲート絶縁膜２９が設けられている。ソース側選択ゲートＳＧＳ、チャネルボディ２０及びゲート絶縁膜２９は、ソース側選択トランジスタＳＴＳ（図１に示す）を構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０は図１に示すようにソース線ＳＬと接続されている。
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図１に示す）を構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極膜ＷＬをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
次に、図３（ａ）〜図８（ｂ）を参照して、第１実施形態による半導体記憶装置の製造方法について説明する。
図３（ａ）に示すように、基板１０上には、絶縁膜（例えばシリコン酸化膜）１１を介してバックゲートＢＧが形成される。バックゲートＢＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図３（ｂ）以降の図では、基板１０及び絶縁膜１１の図示を省略している。
バックゲートＢＧ上には、第１のストッパー膜２１が形成され、第１のストッパー膜２１上に、再びバックゲートＢＧが形成される。
第１のストッパー膜２１上のバックゲートＢＧには、図示しないレジスト膜を用いたエッチングにより、図３（ｂ）に示すように、複数の凹部１２が形成される。凹部１２は第１のストッパー膜２１に達し、凹部１２の底に第１のストッパー膜２１が露出する。
凹部１２内には、図３（ｃ）に示すように、犠牲膜１３が埋め込まれる。犠牲膜１３は、例えば、ノンドープ多結晶シリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
犠牲膜１３はエッチバックされ、図３（ｄ）に示すように、バックゲートＢＧの上面が露出される。犠牲膜１３の上面は、バックゲートＢＧの上面と同じ高さにされる。
バックゲートＢＧの上面上および犠牲膜１３の上面上には、図４（ａ）に示すように、第２のストッパー膜２２が形成される。
第１のストッパー膜２１及び第２のストッパー膜２２は、バックゲートＢＧ及び犠牲膜１３とは異種材料の膜であり、第１のストッパー膜２１及び第２のストッパー膜２２は、例えば、金、銀、白金、パラジウム、窒化タンタル、酸化タンタルおよび酸化アルミニウムの少なくとも１つを含む膜である。
第２のストッパー膜２２には、図示しないレジスト膜を用いて、図４（ｂ）に示すように、開口２２ａが形成される。開口２２ａには、犠牲膜１３の一部が露出される。バックゲートＢＧの上面上に形成された第２のストッパー膜２２には開口は形成されず、バックゲートＢＧは露出しない。
次に、図４（ｃ）に示すように、開口２２ａ内を埋めるように、第２のストッパー膜２２上に、再び犠牲膜１３を堆積させる。
第２のストッパー膜２２上の犠牲膜１３は、エッチバックされ、図４（ｄ）に示すように、除去される。このときのエッチングに対して、第２のストッパー膜２２はエッチング耐性を有し、エッチングストッパーとして機能する。
第２のエッチングストッパー膜２２は露出され、開口２２ａ内に埋め込まれた犠牲膜１３の上面は、第２のストッパー膜２２の上面とほぼ同じ高さになるように平坦化される。これにより、以下の工程で形成する積層体における各膜の平坦性を確保できる。
第２のストッパー膜２２上および犠牲膜１３上には、図５（ａ）に示すように、絶縁膜４２と電極膜ＷＬとがそれぞれ交互に複数積層される。最上層には、絶縁膜４２が形成される。
電極膜ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜４２は、例えばシリコン酸化膜である。
図５（ａ）に示す積層体を形成した後、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法により、複数のスリット２３を形成する。スリット２３は、第２のストッパー膜２２の上の積層体内を、電極膜ＷＬと絶縁膜４２との積層方向に延びている。また、スリット２３は、図５（ｂ）における紙面を貫く方向に延び、第２のストッパー膜２２上の積層体を横方向（図８（ｂ）においてＹ方向）に分断している。
それぞれ交互に積層された複数の電極膜ＷＬ及び複数の絶縁膜４２を、例えばＨＢｒ、Ｃ４Ｆ８、ＣＦ４、またはＮＦ３を含む同じガスを用いたＲＩＥ法により、無選択に一括してエッチングする。各膜ごとにエッチングガスは切り替えない。
このエッチングのとき、第２のストッパー膜２２は、電極膜ＷＬ及び絶縁膜４２よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第２のストッパー膜２２でエッチングを確実にストップさせることができ、スリット２３は、上記積層体よりも下に突き抜けない。
すなわち、積層体の下に向かって進むエッチングは、第２のストッパー膜２２でストップされる。スリット２３の底には、第２のストッパー膜２２が露出する。
スリット２３内には、図６（ａ）に示すように、絶縁分離膜２４が埋め込まれる。絶縁分離膜２４は、例えばシリコン窒化膜である。
図６（ｂ）に示すように、最上層の絶縁膜４２上および絶縁分離膜２４の上面上には、上部ゲート層として選択ゲートＳＧが形成される。選択ゲートＳＧ上には、絶縁膜２５が形成される。選択ゲートＳＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜２５は、例えばシリコン酸化膜である。
図６（ｂ）に示す、第２のストッパー膜２２上の各積層膜は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
図６（ｂ）に示す積層体を形成した後、図示しないマスクを用いたＲＩＥ法により、積層体に、図７（ａ）に示すように複数のホール２６を形成する。
ホール２６は、絶縁膜２５、選択ゲートＳＧ、複数の絶縁膜４２および複数の電極膜ＷＬ内をそれらの積層方向に延び、且つ第２のストッパー膜２２に形成された開口２２ａおよび開口２２ａの下の犠牲膜１３を貫通して、第１のストッパー膜２１に達する。
図７（ａ）において横方向（図８（ｂ）においてＹ方向）で隣り合う一対のホール２６の下端部の間には、犠牲膜１３が残される。その犠牲膜１３の側面はホール２６に面している。
絶縁膜２５、選択ゲートＳＧ、複数の電極膜ＷＬ、複数の絶縁膜４２および犠牲膜１３を、例えばＨＢｒ、Ｃ４Ｆ８、ＣＦ４、またはＮＦ３を含む同じガスを用いたＲＩＥ法により、無選択に一括してエッチングする。各膜ごとにエッチングガスは切り替えない。
このエッチングのとき、第１のストッパー膜２１は、絶縁膜２５、選択ゲートＳＧ、電極膜ＷＬ、絶縁膜４２および犠牲膜１３よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第１のストッパー膜２１でエッチングを確実にストップさせることができ、ホール２６が図８（ｂ）に示す基板１０側に突き抜けない。
すなわち、上記積層体の下に向かって進むエッチングは、第１のストッパー膜２１でストップされる。ホール２６の底には、第１のストッパー膜２１が露出する。
ホール２６を形成した後、例えば、ＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を用いた薬液処理（ウェットエッチング）により、ノンドープシリコン膜である犠牲膜１３を、ホール２６を通じて除去する。
第１のストッパー膜２１及び第２のストッパー膜２２は、このときの薬液処理に対しても耐性を有し、エッチングされない。
バックゲートＢＧの凹部１２内に残っていた犠牲膜１３の除去により、図７（ｂ）に示すように、バックゲートＢＧに形成された凹部１２が現れる。１つの凹部１２に対して、一対のホール２６がつながっている。すなわち、一対のホール２６のそれぞれのボトムが１つの共通の凹部１２とつながり、１つのＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨを形成した後、メモリホールＭＨの内壁に、図８（ａ）に示すように、メモリ膜３０を形成する。メモリ膜３０は、図２を参照して前述したように、電極膜ＷＬ側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。
メモリ膜３０を形成した後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。メモリ膜３０及びチャネルボディ２０は、バックゲートＢＧの凹部１２内にも形成される。
その後、選択ゲートＳＧは、スリット及びそのスリット内に埋め込まれる絶縁分離膜２７（図８（ｂ）に示す）によって、ドレイン側選択ゲートＳＤＧとソース側選択ゲートＳＧＳに分断される。さらに、その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
以上説明した実施形態によれば、バックゲートＢＧにおける下層部およびバックゲートＢＧの上面上に、それぞれ、第１のストッパー膜２１と第２のストッパー膜２２を形成している。
そのため、複数の電極膜ＷＬと複数の絶縁膜４２とがそれぞれ交互に積層された積層体にスリット２３およびホール２６を形成するにあたって、各膜ごとにエッチングガスを切り替えることなく無選択エッチングで効率的に複数の電極膜ＷＬと複数の絶縁膜４２とをエッチングしつつ、第１のストッパー膜２１及び第２のストッパー膜２２でエッチングを確実にストップさせることができる。
無選択エッチングであるため、電極膜ＷＬ及び絶縁膜４２の各膜ごとにエッチングガスを切り替えるステップエッチングに比べて、処理時間が短く、またサイドエッチングを抑えて、基板１０の表面に対して略垂直に延びるスリット２３及びホール２６の形成が可能である。
次に、図９（ａ）〜図１３（ｂ）を参照して、第２実施形態による半導体記憶装置の製造方法について説明する。
第２実施形態においても、第１実施形態と同様、図９（ａ）に示すように、バックゲートＢＧの下層側の部分に、第１のストッパー膜２１が形成される。
バックゲートＢＧと第１のストッパー膜２１の積層膜は、図３（ａ）に示す第１実施形態と同様に、基板１０上に絶縁膜１１を介して形成される。
バックゲートＢＧには、図示しないレジスト膜を用いたエッチングにより、図９（ｂ）に示すように、複数の凹部１２が形成される。凹部１２は第１のストッパー膜２１に達し、凹部１２の底に第１のストッパー膜２１が露出する。
凹部１２内には、図９（ｃ）に示すように、犠牲膜５１が埋め込まれる。犠牲膜５１は、例えば、シリコン酸化膜である。
犠牲膜５１はエッチバックされ、図９（ｄ）に示すように、バックゲートＢＧの上面が露出される。犠牲膜５１の上面は、バックゲートＢＧの上面と同じ高さにされる。
バックゲートＢＧの上面上および犠牲膜５１の上面上には、図１０（ａ）に示すように、第２のストッパー膜２２が形成される。
第１のストッパー膜２１及び第２のストッパー膜２２は、バックゲートＢＧ及び犠牲膜５１とは異種材料の膜である。
第２のストッパー膜２２には、図示しないレジスト膜を用いて、図１０（ｂ）に示すように、開口２２ａが形成される。開口２２ａには、犠牲膜５１の一部が露出される。バックゲートＢＧの上面上に形成された第２のストッパー膜２２には開口は形成されず、バックゲートＢＧは露出しない。
次に、図１０（ｃ）に示すように、開口２２ａ内を埋めるように、第２のストッパー膜２２上に、再び犠牲膜５１を堆積させる。
第２のストッパー膜２２上の犠牲膜５１は、エッチバックされ、図１０（ｄ）に示すように、除去される。このときのエッチングに対して、第２のストッパー膜２２はエッチング耐性を有し、エッチングストッパーとして機能する。
第２のエッチングストッパー膜２２は露出され、開口２２ａ内に埋め込まれた犠牲膜５１の上面は、第２のストッパー膜２２の上面とほぼ同じ高さになるように平坦化される。これにより、以下の工程で形成する積層体における各膜の平坦性を確保できる。
第２のストッパー膜２２上および犠牲膜５１上には、図１１（ａ）に示すように、絶縁膜４２と電極膜ＷＬとがそれぞれ交互に複数積層される。最上層には、絶縁膜４２が形成される。さらに、その最上層の絶縁膜４２上には、上部ゲート層として選択ゲートＳＧが形成される。その選択ゲートＳＧ上には、絶縁膜２５が形成される。
電極膜ＷＬ及び選択ゲートＳＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。絶縁膜４２、２５は、例えばシリコン酸化膜である。
図１１（ａ）に示す積層体を形成した後、図示しないマスクを用いたＲＩＥ法により、図１１（ｂ）に示すように、複数のスリット５２と複数のホール２６とを同時に形成する。
同じマスクを使ったエッチングにより、スリット５２とホール２６を同時に形成することで、スリット５２とホール２６との位置合わせのずれを抑えることができる。
スリット５２は、第２のストッパー膜２２の上の、絶縁膜２５、選択ゲートＳＧ、複数の電極膜ＷＬ及び複数の絶縁膜４２を含む積層体内を、それら膜の積層方向に延びている。また、スリット５２は、図１１（ｂ）における紙面を貫く方向に延び、第２のストッパー膜２２上の上記積層体を横方向（図１３（ｂ）においてＹ方向）に分断している。
ホール２６は、絶縁膜２５、選択ゲートＳＧ、複数の絶縁膜４２および複数の電極膜ＷＬ内をそれらの積層方向に延び、且つ第２のストッパー膜２２に形成された開口２２ａおよび開口２２ａの下の犠牲膜５１を貫通して、第１のストッパー膜２１に達する。
図１１（ｂ）において横方向（図１３（ｂ）においてＹ方向）で隣り合う一対のホール２６の下端部の間には、犠牲膜５１が残される。その犠牲膜５１の側面はホール２６に面している。
絶縁膜２５、選択ゲートＳＧ、複数の電極膜ＷＬ、複数の絶縁膜４２および犠牲膜５１が、例えばＨＢｒ、Ｃ４Ｆ８、ＣＦ４、またはＮＦ３を含む同じガスを用いたＲＩＥ法により、無選択に一括してエッチングされる。各膜ごとにエッチングガスは切り替えない。
このエッチングのとき、第１のストッパー膜２１は、絶縁膜２５、選択ゲートＳＧ、電極膜ＷＬ、絶縁膜４２および犠牲膜５１よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第１のストッパー膜２１でエッチングを確実にストップさせることができ、ホール２６が図１３（ｂ）に示す基板１０側に突き抜けない。
すなわち、上記積層体の下に向かって進むエッチングは、第１のストッパー膜２１でストップされる。ホール２６の底には、第１のストッパー膜２１が露出する。
また、上記エッチングのとき、第２のストッパー膜２２も、絶縁膜２５、選択ゲートＳＧ、電極膜ＷＬ、絶縁膜４２および犠牲膜５１よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第２のストッパー膜２２でエッチングを確実にストップさせることができ、スリット５２は、上記積層体よりも下に突き抜けない。
すなわち、積層体の下に向かって進むエッチングは、第２のストッパー膜２２でストップされる。スリット５２の底には、第２のストッパー膜２２が露出する。
次に、スリット５２内及びホール２６内に、絶縁膜が形成される。絶縁膜として例えばシリコン窒化膜が、スリット５２内及びホール２６内に同時に形成される。
スリット５２内には、図１２（ａ）に示すように、シリコン窒化膜が絶縁分離膜５３ａとして埋め込まれる。ホール２６内には、シリコン窒化膜が犠牲膜５３ｂとして埋め込まれる。
次に、絶縁膜２５上に絶縁膜を形成して、絶縁分離膜５３ａの上面及び犠牲膜５３ｂの上面を覆った後、その絶縁膜を図示しないマスクを用いたエッチングにより選択的に除去し、図１２（ｂ）に示すように、犠牲膜５３ｂの上面を露出させる。絶縁分離膜５３ａの上面は、絶縁膜５４で覆われた状態が維持される。
絶縁膜５４は、例えばシリコン酸化膜であり、シリコン窒化膜である犠牲膜５３ｂとは異種材料の膜であり、絶縁膜５４をマスクにして、犠牲膜５３ｂを選択的にエッチングすることができる。
絶縁膜５４をマスクにして犠牲膜５３ｂをエッチングして除去する。このとき、犠牲膜５３ｂと同じシリコン窒化膜である、バックゲートＢＧの凹部１２内に残っていた犠牲膜５１も同時に除去される。
犠牲膜５３ｂ及び犠牲膜５１は、例えば、リン酸を用いた薬液処理（ウェットエッチング）により、除去される。ホール２６内の犠牲膜５３ｂが除去された後、ホール２６を通じて、バックゲートＢＧの凹部１２内の犠牲膜５１が除去される。
第１のストッパー膜２１及び第２のストッパー膜２２は、このときの薬液処理に対しても耐性を有し、エッチングされない。
犠牲膜５３ｂ及び犠牲膜５１の除去により、図１３（ａ）に示すように、一対のホール２６のそれぞれのボトムが１つの共通の凹部１２とつながったＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨを形成した後、メモリホールＭＨの内壁に、図１３（ｂ）に示すように、メモリ膜３０を形成する。メモリ膜３０を形成した後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。メモリ膜３０及びチャネルボディ２０は、バックゲートＢＧの凹部１２内にも形成される。
その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
以上説明した実施形態によれば、バックゲートＢＧにおける下層部およびバックゲートＢＧの上面上に、それぞれ、第１のストッパー膜２１と第２のストッパー膜２２を形成している。
そのため、複数の電極膜ＷＬと複数の絶縁膜４２とがそれぞれ交互に積層された積層体にスリット５２およびホール２６を形成するにあたって、各膜ごとにエッチングガスを切り替えることなく無選択エッチングで効率的に複数の電極膜ＷＬと複数の絶縁膜４２とをエッチングしつつ、第１のストッパー膜２１及び第２のストッパー膜２２でエッチングを確実にストップさせることができる。
無選択エッチングであるため、電極膜ＷＬ及び絶縁膜４２の各膜ごとにエッチングガスを切り替えるステップエッチングに比べて、処理時間が短く、またサイドエッチングを抑えて、基板１０の表面に対して略垂直に延びるスリット５２及びホール２６の形成が可能である。
次に、図１４（ａ）〜図１９（ｂ）を参照して、第３実施形態による半導体記憶装置の製造方法について説明する。
図１４（ａ）に示すように、基板１０上に絶縁膜１１を介して第１のストッパー膜２１が形成され、第１のストッパー膜２１上にバックゲートＢＧが形成される。
バックゲートＢＧには、図示しないレジスト膜を用いたエッチングにより、図１４（ｂ）に示すように、複数の凹部１２が形成される。凹部１２の底は第１のストッパー膜２１には達せず、凹部１２の底には第１のストッパー膜２１は露出しない。
凹部１２内には、図１４（ｃ）に示すように、犠牲膜１３が埋め込まれる。犠牲膜１３は、例えば、ノンドープ多結晶シリコン膜である。
犠牲膜１３はエッチバックされ、図１４（ｄ）に示すように、バックゲートＢＧの上面が露出される。犠牲膜１３の上面は、バックゲートＢＧの上面と同じ高さにされる。
バックゲートＢＧの上面上および犠牲膜１３の上面上には、図１５（ａ）に示すように、第２のストッパー膜２２が形成される。
第２のストッパー膜２２には、図示しないレジスト膜を用いて、図１５（ｂ）に示すように、開口２２ａが形成される。開口２２ａには、犠牲膜１３の一部が露出される。バックゲートＢＧの上面上に形成された第２のストッパー膜２２には開口は形成されず、バックゲートＢＧは露出しない。
次に、図１５（ｃ）に示すように、開口２２ａ内を埋めるように、第２のストッパー膜２２上に、再び犠牲膜１３を堆積させる。
第２のストッパー膜２２上の犠牲膜１３は、エッチバックされ、図１５（ｄ）に示すように、除去される。このときのエッチングに対して、第２のストッパー膜２２はエッチング耐性を有し、エッチングストッパーとして機能する。
第２のエッチングストッパー膜２２は露出され、開口２２ａ内に埋め込まれた犠牲膜１３の上面は、第２のストッパー膜２２の上面とほぼ同じ高さになるように平坦化される。これにより、以下の工程で形成する積層体における各膜の平坦性を確保できる。
第２のストッパー膜２２上および犠牲膜１３上には、図１６（ａ）に示すように、絶縁膜４２と電極膜ＷＬとがそれぞれ交互に複数積層される。最上層には、絶縁膜４２が形成される。
図１６（ａ）に示す積層体を形成した後、図示しないマスクを用いたＲＩＥ法により、複数のスリット２３を形成する。スリット２３は、第２のストッパー膜２２の上の積層体内を、電極膜ＷＬと絶縁膜４２との積層方向に延びている。また、スリット２３は、図１６（ｂ）における紙面を貫く方向に延び、第２のストッパー膜２２上の積層体を横方向（図１９（ｂ）においてＹ方向）に分断している。
それぞれ交互に積層された複数の電極膜ＷＬ及び複数の絶縁膜４２を、例えばＨＢｒ、Ｃ４Ｆ８、ＣＦ４、またはＮＦ３を含む同じガスを用いたＲＩＥ法により、無選択に一括してエッチングする。各膜ごとにエッチングガスは切り替えない。
このエッチングのとき、第２のストッパー膜２２は、電極膜ＷＬ及び絶縁膜４２よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第２のストッパー膜２２でエッチングを確実にストップさせることができ、スリット２３は、上記積層体よりも下に突き抜けない。
すなわち、積層体の下に向かって進むエッチングは、第２のストッパー膜２２でストップされる。スリット２３の底には、第２のストッパー膜２２が露出する。
スリット２３内には、図１７（ａ）に示すように、絶縁分離膜２４が埋め込まれる。絶縁分離膜２４は、例えばシリコン窒化膜である。
図１７（ｂ）に示すように、最上層の絶縁膜４２上および絶縁分離膜２４の上面上には、上部ゲート層として選択ゲートＳＧが形成される。選択ゲートＳＧ上には、絶縁膜２５が形成される。
図１７（ｂ）に示す積層体を形成した後、図示しないマスクを用いたＲＩＥ法により、積層体に、図１８（ａ）に示すように複数のホール２６を形成する。
ホール２６は、絶縁膜２５、選択ゲートＳＧ、複数の絶縁膜４２および複数の電極膜ＷＬ内をそれらの積層方向に延び、且つ第２のストッパー膜２２に形成された開口２２ａおよび開口２２ａの下の犠牲膜１３を貫通して、第１のストッパー膜２１に達する。
図１８（ａ）において横方向（図１９（ｂ）においてＹ方向）で隣り合う一対のホール２６の下端部の間には、犠牲膜１３が残される。その犠牲膜１３の側面はホール２６に面している。
絶縁膜２５、選択ゲートＳＧ、複数の電極膜ＷＬ、複数の絶縁膜４２および犠牲膜１３を、例えばＨＢｒ、Ｃ４Ｆ８、ＣＦ４、またはＮＦ３を含む同じガスを用いたＲＩＥ法により、無選択に一括してエッチングする。各膜ごとにエッチングガスは切り替えない。
このエッチングのとき、第１のストッパー膜２１は、絶縁膜２５、選択ゲートＳＧ、電極膜ＷＬ、絶縁膜４２および犠牲膜１３よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第１のストッパー膜２１でエッチングを確実にストップさせることができ、ホール２６が図１９（ｂ）に示す基板１０側に突き抜けない。
すなわち、上記積層体の下に向かって進むエッチングは、第１のストッパー膜２１でストップされる。ホール２６の底には、第１のストッパー膜２１が露出する。
ホール２６を形成した後、例えば、ＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を用いた薬液処理（ウェットエッチング）により、ノンドープシリコン膜である犠牲膜１３を、ホール２６を通じて除去する。
第１のストッパー膜２１及び第２のストッパー膜２２は、このときの薬液処理に対しても耐性を有し、エッチングされない。
バックゲートＢＧの凹部１２内に残っていた犠牲膜１３の除去により、図１８（ｂ）に示すように、バックゲートＢＧに形成された凹部１２が現れる。１つの凹部１２に対して、一対のホール２６がつながっている。すなわち、一対のホール２６のそれぞれのボトムが１つの共通の凹部１２とつながり、１つのＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨを形成した後、メモリホールＭＨの内壁に、図１９（ａ）に示すように、メモリ膜３０を形成する。メモリ膜３０を形成した後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。メモリ膜３０及びチャネルボディ２０は、バックゲートＢＧの凹部１２内にも形成される。
その後、選択ゲートＳＧは、スリット及びそのスリット内に埋め込まれる絶縁分離膜２７（図１９（ｂ）に示す）によって、ドレイン側選択ゲートＳＤＧとソース側選択ゲートＳＧＳに分断される。さらに、その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
以上説明した実施形態によれば、バックゲートＢＧの下面及び上面に、それぞれ、第１のストッパー膜２１と第２のストッパー膜２２を形成している。
そのため、複数の電極膜ＷＬと複数の絶縁膜４２とがそれぞれ交互に積層された積層体にスリット２３およびホール２６を形成するにあたって、各膜ごとにエッチングガスを切り替えることなく無選択エッチングで効率的に複数の電極膜ＷＬと複数の絶縁膜４２とをエッチングしつつ、第１のストッパー膜２１及び第２のストッパー膜２２でエッチングを確実にストップさせることができる。
無選択エッチングであるため、電極膜ＷＬ及び絶縁膜４２の各膜ごとにエッチングガスを切り替えるステップエッチングに比べて、処理時間が短く、またサイドエッチングを抑えて、基板１０の表面に対して略垂直に延びるスリット２３及びホール２６の形成が可能である。
次に、図２０（ａ）〜図２４（ｂ）を参照して、第４実施形態による半導体記憶装置の製造方法について説明する。
第４実施形態においても、第３実施形態と同様、図２０（ａ）に示すように、第１のストッパー膜２１とバックゲートＢＧの積層膜が形成される。第１のストッパー膜２１とバックゲートＢＧの積層膜は、図１４（ａ）に示す第３実施形態と同様に、基板１０上に絶縁膜１１を介して形成される。
バックゲートＢＧには、図示しないレジスト膜を用いたエッチングにより、図２０（ｂ）に示すように、複数の凹部１２が形成される。凹部１２の底は第１のストッパー膜２１には達せず、凹部１２の底には第１のストッパー膜２１は露出しない。
凹部１２内には、図２０（ｃ）に示すように、犠牲膜５１が埋め込まれる。犠牲膜５１は、例えば、シリコン酸化膜である。
犠牲膜５１はエッチバックされ、図２０（ｄ）に示すように、バックゲートＢＧの上面が露出される。犠牲膜５１の上面は、バックゲートＢＧの上面と同じ高さにされる。
バックゲートＢＧの上面上および犠牲膜５１の上面上には、図２１（ａ）に示すように、第２のストッパー膜２２が形成される。
第２のストッパー膜２２には、図示しないレジスト膜を用いて、図２１（ｂ）に示すように、開口２２ａが形成される。開口２２ａには、犠牲膜５１の一部が露出される。バックゲートＢＧの上面上に形成された第２のストッパー膜２２には開口は形成されず、バックゲートＢＧは露出しない。
次に、図２１（ｃ）に示すように、開口２２ａ内を埋めるように、第２のストッパー膜２２上に、再び犠牲膜５１を堆積させる。
第２のストッパー膜２２上の犠牲膜５１は、エッチバックされ、図２１（ｄ）に示すように、除去される。このときのエッチングに対して、第２のストッパー膜２２はエッチング耐性を有し、エッチングストッパーとして機能する。
第２のエッチングストッパー膜２２は露出され、開口２２ａ内に埋め込まれた犠牲膜５１の上面は、第２のストッパー膜２２の上面とほぼ同じ高さになるように平坦化される。これにより、以下の工程で形成する積層体における各膜の平坦性を確保できる。
第２のストッパー膜２２上および犠牲膜５１上には、図２２（ａ）に示すように、絶縁膜４２と電極膜ＷＬとがそれぞれ交互に複数積層される。最上層には、絶縁膜４２が形成される。さらに、その最上層の絶縁膜４２上には、上部ゲート層として選択ゲートＳＧが形成される。その選択ゲートＳＧ上には、絶縁膜２５が形成される。
図２２（ａ）に示す積層体を形成した後、図示しないマスクを用いたＲＩＥ法により、図２２（ｂ）に示すように、複数のスリット５２と複数のホール２６とを同時に形成する。
同じマスクを使ったエッチングにより、スリット５２とホール２６を同時に形成することで、スリット５２とホール２６との位置合わせのずれを抑えることができる。
スリット５２は、第２のストッパー膜２２の上の、絶縁膜２５、選択ゲートＳＧ、複数の電極膜ＷＬ及び複数の絶縁膜４２を含む積層体内を、それら膜の積層方向に延びている。また、スリット５２は、図２２（ｂ）における紙面を貫く方向に延び、第２のストッパー膜２２上の上記積層体を横方向（図２４（ｂ）においてＹ方向）に分断している。
ホール２６は、絶縁膜２５、選択ゲートＳＧ、複数の絶縁膜４２および複数の電極膜ＷＬ内をそれらの積層方向に延び、且つ第２のストッパー膜２２に形成された開口２２ａおよび開口２２ａの下の犠牲膜５１を貫通して、第１のストッパー膜２１に達する。
図２２（ｂ）において横方向（図２４（ｂ）においてＹ方向）で隣り合う一対のホール２６の下端部の間には、犠牲膜５１が残される。その犠牲膜５１の側面はホール２６に面している。
絶縁膜２５、選択ゲートＳＧ、複数の電極膜ＷＬ、複数の絶縁膜４２および犠牲膜５１が、例えばＨＢｒ、Ｃ４Ｆ８、ＣＦ４、またはＮＦ３を含む同じガスを用いたＲＩＥ法により、無選択に一括してエッチングされる。各膜ごとにエッチングガスは切り替えない。
このエッチングのとき、第１のストッパー膜２１は、絶縁膜２５、選択ゲートＳＧ、電極膜ＷＬ、絶縁膜４２および犠牲膜５１よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第１のストッパー膜２１でエッチングを確実にストップさせることができ、ホール２６が図２４（ｂ）に示す基板１０側に突き抜けない。
すなわち、上記積層体の下に向かって進むエッチングは、第１のストッパー膜２１でストップされる。ホール２６の底には、第１のストッパー膜２１が露出する。
また、上記エッチングのとき、第２のストッパー膜２２も、絶縁膜２５、選択ゲートＳＧ、電極膜ＷＬ、絶縁膜４２および犠牲膜５１よりもエッチング耐性が高く、ほとんどエッチングされない。したがって、第２のストッパー膜２２でエッチングを確実にストップさせることができ、スリット５２は、上記積層体よりも下に突き抜けない。
すなわち、積層体の下に向かって進むエッチングは、第２のストッパー膜２２でストップされる。スリット５２の底には、第２のストッパー膜２２が露出する。
次に、スリット５２内及びホール２６内に、絶縁膜が形成される。絶縁膜として例えばシリコン窒化膜が、スリット５２内及びホール２６内に同時に形成される。
スリット５２内には、図２３（ａ）に示すように、シリコン窒化膜が絶縁分離膜５３ａとして埋め込まれる。ホール２６内には、シリコン窒化膜が犠牲膜５３ｂとして埋め込まれる。
次に、絶縁膜２５上に絶縁膜を形成して、絶縁分離膜５３ａの上面及び犠牲膜５３ｂの上面を覆った後、その絶縁膜を図示しないマスクを用いたエッチングにより選択的に除去し、図２３（ｂ）に示すように、犠牲膜５３ｂの上面を露出させる。絶縁分離膜５３ａの上面は、絶縁膜５４で覆われた状態が維持される。
絶縁膜５４は、例えばシリコン酸化膜であり、シリコン窒化膜である犠牲膜５３ｂとは異種材料の膜であり、絶縁膜５４をマスクにして、犠牲膜５３ｂを選択的にエッチングすることができる。
絶縁膜５４をマスクにして犠牲膜５３ｂをエッチングして除去する。このとき、犠牲膜５３ｂと同じシリコン窒化膜である、バックゲートＢＧの凹部１２内に残っていた犠牲膜５１も同時に除去される。
犠牲膜５３ｂ及び犠牲膜５１は、例えば、リン酸を用いた薬液処理（ウェットエッチング）により、除去される。ホール２６内の犠牲膜５３ｂが除去された後、ホール２６を通じて、バックゲートＢＧの凹部１２内の犠牲膜５１が除去される。
第１のストッパー膜２１及び第２のストッパー膜２２は、このときの薬液処理に対しても耐性を有し、エッチングされない。
犠牲膜５３ｂ及び犠牲膜５１の除去により、図２４（ａ）に示すように、一対のホール２６のそれぞれのボトムが１つの共通の凹部１２とつながったＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨを形成した後、メモリホールＭＨの内壁に、図２４（ｂ）に示すように、メモリ膜３０を形成する。メモリ膜３０を形成した後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。メモリ膜３０及びチャネルボディ２０は、バックゲートＢＧの凹部１２内にも形成される。
その後、図示しないコンタクト、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
以上説明した実施形態によれば、バックゲートＢＧの下面及び上面に、それぞれ、第１のストッパー膜２１と第２のストッパー膜２２を形成している。
そのため、複数の電極膜ＷＬと複数の絶縁膜４２とがそれぞれ交互に積層された積層体にスリット５２およびホール２６を形成するにあたって、各膜ごとにエッチングガスを切り替えることなく無選択エッチングで効率的に複数の電極膜ＷＬと複数の絶縁膜４２とをエッチングしつつ、第１のストッパー膜２１及び第２のストッパー膜２２でエッチングを確実にストップさせることができる。
無選択エッチングであるため、電極膜ＷＬ及び絶縁膜４２の各膜ごとにエッチングガスを切り替えるステップエッチングに比べて、処理時間が短く、またサイドエッチングを抑えて、基板１０の表面に対して略垂直に延びるスリット５２及びホール２６の形成が可能である。
なお、第３実施形態及び第４実施形態において、バックゲートＢＧに形成する凹部１２は、第１のストッパー膜２１に達してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１２…凹部、１３，５１…犠牲膜、２０…チャネルボディ、２１…第１のストッパー膜（第１の保護膜）、２２…第２のストッパー膜（第２の保護膜）、２２ａ…開口、２３，５２…スリット、２４，５３ａ…絶縁分離膜、２６…ホール、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁膜、ＷＬ…電極膜、ＢＧ…バックゲート

Claims (6)

  1. 基板上に、第１のストッパー膜を形成する工程と、
    前記第１のストッパー膜上に、下部ゲート層を形成する工程と、
    前記下部ゲート層に、凹部を形成する工程と、
    前記凹部に、犠牲膜を埋め込む工程と、
    前記犠牲膜上及び前記下部ゲート層上に、第２のストッパー膜を形成する工程と、
    前記第２のストッパー膜に、前記犠牲膜の一部を露出させる開口を形成する工程と、
    前記第２のストッパー膜上に、複数の電極膜と、それぞれが前記電極膜の間に設けられた複数の絶縁膜とを有する積層体を形成する工程と、
    前記積層体に、前記第２のストッパー膜に達するスリットを形成する工程と、
    前記スリット内に、絶縁分離膜を形成する工程と、
    前記積層体に、前記積層体及び前記開口を貫通して前記第１のストッパー膜に達するホールを形成する工程と、
    前記ホールを通じて前記犠牲膜を除去する工程と、
    前記ホールの側壁に、電荷蓄積膜を含むメモリ膜を形成する工程と、
    前記メモリ膜の側壁に、チャネルボディを形成する工程と、
    を備え、
    前記第１のストッパー膜及び前記第２のストッパー膜は、前記スリットを形成するエッチング及び前記ホールを形成するエッチングのとき、前記電極膜及び前記絶縁膜よりもエッチング耐性が高い半導体記憶装置の製造方法。
  2. 前記スリットを形成するとき及び前記ホールを形成するとき、前記電極膜及び前記絶縁膜を無選択に一括してエッチングする請求項１記載の半導体記憶装置の製造方法。
  3. 前記第２のストッパー膜に前記開口を形成した後、前記積層体を形成する前に、前記開口内を埋めるように、前記第２のストッパー膜上に、前記犠牲膜と同じ材料の第２の犠牲膜を形成する工程と、
    前記第２のストッパー膜上の前記第２の犠牲膜を除去して、前記開口内に埋め込まれた前記第２の犠牲膜の上面を、前記第２のストッパー膜の上面と同じ高さになるように平坦化する工程と、
    をさらに備えた請求項１記載の半導体記憶装置の製造方法。
  4. 前記スリット内に前記絶縁分離膜を形成した後、前記積層体上に上部ゲート層を形成する工程をさらに備え、
    前記ホールは、前記上部ゲート層も貫通させて形成する請求項１記載の半導体記憶装置の製造方法。
  5. 前記積層体を形成する工程は、最上層の前記電極膜上に前記絶縁膜を介して上部ゲート層を形成する工程を有し、
    前記スリット及び前記ホールを、前記上部ゲート層及び前記積層体を貫通させて同時に形成する請求項１記載の半導体記憶装置の製造方法。
  6. 基板と、
    前記基板上に設けられた第１の保護膜と、
    前記第１の保護膜上に設けられ、前記第１の保護膜とは異種材料の下部ゲート層と、
    前記下部ゲート層上に設けられ、前記下部ゲート層とは異種材料の第２の保護膜と、
    前記第２の保護膜上に設けられ、前記第１の保護膜及び前記第２の保護膜とは異種材料の複数の電極膜と、それぞれが前記電極膜の間に設けられ、前記第１の保護膜及び前記第２の保護膜とは異種材料の複数の絶縁膜とを有する積層体と、
    前記電極膜及び前記絶縁膜の積層方向に前記積層体内を延び、且つ前記第２の保護膜を貫通して前記下部ゲート層に達するチャネルボディと、
    前記チャネルボディの側壁とそれぞれの前記電極膜との間に設けられ、電荷蓄積膜を含むメモリ膜と、
    前記第２の保護膜の上で前記電極膜及び前記絶縁膜の積層方向に前記積層体内を延び、前記第２の保護膜に達する絶縁分離膜と、
    を備えた半導体記憶装置。
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