JP2021043786A

JP2021043786A - 半導体装置および電圧供給方法

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Publication number: JP2021043786A
Application number: JP2019166239A
Authority: JP
Inventors: 佐藤　一彦; Kazuhiko Sato; 一彦佐藤; 智紀黒沢; Tomoki Kurosawa; 大中村; Dai Nakamura
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-09-12
Filing date: 2019-09-12
Publication date: 2021-03-18
Also published as: US20210080984A1; US11209846B2

Abstract

【課題】複数の電源電圧発生器を適切にトリミングすることが可能な半導体装置および電圧供給方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基準電圧と第２基準電圧とを供給する基準電圧供給回路を備える。前記装置はさらに、前記第１基準電圧を供給され第１電源電圧を発生する第１電源電圧発生器と、前記第２基準電圧を供給され第２電源電圧を発生する第２電源電圧発生器とを有し、前記第１電源電圧と前記第２電源電圧とを電源電圧配線に供給する電源電圧供給回路を備える。前記装置はさらに、前記電源電圧配線に接続され、前記第１基準電圧の値と前記第２基準電圧の値とを制御する電圧制御回路を備える。【選択図】図２

Description

本発明の実施形態は、半導体装置および電圧供給方法に関する。

半導体装置内の複数の電源電圧発生器（ＶＤＤジェネレータ）を同時にトリミングすると、トリミングが不適切になる可能性がある。

特開２０１９−５３７９９号公報

複数の電源電圧発生器を適切にトリミングすることが可能な半導体装置および電圧供給方法を提供する。

一の実施形態によれば、半導体装置は、第１基準電圧と第２基準電圧とを供給する基準電圧供給回路を備える。前記装置はさらに、前記第１基準電圧を供給され第１電源電圧を発生する第１電源電圧発生器と、前記第２基準電圧を供給され第２電源電圧を発生する第２電源電圧発生器とを有し、前記第１電源電圧と前記第２電源電圧とを電源電圧配線に供給する電源電圧供給回路を備える。前記装置はさらに、前記電源電圧配線に接続され、前記第１基準電圧の値と前記第２基準電圧の値とを制御する電圧制御回路を備える。

第１実施形態のＮＡＮＤチップの構成を示す回路図である。第１実施形態のＮＡＮＤチップの一部の構成を示す回路図である。第１実施形態の基準電圧供給回路の構成を示す回路図である。第１実施形態の比較例のＮＡＮＤチップの一部の構成を示す回路図である。図４の比較例のＮＡＮＤチップの動作を説明するためのグラフである。第１実施形態のＮＡＮＤチップの動作を説明するためのグラフである。第１実施形態のＮＡＮＤチップの動作を説明するための別のグラフである。

以下、本発明の実施形態を、図面を参照して説明する。図１から図７において、同一の構成には同一の符号を付し、重複する説明は省略する。

（第１実施形態）
図１は、第１実施形態のＮＡＮＤチップ１の構成を示す回路図である。図１は、半導体装置の例であるＮＡＮＤチップ１と、ＮＡＮＤチップ１に接続された外部テスタ２とを示している。本実施形態では、ＮＡＮＤチップ１に対するトリミング処理を外部テスタ２を用いて実施する。

ＮＡＮＤチップ１は、複数のＩＯ（入出力）パッド１ａと、ＲＥおよびＢＲＥ（リードイネーブル）パッド１ｂ、１ｃと、印加電圧パッド１ｄとを備えている。ＩＯパッド１ａは、外部テスタ２からＮＡＮＤチップ１にコマンドを入力し、ＮＡＮＤチップ１から外部テスタ２にデータを出力するために使用される。ＲＥおよびＢＲＥパッド１ｂ、１ｃはそれぞれ、外部テスタ２からＮＡＮＤチップ１にＲＥおよびＢＲＥ信号を供給するために使用される。印加電圧パッド１ｄは、外部テスタ２からＮＡＮＤチップ１に印加電圧Ｖappを供給するために使用される。

ＮＡＮＤチップ１はさらに、複数のメモリセルを備えるメモリセルアレイ１１と、ＮＡＮＤチップ１の動作を制御するコントローラ１２と、基準電圧供給回路１３と、電源電圧供給回路１４と、判定回路１５とを備え、電源電圧供給回路１４は、複数のＶＤＤジェネレータ１４ａ〜１４ｄを備えている。ＮＡＮＤチップ１はさらに、電源電圧配線Ｌ１と、基準電圧配線Ｌ２と、基準電圧配線Ｌ３と、印加電圧配線Ｌ４と、フラグ信号配線Ｌ５とを備えている。

基準電圧供給回路１３は、第１基準電圧の例である基準電圧Ｖref_ＩＯと、第２基準電圧の例である基準電圧Ｖrefとを供給する。基準電圧Ｖref_ＩＯは、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａに基準電圧配線Ｌ２を介して供給される。一方、基準電圧Ｖrefは、ＩＯパッド１ａ以外用のＶＤＤジェネレータ１４ｂ〜１４ｄに基準電圧配線Ｌ３を介して供給される。ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａは第１電源電圧発生器の例であり、その他のＶＤＤジェネレータ１４ｂ〜１４ｄは第２電源電圧発生器の例である。

電源電圧供給回路１４は、電源電圧ＶＤＤを電源電圧配線Ｌ１に供給する。本実施形態では、ＩＯパッド１ａ、ＲＥパッド１ｂ、およびＢＲＥパッド１ｃが電源電圧配線Ｌ１により互いに電気的に接続されており、ＶＤＤジェネレータ１４ａ〜１４ｄが電源電圧配線Ｌ１により互いに電気的に接続されている。さらに、ＶＤＤジェネレータ１４ａは、電源電圧配線Ｌ１によりＩＯパッド１ａ、ＲＥパッド１ｂ、およびＢＲＥパッド１ｃと電気的に接続されており、ＶＤＤジェネレータ１４ｂは、電源電圧配線Ｌ１によりコントローラ１２と電気的に接続されている。

ＶＤＤジェネレータ１４ａは、ＩＯパッド１ａ用に設けられており、基準電圧Ｖref_ＩＯに基づいて電源電圧ＶＤＤを発生してＩＯパッド１ａ（さらにはＲＥおよびＢＲＥパッド１ｂ、１ｃ）に供給する。ＶＤＤジェネレータ１４ａからの電源電圧ＶＤＤは、第１電源電圧の例である。ＶＤＤジェネレータ１４ｂ〜１４ｄは、ＩＯパッド１ａ以外用に設けられており、基準電圧Ｖrefに基づいて電源電圧ＶＤＤを発生してＩＯパッド１ａ以外に供給する。ＶＤＤジェネレータ１４ｂ〜１４ｄからの電源電圧ＶＤＤは、第２電源電圧の例である。本実施形態では、ＶＤＤジェネレータ１４ｂからの電源電圧ＶＤＤは、コントローラ１２に供給され、ＶＤＤジェネレータ１４ｃ、１４ｄからの電源電圧ＶＤＤは、ＮＡＮＤチップ１内の演算回路に供給される。

判定回路１５は、電源電圧配線Ｌ１上の電圧（電源電圧ＶＤＤ）と印加電圧配線Ｌ４上の電圧（印加電圧Ｖapp）とを比較して、当該比較の結果を示すフラグ信号ＦＬＧをフラグ信号配線Ｌ５に出力する。例えば、ＶＤＤジェネレータ１４ａからの電源電圧ＶＤＤが電源電圧配線Ｌ１に供給されている場合には、判定回路１５は、ＶＤＤジェネレータ１４ａからの電源電圧ＶＤＤと印加電圧Ｖappとを比較して、当該比較の結果を示すフラグ信号ＦＬＧを出力する。印加電圧Ｖappは比較用の電圧の例であり、フラグ信号ＦＬＧは比較の結果を示す信号の例である。

コントローラ１２は、フラグ信号ＦＬＧをフラグ信号配線Ｌ５から受信し、フラグ信号ＦＬＧに基づいて基準電圧Ｖref_ＩＯの値と基準電圧Ｖrefの値とを制御する。本実施形態では、基準電圧Ｖref_ＩＯ、Ｖrefの値を制御することで、ＮＡＮＤチップ１に対するトリミング処理が実施される。トリミング処理におけるコントローラ１２の動作は、外部テスタ２により制御される。判定回路１５およびコントローラ１２は、電圧制御回路の例である。

なお、コントローラ１２、基準電圧供給回路１３、電源電圧供給回路１４、および判定回路１５の詳細や、トリミング処理の詳細については、図２を参照して後述する。

図２は、第１実施形態のＮＡＮＤチップ１の一部の構成を示す回路図である。

図２は、図１と同様に、本実施形態のコントローラ１２、基準電圧供給回路１３、電源電圧供給回路１４、および判定回路１５を示している。図２はさらに、基準電圧供給回路１３からＶＤＤジェネレータ１４ａに基準電圧Ｖref_ＩＯを供給する基準電圧配線Ｌ２と、基準電圧供給回路１３からＶＤＤジェネレータ１４ｂ〜１４ｄに基準電圧Ｖrefを供給する基準電圧配線Ｌ３と、ＶＤＤジェネレータ１４ａ〜１４ｄから判定回路１５に電源電圧ＶＤＤを供給する電源電圧配線Ｌ１と、判定回路１５に印加電圧Ｖappを供給する印加電圧配線Ｌ４と、判定回路１５からコントローラ１２にフラグ信号ＦＬＧを送信するフラグ信号配線Ｌ５とを示している。

基準電圧供給回路１３は、コンパレータ１３ａと、ＭＯＳトランジスタ１３ｂと、第１可変抵抗の例である可変抵抗１３ｃと、第２可変抵抗の例である可変抵抗１３ｄと、固定抵抗１３ｅとを備えている。ＭＯＳトランジスタ１３ｂ、可変抵抗１３ｃ、可変抵抗１３ｄ、および固定抵抗１３ｅは、外部電圧Ｖextとグランド電圧との間で直列に接続されている。図２は、ＭＯＳトランジスタ１３ｂと可変抵抗１３ｃとの間のノードＮ１と、可変抵抗１３ｃと可変抵抗１３ｄとの間のノードＮ２と、可変抵抗１３ｄと固定抵抗１３ｅとの間のノードＮ３とを示している。ノードＮ１は第１ノードの例であり、ノードＮ２は第２ノードの例であり、ノードＮ３は第３ノードの例である。

コンパレータ１３ａは、一定の電圧（例えば１．２Ｖ）が供給される第１入力端子と、ノードＮ３に接続された第２入力端子と、第１入力端子の入力電圧と第２入力端子の入力電圧との比較結果を出力する出力端子とを備えている。ＭＯＳトランジスタ１３ｂは、例えばｐＭＯＳであり、コンパレータ１３ａの出力端子に接続されたゲート端子と、外部電圧Ｖext側に配置されたソース端子と、ノードＮ１側に配置されたドレイン端子とを備えている。

可変抵抗１３ｃは、ノードＮ１に基準電圧Ｖref_ＩＯを発生するために設けられており、ノードＮ１とノードＮ２との間に配置されている。本実施形態では、可変抵抗１３ｃの抵抗値を変化させることで、基準電圧Ｖref_ＩＯの値を変化させることができる。本実施形態の基準電圧供給回路１３は、基準電圧Ｖref_ＩＯをノードＮ１からＶＤＤジェネレータ１４ａに供給する。

可変抵抗１３ｄは、ノードＮ２に基準電圧Ｖrefを発生するために設けられており、ノードＮ２とノードＮ３との間に配置されている。本実施形態では、可変抵抗１３ｄの抵抗値を変化させることで、基準電圧Ｖrefの値を変化させることができる。本実施形態の基準電圧供給回路１３は、基準電圧ＶrefをノードＮ２からＶＤＤジェネレータ１４ｂ〜１４ｄに供給する。

固定抵抗１３ｅは、ノードＮ３の電圧に影響を及ぼすために設けられており、ノードＮ３とグランド電圧との間に配置されている。ノードＮ３の電圧は、コンパレータ１３ａの第２入力端子に供給される。

ＶＤＤジェネレータ１４ａ〜１４ｄの各々は、オペアンプによって構成されたユニティゲインバッファとなっている。よって、各々のＶＤＤジェネレータ１４ａ〜１４ｄのオペアンプは、基準電圧供給回路１３に接続されており基準電圧Ｖref_ＩＯまたは基準電圧Ｖrefが供給される第１入力端子と、判定回路１５に接続されており電源電圧ＶＤＤを出力する出力端子と、この出力端子に接続されている第２入力端子とを備え、帰還回路を構成している。ＶＤＤジェネレータ１４ａ〜１４ｄは、基準電圧供給回路１３と判定回路１５との間で並列に配置されている。図２は、ＶＤＤジェネレータ１４ａ〜１４ｄのオペアンプのオフセット電圧の例として、１．８５Ｖ、１．８４Ｖ、１．８５Ｖ、１．８３Ｖを示している。

判定回路１５は、コンパレータ１５ａを備えている。コンパレータ１５ａは、電源電圧配線Ｌ１上の電圧が供給される第１入力端子と、印加電圧Ｖappが供給される第２入力端子と、第１入力端子の入力電圧と第２入力端子の入力電圧との比較結果を示すフラグ信号ＦＬＧを出力する出力端子とを備えている。本実施形態のフラグ信号ＦＬＧは、電源電圧配線Ｌ１上の電圧が印加電圧Ｖappよりも低い場合には０（ロー）となり、電源電圧配線Ｌ１上の電圧が印加電圧Ｖapp以上の場合には１（ハイ）となる。図２では、電源電圧供給回路１４から判定回路１５の第１入力端子に、電源電圧ＶＤＤとして１．８５Ｖが入力されている。

コントローラ１２は、判定回路１５からフラグ信号ＦＬＧを受信し、フラグ信号ＦＬＧに基づいて基準電圧Ｖref_ＩＯの値と基準電圧Ｖrefの値とを制御する。具体的には、コントローラ１２は、可変抵抗１３ｃの抵抗値を制御するための制御信号Ｆ_ＩＯ＜１：０＞を出力することで基準電圧Ｖref_ＩＯの値を制御し、可変抵抗１３ｄの抵抗値を制御するための制御信号Ｆ＜４：０＞を出力することで基準電圧Ｖrefの値を制御する。

基準電圧Ｖrefを用いてトリミング処理を実施する場合、コントローラ１２は以下のように動作する。コントローラ１２は、フラグ信号ＦＬＧがローの場合には、可変抵抗１３ｄの抵抗値が時間と共に上昇するように制御信号Ｆの値をカウントアップしていく。この制御信号Ｆが可変抵抗１３ｄに送信されると、可変抵抗１３ｄの抵抗値が時間と共に上昇し、その結果、基準電圧Ｖrefの値が時間と共に上昇する。その後、フラグ信号ＦＬＧがハイに変化すると、基準電圧Ｖrefを用いたトリミング処理が終了する。

同様に、基準電圧Ｖref_ＩＯを用いてトリミング処理を実施する場合、コントローラ１２は以下のように動作する。コントローラ１２は、フラグ信号ＦＬＧがローの場合には、可変抵抗１３ｃの抵抗値が時間と共に上昇するように制御信号Ｆ_ＩＯの値をカウントアップしていく。この制御信号Ｆ_ＩＯが可変抵抗１３ｃに送信されると、可変抵抗１３ｃの抵抗値が時間と共に上昇し、その結果、基準電圧Ｖref_ＩＯの値が時間と共に上昇する。その後、フラグ信号ＦＬＧがハイに変化すると、基準電圧Ｖref_ＩＯを用いたトリミング処理が終了する。

なお、基準電圧Ｖref、Ｖref_ＩＯを用いたトリミング処理のさらなる詳細については、後述する。

図３は、第１実施形態の基準電圧供給回路１３の構成を示す回路図である。本実施形態の可変抵抗１３ｃ、可変抵抗１３ｄ、および固定抵抗１３ｅは、例えば図３のように構成可能である。

可変抵抗１３ｃは、４つのＭＯＳトランジスタＴ１０、Ｔ１１、Ｔ１２、Ｔ１３と、３つの抵抗Ｒ１１、Ｒ１２、Ｒ１３とを備えている。ＭＯＳトランジスタＴ１０、Ｔ１１、Ｔ１２、Ｔ１３は、ノードＮ１とノードＮ２との間で並列に配置されている。抵抗Ｒ１１は、ＭＯＳトランジスタＴ１０、Ｔ１１間に配置され、抵抗Ｒ１２は、ＭＯＳトランジスタＴ１１、Ｔ１２間に配置され、抵抗Ｒ１３は、ＭＯＳトランジスタＴ１２、Ｔ１３間に配置されている。図３はさらに、ノードＮ１とＭＯＳトランジスタＴ１３との間のノードＮref_ＩＯを示している。ノードＮref_ＩＯの電圧は、ノードＮ１と同じく基準電圧Ｖref_ＩＯである。ノードＮ１は、ノードＮref_ＩＯを介してＶＤＤジェネレータ１４ａに電気的に接続されている。なお、可変抵抗１３ｃ内のＭＯＳトランジスタの個数は４つ以外でもよく、可変抵抗１３ｃ内の抵抗の個数は３つ以外でもよい。

図３に示すように、可変抵抗１３ｃ内のＭＯＳトランジスタＴ１０〜Ｔ１３および抵抗Ｒ１１〜Ｒ１３は、ＤＡＣ（デジタルアナログ変換器）を構成している。よって、ＭＯＳトランジスタＴ１０〜Ｔ１３のゲート端子にデジタル信号が入力されると、このデジタル信号から変換されたアナログ信号が可変抵抗１３ｃから出力される。

本実施形態のコントローラ１２（図２）は、可変抵抗１３ｃの抵抗値を制御するための制御信号Ｆ_ＩＯを出力する。制御信号Ｆ_ＩＯは、可変抵抗１３ｃの抵抗値に対応するデジタル値を示すデジタル信号となっており、ＭＯＳトランジスタＴ１０〜Ｔ１３のゲート端子に入力される。その結果、可変抵抗１３ｃの抵抗値が制御信号Ｆ_ＩＯの示すデジタル値に変化し、これにより基準電圧Ｖref_ＩＯも変化する。この基準電圧Ｖref_ＩＯが、上述したアナログ信号に相当する。このように、可変抵抗１３ｃは、制御信号Ｆ_ＩＯの値であるデジタル値を、基準電圧Ｖref_ＩＯの値であるアナログ値に変換する。

可変抵抗１３ｄは、４つのＭＯＳトランジスタＴ２０、Ｔ２１、Ｔ２２、Ｔ２３と、４つの抵抗Ｒ２０、Ｒ２１、Ｒ２２、Ｒ２３とを備えている。ＭＯＳトランジスタＴ２０、Ｔ２１、Ｔ２２、Ｔ２３は、ノードＮ２とノードＮ３との間で並列に配置されている。抵抗Ｒ２０は、ノードＮ３とＭＯＳトランジスタＴ２０との間に配置され、抵抗Ｒ２１は、ＭＯＳトランジスタＴ２０、Ｔ２１間に配置され、抵抗Ｒ２２は、ＭＯＳトランジスタＴ２１、Ｔ２２間に配置され、抵抗Ｒ２３は、ＭＯＳトランジスタＴ２２、Ｔ２３間に配置されている。図３はさらに、ノードＮ２とＭＯＳトランジスタＴ２３との間のノードＮrefを示している。ノードＮrefの電圧は、ノードＮ２と同じく基準電圧Ｖrefである。ノードＮ２は、ノードＮrefを介してＶＤＤジェネレータ１４ｂ〜１４ｄに電気的に接続されている。なお、可変抵抗１３ｄ内のＭＯＳトランジスタの個数は４つ以外でもよく、可変抵抗１３ｄ内の抵抗の個数は４つ以外でもよい。

図３に示すように、可変抵抗１３ｄ内のＭＯＳトランジスタＴ２０〜Ｔ２３および抵抗Ｒ２１〜Ｒ２３は、ＤＡＣを構成している。よって、ＭＯＳトランジスタＴ２０〜Ｔ２３のゲート端子にデジタル信号が入力されると、このデジタル信号から変換されたアナログ信号が可変抵抗２３ｄから出力される。

本実施形態のコントローラ１２は、可変抵抗１３ｄの抵抗値を制御するための制御信号Ｆを出力する。制御信号Ｆは、可変抵抗１３ｄの抵抗値に対応するデジタル値を示すデジタル信号となっており、ＭＯＳトランジスタＴ２０〜Ｔ２３のゲート端子に入力される。その結果、可変抵抗１３ｄの抵抗値が制御信号Ｆの示すデジタル値に変化し、これにより基準電圧Ｖrefも変化する。この基準電圧Ｖrefが、上述したアナログ信号に相当する。このように、可変抵抗１３ｄは、制御信号Ｆの値であるデジタル値を、基準電圧Ｖrefの値であるアナログ値に変換する。

固定抵抗１３ｅは、１つの抵抗Ｒ３０を備えている。抵抗Ｒ３０は、ノードＮ３とグランド電圧との間に配置されている。なお、固定抵抗１３ｅ内の抵抗の個数は１つ以外でもよい。

次に、再び図２を参照して、基準電圧Ｖref、Ｖref_ＩＯを用いたトリミング処理について説明する。

本実施形態のトリミング処理は、基準電圧Ｖrefを用いて行う第１トリミング処理と、基準電圧Ｖref_ＩＯを用いてその後に行う第２トリミング処理により構成される。第１トリミング処理では、基準電圧Ｖrefを用いて、すべてのＶＤＤジェネレータ１４ａ〜１４ｄをトリミングする。第２トリミング処理では、基準電圧Ｖref_ＩＯを用いて、ＶＤＤジェネレータ１４ａ〜１４ｄのうちのＶＤＤジェネレータ１４ａのみをトリミングする。

第１トリミング処理では、可変抵抗１３ｃの抵抗値をゼロに固定し、可変抵抗１３ｄの抵抗値を時間と共に上昇させる。よって、基準電圧Ｖrefの値は時間と共に上昇する。一方、可変抵抗１３ｃがゼロであるため、基準電圧Ｖref_ＩＯの値は基準電圧Ｖrefの値と同じになる（Ｖref_ＩＯ＝Ｖref）。よって、ＶＤＤジェネレータ１４ｂ〜１４ｄには、時間と共に上昇する基準電圧Ｖrefが供給され、ＶＤＤジェネレータ１４ａには、基準電圧Ｖrefと同じ基準電圧Ｖref_ＩＯが供給される。すなわち、第１トリミング処理では、すべてのＶＤＤジェネレータ１４ａ〜１４ｄに同じ基準電圧Ｖrefが供給される。

第１トリミング処理では、すべてのＶＤＤジェネレータ１４ａ〜１４ｄを動作させて、１．８５Ｖにトリミングする。具体的には、制御信号Ｆの値をカウントアップすることで基準電圧Ｖrefを時間と共に上昇させ、判定回路１５に入力される電源電圧ＶＤＤを１．８５Ｖに向けて上昇させる。一方、印加電圧Ｖappは１．８５Ｖに設定しておく。これにより、電源電圧ＶＤＤが１．８５Ｖに達すると、フラグ信号ＦＬＧの値が０から１へと変化する。第１トリミング処理では、電源電圧ＶＤＤが１．８５Ｖに達した時点の制御信号Ｆの値をトリム値に決定する。このトリム値は、ＮＡＮＤチップ１の内部または外部に保存される。

第２トリミング処理では、制御信号Ｆの値を上述のトリム値に固定して可変抵抗１３ｄの抵抗値を固定しつつ、可変抵抗１３ｃの抵抗値を時間と共に上昇させる。よって、基準電圧Ｖref_ＩＯは基準電圧Ｖrefよりも高くなり（Ｖref_ＩＯ＞Ｖref）、かつ、基準電圧Ｖref_ＩＯの値は時間と共に上昇する。第２トリミング処理では、ＶＤＤジェネレータ１４ａに、基準電圧Ｖrefよりも高い基準電圧Ｖref_ＩＯが供給される。

第２トリミング処理では、ＶＤＤジェネレータ１４ａ〜１４ｄのうちのＶＤＤジェネレータ１４ａのみを動作させて、１．８５Ｖにトリミングする。具体的には、制御信号Ｆ_ＩＯの値をカウントアップすることで基準電圧Ｖref_ＩＯを時間と共に上昇させ、判定回路１５に入力される電源電圧ＶＤＤを１．８５Ｖに向けて上昇させる。一方、印加電圧Ｖappは１．８５Ｖに設定しておく。これにより、電源電圧ＶＤＤが１．８５Ｖに達すると、フラグ信号ＦＬＧの値が０から１へと変化する。第２トリミング処理では、電源電圧ＶＤＤが１．８５Ｖに達した時点の制御信号Ｆ_ＩＯの値をトリム値に決定する。このトリム値は、ＮＡＮＤチップ１の内部または外部に保存される。

次に、第１実施形態の比較例のＮＡＮＤ１チップについて説明し、第１実施形態とこの比較例との比較を通じて、第１実施形態のトリミング処理の利点について説明する。

図４は、第１実施形態の比較例のＮＡＮＤチップ１の一部の構成を示す回路図である。

本比較例のＮＡＮＤチップ１では、図２に示す構成が図４に示す構成に置き換えられている。図４は、本比較例のコントローラ１２、基準電圧供給回路１３、電源電圧供給回路１４、および判定回路１５を示している。

本比較例の基準電圧供給回路１３は、可変抵抗１３ｃを備えていない。よって、基準電圧供給回路１３のノードＮ２が、ＶＤＤジェネレータ１４ｂ〜１４ｄだけでなく、ＶＤＤジェネレータ１４ａにも電気的に接続されており、基準電圧Ｖrefが、すべてのＶＤＤジェネレータ１４ａ〜１４ｄに供給される。図４は、ＶＤＤジェネレータ１４ａ〜１４ｄのオペアンプのオフセット電圧の例として、１．８３Ｖ、１．８４Ｖ、１．８５Ｖ、１．８３Ｖを示している。本比較例のトリミング処理は、基準電圧Ｖrefを用いて行う第１トリミング処理のみにより構成される。

図５は、図４の比較例のＮＡＮＤチップ１の動作を説明するためのグラフである。

図５(ａ)と図５(ｂ)は、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａから供給される電源電圧ＶＤＤであるＶＤＤ_ＩＯと、その他のＶＤＤジェネレータ１４ｂ〜１４ｄのいずれかから供給される電源電圧ＶＤＤであるＶＤＤ_Ｘと、ＮＡＮＤチップ１の消費電流であるＩＣＣＯの時間変化を示している。ただし、図５(ａ)は、ＶＤＤ_ＩＯ＞ＶＤＤ_Ｘの場合のこれらの時間変化を示し、図５(ｂ)は、ＶＤＤ_ＩＯ＜ＶＤＤ_Ｘの場合のこれらの時間変化を示している。

本比較例のトリミング処理（すなわち第１トリミング処理）では、ＮＡＮＤチップ１の消費電流がゼロの状態で、すべてのＶＤＤジェネレータ１４ａ〜１４ｄを同時にトリミングする。そのため、ＶＤＤジェネレータ１４ａ〜１４ｄから供給される電源電圧ＶＤＤの値が互いに異なる場合には、最も高い電源電圧ＶＤＤを供給しているＶＤＤジェネレータに適したトリミングが実施される。

よって、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａが最も高い電源電圧ＶＤＤを供給している場合には、ＶＤＤジェネレータ１４ａに適したトリミングが行われる（図５(ａ)参照）。一方、その他のＶＤＤジェネレータ１４ｂ〜１４ｄのいずれかが最も高い電源電圧ＶＤＤを供給している場合には、ＶＤＤジェネレータ１４ａに適していないトリミングが行われる可能性がある（図５(ｂ)参照）。図５(ｂ)は、ＮＡＮＤチップ１の消費電流が急激に増加した際に、ＶＤＤジェネレータ１４ａの電源電圧ＶＤＤが、符号ΔＶで示すように大きくドロップした様子を示している。

ＮＡＮＤチップ１の世代が進むと、ＩＯパッド１ａにおける信号の入出力が高速化すると考えられている。よって、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａが、不適切にトリミングされることは望ましくない。一方、トリミング処理を効率よく実施するためには、複数のＶＤＤジェネレータを同時にトリミングすることが望ましい。

そこで、本実施形態のトリミング処理は、すべてのＶＤＤジェネレータ１４ａ〜１４ｄを同時にトリミングする第１トリミング処理と、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａのみをトリミングする第２トリミング処理により構成されている。これにより、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａを適切にトリミングしつつ、トリミング処理を効率よく実施することが可能となる。

図６は、第１実施形態のＮＡＮＤチップ１の動作を説明するためのグラフである。

図６(ａ)は、第１トリミング処理における各信号の時間変化を示しており、可変抵抗１３ｄに入力される制御信号Ｆと、判定回路１５に入力される印加電圧Ｖappと、判定回路１５に入力される電源電圧ＶＤＤと、判定回路１５から出力されるフラグ信号ＦＬＧとを示している。

第１トリミング処理では、制御信号Ｆをカウントアップすることで、電源電圧ＶＤＤが時間と共に上昇する。電源電圧ＶＤＤが印加電圧Ｖapp（例えば１．８５Ｖ）に到達すると、フラグ信号ＦＬＧが０から１へと変化する。第１トリミング処理では、電源電圧ＶＤＤが印加電圧Ｖappに到達した時点の制御信号Ｆの値をトリム値に決定する。

図６(ｂ)は、第２トリミング処理における各信号の時間変化を示しており、可変抵抗１３ｃに入力される制御信号Ｆ_ＩＯと、判定回路１５に入力される印加電圧Ｖappと、判定回路１５に入力される電源電圧ＶＤＤと、判定回路１５から出力されるフラグ信号ＦＬＧとを示している。

第２トリミング処理では、制御信号Ｆの値をトリム値に固定しつつ制御信号Ｆ_ＩＯをカウントアップすることで、ＶＤＤジェネレータ１４ａからの電源電圧ＶＤＤが時間と共に上昇する。電源電圧ＶＤＤが印加電圧Ｖapp（例えば１．８５Ｖ）に到達すると、フラグ信号ＦＬＧが０から１へと変化する。第２トリミング処理では、電源電圧ＶＤＤが印加電圧Ｖappに到達した時点の制御信号Ｆ_ＩＯの値をトリム値に決定する。

図７は、第１実施形態のＮＡＮＤチップ１の動作を説明するための別のグラフである。

図７(ａ)は、第１トリミング後の電源電圧ＶＤＤの分布を示しており、図７(ｂ)は、第２トリミング後の電源電圧ＶＤＤの分布を示している。具体的には、図７(ａ)と図７(ｂ)は、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａから供給される電源電圧ＶＤＤの分布と、その他のＶＤＤジェネレータ１４ｂ〜１４ｄから供給される電源電圧ＶＤＤの分布とを示している。

図７(ａ)では、ＶＤＤジェネレータ１４ａの電源電圧ＶＤＤの分布が、１．８５Ｖまで拡がっておらず、ＶＤＤジェネレータ１４ａにとって不適切なトリミング結果となっている。一方、図７(ｂ)では、ＶＤＤジェネレータ１４ａの電源電圧ＶＤＤの分布が、１．８５Ｖまで拡がっており、ＶＤＤジェネレータ１４ａにとって適切なトリミング結果となっている。これにより、ＮＡＮＤチップ１の消費電流が急激に増加した際に、ＶＤＤジェネレータ１４ａの電源電圧ＶＤＤのドロップを小さく抑えることが可能となる。

なお、図４（比較例）は、ＶＤＤジェネレータ１４ａのオフセット電圧の例として１．８３Ｖを示し、図２（第１実施形態）は、ＶＤＤジェネレータ１４ａのオフセット電圧の例として１．８５Ｖを示している。比較例では、第１トリミング処理に起因して当該オフセット電圧が１．８３Ｖになっている。一方、第１実施形態では、第１トリミング処理に起因して当該オフセット電圧が１．８３Ｖになった後、第２トリミング処理に起因して当該オフセット電圧が１．８５Ｖになっている。これにより、図７(ｂ)のような結果が得られている。

以上のように、本実施形態のＮＡＮＤチップ１は、ＶＤＤジェネレータ１４ｂ〜１４ｄに電源電圧Ｖrefを供給するだけでなく、ＶＤＤジェネレータ１４ａに電源電圧Ｖref_ＩＯを供給する基準電圧供給回路１３を備えている。よって、本実施形態によれば、ＶＤＤジェネレータ１４ａを適切にトリミングしつつすべてのＶＤＤジェネレータ１４ａ〜１４ｄを効率よくトリミングするなど、複数のＶＤＤジェネレータ１４ａ〜１４ｄを適切にトリミングすることが可能となる。

なお、電源電圧供給回路１４は、本実施形態では４つのＶＤＤジェネレータ１４ａ〜１４ｄを備えているが、Ｎ個（Ｎは２以上の整数）のＶＤＤジェネレータを備えていてもよい。この場合のトリミング処理は例えば、Ｎ個すべてのＶＤＤジェネレータをトリミングする第１トリミング処理と、Ｎ個のうちの１つのＶＤＤジェネレータをトリミングする第２トリミング処理により構成してもよい。この第２トリミング処理では、Ｎ個のうちの２つ以上のＶＤＤジェネレータをトリミングしてもよい。

また、本実施形態の第２トリミング処理は、ＩＯパッド１ａ用のＶＤＤジェネレータ１４ａに対して行われているが、代わりにＩＯパッド１ａ以外用のＶＤＤジェネレータに対して行われてもよい。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

１：ＮＡＮＤチップ、１ａ：ＩＯパッド、１ｂ：ＲＥパッド、
１ｃ：ＢＲＥパッド、１ｄ：印加電圧パッド、２：外部テスタ、
１１：メモリセルアレイ、１２：コントローラ、
１３：基準電圧供給回路、１３ａ：コンパレータ、１３ｂ：ＭＯＳトランジスタ、
１３ｃ：可変抵抗、１３ｄ：可変抵抗、１３ｅ：固定抵抗、
１４：電源電圧供給回路、１４ａ、１４ｂ、１４ｃ、１４ｄ：ＶＤＤジェネレータ、
１５：判定回路、１５ａ：コンパレータ

Claims

第１基準電圧と第２基準電圧とを供給する基準電圧供給回路と、
前記第１基準電圧を供給され第１電源電圧を発生する第１電源電圧発生器と、前記第２基準電圧を供給され第２電源電圧を発生する第２電源電圧発生器とを有し、前記第１電源電圧と前記第２電源電圧とを電源電圧配線に供給する電源電圧供給回路と、
前記電源電圧配線に接続され、前記第１基準電圧の値と前記第２基準電圧の値とを制御する電圧制御回路と、
を備える半導体装置。
前記基準電圧供給回路は、前記第１基準電圧の値を変化させる第１可変抵抗と、前記第２基準電圧の値を変化させる第２可変抵抗とを備える、請求項１に記載の半導体装置。
前記第１可変抵抗と前記第２可変抵抗の各々は、複数のトランジスタと複数の抵抗とを有するデジタルアナログ変換器を構成している、請求項２に記載の半導体装置。
前記第１可変抵抗と前記第２可変抵抗は、直列に接続されている、請求項２または３に記載の半導体装置。
前記第１可変抵抗は、第１ノードと第２ノードとの間に設けられ、
前記第２可変抵抗は、前記第２ノードと第３ノードとの間に設けられており、
前記基準電圧供給回路は、前記第１基準電圧を前記第１ノードから前記第１電源電圧発生器に供給し、前記第２基準電圧を前記第２ノードから前記第２電源電圧発生器に供給する、請求項２から４のいずれか１項に記載の半導体装置。
前記電圧制御回路は、前記第１可変抵抗の抵抗値を制御することで前記第１基準電圧の値を制御し、前記第２可変抵抗の抵抗値を制御することで前記第２基準電圧の値を制御する、請求項２から５のいずれか１項に記載の半導体装置。
前記電圧制御回路は、前記第１および第２電源電圧発生器をトリミングするときに前記第２基準電圧の値を制御し、前記第１および第２電源電圧発生器のうちの前記第１電源電圧発生器のみをトリミングするときに前記第１基準電圧の値を制御する、請求項１から６のいずれか１項に記載の半導体装置。
前記電圧制御回路は、
前記電源電圧配線上の電圧と比較用の電圧とを比較して、前記比較の結果を示す信号を出力する判定回路と、
前記判定回路からの前記信号を供給され、前記第１基準電圧の値と前記第２基準電圧の値とを制御するコントローラと、
を備える請求項１から７のいずれか１項に記載の半導体装置。
前記第１電源電圧は、前記半導体装置の入出力パッド用の電源電圧であり、
前記第２電源電圧は、前記半導体装置の入出力パッド以外用の電源電圧である、
を備える請求項１から８のいずれか１項に記載の半導体装置。
前記第１および第２電源電圧発生器の各々は、ユニティゲインバッファである、請求項１から９のいずれか１項に記載の半導体装置。
第１基準電圧と第２基準電圧とを供給し、
前記第１基準電圧を供給された第１電源電圧発生器から第１電源電圧を発生し、前記第２基準電圧を供給された第２電源電圧発生器から第２電源電圧を発生し、前記第１電源電圧と前記第２電源電圧とを電源電圧配線に供給し、
前記電源電圧配線に接続された電圧制御回路により、前記第１基準電圧の値と前記第２基準電圧の値とを制御する、
ことを含む電圧供給方法。
前記第１および第２電源電圧発生器をトリミングするときに前記第２基準電圧の値を制御し、前記第１および第２電源電圧発生器のうちの前記第１電源電圧発生器のみをトリミングするときに前記第１基準電圧の値を制御する、請求項１１に記載の電圧供給方法。