JP2017220841A - 二重化対応電流出力システム - Google Patents
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Abstract
Description
また、デジタルLSI3のDIは、電流出力装置1b(二重系の相手側電流出力装置)からの制御可能あるいは不可能を意味する「他系制御可能性」信号と電流出力装置1b(二重系の相手側電流出力装置)からの制御中あるいは待機中を意味する「他系制御状態」信号からなる。
最後に、上位CPUユニット6aは、出力指令値とリードバック値とを比較(リードバックチェック)して、出力電流値の整合性を確認する。
外部のCPUからの指令値に応じて外部負荷への出力を制御するための制御機構を有する2台の電流出力装置を備え、電流出力装置から前記外部負荷への印加電流機構を二重化する二重化対応電流出力システムであって、
前記各電流出力装置は、
メモリを有するとともに前記指令値と前記外部負荷からの出力信号を入力するデジタルLSIと、
スイッチングにより選択されて前記外部負荷へ接続される第1の接点と、前記外部負荷への接続を解除する第2の接点を持ち、前記第1の接点に接続されることで前記2台の電流出力装置のうち、どちらか一方を選択し、この選択された電流出力装置の出力を前記外部負荷へ印加するための二重系切替用リレーと、
この二重系切替用リレーを介して前記外部負荷に電流を印加する電流出力回路と、を備え、
前記2台の電流出力装置のうちの一方の電流出力装置のデジタルLSIと他方の電流出力装置のデジタルLSIとの間で、前記外部負荷への出力電流を制御するための制御信号を互いに送受信し、
前記メモリは、前記出力電流をリードバックしてチェックするチェック用プログラムと予め定めた前記出力電流の閾値とを記憶するとともに、前記チェック用プログラムにより、前記出力電流をリードバックした値と前記閾値とを比較することにより、前記外部負荷への出力電流を制御することを特徴とするものである。
次に、本発明の実施の形態1について図1を用いて説明する。図1は、本発明の実施の形態1に係る二重化対応電流出力システムの一例を示す図である。この図で、二重化対応電流出力システム100は、二つの電流出力装置1a、1bで構成されている。このうち、電流出力装置1aは、外部の上位CPUユニット6aと出力指令値をやり取りし二重化対応のシステムとするため、外部の電流出力装置1bのデジタルLSI3bと信号をやり取りするデジタルLSI3aと、このデジタルLSI3aからの指令値を入力するD/Aコンバータ7a、外部負荷2に接続される接点A、および待機用抵抗5aに接続される接点Bを持ち、スイッチングされて、これら2つの接点A、Bのいずれか一の接点と繋がる二重系切替用リレー4a、この二重系切替用リレー4aの接点B側に一端を接続され外部負荷2の接地側に他端を接続されている待機用抵抗5a、I−V変換回路9aを介し、上記デジタルLSI3aに、外部負荷2の接地側の信号を入力するA/Dコンバータ10a、前記D/Aコンバータ7aに入力側で接続され、前記D/Aコンバータ7aからの出力を入力し、前記二重系切替用リレー4aに出力する電流出力回路8aで構成されている。なお、待機用抵抗5aは、二重系切替用リレー4aの接点B側に一端を接続され、外部負荷2の接地側に他端を接続されている。
次に、本発明の実施の形態の二重化対応電流出力システム200について、図2を用いて以下説明する。この図は、時間の経過により、二重化対応電流出力システム200の一方の電流出力装置1aが外部負荷2への電流出力を直接、制御する制御系から、制御を行わない待機系に移行し、二重化対応電流出力システム200の他方の電流出力装置1bが、逆に、待機系から制御系になる状態を示したタイミングチャートである。
さらに、本発明の実施の形態3について図を用いて以下説明する。実施の形態2において、二重系切替が発生すると、図2、あるいは図4で符号「NCSA」で示したように、二重系切替リレーにおいてA接続がB接続に変わる場合に生じるニュートラルなタイミングの際の検出値が0(ゼロ)となる場合、あるいはチャタリングが発生してオンオフの繰り返しが数100μsec続く場合など、出力電流値が出力指令値と明らかに異なる可能性があるため、リードバックチェックを実行するとエラーとなる可能性がある。なお、図4において、符号tODは、オンディレイ時間の略称であり、符号「NCSA」で示した領域は、どのような制御状態であるかが不明確な領域である。
最後に、実施の形態4について以下図を用いて説明する。
既存方式、あるいは実施の形態1〜3においては、二重系切替が発生した直後の外部負荷2への出力は、図6に記載するように、出力レベルが変化しないで一定となる出力レベル一定の領域が大部分を占めるが、これに比較して、零レベルからの立上り時に過剰なオーバーシュートが発生する領域が存在することがある。なお、図2、図4、図5においては、図を簡略化するため、この過剰なオーバーシュートの記載を省略している。
Claims (4)
- 外部のCPUからの指令値に応じて外部負荷への出力を制御するための制御機構を有する2台の電流出力装置を備え、前記外部負荷への印加電流機構を二重化する二重化対応電流出力システムであって、
前記各電流出力装置は、
メモリを有するとともに前記指令値と前記外部負荷からの出力信号を入力するデジタルLSIと、
スイッチングにより選択されて前記外部負荷へ接続される第1の接点と、前記外部負荷への接続を解除する第2の接点を持ち、前記第1の接点に接続されることで前記2台の電流出力装置のうち、どちらか一方を選択し、この選択された電流出力装置の出力を前記外部負荷へ印加するための二重系切替用リレーと、
この二重系切替用リレーを介して前記外部負荷に電流を印加する電流出力回路と、を備え、
前記2台の電流出力装置のうちの一方の電流出力装置のデジタルLSIと他方の電流出力装置のデジタルLSIとの間で、前記外部負荷への出力電流を制御するための制御信号を互いに送受信し、
前記メモリは、前記出力電流をリードバックしてチェックするチェック用プログラムと予め定めた前記出力電流の閾値とを記憶するとともに、前記チェック用プログラムにより、前記出力電流をリードバックした値と前記閾値とを比較することにより、前記外部負荷への出力電流を制御することを特徴とする二重化対応電流出力システム。 - 前記他方の電流出力装置のデジタルLSIにオンディレイタイマを備え、前記他方の電流出力装置の制御状態が制御中から待機中になったことを前記一方の電流出力装置のデジタルLSIで検知した場合に、前記オンディレイタイマにより、前記他方の電流出力装置の前記二重系切替用リレーの第1の接点への接続から第2の接点への接続に要する時間の最大値と同等以上の遅延時間を設けて前記二重系切替用リレーの切替動作をさせることにより、前記他方の電流出力装置の制御状態が待機中から制御中になるまでに要する時間を長くすることを特徴とする請求項1に記載の二重化対応電流出力システム。
- 前記一方の電流出力装置、あるいは前記他方の電流出力装置において、制御可能性が可能となった場合あるいは制御状態が制御中である状態が発生した場合には、リードバックチェックを行わないことを特徴とする請求項1に記載の二重化対応電流出力システム。
- 前記他方の電流出力装置は、D/Aコンバータを備えるとともに、
前記二重系切替用リレーの二重系切替の発生を前記他方の電流出力装置のデジタルLSIが検出した時点で、前記D/Aコンバータへの出力をゼロにするとともに、前記二重系切替用リレーのスイッチングにより、前記第2の接点との接続状態から前記第1の接点との接続状態に切り替わる時間の間は、前記D/Aコンバータへのゼロ出力を継続した後に、前記外部CPUからの指令値を前記D/Aコンバータへ出力することを特徴とする請求項1に記載の二重化対応電流出力システム。
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JP2016114973A JP6618427B2 (ja) | 2016-06-09 | 2016-06-09 | 二重化対応電流出力システム |
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JP2016114973A JP6618427B2 (ja) | 2016-06-09 | 2016-06-09 | 二重化対応電流出力システム |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2021033600A (ja) * | 2019-08-23 | 2021-03-01 | 三菱電機株式会社 | デジタル出力装置 |
-
2016
- 2016-06-09 JP JP2016114973A patent/JP6618427B2/ja active Active
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2021033600A (ja) * | 2019-08-23 | 2021-03-01 | 三菱電機株式会社 | デジタル出力装置 |
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