JP2021005703A - 積層セラミック電子部品 - Google Patents
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Abstract
【課題】信頼性に優れた積層セラミック電子部品を提供する。【解決手段】誘電体層１１１及び第１内部電極１２１及び第２内部電極１２２を含み、互いに向かい合う第１面及び第２面、第１面及び第２面と連結され、互いに向かい合う第３面及び第４面並びに第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、セラミック本体の外側に配置され、第１内部電極と電気的に連結される第１外部電極及び第２内部電極と電気的に連結される第２外部電極と、を含む積層セラミック電子部品であって、第１及び第２内部電極は、容量の形成に寄与する本体部と、本体部の幅よりも小さい幅を有し、上第５面（第６面）に一端が露出するリード部と、を含む。第１及び第２内部電極の本体部の幅ｗ１に対するリード部の幅ｗ２の割合ｗ２／ｗ１が０．３≦ｗ２／ｗ１≦０．５を満たす。【選択図】図４
Description
本発明は、積層セラミック電子部品に関し、より具体的には、信頼性に優れた積層セラミック電子部品に関するものである。
近年、基板の実装密度の高密度化に伴い、積層セラミックキャパシタの実装面積の減少の必要性が増加している。また、積層セラミックキャパシタの厚さを減少させて基板内に埋め込んだり、ＡＰの下端部にＬＳＣタイプで実装する製品の需要が増大している。
上記の場合、単なる実装面積の減少に止まらず、基板内で発生するＥＳＬの減少にも効果が大きいため、厚さが薄い積層セラミックキャパシタ製品の需要が増加している状況である。
厚さが薄い積層セラミックキャパシタには、耐湿信頼性が低いという問題がある。
従来は、かかる耐湿信頼性の低下を防ぐために、内部電極がセラミック本体の外部に露出する領域であるリード部の幅を、容量の形成に寄与する本体部の幅に比べてより小さくするパターンを適用していた。
しかし、耐湿信頼性の低下を防ぐために、内部電極がセラミック本体の外部に露出する領域であるリード部の幅を、容量の形成に寄与する本体部の幅に比べてより小さくする場合、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）及び等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が上昇するという副効果がある。
したがって、低い等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）及び等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）特性を確保するとともに、信頼性も向上させるように、第１及び第２内部電極において、容量の形成に寄与する本体部の幅に対するリード部の幅の割合を決定する必要がある。
本発明は、積層セラミック電子部品に関し、より具体的には、信頼性に優れた積層セラミック電子部品に関するものである。
本発明の一実施形態は、誘電体層、及び上記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面及び第２面、上記第１面及び第２面と連結され、互いに向かい合う第３面及び第４面、ならびに上記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、上記セラミック本体の外側に配置され、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極と、を含む積層セラミック電子部品であって、上記セラミック本体は、上記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、容量が形成される部分である活性部と、上記活性部の上部及び下部に形成されたカバー部と、を含み、上記第１内部電極は、容量の形成に寄与する本体部と、上記本体部の幅よりも小さい幅を有し、上記第５面に一端が露出するリード部と、を含み、上記第２内部電極は、容量の形成に寄与する本体部と、上記本体部の幅よりも小さい幅を有し、上記第６面に一端が露出するリード部と、を含み、上記第１及び第２内部電極の本体部の幅（ｗ１）に対する上記リード部の幅（ｗ２）の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす、積層セラミック電子部品を提供する。
本発明の一実施形態によると、第１及び第２内部電極において、容量の形成に寄与する本体部の幅（Ｂ）に対するリード部の幅（Ａ）の割合（Ａ／Ｂ）を調節することで、２つ以上のチップを１つのチップで代替可能であり、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を実現することができるとともに、信頼性に優れた積層セラミック電子部品を得ることができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
また、明細書全体において、ある構成要素を「含む」というのは、特に反対される趣旨の説明がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。
なお、本発明を明確に説明すべく、図面において説明と関係ない部分は省略し、様々な層及び領域を明確に表現するために厚さを拡大して示し、同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
図１は本発明の一実施形態による積層セラミックキャパシタを示す斜視図である。
図２は本発明の一実施形態によるセラミック本体を示した模式図である。
図３は図２の分解斜視図である。
図４は第１内部電極と第２内部電極がそれぞれ１つずつ積層された平面模式図である。
図１から図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、誘電体層１１１、及び上記誘電体層１１１を間に挟んで互いに対向するように配置される第１内部電極１２１及び第２内部電極１２２を含み、互いに向かい合う第１面及び第２面Ｓ１、Ｓ２、上記第１面及び第２面Ｓ１、Ｓ２と連結され、互いに向かい合う第３面及び第４面Ｓ３、Ｓ４、ならびに上記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面Ｓ５、Ｓ６を有するセラミック本体１１０と、上記セラミック本体１１０の外側に配置されており、上記第１内部電極１２１と電気的に連結される第１外部電極１３１、及び上記第２内部電極１２２と電気的に連結される第２外部電極１３２と、を含む積層セラミック電子部品であって、上記セラミック本体１１０は、上記誘電体層１１１を間に挟んで互いに対向するように配置される第１内部電極１２１及び第２内部電極１２２を含み、容量が形成される部分である活性部Ａと、上記活性部Ａの上部及び下部に形成されたカバー部Ｃ１、Ｃ２と、を含む。
以下では、本発明の一実施形態による積層セラミック電子部品を説明するにあたり、特に、積層セラミックキャパシタを挙げて説明するが、これに制限されるものではない。
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。
本発明の一実施形態において、セラミック本体１１０の形状は特に制限されないが、図面に示すように、六面体形状であることができる。
上記セラミック本体１１０は、互いに向かい合う第１面Ｓ１及び第２面Ｓ２、上記第１面及び第２面を連結する第３面Ｓ３及び第４面Ｓ４、上記第１面〜第４面と連結され、互いに向かい合う第５面Ｓ５及び第６面Ｓ６を有することができる。
上記第１面Ｓ１及び第２面Ｓ２はセラミック本体１１０の厚さ方向において向かい合う面、上記第３面Ｓ３及び第４面Ｓ４は長さ方向において向かい合う面、上記第５面Ｓ５及び第６面Ｓ６は幅方向において向かい合う面と定義されることができる。
上記セラミック本体１１０の形状は特に制限されないが、図面に示すように、直方体形状であることができる。
上記セラミック本体１１０の内部に形成された複数個の内部電極１２１、１２２は、セラミック本体の第５面Ｓ５または第６面Ｓ６に一端が露出する。
上記内部電極１２１、１２２は、互いに異なる極性を有する第１内部電極１２１及び第２内部電極１２２を一対とすることができる。
上記第１内部電極１２１の一端は第５面Ｓ５に露出し、第２内部電極１２２の一端は第６面Ｓ６に露出することができる。
上記第１内部電極１２１の他端は、第６面Ｓ６から一定の間隔を置いて形成される。
上記第２内部電極１２２の他端は、第５面Ｓ５から一定の間隔を置いて形成される。これについてのより具体的な事項は後述する。
上記セラミック本体の第５面Ｓ５には第１外部電極１３１が形成され、上記第１内部電極１２１と電気的に連結されることができる。上記セラミック本体の第６面Ｓ６には第２外部電極１３２が形成され、上記第２内部電極１２２と電気的に連結されることができる。
上記第１内部電極１２１及び第２内部電極１２２の厚さは、０．４μｍ以下であることができる。
本発明の一実施形態によると、上記誘電体層１１１を形成する原料は、十分な静電容量を得ることができる限り特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
上記誘電体層１１１を形成する材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、種々のセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されることができる。
このようなセラミック本体１１０は、キャパシタの容量の形成に寄与する部分としての活性部Ａと、上部マージン部として活性部Ａの上下部にそれぞれ形成される上部カバー部Ｃ１及び下部カバー部Ｃ２と、で構成されることができる。
上記活性部Ａは、誘電体層１１１を間に挟んで複数の第１及び第２内部電極１２１、１２２を繰り返し積層することで形成されることができる。
上記上部及び下部カバー部Ｃ１、Ｃ２は、内部電極を含まないことを除き、誘電体層１１１と同一の材料及び構成を有することができる。
すなわち、上記上部及び下部カバー部Ｃ１、Ｃ２はセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック材料を含むことができる。
上記上部カバー部Ｃ１及び下部カバー部Ｃ２は、単一の誘電体層または２つ以上の誘電体層を活性部Ａの上下面にそれぞれ上下方向に積層して形成されることができ、基本的には物理的または化学的ストレスによる内部電極の損傷を防止する役割を果たすことができる。
上記第１及び第２内部電極１２１、１２２を形成する材料は特に制限されず、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、及び銅（Ｃｕ）のうち１つ以上の物質を含む導電性ペーストを用いて形成されることができる。
本発明の一実施形態による積層セラミックキャパシタは、上記第１内部電極１２１と電気的に連結される第１外部電極１３１と、上記第２内部電極１２２と電気的に連結される第２外部電極１３２と、を含むことができる。
上記第１及び第２外部電極１３１、１３２は、静電容量の形成のために上記第１及び第２内部電極１２１、１２２と電気的に連結されることができ、上記第２外部電極１３２は、上記第１外部電極１３１と異なる電位に連結されることができる。
上記第１内部電極及び第２内部電極１２１、１２２は、上記誘電体層１１１を間に挟んで互いに対向するように配置され、上記セラミック本体１１０の幅方向の第５面Ｓ５または第６面Ｓ６に交互に露出することができる。
上記第１内部電極及び第２内部電極１２１、１２２が、上記セラミック本体１１０の幅方向の第５面Ｓ５または第６面Ｓ６に交互に露出することにより、ＲＧＣ（Ｒｅｖｅｒｓｅ Ｇｅｏｍｅｔｒｙ Ｃａｐａｃｉｔｏｒ）またはＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）を実現することができる。
すなわち、上記セラミック本体１１０の長さは、上記第３面Ｓ３と第４面Ｓ４との間の距離であり、上記セラミック本体１１０の幅は、上記第５面Ｓ５と第６面Ｓ６との間の距離であって、上記第１内部電極１２１及び第２内部電極１２２は、上記第５面Ｓ５及び第６面Ｓ６に交互に露出する。
通常の積層セラミック電子部品は、セラミック本体の長さ方向に互いに向かい合う端面に外部電極が配置されることができる。
この場合、外部電極に交流が印加される時に、電流の経路が長いため、電流ループがさらに大きく形成されることがある。これにより、誘導磁場の大きさが大きくなり、インダクタンスが増加するおそれがある。
上記の問題を解決すべく、本発明の一実施形態によると、電流の経路を減少させるために、セラミック本体１１０の幅方向に互いに向かい合う第５面および第６面Ｓ５、Ｓ６に、それぞれ第１及び第２外部電極１３１、１３２が配置されることができる。
この場合、第１及び第２外部電極１３１、１３２の間の間隔が小さいため、電流経路が短くなる。これにより、電流ループが減少し、インダクタンスが減少することができる。
図３及び図４を参照すると、本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１内部電極１２１は、容量の形成に寄与する本体部１２１ａと、上記本体部１２１ａの幅よりも小さい幅を有し、上記第５面Ｓ５に一端が露出するリード部１２１ｂと、を含む。上記第２内部電極１２２は、容量の形成に寄与する本体部１２２ａと、上記本体部１２２ａの幅よりも小さい幅を有し、上記第６面Ｓ６に一端が露出するリード部１２２ｂと、を含む。この際、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす。
通常、耐湿信頼性の低下を防ぐために、内部電極がセラミック本体の外部に露出する領域であるリード部の幅を、容量の形成に寄与する本体部の幅に比べてより小さくするパターンを適用していた。
しかし、耐湿信頼性の低下を防ぐために、内部電極がセラミック本体の外部に露出する領域であるリード部の幅を、容量の形成に寄与する本体部の幅に比べてより小さくする場合、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）及び等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が上昇するという副効果がある。
本発明の一実施形態によると、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように調節することで、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を実現することができるとともに、信頼性に優れた積層セラミック電子部品を得ることができる。
すなわち、本発明の一実施形態によると、耐湿信頼性の低下を防ぐために、第１及び第２内部電極１２１、１２２がセラミック本体１１０の外部に露出する領域であるリード部１２１ｂ、１２２ｂの幅を、容量の形成に寄与する本体部１２１ａ、１２２ａの幅に比べてより小さくするパターンを適用しているが、これにより発生し得る等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）及び等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が上昇するという副効果を防ぐために、第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）を調節する。
上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３未満である場合には、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）及び等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）が高すぎるという問題がある。
一方、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．５を超える場合には、耐湿信頼性が低下するという問題がある。
特に、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす場合、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を実現し、且つ信頼性を向上させることができるとともに、２つ以上のチップを１つのチップで代替可能である。
すなわち、本発明の一実施形態による積層セラミック電子部品１００の長さ及び幅は、それぞれ１．０±０．１ｍｍ及び０．５±０．１ｍｍ（１００５サイズ）であることができる。
通常の積層セラミックキャパシタのうち、その長さと幅がそれぞれ０．６ｍｍ及び０．３ｍｍである０６０３サイズの場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）値が１６０ｐＨ程度であり、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）値が２０ｍΩ程度である。
上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす場合、本発明の一実施形態による積層セラミック電子部品１００の長さと幅がそれぞれ１．０±０．１ｍｍ及び０．５±０．１ｍｍであっても、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）値が８０ｐＨ以下であり、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）値が１０ｍΩ以下で実現されることができる。
すなわち、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす場合、本発明の一実施形態による積層セラミック電子部品１００は、従来の０６０３サイズの積層セラミックキャパシタ２つに代替する電気的特性を得ることができる。
したがって、本発明の一実施形態によると、従来の積層セラミックキャパシタ２つを１つで代替可能であるため、基板の実装面積を減少させることができる効果がある。
図５は本発明の一実施形態による図１のＩ−Ｉ'に沿った断面図である。
図５を参照すると、上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の幅方向の第５面Ｓ５及び第６面Ｓ６にそれぞれ配置されるとともに、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に延びて配置されることができる。
上記第１及び第２外部電極１３１、１３２は、上記セラミック本体１１０の外側に配置され、第１導電性金属を含む第１電極層１３１ａ、１３２ａと、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層１３１ｂ、１３２ｂと、を含むことができる。
図５を参照すると、上記めっき層１３１ｂ、１３２ｂが１つの層で構成されたことを示しているが、これに制限されるものではなく、例えば、上記めっき層は少なくとも２層以上配置されることができる。
上記第１電極層１３１ａ、１３２ａは、第１導電性金属及びガラスを含むことができる。
静電容量の形成のために、上記第１及び第２外部電極１３１、１３２が上記セラミック本体１１０の幅方向の第５面Ｓ５及び第６面Ｓ６にそれぞれ形成されることができ、上記第１及び第２外部電極１３１、１３２に含まれる上記第１電極層１３１ａ、１３２ａが、上記第１及び第２内部電極１２１、１２２と電気的に連結されることができる。
上記第１電極層１３１ａ、１３２ａは、上記第１及び第２内部電極１２１、１２２と同一の材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上の第１導電性金属を含むことができる。
上記第１電極層１３１ａ、１３２ａは、上記第１導電性金属粉末にガラスフリットを添加して準備された導電性ペーストを塗布した後、焼成することで形成されることができる。
本発明の一実施形態によると、上記第１及び第２外部電極１３１、１３２は、上記第１電極層１３１ａ、１３２ａ上に配置され、第２導電性金属を含むめっき層１３１ｂ、１３２ｂを含むことができる。
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
一方、本発明の一実施形態によると、上記積層セラミックキャパシタ１００は、厚さＴが１００μｍ以下であることができる。
近年、基板の実装密度が高密度化しており、厚さが１００μｍ以下の薄い積層セラミックキャパシタの需要が増加しているが、耐湿信頼性が低いという問題がある。
本発明の一実施形態によると、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように調節することで、耐湿信頼性の低下を防止することができる。
これにより、厚さが１００μｍ以下の薄い積層セラミックキャパシタに厚さが薄いカバー部を配置する場合にも、信頼性の低下を防止することができる。
図５を参照すると、上記カバー部Ｃ１、Ｃ２の厚さｔｃは、上記積層セラミック電子部品の長さＬの１／４０以下を満たし、上記積層セラミック電子部品の厚さＴの１／５以下を満たすことができる。
上記カバー部Ｃ１、Ｃ２の厚さｔｃが、上記積層セラミック電子部品の長さＬの１／４０以下、または上記積層セラミック電子部品の厚さＴの１／５以下を満たす場合、信頼性が低下するおそれがある。
しかし、本発明の一実施形態によると、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように調節することで、上記カバー部Ｃ１、Ｃ２の厚さｔｃが、上記積層セラミック電子部品の長さＬの１／４０以下、及び上記積層セラミック電子部品の厚さＴの１／５以下を満たす際にも、信頼性の低下を防止することができる。
本発明の一実施形態によると、上記誘電体層１１１の厚さは０．４μｍ以下であり、上記第１及び第２内部電極１２１、１２２の厚さは０．４μｍ以下である、超小型及び高容量の積層セラミックキャパシタを特徴とする。
本発明の一実施形態のように、上記誘電体層１１１の厚さが０．４μｍ以下であり、上記第１及び第２内部電極１２１、１２２の厚さが０．４μｍ以下である薄膜の誘電体層と内部電極が適用された場合、信頼性に劣るおそれがある。
しかし、本発明の一実施形態では、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように調節することで、信頼性を向上させることができる。
但し、上記薄膜の意味が、誘電体層１１１と第１及び第２内部電極１２１、１２２の厚さが０．４μｍ以下であることを意味するのではなく、従来の製品に比べて薄い厚さの誘電体層と内部電極を含む概念で理解されることができる。
図６は図１のＢ方向から見た上部平面図である。
図６を参照すると、上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極１３１、１３２の面積が、上記セラミック本体１１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積の５０％以上を占めることができる。
上記セラミック本体１１０の厚さ方向の第１面Ｓ１及び第２面Ｓ２に配置された第１及び第２外部電極１３１、１３２の面積が、上記セラミック本体１１０の第１面Ｓ１及び第２面Ｓ２のそれぞれの面積の５０％以上を占める場合、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を実現することができる。
以下では、本発明の一実施形態による積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
本発明の一実施形態による積層セラミック電子部品の製造方法は、先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（Ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥することで複数個のセラミックグリーンシートを準備し、これにより、誘電体層を形成することができる。
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーを、ドクターブレード法により数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを準備することができる。
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法により塗布して内部電極を形成した後、内部電極パターンが配置されたグリーンシートを積層することで、セラミック本体１１０を製作する。
上記内部電極パターンは、本発明の一実施形態に従って焼成した後、第１及び第２内部電極１２１、１２２において、本体部１２１ａ、１２２ａの幅ｗ１に対するリード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように製作した。
次に、上記セラミック本体の外側に、第１導電性金属及びガラスを含む第１電極層を形成することができる。
上記第１導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
上記ガラスとしては、特に制限されるものではなく、通常の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一の組成を有する物質を用いることができる。
上記第１電極層は、上記セラミック本体の上下面及び端部に形成されることで、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
上記第１電極層は、第１導電性金属に対してガラスを５体積％以上含むことができる。
次に、上記第１電極層上に、第２導電性金属を含むめっき層を形成することができる。
上記第２導電性金属は、特に制限されるものではないが、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、及びこれらの合金からなる群から選択される１つ以上であることができる。
本発明の一実施形態によると、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように、その割合を調節する。
以下、表１のように、第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対するリード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）を多様に製作した後、カバー部の厚さによるクラックの発生頻度を測定した。
上記表１において、比較例であるサンプル１〜５は、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．５を超える場合であり、耐湿信頼性が低下するという問題がある。
一方、比較例であるサンプル９と１０は、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３未満である場合であり、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）及び等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）値が高すぎるという問題がある。
これに対し、本発明の実施例であるサンプル６〜８は、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすように調節した場合であり、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を実現することができるとともに、信頼性に優れた積層セラミック電子部品を得ることができる。
特に、本発明の実施例であるサンプル６〜８は、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす場合であり、低い等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）を実現し、且つ信頼性を向上させることができるとともに、２つ以上のチップを１つのチップで代替可能である。
すなわち、従来の通常の積層セラミックキャパシタのうち、その長さと幅がそれぞれ０．６ｍｍ及び０．３ｍｍである０６０３サイズの場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）値が１６０ｐＨ程度であり、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）値が２０ｍΩ程度である。
しかし、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たすサンプル６〜８は、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、ＥＳＬ）値が８０ｐＨ以下であり、等価直列抵抗（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、ＥＳＲ）値が１０ｍΩ以下で実現されることができる。
すなわち、上記第１及び第２内部電極１２１、１２２の本体部１２１ａ、１２２ａの幅ｗ１に対する上記リード部１２１ｂ、１２２ｂの幅ｗ２の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす場合、本発明の一実施形態による積層セラミック電子部品１００は、従来の０６０３サイズの積層セラミックキャパシタ２つに代替する電気的特性を得ることができる。
したがって、本発明の一実施形態によると、従来の積層セラミックキャパシタ２つを１つで代替可能であるため、基板の実装面積を減少させることができる効果がある。
本発明は、上述の実施形態及び添付図面によって限定されず、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野の通常の知識を有する者によって多様な形態の置換、変形、及び変更が可能であり、これも本発明の範囲に属するといえる。
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
１３１ａ、１３２ａ 第１電極層
１３１ｂ、１３２ｂ めっき層
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
１３１ａ、１３２ａ 第１電極層
１３１ｂ、１３２ｂ めっき層
Claims (8)
- 誘電体層、及び前記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、互いに向かい合う第１面および第２面、前記第１面および第２面と連結され、互いに向かい合う第３面及び第４面、前記第１面〜第４面と連結され、互いに向かい合う第５面及び第６面を有するセラミック本体と、
前記セラミック本体の外側に配置されており、前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極と、を含む積層セラミック電子部品であって、
前記セラミック本体は、前記誘電体層を間に挟んで互いに対向するように配置される第１内部電極及び第２内部電極を含み、容量が形成される部分である活性部と、前記活性部の上部及び下部に形成されたカバー部と、を含み、
前記第１内部電極は、容量の形成に寄与する本体部と、前記本体部の幅よりも小さい幅を有し、前記第５面に一端が露出するリード部と、を含み、
前記第２内部電極は、容量の形成に寄与する本体部と、前記本体部の幅よりも小さい幅を有し、前記第６面に一端が露出するリード部と、を含み、
前記第１及び第２内部電極の本体部の幅（ｗ１）に対する前記リード部の幅（ｗ２）の割合（ｗ２／ｗ１）が０．３≦ｗ２／ｗ１≦０．５を満たす、積層セラミック電子部品。 - 前記積層セラミック電子部品の長さと幅がそれぞれ１．０±０．１ｍｍ及び０．５±０．１ｍｍである、請求項１に記載の積層セラミック電子部品。
- 前記積層セラミック電子部品は、厚さが１００μｍ以下である、請求項１または２に記載の積層セラミック電子部品。
- 前記カバー部の厚さは、前記積層セラミック電子部品の長さの１／４０以下を満たす、請求項１から３のいずれか一項に記載の積層セラミック電子部品。
- 前記カバー部の厚さは、前記積層セラミック電子部品の厚さの１／５以下を満たす、請求項１から４のいずれか一項に記載の積層セラミック電子部品。
- 前記セラミック本体の長さは、前記第３面と第４面との間の距離であり、前記セラミック本体の幅は、前記第５面と第６面との間の距離であって、前記第１内部電極及び第２内部電極は、前記第５面及び第６面に交互に露出している、請求項１から５のいずれか一項に記載の積層セラミック電子部品。
- 前記第１外部電極及び第２外部電極は、前記セラミック本体の第５面及び第６面にそれぞれ配置されるとともに、第１面及び第２面に延びて配置され、前記セラミック本体の第１面及び第２面に配置された第１外部電極及び第２外部電極の面積は、前記セラミック本体の第１面及び第２面のそれぞれの面積の５０％以上を占める、請求項１から６のいずれか一項に記載の積層セラミック電子部品。
- 前記第１内部電極及び第２内部電極の厚さは０．４μｍ以下である、請求項１から７のいずれか一項に記載の積層セラミック電子部品。
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