JP2020150235A - 半導体装置 - Google Patents

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Abstract

【課題】接合リークを抑制することのできるｐチャネルＭＯＳトランジスタを備えた半導体装置を提供する。【解決手段】半導体装置において、トランジスタ１０は、ｎ型シリコン半導体層１００に離間して配置されたｎ型の不純物領域１２ａ、１２ｂと、不純物領域１２ａ、１２ｂにそれぞれ隣接して配置された低濃度のｐ型の不純物領域１３ａ、１３ｂと、不純物領域１３ａ、１３ｂにそれぞれ隣接して配置され、不純物領域１３ａ、１３ｂよりも深さが深く不純物濃度が高いｐ型の不純物領域１４ａ、１４ｂと、を備える。不純物領域１４ａ、１４ｂのそれぞれの下方に不純物領域１４ａ、１４ｂから離れて配置され、不純物領域１４ａ、１４ｂより不純物濃度が低いｐ型の不純物領域１５ａ、１５ｂが設けられ、不純物層１４ａと不純物領域１５ａとの間に炭素を含む領域１６ａが配置され、不純物領域１４ｂと不純物領域１５ｂとの間に炭素を含む領域１６ｂが配置されている。【選択図】図１

Description

本発明の実施形態は、ｐチャネルＭＯＳトランジスタを備えた半導体装置に関する。
一般に、ｐチャネルＭＯＳトランジスタは活性領域となるボロンを含んだ不純物領域を備えている。このｐチャネルＭＯＳトランジスタが形成されるｎ型シリコン半導体層へ不純物領域のボロンが拡散しないように、不純物領域とｎ型シリコン半導体層との間に炭素をドーピングした領域を設ける技術がある。
一方、不純物領域とｎ型シリコン層との間の接合リークが生じるという問題がある。
米国公開特許明細書第２０１５／００４１９１６
本実施形態は、接合リークを抑制することのできるｐチャネルＭＯＳトランジスタを備えた半導体装置を提供する。
本実施形態の半導体装置は、離間して配置された第１導電型の第１不純物領域および第１導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に配置された第２導電型の第３不純物領域と、前記第１不純物領域の下方に配置され前記第１不純物領域よりも第１導電型不純物の濃度が低い第１導電型の第４不純物領域と、前記第２不純物領域の下方に配置され前記第２不純物領域よりも第１導電型不純物の濃度が低い第１導電型の第５不純物領域と、前記第１不純物領域と前記第４不純物領域との間に配置された炭素を含む第１領域と、前記第２不純物領域と前記第５不純物領域との間に配置された炭素を含む第２領域と、前記第１領域と前記第２領域との間に配置された第３領域と、前記第３不純物領域の上方に配置されたゲート電極と、前記第３不純物領域と前記ゲート電極との間に配置された絶縁膜と、を備え、前記第１領域は第１炭素濃度を有し、前記第２領域は第２炭素濃度を有し、前記第３領域は、前記第１不純物領域から前記第２不純物領域に向かう第１方向における前記ゲート電極下面の両端部の少なくとも一方の下方の部分において、炭素を含まないか、または前記第１炭素濃度および第２炭素濃度よりも低い炭素濃度を有する。
一実施形態による半導体装置を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置の製造方法を示す断面図。 一実施形態の半導体装置における不純物濃度の断面を説明する図。 一実施形態の半導体装置における不純物濃度を示す図。 一実施形態の半導体装置における不純物濃度を示す図。 一実施形態の半導体装置における不純物濃度の断面を説明する図。 一実施形態の半導体装置における不純物濃度を示す図。 一実施形態の半導体装置の耐圧の向上を示す図。 一実施形態の半導体装置のドレイン電圧を印加しない場合の不純物層の空乏層を示す図。 一実施形態の半導体装置のドレイン電圧を印加した場合の不純物層の空乏層を示す図。
本発明の一実施形態の半導体装置は、離間して配置された第１導電型の第１不純物領域および第１導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に配置された第２導電型の第３不純物領域と、前記第１不純物領域の下方に配置され前記第１不純物領域よりも第１導電型不純物の濃度が低い第１導電型の第４不純物領域と、前記第２不純物領域の下方に配置され前記第２不純物領域よりも第１導電型不純物の濃度が低い第１導電型の第５不純物領域と、前記第１不純物領域と前記第４不純物領域との間に配置された炭素を含む第１領域と、前記第２不純物領域と前記第５不純物領域との間に配置された炭素を含む第２領域と、前記第１領域と前記第２領域との間に配置された第３領域と、前記第３不純物領域の上方に配置されたゲート電極と、前記第３不純物領域と前記ゲート電極との間に配置された絶縁膜と、を備え、前記第１領域は第１炭素濃度を有し、前記第２領域は第２炭素濃度を有し、前記第３領域は、前記第１不純物領域から前記第２不純物領域に向かう第１方向における前記ゲート電極下面の両端部の少なくとも一方の下方の部分において、炭素を含まないか、または前記第１炭素濃度および第２炭素濃度よりも低い炭素濃度を有する。
本発明の一実施形態を以下に図面を参照して説明する。
一実施形態による半導体装置を図１に示す。この実施形態の半導体装置は、ｐチャネルＭＯＳトランジスタ（以下、トランジスタとも云う）１０を備えている。このトランジスタ１０は、ｎ型シリコン半導体層１００に離間して配置されたｎ型の不純物領域（ハロー領域とも云う）１２ａ、１２ｂと、このハロー領域１２ａ、１２ｂにそれぞれ隣接して配置された低濃度のｐ型の不純物領域１３ａ、１３ｂと、不純物領域１３ａ、１３ｂにそれぞれ隣接して配置され、不純物領域１３ａ、１３ｂよりも深さが深く不純物濃度が高いｐ型の不純物領域１４ａ、１４ｂと、を備えている。不純物領域１４ａ、１４ｂは一方がソースとなり、他方がドレインとなる。なお、ｐ型の不純物は一般にボロンが用いられる。ｎ型の不純物領域１２ａ、１２ｂ間のｎ型シリコン層の部分がチャネル領域１１となる。
また、この半導体装置１０には、不純物領域１４ａ、１４ｂのそれぞれの下方に不純物領域１４ａ、１４ｂから離れて配置され、不純物領域１４ａ、１４ｂより不純物濃度が低いｐ型の不純物領域１５ａ、１５ｂが設けられている。更に、トランジスタ１０には、不純物層１４ａと不純物領域１５ａとの間に炭素を含む領域１６ａが配置され、不純物領域１４ｂと不純物領域１５ｂとの間に炭素を含む領域１６ｂが配置されている。これらの炭素を含む領域１６ａ、１６ｂは、ボロンと炭素と格子間シリコン（INTERSTITAL）のクラスタを含む。
ハロー領域１２ａ、１２ｂは、ｎ型不純物として例えばヒ素（Ａｓ）およびリン（Ｐ）の少なくとも一方を含んでいる。このハロー領域を設けることにより、ｐ型の不純物領域１３ａ、１３ｂから横方向（チャネル領域１１の方向）に延びる空乏層の広がりを抑制する。このため、ハロー領域１２ａ、１２ｂを設けることで、短チャネルでのロールオフ、例えばゲート長（Ｌｇ）に対する閾値電圧（Ｖｔｈ）のロールオフ特性（Ｌｇ−Ｖｔｈ特性）等が改善し、オン電流とオフ電流との関係を適切に保つことができる。
ｐ型の不純物領域１３ａ、１３ｂはＬＤＤ（Lightly Doped Drain）構造を形成し、ｐ型不純物としてボロン（Ｂ）を含んでいる。このＬＤＤ構造は、ドレインとなる不純物領域１４ａまたは不純物領域１４ｂの一方の近傍の電界を緩和するために設けられ、ホットキャリアの発生を抑制する。
また、トランジスタ１０は、チャネル領域１１上にゲート絶縁膜１７が配置されている。このゲート絶縁膜１７上には、ポリシリコン層１８が配置され、ポリシリコン層１８上にタングステン層１９が配置され、このタングステン層１９上に窒化シリコン層２０が配置されている。
ポリシリコン層１８およびタングステン層１９がトランジスタ１０のゲート電極となる。タングステン層１９は、不純物領域１４ａ、１４ｂに比べて深い不純物領域１５ａ、１５ｂを形成する際に、ｐ型の不純物がチャネル領域に達しないようにするための防護層である。また、窒化シリコン層２０は、ゲート電極を形成する際のマスクであるとともに、トランジスタ１０を形成する際のタングステン層からの汚染防止のために設けられる。
ハロー領域１２ａ、１２ｂはそれぞれ、ゲート電極の一部の直下まで延びている。ｐ型の不純物領域１３ａ、１３ｂはそれぞれゲート電極の一部の直下まで延びているが、チャネル長方向における不純物領域１３ａ、１３ｂ間の距離は、チャネル長方向におけるハロー領域１２ａ、１２ｂ間の長さよりも長い。ｐ型の不純物領域１４ａ、１４ｂはそれぞれ後述するゲート側壁２２の直下まで延びている。
ポリシリコン層１８、タングステン層１９、および窒化シリコン層２０は積層構造を構成し、この積層構造の側面および上面に酸化膜２１が配置されている。また、積層構造の側面には、酸化膜２１を間に挟んでゲート側壁２２が配置されている。
このように構成された本実施形態の半導体装置においては、ｐ型の不純物領域１４ａとｐ型の不純物領域１５ａとの間に炭素を含む領域１６ａが配置され、ｐ型の不純物領域１４ｂとｐ型の不純物領域１５ｂとの間に炭素を含む領域１６ｂが配置されている。このため、濃度の高いｐ型の不純物領域１４ａ、１４ｂからのボロンは拡散しても炭素を含む領域１６ａ、１６ｂによって阻止される。また、炭素を含む領域１６ａ、１６ｂのそれぞれの下方に濃度の低いｐ型の不純物領域１５ａ、１５ｂが設けられているため、不純物領域１４ａ、１４ｂの一方（ドレイン）に高電圧が印加されると、濃度の高いｐ型の不純物領域１４ａ、１４ｂと、濃度の低いｐ型の不純物領域１５ａ、１５ｂの空乏層が接合する。これにより、接合リークを抑制することができる。
また、後述する、本実施形態の半導体装置の製造方法からわかるように、ｐ型の不純物領域１４ａ，１４ｂと、ｐ型の不純物領域１５ａ，１５ｂと、炭素を含む領域１６ａ，１６ｂとは、ゲート側壁２２が形成された後にイオン注入される。そして、ｐ型不純物（例えば、ボロン）はアニールによって拡散されるため、ｐ型の不純物領域１４ａ，１４ｂは、図１に示すように、不純物領域１４ａから不純物領域１４に向かう第１方向におけるチャネル領域１１側の端部がゲート側壁２２の直下まで入り込む。これに対して、炭素は、アニールによって殆ど拡散しないため、炭素を含む領域１６ａ、１６ｂは、上記第１方向におけるチャネル領域側の端部がゲート側壁２２の直下まで入り込みにくい。このため、炭素を含む領域１６ａの上記第１方向におけるチャネル領域１１側の端部は、上記第１方向におけるｐ型の不純物領域１４ａのチャネル領域１１側の端部よりもチャネル領域１１の中心から離れているとともに、上記第１方向におけるｐ型の不純物領域１５ａのチャネル領域１１側の端部よりもチャネル領域１１の中心から離れている。また、同様に、上記第１方向における炭素を含む領域１６ｂのチャネル領域１１側の端部は、上記第１方向におけるｐ型の不純物領域１４ｂのチャネル領域１１側の端部よりもチャネル領域１１の中心から離れているとともに、上記第１方向におけるｐ型の不純物領域１５ｂのチャネル領域１１側の端部よりもチャネル領域１１の中心から離れている。
また、上記第１方向における炭素を含む領域１６ａの上記端部は、前記第１方向における前記不純物領域１４ａ側の前記ゲート電極の端部（側面）よりも前記チャネル領域１１の中心から遠い位置にある。同様に、上記第１方向における炭素を含む領域１６ｂの上記端部は、前記第１方向における前記不純物領域１４ｂ側の前記ゲート電極の端部（側面）よりも前記チャネル領域１１の中心から遠い位置にある。すなわち、炭素を含む領域１６ａ、１６ｂのそれぞれの上記端部は、ゲート電極の対応する側面（端部）よりもゲート電極の外側に位置する。
したがって、ゲート電極直下のチャネル領域１１におけるいかなる部分の炭素濃度が、炭素を含む領域１６ａ、１６ｂの炭素濃度よりも低い。すなわち、ゲート電極下面の両端部１８ａ、１８ｂの少なくとも一方の端部の下方に位置し、かつ炭素を含む領域１６ａと炭素を含む領域１６ｂとの間の部分は、炭素を含まないか、または炭素を含む領域１６ａ、１６ｂの炭素濃度よりも低い。また、上記部分における炭素濃度は、炭素の検出限度よりも低くてもよい。
また、ゲート側壁２２の下方に位置し、炭素を含む領域１６ａと炭素を含む領域１６ｂとの間の部分は、炭素を含まないか、または炭素を含んでも炭素を含む領域１６ａ、１６ｂの炭素濃度よりも低くてもよい。
（製造方法）
次に、図１に示すトランジスタの製造方法について図２乃至図１０を参照して説明する。
まず、ｎ型シリコン層１００上に酸化膜１１０を形成する（図２）。続いて、図３にすように、酸化膜１１０を通してシリコン層にｎ型の不純物（例えば、ヒ素（Ａｓ）またはリン（Ｐ）をドープし、ｎ型のウェル領域またはチャネル領域を形成する。
次に、酸化膜１１０をシリコン層１００から剥離した後、図４に示すように、ｎ型シリコン層１００上にゲート絶縁膜となる絶縁膜１７を形成する。続いて、図５に示すように、絶縁膜１７上にポリシリコン層１８、タングステン層１９、および窒化シリコン層２０を順次積層する。
次に、窒化シリコン層２０上にレジスストマスク（図示せず）を形成し、このレジストマスクを用いて窒化シリコン層２０をゲート電極状にパターニングする。その後、パターニングされた窒化シリコン層２をマスクとして、タングステン層１９、ポリシコン層１８、および絶縁膜１７をパターニングする。これにより、ｎ型シリコン層１００上にゲート電極形状の積層構造が形成される（図６）。
次に、図７に示すように、上記ゲート構造の側面および上面に酸化膜（例えば、シリコン酸化膜）２１を形成する。続いて、積層構造をマスクとしてｎ型不純物（例えば、ヒ素（Ａｓ）またはリン（Ｐ））をｎ型シリコン層１００に注入し、ハロー領域１２ａ、１２ｂを形成する。その後、積層構造をマスクとしてフッ化ボロンをｎ型シリコン層１００に注入し、ｐ型の不純物領域１３ａ、１３ｂを形成する（図８）。
次に、図９に示すように、積層構造の側部に絶縁体（例えば、酸化シリコン）からなるゲート側壁２２を形成する。続いてゲート側壁２２が形成された積層構造をマスクとして、図１０に示すように、ｐ型不純物（例えば、ボロン）を、加速電圧が６０ＫｅＶ〜８０ＫｅＶ、ドーズ量が１．０×１０１３〜３．０×１０１３でイオン注入し、深さが０．１５μｍ〜０．４μｍのｐ型の不純物領域１５ａ、１５ｂを作成する。その後、ゲート側壁２２が形成された積層構造をマスクとしてフッ化ボロンを、加速電圧が２０ＫｅＶ〜３０ＫｅＶ、ドーズ量が１．０×１０１５〜２．０×１０１５でイオン注入し、深さが０．０５μｍ未満のｐ型の不純物領域１４ａ、１４ｂを作成する。続いて、ゲート側壁２２が形成された積層構造をマスクとして炭素を、加速電圧が２０ＫｅＶ〜４０ＫｅＶ、ドーズ量が１．０×１０１６〜２．０×１０１６でイオン注入し、深さが０．０５μｍ〜０．１５μｍの炭素を含む領域１６ａ、１６ｂを形成する。なお、炭素をイオン注入するとき、ゲルマニウム（Ｇｅ）を一緒にイオン注入してもよい。炭素はＰＡＩ（プレアモルファス化イオン注入）を行うことで格子間に入りやすくなり、ボロンの拡散抑制効果が向上することが知られている。このため、ゲルマニウム（Ｇｅ）を加速電圧が３０ＫｅＶ〜５０ＫｅＶ、ドーズ量が５．０×１０１４〜１．０×１０１５でイオン注入し、深さ０．１μｍ〜０．１５μｍの不純物領域を作成する。
次に、アニールを行い、不純物領域１２ａ、１２ｂ、１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂを活性化する。これにより、不純物領域１４ａ、１４ｂはソース領域またはドレイン領域となり、炭素を含む領域１６ａ、１６ｂは、ボロンと、炭素と、格子間シリコン（INTERSTITAL）と、を含むクラスタとなる。この後、ソース領域およびドレイン領域１４ａ、１４ｂ上の酸化膜２１を除去すると、図１に示すトランジスタ１０が完成する。
次に、この製造方法に形成されたトランジスタ１０の活性化された不純物濃度分布について説明する。
図１１に示す断面Ｘ−Ｘでトランジスタ１０を切断し、アニールによって活性化された不純物濃度分布およびアニールによって活性化される前の不純物濃度分布を、シミュレーションを用いて調べた。このときの活性化された不純物濃度分布を図１２に示し、活性化される前の不純物濃度を図１３に示す。図１２および図１３において、横軸はシリコン半導体層１００の表面からの深さを示し、縦軸は活性化された不純物の濃度を示す。図１２において、実線はボロン（Ｂ）の濃度分布を示し、破線は炭素（Ｃ）の濃度分布を示し、一点鎖線はヒ素（Ａｓ）の濃度分布を示す。
図１２および図１３からわかるように、炭素およびヒ素の濃度分布は、アニールを行っても殆ど変化しない。そして、炭素のピーク濃度は深さが０．０６μｍの位置で４原子％であった。すなわち、炭素のピーク濃度は３原子％を超えていた。しかし、アニールを行うことによって、ボロンは炭素および格子間シリコン（INTERSTITAL）と結合し、クラスタとなり不活性化する。このため、炭素が多く注入された領域では、活性化されたボロンの濃度が減少し、不純物領域１４ｂと不純物領域１５ｂとが炭素を含む領域によって明確に分離されることがわかる。
次に、図１４に示す断面Ｙ−Ｙでトランジスタ１０を切断し、炭素の不純物濃度分布を、シミュレーションを用いて調べた。このときの活性化された炭素の不純物濃度分布を図１５に示す。断面Ｙ−Ｙは、炭素を含む領域１６ａ、チャネル領域、および炭素を含む領域１６ｂをシリコン半導体層１００の表面に平行な平面で切断した断面である。図１５において、横軸は、チャネルの中心を原点とし、炭素を含む領域１６ａに向かう方向を負に、炭素を含む領域１６ｂに向かう方向を正とした距離ｘを示し、縦軸は炭素の濃度分布を示す。
図１５からわかるように、チャネル領域の炭素濃度は、炭素を含む領域１６ａ、１６ｂの炭素濃度よりも３桁少ない。すなわち、チャネル領域には炭素は殆ど存在しないことがわかる。
次に、比較例１としてソース領域およびドレイン領域の下方に何も設けないｐチャネルトランジスタと、比較例２としてソース領域およびドレイン領域の下方で不純物濃度が低いp型不純物領域と接続しているｐチャネルトランジスタと、本実施形態のｐチャネルトランジスタとのそれぞれに対して、ドレイン電圧Ｖｄを印加した場合のドレイン電流Ｉｄをシミュレーションから求めた。この結果（Ｉｄ−Ｖｄ特性）を図１６に示す。図１６において、グラフｇ１、ｇ２，およびｇ３は、比較例１、比較例２、および本実施形態のトランジスタのＩｄ−Ｖｄ特性を示す。この図１６からわかるように、比較例２は比較例１に比べて、ドレイン電流Ｉｄは若干少なくなり、耐圧特性は若干改善している。これに対して、本実施形態のトランジスタは、ドレイン電圧が−１．０Ｖ〜−２Ｖの範囲では、比較例１および比較例２のトランジスタに比べて、ドレイン電流Ｉｄが大幅に少なくなり、耐圧が大幅に向上していることがわかる。
本実施形態のトランジスタの耐圧が大幅に向上している理由を調べるために、本実施形態のトランジスタのドレイン電圧を印加しない場合（Ｖｄ＝０Ｖ）と、ドレイン電圧Ｖｄを−１．８Ｖ印加した場合のそれぞれにおける、高濃度のｐ型不純物領域１４ｂと、不純物領域１５ｂの空乏層の分布をシミュレーションから求めた。図１７にドレイン電圧Ｖｄが０Ｖの場合の空乏層の分布を示し、図１８にドレイン電圧Ｖｄが−１．８Ｖの場合の空乏層の分布を示す。図１７および図１８において、符号２００は、不純物領域１４ｂの空乏層の分布を示し、符号２１０は不純物領域１５ｂの空乏層の分布を示す。
図１７からわかるように、ドレイン電圧Ｖｄを印加しない場合は、それぞれの空乏層２００、２１０は分離している。しかし、図１８からわかるように、ドレイン電圧Ｖｄとして−１．８Ｖ印加した場合は、空乏層２００と空乏層２１０はくっついた状態となっている。このように、ドレイン電圧Ｖｄを印加することにより、不純物領域１４ｂの空乏層と不純物領域１５ｂの空乏層がくっつくことにより、耐圧が大幅に向上していると考えることができる。
以上説明したように、本実施形態によれば、接合リークを抑制することが可能なｐチャネルＭＯＳトランジスタを備えた半導体装置を提供するできる
本実施形態のｐチャネルＭＯＳトランジスタは耐圧が高いため、ＮＡＮＤ型フラッシュメモリのセルを選択する選択トランジスタに用いることができる。この場合、選択トランジスタ以外のｐチャネルトランジスタ、例えば周辺回路のｐチャネルトランジスタに用いれば、同じ製造工程で形成可能となり、製造コストを抑制することができる。
また、本実施形態のｐチャネルＭＯＳトランジスタは、ＯＴＰ(One Time Programmable)メモリ素子を選択し高電圧を与えるトランジスタに用いることができる。ＯＴＰメモリ素子として、例えばゲート絶縁膜を破壊することにより書き込みが行われるＭＯＳトランジスタが用いられる、このＭＯＳトランジスタのゲートに接続された第１配線、またはソースおよびドレインに接続された第２配線に接続され、上記第１配線または第２配線に高電圧を与えるｐチャネルトランジスタに本実施形態のｐチャネルＭＯＳトランジスタが用いられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０・・・ｐチャネルＭＯＳトランジスタ、１１・・・チャネル領域、１２ａ，１２ｂ・・・ｎ型不純物領域（ハロー領域）、１３ａ，１３Ｂ・・・ｐ型不純物領域、１４ａ，１４ｂ・・・ｐ型不純物領域、１５ａ，１５ｂ・・・ｐ型不純物領域、１６ａ，１６ｂ・・・炭素を含む領域、１７・・・ゲート絶縁膜、１８・・・ポリシリコン層、１８ａ、１８ｂ・・・ゲート電極下面の端部、１９・・・タングステン層、２０・・・窒化シリコン層、２１・・・酸化膜、２２・・・ゲート側壁、１００・・・ｎ型シリコン層、１１０・・・酸化膜、２００・・・空乏層、２１０・・・空乏層

Claims (8)

  1. 離間して配置された第１導電型の第１不純物領域および第１導電型の第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間に配置された第２導電型の第３不純物領域と、前記第１不純物領域の下方に配置され前記第１不純物領域よりも第１導電型不純物の濃度が低い第１導電型の第４不純物領域と、前記第２不純物領域の下方に配置され前記第２不純物領域よりも第１導電型不純物の濃度が低い第１導電型の第５不純物領域と、前記第１不純物領域と前記第４不純物領域との間に配置された炭素を含む第１領域と、前記第２不純物領域と前記第５不純物領域との間に配置された炭素を含む第２領域と、前記第１領域と前記第２領域との間に配置された第３領域と、前記第３不純物領域の上方に配置されたゲート電極と、前記第３不純物領域と前記ゲート電極との間に配置された絶縁膜と、を備え、
    前記第１領域は第１炭素濃度を有し、前記第２領域は第２炭素濃度を有し、前記第３領域は、前記第１不純物領域から前記第２不純物領域に向かう第１方向における前記ゲート電極下面の両端部の少なくとも一方の下方の部分において、炭素を含まないか、または前記第１炭素濃度および第２炭素濃度よりも低い炭素濃度を有する半導体装置。
  2. 前記第１不純物領域、前記第２不純物領域、第４不純物領域、および前記第５不純物領域はボロンを含む請求項１記載の半導体装置。
  3. 前記第１領域および第２領域はそれぞれボロンおよびシリコンを更に含み、炭素と、ボロンと、格子間シリコンと、のクラスタを備えた請求項１または２記載の半導体装置。
  4. 前記第３不純物領域は、シリコンを含む請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第１領域および前記第２領域はそれぞれ、炭素のピーク濃度が３原子％を超えている請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第１不純物領域と前記第３不純物領域との間に配置された第２導電型の第６不純物領域と、前記第２不純物領域と前記第３不純物領域との間に配置された第２導電型の第７不純物領域と、を更に備えた請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第１不純物領域と前記第６不純物領域との間に配置された第１導電型の第８不純物領域と、前記第２不純物領域と前記第７不純物領域との間に配置された第１導電型の第９不純物領域と、を更に備えた請求項６記載の半導体装置。
  8. 前記ゲート電極は、金属層と、前記金属層と前記絶縁膜との間に配置された半導体層と、を備えている請求項１乃至７のいずれかに記載の半導体装置。
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