JP2020150235A - 半導体装置 - Google Patents
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Abstract
【課題】接合リークを抑制することのできるpチャネルMOSトランジスタを備えた半導体装置を提供する。【解決手段】半導体装置において、トランジスタ10は、n型シリコン半導体層100に離間して配置されたn型の不純物領域12a、12bと、不純物領域12a、12bにそれぞれ隣接して配置された低濃度のp型の不純物領域13a、13bと、不純物領域13a、13bにそれぞれ隣接して配置され、不純物領域13a、13bよりも深さが深く不純物濃度が高いp型の不純物領域14a、14bと、を備える。不純物領域14a、14bのそれぞれの下方に不純物領域14a、14bから離れて配置され、不純物領域14a、14bより不純物濃度が低いp型の不純物領域15a、15bが設けられ、不純物層14aと不純物領域15aとの間に炭素を含む領域16aが配置され、不純物領域14bと不純物領域15bとの間に炭素を含む領域16bが配置されている。【選択図】図1
Description
本発明の実施形態は、pチャネルMOSトランジスタを備えた半導体装置に関する。
一般に、pチャネルMOSトランジスタは活性領域となるボロンを含んだ不純物領域を備えている。このpチャネルMOSトランジスタが形成されるn型シリコン半導体層へ不純物領域のボロンが拡散しないように、不純物領域とn型シリコン半導体層との間に炭素をドーピングした領域を設ける技術がある。
一方、不純物領域とn型シリコン層との間の接合リークが生じるという問題がある。
本実施形態は、接合リークを抑制することのできるpチャネルMOSトランジスタを備えた半導体装置を提供する。
本実施形態の半導体装置は、離間して配置された第1導電型の第1不純物領域および第1導電型の第2不純物領域と、前記第1不純物領域と前記第2不純物領域との間に配置された第2導電型の第3不純物領域と、前記第1不純物領域の下方に配置され前記第1不純物領域よりも第1導電型不純物の濃度が低い第1導電型の第4不純物領域と、前記第2不純物領域の下方に配置され前記第2不純物領域よりも第1導電型不純物の濃度が低い第1導電型の第5不純物領域と、前記第1不純物領域と前記第4不純物領域との間に配置された炭素を含む第1領域と、前記第2不純物領域と前記第5不純物領域との間に配置された炭素を含む第2領域と、前記第1領域と前記第2領域との間に配置された第3領域と、前記第3不純物領域の上方に配置されたゲート電極と、前記第3不純物領域と前記ゲート電極との間に配置された絶縁膜と、を備え、前記第1領域は第1炭素濃度を有し、前記第2領域は第2炭素濃度を有し、前記第3領域は、前記第1不純物領域から前記第2不純物領域に向かう第1方向における前記ゲート電極下面の両端部の少なくとも一方の下方の部分において、炭素を含まないか、または前記第1炭素濃度および第2炭素濃度よりも低い炭素濃度を有する。
本発明の一実施形態の半導体装置は、離間して配置された第1導電型の第1不純物領域および第1導電型の第2不純物領域と、前記第1不純物領域と前記第2不純物領域との間に配置された第2導電型の第3不純物領域と、前記第1不純物領域の下方に配置され前記第1不純物領域よりも第1導電型不純物の濃度が低い第1導電型の第4不純物領域と、前記第2不純物領域の下方に配置され前記第2不純物領域よりも第1導電型不純物の濃度が低い第1導電型の第5不純物領域と、前記第1不純物領域と前記第4不純物領域との間に配置された炭素を含む第1領域と、前記第2不純物領域と前記第5不純物領域との間に配置された炭素を含む第2領域と、前記第1領域と前記第2領域との間に配置された第3領域と、前記第3不純物領域の上方に配置されたゲート電極と、前記第3不純物領域と前記ゲート電極との間に配置された絶縁膜と、を備え、前記第1領域は第1炭素濃度を有し、前記第2領域は第2炭素濃度を有し、前記第3領域は、前記第1不純物領域から前記第2不純物領域に向かう第1方向における前記ゲート電極下面の両端部の少なくとも一方の下方の部分において、炭素を含まないか、または前記第1炭素濃度および第2炭素濃度よりも低い炭素濃度を有する。
本発明の一実施形態を以下に図面を参照して説明する。
一実施形態による半導体装置を図1に示す。この実施形態の半導体装置は、pチャネルMOSトランジスタ(以下、トランジスタとも云う)10を備えている。このトランジスタ10は、n型シリコン半導体層100に離間して配置されたn型の不純物領域(ハロー領域とも云う)12a、12bと、このハロー領域12a、12bにそれぞれ隣接して配置された低濃度のp型の不純物領域13a、13bと、不純物領域13a、13bにそれぞれ隣接して配置され、不純物領域13a、13bよりも深さが深く不純物濃度が高いp型の不純物領域14a、14bと、を備えている。不純物領域14a、14bは一方がソースとなり、他方がドレインとなる。なお、p型の不純物は一般にボロンが用いられる。n型の不純物領域12a、12b間のn型シリコン層の部分がチャネル領域11となる。
また、この半導体装置10には、不純物領域14a、14bのそれぞれの下方に不純物領域14a、14bから離れて配置され、不純物領域14a、14bより不純物濃度が低いp型の不純物領域15a、15bが設けられている。更に、トランジスタ10には、不純物層14aと不純物領域15aとの間に炭素を含む領域16aが配置され、不純物領域14bと不純物領域15bとの間に炭素を含む領域16bが配置されている。これらの炭素を含む領域16a、16bは、ボロンと炭素と格子間シリコン(INTERSTITAL)のクラスタを含む。
ハロー領域12a、12bは、n型不純物として例えばヒ素(As)およびリン(P)の少なくとも一方を含んでいる。このハロー領域を設けることにより、p型の不純物領域13a、13bから横方向(チャネル領域11の方向)に延びる空乏層の広がりを抑制する。このため、ハロー領域12a、12bを設けることで、短チャネルでのロールオフ、例えばゲート長(Lg)に対する閾値電圧(Vth)のロールオフ特性(Lg−Vth特性)等が改善し、オン電流とオフ電流との関係を適切に保つことができる。
p型の不純物領域13a、13bはLDD(Lightly Doped Drain)構造を形成し、p型不純物としてボロン(B)を含んでいる。このLDD構造は、ドレインとなる不純物領域14aまたは不純物領域14bの一方の近傍の電界を緩和するために設けられ、ホットキャリアの発生を抑制する。
また、トランジスタ10は、チャネル領域11上にゲート絶縁膜17が配置されている。このゲート絶縁膜17上には、ポリシリコン層18が配置され、ポリシリコン層18上にタングステン層19が配置され、このタングステン層19上に窒化シリコン層20が配置されている。
ポリシリコン層18およびタングステン層19がトランジスタ10のゲート電極となる。タングステン層19は、不純物領域14a、14bに比べて深い不純物領域15a、15bを形成する際に、p型の不純物がチャネル領域に達しないようにするための防護層である。また、窒化シリコン層20は、ゲート電極を形成する際のマスクであるとともに、トランジスタ10を形成する際のタングステン層からの汚染防止のために設けられる。
ハロー領域12a、12bはそれぞれ、ゲート電極の一部の直下まで延びている。p型の不純物領域13a、13bはそれぞれゲート電極の一部の直下まで延びているが、チャネル長方向における不純物領域13a、13b間の距離は、チャネル長方向におけるハロー領域12a、12b間の長さよりも長い。p型の不純物領域14a、14bはそれぞれ後述するゲート側壁22の直下まで延びている。
ポリシリコン層18、タングステン層19、および窒化シリコン層20は積層構造を構成し、この積層構造の側面および上面に酸化膜21が配置されている。また、積層構造の側面には、酸化膜21を間に挟んでゲート側壁22が配置されている。
このように構成された本実施形態の半導体装置においては、p型の不純物領域14aとp型の不純物領域15aとの間に炭素を含む領域16aが配置され、p型の不純物領域14bとp型の不純物領域15bとの間に炭素を含む領域16bが配置されている。このため、濃度の高いp型の不純物領域14a、14bからのボロンは拡散しても炭素を含む領域16a、16bによって阻止される。また、炭素を含む領域16a、16bのそれぞれの下方に濃度の低いp型の不純物領域15a、15bが設けられているため、不純物領域14a、14bの一方(ドレイン)に高電圧が印加されると、濃度の高いp型の不純物領域14a、14bと、濃度の低いp型の不純物領域15a、15bの空乏層が接合する。これにより、接合リークを抑制することができる。
また、後述する、本実施形態の半導体装置の製造方法からわかるように、p型の不純物領域14a,14bと、p型の不純物領域15a,15bと、炭素を含む領域16a,16bとは、ゲート側壁22が形成された後にイオン注入される。そして、p型不純物(例えば、ボロン)はアニールによって拡散されるため、p型の不純物領域14a,14bは、図1に示すように、不純物領域14aから不純物領域14に向かう第1方向におけるチャネル領域11側の端部がゲート側壁22の直下まで入り込む。これに対して、炭素は、アニールによって殆ど拡散しないため、炭素を含む領域16a、16bは、上記第1方向におけるチャネル領域側の端部がゲート側壁22の直下まで入り込みにくい。このため、炭素を含む領域16aの上記第1方向におけるチャネル領域11側の端部は、上記第1方向におけるp型の不純物領域14aのチャネル領域11側の端部よりもチャネル領域11の中心から離れているとともに、上記第1方向におけるp型の不純物領域15aのチャネル領域11側の端部よりもチャネル領域11の中心から離れている。また、同様に、上記第1方向における炭素を含む領域16bのチャネル領域11側の端部は、上記第1方向におけるp型の不純物領域14bのチャネル領域11側の端部よりもチャネル領域11の中心から離れているとともに、上記第1方向におけるp型の不純物領域15bのチャネル領域11側の端部よりもチャネル領域11の中心から離れている。
また、上記第1方向における炭素を含む領域16aの上記端部は、前記第1方向における前記不純物領域14a側の前記ゲート電極の端部(側面)よりも前記チャネル領域11の中心から遠い位置にある。同様に、上記第1方向における炭素を含む領域16bの上記端部は、前記第1方向における前記不純物領域14b側の前記ゲート電極の端部(側面)よりも前記チャネル領域11の中心から遠い位置にある。すなわち、炭素を含む領域16a、16bのそれぞれの上記端部は、ゲート電極の対応する側面(端部)よりもゲート電極の外側に位置する。
したがって、ゲート電極直下のチャネル領域11におけるいかなる部分の炭素濃度が、炭素を含む領域16a、16bの炭素濃度よりも低い。すなわち、ゲート電極下面の両端部18a、18bの少なくとも一方の端部の下方に位置し、かつ炭素を含む領域16aと炭素を含む領域16bとの間の部分は、炭素を含まないか、または炭素を含む領域16a、16bの炭素濃度よりも低い。また、上記部分における炭素濃度は、炭素の検出限度よりも低くてもよい。
また、ゲート側壁22の下方に位置し、炭素を含む領域16aと炭素を含む領域16bとの間の部分は、炭素を含まないか、または炭素を含んでも炭素を含む領域16a、16bの炭素濃度よりも低くてもよい。
(製造方法)
次に、図1に示すトランジスタの製造方法について図2乃至図10を参照して説明する。
次に、図1に示すトランジスタの製造方法について図2乃至図10を参照して説明する。
まず、n型シリコン層100上に酸化膜110を形成する(図2)。続いて、図3にすように、酸化膜110を通してシリコン層にn型の不純物(例えば、ヒ素(As)またはリン(P)をドープし、n型のウェル領域またはチャネル領域を形成する。
次に、酸化膜110をシリコン層100から剥離した後、図4に示すように、n型シリコン層100上にゲート絶縁膜となる絶縁膜17を形成する。続いて、図5に示すように、絶縁膜17上にポリシリコン層18、タングステン層19、および窒化シリコン層20を順次積層する。
次に、窒化シリコン層20上にレジスストマスク(図示せず)を形成し、このレジストマスクを用いて窒化シリコン層20をゲート電極状にパターニングする。その後、パターニングされた窒化シリコン層2をマスクとして、タングステン層19、ポリシコン層18、および絶縁膜17をパターニングする。これにより、n型シリコン層100上にゲート電極形状の積層構造が形成される(図6)。
次に、図7に示すように、上記ゲート構造の側面および上面に酸化膜(例えば、シリコン酸化膜)21を形成する。続いて、積層構造をマスクとしてn型不純物(例えば、ヒ素(As)またはリン(P))をn型シリコン層100に注入し、ハロー領域12a、12bを形成する。その後、積層構造をマスクとしてフッ化ボロンをn型シリコン層100に注入し、p型の不純物領域13a、13bを形成する(図8)。
次に、図9に示すように、積層構造の側部に絶縁体(例えば、酸化シリコン)からなるゲート側壁22を形成する。続いてゲート側壁22が形成された積層構造をマスクとして、図10に示すように、p型不純物(例えば、ボロン)を、加速電圧が60KeV〜80KeV、ドーズ量が1.0×1013〜3.0×1013でイオン注入し、深さが0.15μm〜0.4μmのp型の不純物領域15a、15bを作成する。その後、ゲート側壁22が形成された積層構造をマスクとしてフッ化ボロンを、加速電圧が20KeV〜30KeV、ドーズ量が1.0×1015〜2.0×1015でイオン注入し、深さが0.05μm未満のp型の不純物領域14a、14bを作成する。続いて、ゲート側壁22が形成された積層構造をマスクとして炭素を、加速電圧が20KeV〜40KeV、ドーズ量が1.0×1016〜2.0×1016でイオン注入し、深さが0.05μm〜0.15μmの炭素を含む領域16a、16bを形成する。なお、炭素をイオン注入するとき、ゲルマニウム(Ge)を一緒にイオン注入してもよい。炭素はPAI(プレアモルファス化イオン注入)を行うことで格子間に入りやすくなり、ボロンの拡散抑制効果が向上することが知られている。このため、ゲルマニウム(Ge)を加速電圧が30KeV〜50KeV、ドーズ量が5.0×1014〜1.0×1015でイオン注入し、深さ0.1μm〜0.15μmの不純物領域を作成する。
次に、アニールを行い、不純物領域12a、12b、13a、13b、14a、14b、15a、15bを活性化する。これにより、不純物領域14a、14bはソース領域またはドレイン領域となり、炭素を含む領域16a、16bは、ボロンと、炭素と、格子間シリコン(INTERSTITAL)と、を含むクラスタとなる。この後、ソース領域およびドレイン領域14a、14b上の酸化膜21を除去すると、図1に示すトランジスタ10が完成する。
次に、この製造方法に形成されたトランジスタ10の活性化された不純物濃度分布について説明する。
図11に示す断面X−Xでトランジスタ10を切断し、アニールによって活性化された不純物濃度分布およびアニールによって活性化される前の不純物濃度分布を、シミュレーションを用いて調べた。このときの活性化された不純物濃度分布を図12に示し、活性化される前の不純物濃度を図13に示す。図12および図13において、横軸はシリコン半導体層100の表面からの深さを示し、縦軸は活性化された不純物の濃度を示す。図12において、実線はボロン(B)の濃度分布を示し、破線は炭素(C)の濃度分布を示し、一点鎖線はヒ素(As)の濃度分布を示す。
図12および図13からわかるように、炭素およびヒ素の濃度分布は、アニールを行っても殆ど変化しない。そして、炭素のピーク濃度は深さが0.06μmの位置で4原子%であった。すなわち、炭素のピーク濃度は3原子%を超えていた。しかし、アニールを行うことによって、ボロンは炭素および格子間シリコン(INTERSTITAL)と結合し、クラスタとなり不活性化する。このため、炭素が多く注入された領域では、活性化されたボロンの濃度が減少し、不純物領域14bと不純物領域15bとが炭素を含む領域によって明確に分離されることがわかる。
次に、図14に示す断面Y−Yでトランジスタ10を切断し、炭素の不純物濃度分布を、シミュレーションを用いて調べた。このときの活性化された炭素の不純物濃度分布を図15に示す。断面Y−Yは、炭素を含む領域16a、チャネル領域、および炭素を含む領域16bをシリコン半導体層100の表面に平行な平面で切断した断面である。図15において、横軸は、チャネルの中心を原点とし、炭素を含む領域16aに向かう方向を負に、炭素を含む領域16bに向かう方向を正とした距離xを示し、縦軸は炭素の濃度分布を示す。
図15からわかるように、チャネル領域の炭素濃度は、炭素を含む領域16a、16bの炭素濃度よりも3桁少ない。すなわち、チャネル領域には炭素は殆ど存在しないことがわかる。
次に、比較例1としてソース領域およびドレイン領域の下方に何も設けないpチャネルトランジスタと、比較例2としてソース領域およびドレイン領域の下方で不純物濃度が低いp型不純物領域と接続しているpチャネルトランジスタと、本実施形態のpチャネルトランジスタとのそれぞれに対して、ドレイン電圧Vdを印加した場合のドレイン電流Idをシミュレーションから求めた。この結果(Id−Vd特性)を図16に示す。図16において、グラフg1、g2,およびg3は、比較例1、比較例2、および本実施形態のトランジスタのId−Vd特性を示す。この図16からわかるように、比較例2は比較例1に比べて、ドレイン電流Idは若干少なくなり、耐圧特性は若干改善している。これに対して、本実施形態のトランジスタは、ドレイン電圧が−1.0V〜−2Vの範囲では、比較例1および比較例2のトランジスタに比べて、ドレイン電流Idが大幅に少なくなり、耐圧が大幅に向上していることがわかる。
本実施形態のトランジスタの耐圧が大幅に向上している理由を調べるために、本実施形態のトランジスタのドレイン電圧を印加しない場合(Vd=0V)と、ドレイン電圧Vdを−1.8V印加した場合のそれぞれにおける、高濃度のp型不純物領域14bと、不純物領域15bの空乏層の分布をシミュレーションから求めた。図17にドレイン電圧Vdが0Vの場合の空乏層の分布を示し、図18にドレイン電圧Vdが−1.8Vの場合の空乏層の分布を示す。図17および図18において、符号200は、不純物領域14bの空乏層の分布を示し、符号210は不純物領域15bの空乏層の分布を示す。
図17からわかるように、ドレイン電圧Vdを印加しない場合は、それぞれの空乏層200、210は分離している。しかし、図18からわかるように、ドレイン電圧Vdとして−1.8V印加した場合は、空乏層200と空乏層210はくっついた状態となっている。このように、ドレイン電圧Vdを印加することにより、不純物領域14bの空乏層と不純物領域15bの空乏層がくっつくことにより、耐圧が大幅に向上していると考えることができる。
以上説明したように、本実施形態によれば、接合リークを抑制することが可能なpチャネルMOSトランジスタを備えた半導体装置を提供するできる
本実施形態のpチャネルMOSトランジスタは耐圧が高いため、NAND型フラッシュメモリのセルを選択する選択トランジスタに用いることができる。この場合、選択トランジスタ以外のpチャネルトランジスタ、例えば周辺回路のpチャネルトランジスタに用いれば、同じ製造工程で形成可能となり、製造コストを抑制することができる。
本実施形態のpチャネルMOSトランジスタは耐圧が高いため、NAND型フラッシュメモリのセルを選択する選択トランジスタに用いることができる。この場合、選択トランジスタ以外のpチャネルトランジスタ、例えば周辺回路のpチャネルトランジスタに用いれば、同じ製造工程で形成可能となり、製造コストを抑制することができる。
また、本実施形態のpチャネルMOSトランジスタは、OTP(One Time Programmable)メモリ素子を選択し高電圧を与えるトランジスタに用いることができる。OTPメモリ素子として、例えばゲート絶縁膜を破壊することにより書き込みが行われるMOSトランジスタが用いられる、このMOSトランジスタのゲートに接続された第1配線、またはソースおよびドレインに接続された第2配線に接続され、上記第1配線または第2配線に高電圧を与えるpチャネルトランジスタに本実施形態のpチャネルMOSトランジスタが用いられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10・・・pチャネルMOSトランジスタ、11・・・チャネル領域、12a,12b・・・n型不純物領域(ハロー領域)、13a,13B・・・p型不純物領域、14a,14b・・・p型不純物領域、15a,15b・・・p型不純物領域、16a,16b・・・炭素を含む領域、17・・・ゲート絶縁膜、18・・・ポリシリコン層、18a、18b・・・ゲート電極下面の端部、19・・・タングステン層、20・・・窒化シリコン層、21・・・酸化膜、22・・・ゲート側壁、100・・・n型シリコン層、110・・・酸化膜、200・・・空乏層、210・・・空乏層
Claims (8)
- 離間して配置された第1導電型の第1不純物領域および第1導電型の第2不純物領域と、前記第1不純物領域と前記第2不純物領域との間に配置された第2導電型の第3不純物領域と、前記第1不純物領域の下方に配置され前記第1不純物領域よりも第1導電型不純物の濃度が低い第1導電型の第4不純物領域と、前記第2不純物領域の下方に配置され前記第2不純物領域よりも第1導電型不純物の濃度が低い第1導電型の第5不純物領域と、前記第1不純物領域と前記第4不純物領域との間に配置された炭素を含む第1領域と、前記第2不純物領域と前記第5不純物領域との間に配置された炭素を含む第2領域と、前記第1領域と前記第2領域との間に配置された第3領域と、前記第3不純物領域の上方に配置されたゲート電極と、前記第3不純物領域と前記ゲート電極との間に配置された絶縁膜と、を備え、
前記第1領域は第1炭素濃度を有し、前記第2領域は第2炭素濃度を有し、前記第3領域は、前記第1不純物領域から前記第2不純物領域に向かう第1方向における前記ゲート電極下面の両端部の少なくとも一方の下方の部分において、炭素を含まないか、または前記第1炭素濃度および第2炭素濃度よりも低い炭素濃度を有する半導体装置。 - 前記第1不純物領域、前記第2不純物領域、第4不純物領域、および前記第5不純物領域はボロンを含む請求項1記載の半導体装置。
- 前記第1領域および第2領域はそれぞれボロンおよびシリコンを更に含み、炭素と、ボロンと、格子間シリコンと、のクラスタを備えた請求項1または2記載の半導体装置。
- 前記第3不純物領域は、シリコンを含む請求項1乃至3のいずれかに記載の半導体装置。
- 前記第1領域および前記第2領域はそれぞれ、炭素のピーク濃度が3原子%を超えている請求項1乃至4のいずれかに記載の半導体装置。
- 前記第1不純物領域と前記第3不純物領域との間に配置された第2導電型の第6不純物領域と、前記第2不純物領域と前記第3不純物領域との間に配置された第2導電型の第7不純物領域と、を更に備えた請求項1乃至5のいずれかに記載の半導体装置。
- 前記第1不純物領域と前記第6不純物領域との間に配置された第1導電型の第8不純物領域と、前記第2不純物領域と前記第7不純物領域との間に配置された第1導電型の第9不純物領域と、を更に備えた請求項6記載の半導体装置。
- 前記ゲート電極は、金属層と、前記金属層と前記絶縁膜との間に配置された半導体層と、を備えている請求項1乃至7のいずれかに記載の半導体装置。
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