CN107785425B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供半导体衬底，所述半导体衬底上具有鳍部；在所述鳍部中形成阻挡层，所述阻挡层中具有阻挡离子；形成所述阻挡层后，在所述鳍部中形成防穿通层，所述阻挡层的顶部表面高于或齐平于防穿通层的顶部表面，所述防穿通层中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反；形成所述防穿通层后，进行退火处理。所述方法能够提高半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
为了减小短沟道效应对鳍式场效应晶体管的影响，降低沟道漏电流。一种方法是通过对鳍部底部进行防穿通注入，降低漏源穿通的几率，从而降低短沟道效应。
然而，现有技术中鳍式场效应晶体管形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部；在所述鳍部中形成阻挡层，所述阻挡层中具有阻挡离子；形成所述阻挡层后，在所述鳍部中形成防穿通层，所述阻挡层的顶部表面高于或齐平于所述防穿通层的顶部表面，所述防穿通层中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反；形成所述防穿通层后，进行退火处理。
可选的，形成所述阻挡层的方法包括：在所述半导体衬底上形成初始隔离结构，所述初始隔离结构覆盖部分鳍部的侧壁；在所述初始隔离结构暴露出的鳍部表面形成保护层；形成所述保护层后，去除部分厚度的初始隔离结构，形成隔离结构，所述隔离结构和所述保护层暴露出部分鳍部；在所述隔离结构和所述保护层暴露出的鳍部中形成阻挡层。
可选的，所述鳍部的顶部表面具有掩膜层；形成所述保护层的方法包括：在所述初始隔离结构暴露出的鳍部侧壁形成侧壁保护层；所述侧壁保护层和所述掩膜层构成保护层。
可选的，所述掩膜层的材料为氮化硅或氮碳化硅；所述侧壁保护层的材料为氮化硅、氮碳化硅或氮碳硼化硅。
可选的，所述侧壁保护层还位于所述掩膜层的侧壁；形成所述侧壁保护层的方法包括：在所述初始隔离结构上、鳍部和掩膜层的侧壁表面、以及掩膜层的顶部表面形成初始侧壁保护层；回刻蚀所述初始侧壁保护层直至暴露出初始隔离结构表面和掩膜层的顶部表面，形成侧壁保护层。
可选的，所述保护层的厚度为15埃～50埃。
可选的，所述隔离结构和保护层暴露出的鳍部在垂直于半导体衬底表面方向的尺寸为15埃～300埃。
可选的，在所述隔离结构和所述保护层暴露出的鳍部中形成阻挡层的方法为：采用第一离子注入工艺在所述隔离结构和保护层暴露出的鳍部中注入阻挡离子。
可选的，当所述防穿通离子的导电类型为P型时，所述阻挡离子的导电类型为N型。
可选的，所述阻挡离子为磷离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为5KeV～20KeV，注入角度为10度～30度。
可选的，所述阻挡离子为砷离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为8KeV～30KeV，注入角度为10度～30度。
可选的，当所述防穿通离子的导电类型为N型时，所述阻挡离子的导电类型为P型。
可选的，所述阻挡离子为硼离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～8.0E13atom/cm2，注入能量为1KeV～10KeV，注入角度为10度～30度。
可选的，所述阻挡离子为铟离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为5KeV～50KeV，注入角度为10度～30度。
可选的，形成所述防穿通层的方法包括：采用第二离子注入工艺在所述隔离结构中注入防穿通离子，使防穿通离子扩散进入鳍部中，在鳍部中形成防穿通层。
可选的，所述防穿通离子扩散的方向平行于半导体衬底表面且垂直于鳍部延伸方向。
可选的，所述第二离子注入工艺的注入角度为0度。
可选的，所述阻挡离子的原子百分比浓度为防穿通离子的原子百分比浓度的5％～30％。
可选的，所述退火处理的参数包括：采用的气体包括N2，退火温度为950摄氏度～1100摄氏度。
本发明还提供一种半导体器件，包括：半导体衬底，所述半导体衬底上具有鳍部；防穿通层，位于所述鳍部中，所述防穿通层中具有防穿通离子；阻挡层，位于所述鳍部中，所述阻挡层的顶部表面高于或齐平于所述防穿通层的顶部表面，所述阻挡层中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，在鳍部中形成了阻挡层，阻挡层中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反。在所述退火处理的过程中，所述阻挡层中的阻挡离子也扩散进入鳍部顶部的沟道中，扩散进入沟道中的阻挡离子能够抵消部分或者全部的扩散进入沟道中的防穿通离子。使得防穿通离子对半导体器件的阈值电压的影响降低。从而使得半导体器件的电学性能提高。
本发明提供的半导体器件，鳍部中具有阻挡层，所述阻挡层中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反，所述阻挡离子能够在退火处理中进入鳍部顶部的沟道中，以抵消部分或者全部的扩散进入沟道中的防穿通离子。使得防穿通离子对半导体器件的阈值电压的影响降低。从而使得半导体器件的电学性能提高。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图9是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的电学性能有待提高。
图1至图3是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100上具有鳍部110。
参考图2，在所述鳍部110中形成防穿通层120。
请参考图3，形成防穿通层120之后，进行退火处理，以激活防穿通层120中的防穿通离子。
然而，上述方法形成的半导体器件的电学性能较差，经研究发现，原因在于：
半导体器件的沟道中掺杂有阈值离子，所述阈值离子用于调节半导体器件的阈值电压。所述阈值离子的导电类型和所述防穿通离子的导电类型相同。在所述退火处理的过程中，防穿通层120中的防穿通离子容易向鳍部101顶部的沟道扩散，扩散进入沟道中的防穿通离子和阈值离子共同调节半导体器件的阈值电压，导致半导体器件的阈值电压升高。尤其对于超低阈值电压的半导体器件，半导体器件的阈值电压受到扩散进入沟道中的防穿通离子的影响非常敏感，因此导致半导体器件的阈值电压过高，不符合超低阈值电压半导体器件的要求。导致半导体器件的电学性能降低。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部；在所述鳍部中形成阻挡层，所述阻挡层中具有阻挡离子；形成所述阻挡层后，在所述鳍部中形成防穿通层，所述阻挡层的顶部表面高于或齐平于所述防穿通层的顶部表面，所述防穿通层中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反；形成所述防穿通层后，进行退火处理。
由于在鳍部中形成了阻挡层，阻挡层中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反，因此在所述退火处理的过程中，所述阻挡层中的阻挡离子也扩散进入鳍部顶部的沟道中，扩散进入沟道中的阻挡离子能够抵消部分或者全部的扩散进入沟道中的防穿通离子。使得防穿通离子对半导体器件的阈值电压的影响降低。从而使得半导体器件的电学性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明一实施例中半导体器件形成过程的结构示意图。
参考图4，提供半导体衬底200，所述半导体衬底200上具有鳍部210。
所述半导体衬底200可以是单晶硅、多晶硅或非晶硅。半导体衬底200也可以是硅、锗、锗化硅等半导体材料。本实施例中，所述半导体衬底200的材料为单晶硅。
本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，形成鳍部。
本实施例中，还在鳍部210的顶部表面形成有掩膜层220，所述掩膜层220用作图形化半导体衬底200或者图形化鳍部材料层以形成鳍部210的掩膜。
本实施例中，形成鳍部210后，保留掩膜层220，所述掩膜层220还用于在后续进行第一离子注入工艺和第二离子注入工艺的过程中保护鳍部210。在其它实施例中，形成鳍部后，去除掩膜层。
本实施例中，所述鳍部210的宽度为5nm～12nm。所述鳍部210的宽度指的是平行于半导体衬底200表面且垂直于鳍部210延伸方向上的尺寸。
所述鳍部210的顶部区域根据形成的半导体器件的类型而掺杂不同的阈值离子。所述阈值离子用于调节半导体器件的阈值电压。当半导体器件为N型鳍式场效应晶体管时，所述阈值离子的导电类型为P型，如B离子或In离子；当半导体器件为P型鳍式场效应晶体管时，所述阈值离子的导电类型为N型，如P(磷)离子或As离子。
接着，在所述鳍部210中形成阻挡层，所述阻挡层中具有阻挡离子。
下面参考图5至图7具体介绍形成阻挡层的过程。
参考图5，在所述半导体衬底200上形成初始隔离结构230，所述初始隔离结构230覆盖部分鳍部210的侧壁；在所述初始隔离结构230暴露出的鳍部210表面形成保护层。
所述初始隔离结构230的材料为氧化硅或氮氧化硅。本实施例中，初始隔离结构230的材料为氧化硅。
形成所述初始隔离结构230的方法包括：在所述半导体衬底200上形成覆盖鳍部210和掩膜层220的初始隔离结构膜，所述初始隔离结构膜的整个表面高于掩膜层220的顶部表面；去除高于掩膜层220的顶部表面的初始隔离结构膜；去除高于掩膜层220的顶部表面的初始隔离结构膜后，回刻蚀所述初始隔离结构膜，形成初始隔离结构230，所述初始隔离结构230的顶部表面低于鳍部210的顶部表面。
形成所述初始隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺、等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或低压化学气相沉积工艺。本实施例中，采用流体化学气相沉积工艺形成所述初始隔离结构膜，使得在相邻鳍部210之间的区域的填充效果较好。
去除高于掩膜层220的顶部表面的初始隔离结构膜的工艺为平坦化工艺，如化学机械研磨工艺。
所述保护层的材料为氮化硅、氮碳化硅或氮碳硼化硅。
本实施例中，形成所述保护层的方法包括：在所述初始隔离结构230暴露出的鳍部210侧壁形成侧壁保护层240；所述侧壁保护层240和所述掩膜层220构成保护层。
所述侧壁保护层240的材料为氮化硅、氮碳化硅或氮碳硼化硅。
所述侧壁保护层240还位于所述掩膜层220的侧壁。
形成所述侧壁保护层240的方法包括：在所述初始隔离结构230上、鳍部210和掩膜层220的侧壁表面、以及掩膜层220的顶部表面形成初始侧壁保护层(未图示)；回刻蚀所述初始侧壁保护层直至暴露出初始隔离结构230表面和掩膜层220的顶部表面，形成侧壁保护层240。
形成所述初始侧壁保护层的工艺为沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺、低压化学气相沉积工艺或者原子层沉积工艺。
本实施例中，形成所述初始侧壁保护层的工艺为原子层沉积工艺，由于原子层沉积工艺能够较好的进行保形沉积，因此使得所述初始侧壁保护层的厚度均一性较好。
回刻蚀所述初始侧壁保护层的工艺为各向异性干法刻蚀工艺，如各向异性等离子体干刻工艺或者反应离子刻蚀工艺。
在其它实施例中，当鳍部的顶部表面没有保留掩膜层时，所述保护层覆盖鳍部的顶部表面和初始隔离结构暴露出的鳍部的侧壁。
所述保护层的厚度需要选择合适的范围，若所述保护层的厚度小于15埃，导致所述保护层的厚度过小，在后续进行第一离子注入工艺的过程中，不能有效的阻止阻挡离子进入被保护层覆盖的鳍部210中；若所述保护层的厚度大于50埃，导致工艺成本增加。故本实施例中，所述保护层的厚度选择为15埃～50埃。
参考图6，形成所述保护层后，去除部分厚度的初始隔离结构230，形成隔离结构250，所述隔离结构250和所述保护层暴露出部分鳍部210。
去除部分厚度的初始隔离结构230的工艺为回刻蚀工艺。
本实施例中，采用各向异性干法刻蚀工艺去除部分厚度的初始隔离结构230。
被去除的初始隔离结构230的厚度决定了隔离结构250和所述保护层暴露出的部分鳍部210在垂直于半导体衬底200表面方向的尺寸。
本实施例中，所述隔离结构250和保护层暴露出的鳍部210在垂直于半导体衬底200表面方向的尺寸为15埃～300埃。选择此范围的意义在于：若所述隔离结构250和保护层暴露出的鳍部210在垂直于半导体衬底200表面方向的尺寸小于15埃，后续形成的阻挡层的空间过小，导致后续形成阻挡层后，阻挡离子在鳍部210中的数量过少，不能有效的用于抵消在后续退火处理中扩散进入鳍部210顶部沟道中的防穿通离子。若所述隔离结构250和保护层暴露出的鳍部210在垂直于半导体衬底200表面方向的尺寸大于300埃，导致工艺成本增加。
参考图7，在所述隔离结构250和所述保护层暴露出的鳍部210中形成阻挡层260，所述阻挡层260中具有阻挡离子。
所述阻挡离子用于后续在退火处理过程中扩散进入鳍部210顶部的沟道中，以抵消部分或者全部的扩散进入沟道中的防穿通离子。
在所述隔离结构250和所述保护层暴露出的鳍部210中形成阻挡层260的方法包括：采用第一离子注入工艺在所述隔离结构250和保护层暴露出的鳍部210中注入阻挡离子。
所述阻挡离子的导电类型和后续形成的防穿通层中的防穿通离子的导电类型相反。当后续形成的防穿通层中的防穿通离子的导电类型为P型时，所述阻挡离子的导电类型为N型。当后续形成的防穿通层中的防穿通离子的导电类型为N型时，所述阻挡离子的导电类型为P型。
若所述第一离子注入工艺的注入能量过高，导致容易将阻挡离子穿过保护层而注入到保护层覆盖的鳍部210中，导致半导体器件的开启电压漂移；若所述第一离子注入工艺的注入能量过低，导致注入到隔离结构250和保护层暴露出的鳍部210中的深度较小，导致不能有效阻挡防穿通离子进入沟道。
若所述第一离子注入工艺的注入剂量过高，导致阻挡层260中阻挡离子的浓度过高，后续退火处理中会有过多的阻挡离子扩散进入鳍部210顶部区域的沟道中，对半导体器件的阈值电压的影响过大；若所述第一离子注入工艺的注入剂量过低，导致阻挡层260中阻挡离子的浓度过低，后续退火处理的过程中，阻挡离子对扩散进入沟道中的防穿通离子的抵消作用降低。
所述第一离子注入工艺的注入角度和注入能量有关，所述注入角度为与半导体衬底200法线方向之间的锐角夹角。在一定的注入深度的情况下，注入能量越大，需要的注入角度越小。
综上，所述第一离子注入工艺的注入能量、注入剂量和注入角度需要选择合适的范围。且不同的阻挡离子对应的原子质量不同。在相同的注入深度的情况下，原子质量较大的阻挡离子需要损耗的能量较大，故需要较大的注入能量。
当所述阻挡离子为磷离子时，所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为5KeV～20KeV，注入角度为10度～30度。
当所述阻挡离子为砷离子时，所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为8KeV～30KeV，注入角度为10度～30度。
当所述阻挡离子为硼离子时，所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～8.0E13atom/cm2，注入能量为1KeV～10KeV，注入角度为10度～30度。
当所述阻挡离子为铟离子时，所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为5KeV～50KeV，注入角度为10度～30度。
参考图8，形成所述阻挡层后，在鳍部210中形成防穿通层270，所述阻挡层的顶部表面高于或齐平于所述防穿通层270的顶部表面，所述防穿通层270中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反。
本实施例中，形成所述防穿通层270的方法为：用第二离子注入工艺在所述隔离结构250中注入防穿通离子，使防穿通离子扩散进入鳍部210中，在鳍部210中形成防穿通层270。
由于鳍部210的宽度较小，因此进行第二离子注入工艺的过程中，隔离结构250中的防穿通离子能够扩散进入鳍部210中，在鳍部210中形成防穿通层270，且防穿通层270在鳍部210的宽度方向上均有分布。
需要说明的是，所述隔离结构250中的防穿通离子主要沿着平行于半导体衬底200表面且垂直于鳍部210延伸方向进行扩散，从而扩散进入鳍部210中，形成防穿通层270。
本实施例中，在进行所述第二离子注入的过程中，所述掩膜层220作为掩膜。
所述第二离子注入工艺的注入角度为0度。
当所述半导体器件为N型鳍式场效应晶体管时，所述第二离子注入工艺注入的防穿通离子的导电类型为P型，如硼离子或铟离子；当所述半导体器件为P型鳍式场效应晶体管时，所述第二离子注入工艺注入的防穿通离子的导电类型为N型，如磷离子或砷离子。
由于防穿通离子不需要纵向穿过鳍部210而进入鳍部210的底部区域，而是采用将注入到隔离结构250中的防穿通离子通过扩散的方式进入鳍部210的底部区域，可以降低第二离子注入工艺的能量，从而可以降低第二离子注入工艺对鳍部210的损伤。
在其它实施例中，可以将防穿通离子纵向穿过鳍部而注入到鳍部的底部区域，从而在鳍部中形成防穿通层。
所述阻挡离子的原子百分比浓度为防穿通离子的原子百分比浓度的5％～30％。
本实施例中，进行第二离子注入工艺后，且在进行后续退火处理之前，所述阻挡层260的底部表面高于或齐平于所述防穿通层270的顶部表面。使得所述阻挡层260和防穿通层270没有交叠区域。使得阻挡层260对防穿通层270的防穿通作用的影响较小。
需要说明的是，由于先形成阻挡层260，后形成防穿通层270，使得在形成防穿通层270时，隔离结构250的表面低于阻挡层260的顶部表面。由于防穿通层270通过隔离结构250中注入的防穿通离子扩散入鳍部210而形成，而隔离结构250的表面低于阻挡层260的顶部表面，能够使隔离结构250中防穿通离子不易扩散至阻挡层270的顶部表面。因此在第二离子注入工艺的注入深度较浅的情况下，可以实现阻挡层270和防穿通层270的交叠的区域较少的目的。使得阻挡层260对防穿通层270的防穿通作用的影响较小。
参考图9，形成所述防穿通层270后，进行退火处理。
所述退火处理的作用为：激活防穿通层270中的防穿通离子以及阻挡层260中的阻挡离子。
所述退火处理的参数包括：采用的气体包括N2，退火温度为950摄氏度～1100摄氏度。
需要说明的是，在形成阻挡层后，且在进行所述退火处理之前，将所述保护层去除。或者，在进行退火处理之后，将所述保护层去除。
由于在鳍部210中形成了阻挡层260，阻挡层260中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反，因此在所述退火处理的过程中，所述阻挡层260中的阻挡离子也扩散进入鳍部210顶部的沟道中，扩散进入沟道中的阻挡离子能够抵消部分或者全部的扩散进入沟道中的防穿通离子，使得防穿通离子对半导体器件的阈值电压的影响降低。使得半导体器件的电学性能提高。
相应的，本实施例还提供采用上述方法形成的半导体器件，请参考图8，包括：半导体衬底200，所述半导体衬底200上具有鳍部210；防穿通层270，位于所述鳍部210中，所述防穿通层270中具有防穿通离子；阻挡层260，位于所述鳍部210中，所述阻挡层260的顶部表面高于或齐平于防穿通层270的顶部表面，所述阻挡层260中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反。
由于鳍部210中具有阻挡层，所述阻挡层260中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反，因此所述阻挡离子能够在退火处理中进入鳍部210顶部的沟道中，以抵消部分或者全部的扩散进入沟道中的防穿通离子。使得防穿通离子对半导体器件的阈值电压的影响降低。因而使得半导体器件的电学性能提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有鳍部；
在所述鳍部中形成阻挡层，所述阻挡层中具有阻挡离子；
形成所述阻挡层后，在所述鳍部中形成防穿通层，所述阻挡层的顶部表面高于或齐平于所述防穿通层的顶部表面，所述防穿通层中具有防穿通离子，所述防穿通离子的导电类型和所述阻挡离子的导电类型相反；
形成所述防穿通层后，进行退火处理；
形成所述阻挡层的方法包括：在所述半导体衬底上形成初始隔离结构，所述初始隔离结构覆盖部分鳍部的侧壁；在所述初始隔离结构暴露出的鳍部表面形成保护层；形成所述保护层后，去除部分厚度的初始隔离结构，形成隔离结构，所述隔离结构和所述保护层暴露出部分鳍部；在所述隔离结构和所述保护层暴露出的鳍部中形成阻挡层；所述隔离结构的表面低于所述阻挡层的顶部表面。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述鳍部的顶部表面具有掩膜层；
形成所述保护层的方法包括：在所述初始隔离结构暴露出的鳍部侧壁形成侧壁保护层；所述侧壁保护层和所述掩膜层构成保护层。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为氮化硅或氮碳化硅；所述侧壁保护层的材料为氮化硅、氮碳化硅或氮碳硼化硅。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述侧壁保护层还位于所述掩膜层的侧壁；
形成所述侧壁保护层的方法包括：在所述初始隔离结构上、鳍部和掩膜层的侧壁表面、以及掩膜层的顶部表面形成初始侧壁保护层；回刻蚀所述初始侧壁保护层直至暴露出初始隔离结构表面和掩膜层的顶部表面，形成侧壁保护层。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层的厚度为15埃～50埃。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构和保护层暴露出的鳍部在垂直于半导体衬底表面方向的尺寸为15埃～300埃。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述隔离结构和所述保护层暴露出的鳍部中形成阻挡层的方法为：采用第一离子注入工艺在所述隔离结构和保护层暴露出的鳍部中注入阻挡离子。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，当所述防穿通离子的导电类型为P型时，所述阻挡离子的导电类型为N型。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述阻挡离子为磷离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为5KeV～20KeV，注入角度为10度～30度。
10.根据权利要求8所述的半导体器件的形成方法，其特征在于，所述阻挡离子为砷离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为8KeV～30KeV，注入角度为10度～30度。
11.根据权利要求7所述的半导体器件的形成方法，其特征在于，当所述防穿通离子的导电类型为N型时，所述阻挡离子的导电类型为P型。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述阻挡离子为硼离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～8.0E13atom/cm2，注入能量为1KeV～10KeV，注入角度为10度～30度。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述阻挡离子为铟离子；所述第一离子注入工艺的参数包括：注入剂量为1.0E12atom/cm2～5.0E13atom/cm2，注入能量为5KeV～50KeV，注入角度为10度～30度。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述防穿通层的方法包括：采用第二离子注入工艺在所述隔离结构中注入防穿通离子，使防穿通离子扩散进入鳍部中，在鳍部中形成防穿通层。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述防穿通离子扩散的方向平行于半导体衬底表面且垂直于鳍部延伸方向。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第二离子注入工艺的注入角度为0度。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡离子的原子百分比浓度为防穿通离子的原子百分比浓度的5％～30％。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述退火处理的参数包括：采用的气体包括N2，退火温度为950摄氏度～1100摄氏度。
19.一种根据权利要求1至18任意一项方法所形成的半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底上具有鳍部；
防穿通层，位于所述鳍部中，所述防穿通层中具有防穿通离子；
阻挡层，位于所述鳍部中，所述阻挡层的顶部表面高于或齐平于所述防穿通层的顶部表面，所述阻挡层中具有阻挡离子，所述阻挡离子的导电类型和所述防穿通离子的导电类型相反。
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|---|---|---|---|---|
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