KR100628241B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100628241B1
KR100628241B1 KR1020040117604A KR20040117604A KR100628241B1 KR 100628241 B1 KR100628241 B1 KR 100628241B1 KR 1020040117604 A KR1020040117604 A KR 1020040117604A KR 20040117604 A KR20040117604 A KR 20040117604A KR 100628241 B1 KR100628241 B1 KR 100628241B1
Authority
KR
South Korea
Prior art keywords
ion implantation
gate electrode
pocket
sides
impurity region
Prior art date
Application number
KR1020040117604A
Other languages
English (en)
Other versions
KR20060079418A (ko
Inventor
박진하
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040117604A priority Critical patent/KR100628241B1/ko
Publication of KR20060079418A publication Critical patent/KR20060079418A/ko
Application granted granted Critical
Publication of KR100628241B1 publication Critical patent/KR100628241B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 문턱 전압 강하에 영향을 미치는 포켓 이온 주입을 개선한 반도체 소자의 제조 방법에 관한 것으로, 기판 상에 게이트 절연막, 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측에 대응하여 제 1 조건의 이온 주입을 진행하여 기판에 제 1 포켓 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 양측에 대응하여 제 2 조건의 이온 주입을 진행하여 기판에 제 2 포켓 불순물 영역을 형성하는 단계와, 상기 게이트 전극 양측에 스페이서를 형성하는 단계와, 상기 스페이서 양측에 대응하여 제 3 조건의 이온 주입을 진행하여 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
포켓 영역(pocket), 이온 주입, 문턱 전압, NMOS

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
도 1은 종래의 포켓 이온 주입 방법을 나타낸 공정 단면도
도 2는 종래의 반도체 소자의 게이트 전압 인가 후, 공핍 영역을 나타낸 단면도
도 3은 포켓 불순물 영역을 갖는 반도체 소자를 나타낸 단면도
도 4는 문턱 전압에 미치는 영향을 최소화할 수 있는 제 1 포켓 이온 주입 방법을 나타낸 공정 단면도
도 5는 문턱 전압에 미치는 영향을 최소화할 수 있는 제 2 포켓 이온 주입 방법을 나타낸 공정 단면도
도 6은 문턱 전압에 미치는 영향을 최소화할 수 있는 체인 포켓 이온 주입 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101 : 채널 불순물 영역
102 : 포켓 불순물 영역 103 : 게이트 절연막
104 : 게이트 전극 105 : LDD 영역
106 : 스페이서 107 : 소오스/드레인 영역
110 : 채널 불순물 영역 111 : 제 1 포켓 불순물 영역
112 : 게이트 절연막 113 : 게이트 전극
120 : 채널 불순물 영역 121 : 제 1 포켓 불순물 영역
122 : 제 2 포켓 불순물 영역 123 : 게이트 절연막
124 : 게이트 전극 131 : 채널 불순물 영역
132 : 제 1 포켓 불순물 영역 133 : 제 2 포켓 불순물 영역
134 : 게이트 절연막 135 : 게이트 전극
136 : LDD 영역 137 : 스페이서
138 : 소오스/드레인 영역
본 발명은 반도체 소자에 관한 것으로 특히, 문턱 전압 강하에 영향을 미치는 포켓 이온 주입을 개선한 반도체 소자의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 제조 방법을 설명하면 다음과 같다.
반도체 소자(MOSFET)의 0.18㎛ 이하 고효율 로직(High Performance Logic)에서 단채널 효과(Short Channel Effect)로 인해 발생되는 펀치 쓰루우(Punch through) 등의 영향을 최소화하기 위해서 카운터 도핑(Count Doping)을 통해 포켓 이온 주입(Pocket Implant)을 진행하게 된다.
도 1은 종래의 포켓 이온 주입 방법을 나타낸 공정 단면도이며, 도 2는 종래 의 반도체 소자의 게이트 전압 인가 후, 공핍 영역을 나타낸 단면도이다.
도 1 및 도 2와 같이, 포켓 이온 주입(Pocket Implant) 공정을 통해 형성되는 기판(10)내의 포켓 불순물 영역(11)은 게이트 길이(Gate Length)가 작아짐으로 인해 소오스(Source)와 드레인(Drain)의 영역(미도시)이 서로 전기적으로 쇼트(Short)되는 현상을 막아주는 역할을 하게 된다.
즉, NMOS 트랜지스터의 경우 채널(Channel)을 형성하기 위해 N 형의 도펀트(Dopant)인 31P+, 75As+을 사용하게 되며, NMOS의 경우 포켓 이온 주입(Pocket Implant)은 도 1과 같이 게이트 절연막(13), 게이트 폴리(14)가 형성된 후, 진행된다. 이 때의 이온 주입 조건(implant Condition)은 3가의 49BF2+, 2.5E13ions/cm2 , 틸트(Tilt) 30°에 트위스트(Twist)는 0°, 90°,180°,270°로 진행된다. 여기서 트위스트(Twist)를 4방향으로 주는 이유는 도 1과 같이 일정량의 이온이 게이트 폴리(14) 에지(Gate Edge) 쪽 아래로 들어갈 수 있도록 하는 이온 주입(Implant) 시 기능을 하기 때문이다.
한편, 상기 포켓 이온주입(Pocket Implant)으로 형성된 포켓 불순물 영역(11)은 깊은 소오스/드레인 영역(Deep Source/Drain)의 펀치 쓰루우(Punch Through) 등의 단채널 효과(Short Channel Effect) 등의 영향을 최소화 할 수 있지만 문턱 전압(Vth)을 제어함 있어 문제를 야기 시키게 된다.
채널의 불순물 영역(12)은, 웰(Well) 형성 후 문턱 전압(Vth)에 가장 많은 영향을 미치는 이온 주입 공정(Implant Step)으로 형성되며, 이 때 이온 주입 조건은 11B+, 20KeV로 하여 약 2.0E13ions/cm2 이온 주입량(Dose)으로 기판(10) 표면 (Surface)에 근접한 곳에 주입된다.
상기 채널 불순물 영역(12)과 포켓 불순물 영역(11)간의 오버랩되는 영역에서는, 상기 포켓 불순물 영역에 주입된 이온이 문턱 전압(Vth)을 증가시키는 역할을 하게 되므로, 소자 설계에 있어 고려해야 할 하나의 요인(Factor)이 되고 있다.
문턱 전압(Vth)이 증가하는 이유는 다음과 같다.
도 2와 같이, NMOS 소자의 경우 게이트 폴리(Gate poly, 14)에 양의 전압(Positive Voltage)을 가하게 되면 게이트 절연막(Gate oxide) 바로 밑으로 음의 전하(Minus Charge)가 형성되게 되고, 양의 전하(Positive Charge)는 그 하측으로 밀려나가면서 Depletion(공핍 영역)이 형성되게 되는데, 이때 이온 주입량(Dose)이 증가 하게되면 증가한 이온 주입량(Dose)만큼의 전하(Charge)를 밀어내야 되는 에너지(Energy)가 필요하게 되므로 결국 문턱 전압(Vth)의 증가를 가져오게 된다.
여기서, 상기 채널 불순물 주입 영역을 형성하는 데 드는 불순물 양과 포켓 불순물 영역을 형성하는 데 드는 불순물 양을 비교해보면, 상기 포켓 영역이 약간 많음을 알 수 있다.
그러나, 상기와 같은 종래의 반도체 소자의 제조 방법은 다음과 같은 문제점이 있다.
NMOS 소자의 경우 게이트 폴리(Gate poly)에 양의 전압(Positive Voltage)을 가하게 되면 게이트 절연막(Gate oxide) 바로 밑으로 음의 전하(Minus Charge)가 형성되게 되고, 양의 전하(Positive Charge)는 그 하측으로 밀려나가면서 Depletion(공핍 영역)이 형성되게 되는데, 이때 이온 주입량(Dose)이 증가 하게되면 증가한 이온 주입량(Dose)만큼의 전하(Charge)를 밀어내야 되는 에너지(Energy)가 필요하게 되므로 결국 문턱 전압(Vth)의 증가를 가져오게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 문턱 전압 강하에 영향을 미치는 포켓 이온 주입을 개선한 반도체 소자의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판 상에 게이트 절연막, 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측에 대응하여 제 1 조건의 이온 주입을 진행하여 기판에 제 1 포켓 불순물 영역을 형성하는 단계와, 상기 게이트 전극의 양측에 대응하여 제 2 조건의 이온 주입을 진행하여 기판에 제 2 포켓 불순물 영역을 형성하는 단계와, 상기 게이트 전극 양측에 스페이서를 형성하는 단계와, 상기 스페이서 양측에 대응하여 제 3 조건의 이온 주입을 진행하여 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 제 1 조건의 이온 주입은 상기 제 2 조건의 이온 주입에 비해 더 높은 틸트 각 및 더 낮은 이온 주입 양이다.
상기 제 1 조건은 틸트가 45°, 이온 주입량은 49BF2+, 1E12ions/cm2이며, 상기 제 2조건은 틸트가 20°, 이온 주입량은 49BF2+, 2.5E13ions/cm2 이다.
상기 제 1 조건의 이온 주입 및 제 2 조건의 이온 주입은 트위스트 각을 270 °로 하여 진행한다.
상기 게이트 양측에 제 2 포켓 불순물 영역을 형성한 후, 제 4 이온 주입을 진행하여 LDD 영역을 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 3은 포켓 불순물 영역을 갖는 반도체 소자를 나타낸 단면도이다.
도 3과 같이, 포켓 불순물 영역을 갖는 반도체 소자는 기판(100) 상에 소정 영역 상부에 형성된 게이트 절연막(103), 게이트 전극(104)과, 상기 게이트 전극(104) 양측에 형성된 스페이서(106)와, 상기 기판(100) 내에 게이트 전극(104) 아래쪽으로 일부 확산되어 형성된 포켓 불순물 영역(102)과, 상기 스페이서(106)서 양측에 대응되어 상기 기판(100) 내에 형성된 소오스/드레인 영역(107)과, 상기 스페이서(106) 하부에 형성된 LDD(Lightly Doped Drain) 영역(105)을 포함하여 이루어진다. 그리고, 상기 포켓 불순물 영역(102)의 사이에는 게이트 전극(104) 하측 부위에 채널 불순물 영역(101)이 정의된다.
이하에서는 상기 포켓 불순물 영역(102)을 형성함에 있어서, 2회의 서로 다른 이온 주입 조건을 주어 진행함으로써, 포켓 불순물 영역을 체인 형태로 형성하여 문턱 전압 강하를 방지할 수 있는 본 발명의 반도체 소자 구조에 대해 설명한다.
본 발명의 반도체 소자의 제조 방법은, 제 1 포켓 불순물 영역에 대하여는 채널 불순물 영역의 이온 주입량보다 낮은 주입량을 사용하고, 틸트를 기존의 30° 에서 45°로 사용하고, 제 2 포켓 불순물 영역에 대하여는 틸트를 20 °로 하고, 채널 불순물 영역의 이온 주입량보다 높은 주입량을 사용한다. 이와 같이 체인 포켓 불순물 영역을 형성함으로써, 기존의 펀치 쓰루우(Punch Through) 등의 단채널효과(Short Channel Effect)를 방지하고 포켓 불순물 영역이 채널(Channel)에 미치는 영향을 줄이고자 한다.
여기서, 제 1 포켓 불순물 영역의 이온 주입량은 기존의 이온 주입량(Dose)보다 상당히 낮으므로, 이러한 이온 주입량이 채널에 미치는 영향은 미미하며 기존의 포켓 불순물 영역 구비와 동일한 효과를 얻을 수 있다.
도 4는 문턱 전압에 미치는 영향을 최소화할 수 있는 제 1 포켓 이온 주입 방법을 나타낸 공정 단면도이며, 도 5는 문턱 전압에 미치는 영향을 최소화할 수 있는 제 2 포켓 이온 주입 방법을 나타낸 공정 단면도이며, 도 6은 문턱 전압에 미치는 영향을 최소화할 수 있는 체인 포켓 이온 주입 방법을 나타낸 공정 단면도이다.
도 4와 같이, 문턱 전압에 미치는 영향을 최소화할 수 있는 제 1 포켓 이온 주입 방법은 기판(100) 상에 먼저, 게이트 절연막과 게이트 폴리층을 증착한 후, 이를 선택적으로 제거하여 동일 폭의 게이트 절연막(112), 게이트 전극(113)을 형성한다.
이어, 상기 게이트 전극(113)의 양측에 대응하여 상기 기판(100)에 제 1 조건의 이온 주입을 진행하여 기판에 제 1 포켓 불순물 영역을 형성한다. 이 때, 제 1 조건은 49BF2+의 이온을 이용하여 1E12ions/cm2의 이온 주입량으로 진행한다. 이 때, 틸트는 45°로 하고, 트위스트는 0°또는 270°로 한다.
이어, 도 5와 같이, 상기 게이트 전극의 양측에 대응하여 제 2 조건의 이온 주입을 진행하여 기판에 제 2 포켓 불순물 영역을 형성한다. 이 때, 제 2 조건은 49BF2+의 이온을 이용하여 1E13ions/cm2의 이온 주입량으로 진행한다. 이 때, 틸트는 20°로 하고, 트위스트는 0°또는 270°로 한다.
이어, 도 6과 같이, 상기 게이트 전극(135)의 양측에 대응되는 기판 내에 저농도 불순물을 주입하여 LDD(Lightly doped Drain) 영역(136)을 형성한다.
이어, 도 6과 같이, 상기 게이트 전극 양측에 스페이서(137)를 형성한다.
이어, 상기 스페이서 양측에 대응하여 제 3 조건의 이온 주입을 진행하여 상기 기판에 소오스/드레인 영역(138)을 형성한다.
이와 같이, 본 발명의 반도체 소자의 제조 방법은, 서로 다른 틸트(Tilt) 및 이온 주입량을 갖는 이온 주입 공정을 나누어 진행함으로써, 채널(Channel)에 미치는 영향을 최소화 하고자 한다.
이러한 구조에서 상기 제 1 포켓 불순물 영역(133)은 LDD 영역(136) 형성을 위한 이온 주입 공정시 발생되는 역효과를 방지하고, 제 2 포켓 불순물 영역(132)은 소오스/드레인 영역(138)의 펀치 쓰루우(Punch Through) 등의 단채널 효과(Short Channel Effect) 등을 방지 할 수 있다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 서로 다른 이온 주입량 및 틸트를 갖는 포켓 불순물 이온 주입 공정을 진행함으로써, 포켓 불순물 영역에 의한 채널(Channel) 영향을 최소화하므로 초기 소자 셋업(Device Setup) 단계에서 채널 불순물 도핑(Channel Implant)만으로도 문턱 전압(Vth: Threshold Voltage)의 셋업(Setup)이 가능해 질 수 있다.
둘째, 채널(Channel)에 미치는 영향이 줄어들므로 트랜지스터 구동에 요구되는 동작 전압을 낮게 제어할 수 있다. 즉 전력 소모가 줄어들게 되는 이점을 가지게 된다.

Claims (5)

  1. 기판 상에 게이트 절연막, 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측에 대응하여, 틸트를 45°로 저농도의 이온을 제 1 조건으로 주입하여 게이트 전극과 부분적으로 오버랩하는 상기 기판에 제 1 포켓 불순물 영역을 형성하는 단계;
    상기 게이트 전극의 양측에 대응하여, 틸트를 20°로 고농도의 이온을 제 2 조건으로 주입하여 게이트 전극 양측에 대응하는 상기 기판에 제 2 포켓 불순물 영역을 형성하는 단계;
    상기 게이트 전극 양측에 스페이서를 형성하는 단계; 및
    상기 스페이서 양측에 대응하여 고농도의 이온을 제 3 조건으로 이온 주입하여, 상기 스페이서 양측에 대응되는 상기 기판에 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1 조건의 이온 주입량은 49BF2+, 1E12ions/cm2이며, 상기 제 2조건의 이온 주입량은 49BF2+, 2.5E13ions/cm2 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 조건의 이온 주입 및 제 2 조건의 이온 주입은 트위스트 각을 270°로 하여 진행함을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 게이트 양측에 제 2 포켓 불순물 영역을 형성한 후, 제 4 이온 주입을 진행하여 LDD 영역을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조 방법.
KR1020040117604A 2004-12-31 2004-12-31 반도체 소자의 제조 방법 KR100628241B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040117604A KR100628241B1 (ko) 2004-12-31 2004-12-31 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040117604A KR100628241B1 (ko) 2004-12-31 2004-12-31 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060079418A KR20060079418A (ko) 2006-07-06
KR100628241B1 true KR100628241B1 (ko) 2006-09-26

Family

ID=37171057

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040117604A KR100628241B1 (ko) 2004-12-31 2004-12-31 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100628241B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009397B1 (ko) * 2008-09-16 2011-01-19 주식회사 동부하이텍 반도체 메모리 소자 제조 방법
CN106158657B (zh) * 2015-04-20 2019-07-02 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289315A (ja) * 1996-04-22 1997-11-04 Sony Corp 半導体装置の製造方法
KR19980053140A (ko) * 1996-12-26 1998-09-25 문정환 반도체 소자의 제조방법
KR19990052277A (ko) * 1997-12-22 1999-07-05 구본준 모스 트랜지스터 제조방법
KR20010058484A (ko) * 1999-12-30 2001-07-06 박종섭 모스형 트랜지스터의 제조방법
JP2004289125A (ja) * 2003-03-04 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09289315A (ja) * 1996-04-22 1997-11-04 Sony Corp 半導体装置の製造方法
KR19980053140A (ko) * 1996-12-26 1998-09-25 문정환 반도체 소자의 제조방법
KR100232206B1 (ko) * 1996-12-26 1999-12-01 김영환 반도체 소자의 제조방법
KR19990052277A (ko) * 1997-12-22 1999-07-05 구본준 모스 트랜지스터 제조방법
KR100247810B1 (ko) * 1997-12-22 2000-03-15 김영환 모스 트랜지스터 제조방법
KR20010058484A (ko) * 1999-12-30 2001-07-06 박종섭 모스형 트랜지스터의 제조방법
JP2004289125A (ja) * 2003-03-04 2004-10-14 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20060079418A (ko) 2006-07-06

Similar Documents

Publication Publication Date Title
US20080160706A1 (en) Method for fabricating semiconductor device
KR100223846B1 (ko) 반도체 소자 및 그의 제조방법
KR100843212B1 (ko) 확산방지영역을 갖는 반도체 소자와 그의 제조 방법
KR20010094950A (ko) 반도체 디바이스 및 그 제조 방법
KR20060053174A (ko) 고성능 ０．１ 서브마이크론 트랜지스터를 위한소스/드레인 구조물
US7067382B2 (en) Semiconductor device and method for fabricating the same
CN107785425B (zh) 半导体器件及其形成方法
US6525380B2 (en) CMOS with a fixed charge in the gate dielectric
US20090001485A1 (en) Semiconductor Device and Manufacturing Method Thereof
KR100628241B1 (ko) 반도체 소자의 제조 방법
US20070114604A1 (en) Double-extension formation using offset spacer
CN111092120B (zh) 场效应管器件的制造方法
KR0146525B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100601917B1 (ko) 씨모스 트랜지스터 제조 방법
KR100562303B1 (ko) 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
KR100525911B1 (ko) 반도체 소자의 고전압 트랜지스터 제조 방법
KR20110078867A (ko) 반도체 소자 및 그 제조 방법
KR101060704B1 (ko) 수평 확산형 모스트랜지스터의 제조 방법
KR100334968B1 (ko) 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법
CN117766468A (zh) 半导体结构的形成方法
KR100348302B1 (ko) 반도체소자 및 그의 제조방법
KR100537272B1 (ko) 반도체 소자의 제조 방법
KR20050108197A (ko) 엔모스 트랜지스터 형성방법
KR100724268B1 (ko) 폴리 디플리션을 감소시키기 위한 반도체 소자 제조 방법
KR100265851B1 (ko) 반도체장치의전계효과트랜지스터제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee