JP2020148699A5 - - Google Patents
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本発明は、半導体装置に関する。
種々の物理量センサ素子は、半導体基板上に増幅器や信号処理回路とともに集積化されて様々な用途に用いられている。物理量センサ素子の一例としては、ホール素子、磁気抵抗素子、温度センサ素子、光センサ素子、圧力センサ素子等が挙げられる。
物理量センサ素子は、半導体基板上に集積化された場合、ウェハ上の保護膜やパッケージの樹脂封止等に起因する機械的応力(以下、単に「応力」と呼称する)でピエゾ効果を発生する。物理量センサ素子は、ピエゾ効果の影響を受けると、検出する物理量と電圧−電流変換係数との関係(以下、単に「感度」と呼称する)が変動してしまう。すなわち、物理量センサ素子の感度は、応力依存性を有している。物理量センサ素子の感度の応力依存性が高いと、物理量の検出精度が低下してしまうため、物理量の検出精度の向上には、いかにして物理量センサの感度の応力依存性を低減するかが重要になる。
物理量センサ素子の感度の応力依存性を低減する技術の一例として、半導体素子と、ピエゾ係数の異なる複数種類の抵抗と、前記抵抗の抵抗値の比に応じた出力信号を出力する増幅部とを備え、増幅部の出力信号に基づく信号を前記半導体素子の駆動信号として用いる装置がある(例えば特許文献1参照)。特許文献1に記載される装置では、抵抗のピエゾ係数に基づき、増幅部の出力信号の応力依存性を調節することで半導体素子の応力依存性の低減を図っている。
しかしながら、特許文献1に記載される装置では、物理量センサ素子の感度の応力依存性を適切に補償できない場合が起こり得る点で課題がある。
より具体的に説明すれば、抵抗のピエゾ係数は、使用可能な抵抗の種類と、半導体素子の不純物濃度等の製造プロセス条件に依存することが知られている。従って、物理量センサ素子の感度の応力依存性を補償するのに適切なピエゾ係数を有する抵抗が準備できない場合がある。抵抗のピエゾ係数が不足していると、物理量センサ素子が有する感度の応力依存性を十分に補償することができない。一方、抵抗のピエゾ係数が過大であると、物理量センサ素子が有する感度の応力依存性を過剰に補償してしまう。物理量センサ素子が有する感度の応力依存性を過剰に補償してしまうと、半導体装置全体の応力依存性の符号が逆転して(逆符号になって)増加することも起こり得る。
より具体的に説明すれば、抵抗のピエゾ係数は、使用可能な抵抗の種類と、半導体素子の不純物濃度等の製造プロセス条件に依存することが知られている。従って、物理量センサ素子の感度の応力依存性を補償するのに適切なピエゾ係数を有する抵抗が準備できない場合がある。抵抗のピエゾ係数が不足していると、物理量センサ素子が有する感度の応力依存性を十分に補償することができない。一方、抵抗のピエゾ係数が過大であると、物理量センサ素子が有する感度の応力依存性を過剰に補償してしまう。物理量センサ素子が有する感度の応力依存性を過剰に補償してしまうと、半導体装置全体の応力依存性の符号が逆転して(逆符号になって)増加することも起こり得る。
また、抵抗のピエゾ係数が不足している場合、物理量センサ素子が有する感度の応力依存性に対する補償量を増大させることで、物理量センサ素子が有する感度の応力依存性を低減することが考えられる。上記補償量を増大させる方法としては、例えば、複数個の増幅器を多段化する第1の方法がある。第1の方法を適用した場合、所望の応力依存性を得ることもできるものの、装置内の増幅器の個数が増加するため、当該装置における回路の占有面積及び消費電流が増大してしまう。
また、半導体素子の駆動電流にも応力依存性を付与して、物理量センサ素子が有する感度の応力依存性に対する補償量を増大させる第2の方法も考えられる。第2の方法を適用した場合、元来、応力依存性を有していない駆動電流に応力依存性を付与することになるため、半導体素子に加わる応力に応じて消費電流が変動するようになる。消費電流が変動すると、半導体装置内の消費電流に基づいて動作の制御や監視をしている部分で誤動作や状態の誤検出が生じるので、半導体装置の動作が不安定になる等、好ましくない事態を招き得る。
本発明は、上述した事情に鑑みて、面積及び消費電流を抑えつつ物理量を精度良く検出可能な半導体装置の提供を目的とする。
本発明は、上述した課題を解決するため、半導体基板と、前記半導体基板の上に形成される、物理量センサ素子、前記物理量センサ素子の出力部と接続される増幅器、両端のうちの一端が前記増幅器の出力部に接続され、前記両端の電圧を分圧する分圧回路及び前記増幅器の出力部から出力される出力電圧を外部回路へ出力する少なくとも1個の出力端子と、を備える半導体装置であって、前記物理量センサ素子は、前記半導体基板に加わる応力に依存するセンサ出力信号を前記増幅器へ出力し、前記分圧回路は、前記半導体基板に加わる応力に対して依存性を示す、第1の抵抗体及び第2の抵抗体を有するとともに、前記増幅器の出力電圧に基づく電圧を発生させ、前記増幅器は、前記センサ出力信号が入力される第1の入力部と、前記増幅器の出力電圧に基づく電圧がフィードバックされて入力される第2の入力部と、前記半導体基板に加わる応力に対して依存性を示す第1のトランスコンダクタンスを有し、前記第1の入力部に入力される前記センサ出力信号と、前記第1のトランスコンダクタンスとに基づき、第1の電流を出力する第1のトランスコンダクタンス増幅器と、前記半導体基板に加わる応力に対して依存性を示す第2のトランスコンダクタンスを有し、前記第2の入力部に入力される前記第1の基準電圧及び前記分圧電圧と、前記第2のトランスコンダクタンスとに基づき、第2の電流を出力する第2のトランスコンダクタンス増幅器と、前記第1の電流と前記第2の電流とが結合されて入力され、入力された電流に基づく電圧を出力するトランスインピーダンス増幅器と、前記トランスインピーダンス増幅器から出力される前記電圧を前記出力端子へ出力する前記出力部と、を有し、前記第1のトランスコンダクタンス、前記第2のトランスコンダクタンス及び前記分圧比が有する前記半導体基板に加わる応力に対する応力依存係数を、それぞれ、第1の応力依存係数、第2の応力依存係数及び第3の応力依存係数とする場合、前記増幅器の増幅率は、前記第1の応力依存係数と前記第2の応力依存係数の差と、前記第3の応力依存係数との和で近似される応力依存係数を有することを特徴とする。
本発明によれば、面積及び消費電流を抑えつつ物理量を精度良く検出できる。
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。本発明の実施形態に係る半導体装置は、例えば、磁気センサ素子、温度センサ素子、光センサ素子等の物理量センサ素子を含む物理量センサを備えている。後述する各実施形態では、物理量センサの一例として、ホール素子を半導体基板上に備えている半導体装置を例に説明する。また、本実施形態の説明では、等方性応力を単に「応力」と呼称する。
[第1の実施形態]
図1は、第1の実施形態に係る半導体装置の一例である半導体装置1の概略図である。なお、図1において、左右方向をX方向、上下方向をY方向、紙面に対する表裏方向をZ方向とする。
半導体装置1は、例えば、入力端子201と、ホール素子100と、増幅器としての、第1の差動対5、第2の差動対6及び出力増幅回路30と、分圧回路40と、第1の電圧−電流変換回路51と、第2の電圧−電流変換回路52と、出力端子202と、を備えている。入力端子201、出力端子202、ホール素子100、第1の差動対5、第2の差動対6、出力増幅回路30、分圧回路40、第1の電圧−電流変換回路51及び第2の電圧−電流変換回路52は、半導体基板200の上に形成されている。
図1は、第1の実施形態に係る半導体装置の一例である半導体装置1の概略図である。なお、図1において、左右方向をX方向、上下方向をY方向、紙面に対する表裏方向をZ方向とする。
半導体装置1は、例えば、入力端子201と、ホール素子100と、増幅器としての、第1の差動対5、第2の差動対6及び出力増幅回路30と、分圧回路40と、第1の電圧−電流変換回路51と、第2の電圧−電流変換回路52と、出力端子202と、を備えている。入力端子201、出力端子202、ホール素子100、第1の差動対5、第2の差動対6、出力増幅回路30、分圧回路40、第1の電圧−電流変換回路51及び第2の電圧−電流変換回路52は、半導体基板200の上に形成されている。
物理量センサ素子としてのホール素子100は、第1の端子101から第4の端子104を有している。第1のトランスコンダクタンス増幅器としての第1の差動対5は、第1のN型のMOSトランジスタ(以下、「NMOSトランジスタ」とする。)11、第2のNMOSトランジスタ12及び第1の電流源21を有する。第2のトランスコンダクタンス増幅器としての第2の差動対6は、第3のNMOSトランジスタ13、第4のNMOSトランジスタ14及び第2の電流源22を有する。トランスインピーダンス増幅器としての出力増幅回路30は、低い入力インピーダンスと、十分高いトランスインピーダンスを有する電流入力−電圧出力増幅器であり、例えば、ゲート接地増幅段とソース接地増幅段との縦続接続によって構成されている。
分圧回路40は、第1の抵抗体としての第1の抵抗器41と、第2の抵抗体としての第2の抵抗器42とを有し、第1の抵抗器41と第2の抵抗器42とを直列に接続して構成される。第1の抵抗器41は、第1の方向としてのX方向に配置された抵抗41Xと、第2の方向としてのY方向に配置された抵抗41Yとを有し、抵抗41Xと抵抗41Yとが並列接続されて構成されている。第2の抵抗器42は、X方向に配置された抵抗42Xと、Y方向に配置された抵抗42Yとを有し、抵抗42Xと抵抗42Yとが並列接続されて構成される。
ここで、第1の抵抗器41は第1のピエゾ係数を有する抵抗が用いられ、第2の抵抗器42は、第2のピエゾ係数を有する抵抗が用いられている。すなわち、第1の抵抗器41と第2の抵抗器42は、それぞれ異なるピエゾ係数を有する抵抗が用いられている。具体的には、第1の抵抗器41がPウェル抵抗で構成され、第2の抵抗器42がNウェル抵抗で構成されている。また、抵抗41X、42Xは電流がX方向に流れる抵抗であり、抵抗41Y、42Yは電流がY方向に流れる抵抗である。なお、後述する抵抗43X〜46Xについても、抵抗41X、42Xと同様に、電流がX方向に流れる抵抗である。また、抵抗43Y〜46Yについても、抵抗41Y、42Yと同様に、電流がY方向に流れる抵抗である。
第1の端子101は第1の電源(図示省略)の端子である第1の電源端子3に接続され、第2の端子102は第2の電源(図示省略)の端子である第2の電源端子4に接続されている。また、第3の端子103及び第4の端子104は、それぞれ、第1のNMOSトランジスタ11のゲート及び第2のNMOSトランジスタ12のゲートに接続されている。
第1のNMOSトランジスタ11のドレインは、第4のNMOSトランジスタ14のドレイン及び出力増幅回路30の正入力端に接続されている。第1のNMOSトランジスタ11のソースは、第2のNMOSトランジスタ12のソースと接続されている。この接続点であるノードN2と第2の電源端子4との間には第1の電流源21が接続されている。
第2のNMOSトランジスタ12のドレインは、第3のNMOSトランジスタ13のドレイン及び出力増幅回路30の負入力端に接続されている。第3のNMOSトランジスタ13のソースは、第4のNMOSトランジスタ14のソースと接続されている。この接続点であるノードN3と第2の電源端子4との間には第2の電流源22が接続されている。
入力端子201及び出力端子202は、外部回路(図示省略)と接続可能に構成されている。入力端子201は、第1の電圧−電流変換回路51及び第2の電圧−電流変換回路52の入力端とそれぞれ接続されている。第1の電圧−電流変換回路51の出力端は、第1の電流源21に接続されている。第2の電圧−電流変換回路52の出力端は、第2の電流源22に接続されている。出力端子202は、増幅器の出力部としての出力増幅回路30の出力端と接続されている。
出力増幅回路30の出力端と出力端子202との間には、ノードN4が設定される。ノードN4とノードN6との間には、分圧回路40が接続されている。第1の抵抗器41と第2の抵抗器42との接続点であるノードN5は、第4のNMOSトランジスタ14のゲートと接続されている。ノードN6は、第3のNMOSトランジスタ13のゲートと接続されている。
図2は、第1の電圧−電流変換回路51及び第2の電圧−電流変換回路52の構成例を示す概略図である。
第1の電圧−電流変換回路51は、例えば、第1の演算増幅器71と、第5の電界効果トランジスタとしての第5のNMOSトランジスタ91と、第3の抵抗器43と、第1のカレントミラー回路81と、を備えている。
第1の電圧−電流変換回路51は、例えば、第1の演算増幅器71と、第5の電界効果トランジスタとしての第5のNMOSトランジスタ91と、第3の抵抗器43と、第1のカレントミラー回路81と、を備えている。
第3の抵抗体としての第3の抵抗器43は、例えば、X方向に配置された抵抗43XとY方向に配置された抵抗43Yとを有し、抵抗43Xと抵抗43Yとが直列に接続されて構成されている。第3の抵抗器43は、例えばPウェル抵抗で構成されている。第1のカレントミラー回路81は、例えば、P型のMOSトランジスタ(以下、「PMOSトランジスタ」とする)81a、81b等の2個のトランジスタを有し、ミラー比を調整可能に構成されている。
第1の演算増幅器71は、非反転入力端と、反転入力端と、出力端と、を有している。非反転入力端はノードN1と接続されている。反転入力端は、第5のNMOSトランジスタ91のソースと接続されている。出力端は第5のNMOSトランジスタ91のゲートと接続されている。
第1の演算増幅器71の反転入力端と第5のNMOSトランジスタ91のソースとの接続点はノードN7を構成している。ノードN7には、さらに第3の抵抗器43の一端が接続されている。また、第3の抵抗器43の他端は、第2の電源端子4に接続されている。
第5のNMOSトランジスタ91のドレインは、第1のPMOSトランジスタ81aのドレイン及びゲートと接続されている。すなわち、第1のPMOSトランジスタ81aは、ゲートとドレインとが短絡されている。第1のPMOSトランジスタ81aのゲートは、第2のPMOSトランジスタ81bのゲートと接続されている。また、第1のPMOSトランジスタ81aのソースは、第2のPMOSトランジスタ81bのソース及び第1の電源端子3と接続されている。
第2のPMOSトランジスタ81bのドレインは、例えば、NMOSトランジスタ等のトランジスタのドレイン及びゲートが接続(短絡)されている第1の飽和結線トランジスタ61のドレイン及びゲートと接続されている。第1の飽和結線トランジスタ61のソースは、第2の電源端子4と接続されている。第1の飽和結線トランジスタ61のドレイン及びゲートと第2のPMOSトランジスタ81bのドレインとの接続点を構成するノードN8は、第1の電圧−電流変換回路51における出力端であり、第1の電流源21と接続されている。
第2の電圧−電流変換回路52は、第2の演算増幅器72と、第6の電界効果トランジスタとしての第6のNMOSトランジスタ92と、第4の抵抗器44と、第2のカレントミラー回路82と、を備えている。ここで、第2の演算増幅器72、第6のNMOSトランジスタ92及び第2のカレントミラー回路82は、それぞれ、第1の演算増幅器71、第5のNMOSトランジスタ91及び第1のカレントミラー回路81と、それぞれ、同様に構成されている。従って、ノードN9及びN10は、それぞれ、ノードN7及びN8と対応している。ノードN10は、第2の電圧−電流変換回路52における出力端であり、第2の電流源22と接続されている。
第4の抵抗体としての第4の抵抗器44は、第3の抵抗器43に対して、例えば、X方向に配置された抵抗44XとY方向に配置された抵抗44Yとを有し、抵抗44Xと抵抗44Yとが直列に接続されて構成されている点で類似の構成を有している。その一方で、第4の抵抗器44は、第3の抵抗器43に対して、第3の抵抗器43のピエゾ係数とは異なるピエゾ係数を有している点で相違している。具体的には、第3の抵抗器43がPウェル抵抗で構成される一方、第4の抵抗器44がNウェル抵抗で構成されている点である。
次に、半導体装置1の作用について説明する。
ホール素子100には、半導体基板200に対して垂直な方向、すなわちZ方向に磁束密度Binが印加されている。第1の端子101と第2の端子102との間には駆動電流IDRVが流れ、出力部としての第3の端子103及び第4の端子104の間には、駆動電流IDRVに応じたホール電圧VHが発生する。センサ出力信号としてのホール電圧VHは、次式(1)で与えられる。
ホール素子100には、半導体基板200に対して垂直な方向、すなわちZ方向に磁束密度Binが印加されている。第1の端子101と第2の端子102との間には駆動電流IDRVが流れ、出力部としての第3の端子103及び第4の端子104の間には、駆動電流IDRVに応じたホール電圧VHが発生する。センサ出力信号としてのホール電圧VHは、次式(1)で与えられる。
VH=SI*IDRV*Bin …(1)
SI:単位駆動電流あたりの磁電変換係数
SI:単位駆動電流あたりの磁電変換係数
一方、ホール素子100は、磁束密度Binだけでなく、半導体基板200に印加される応力σ[GPa]に対しても依存性を有する。単位駆動電流あたりの磁電変換係数SIは、次式(2)で与えられる。
SI=SIref*(1+πH*σ) …(2)
SIref:基準応力における単位駆動電流あたりの磁電変換係数
πH:ホール素子感度のピエゾ係数
SI=SIref*(1+πH*σ) …(2)
SIref:基準応力における単位駆動電流あたりの磁電変換係数
πH:ホール素子感度のピエゾ係数
ホール素子100が有するオフセット電圧をキャンセルするための信号処理としていわゆるスピニングカレント法がある。半導体基板200として一般的に用いられる<100>Siウェハのオリエンテーションフラットに対して±45度の方向に駆動電流を交互に供給し、ホール素子100に対してスピニングカレント法を適用する。この場合における上記式(2)の右辺項に含まれるπHは+45[%/GPa]となる。
ここで、応力σは負のとき圧縮応力、正のとき引張応力に対応する。従って、単位駆動電流あたりの磁電変換係数SIは、半導体基板200に圧縮応力が印加されると減少し、半導体基板200に引張応力が印加されると増加する。すなわち、ホール素子100の磁気に対する感度は、半導体基板200に圧縮応力が印加されると応力が印加されていない場合と比べて低感度となり、引張応力が印加されると応力が印加されていない場合と比べて高感度となる。
ここで、応力σは負のとき圧縮応力、正のとき引張応力に対応する。従って、単位駆動電流あたりの磁電変換係数SIは、半導体基板200に圧縮応力が印加されると減少し、半導体基板200に引張応力が印加されると増加する。すなわち、ホール素子100の磁気に対する感度は、半導体基板200に圧縮応力が印加されると応力が印加されていない場合と比べて低感度となり、引張応力が印加されると応力が印加されていない場合と比べて高感度となる。
また、上記式(2)の右辺項に含まれる応力σは、等方性応力σisoとして与えられる。等方性応力σisoは、次式(3)に記載されるように、X方向の垂直応力σxとY方向の垂直応力σyとの和で定義される。
σiso=σx+σy …(3)
σiso=σx+σy …(3)
なお、ここでの応力σは、絶対応力ではなく、半導体基板200に印加される絶対応力と基準応力σrefとの差分と定義する。ここで、基準応力σrefは、例えばウェハ状態、パッケージ樹脂モールド直後の状態、パッケージ樹脂が乾燥している状態等、任意の状態における半導体基板200に印加されている応力である。
第3の端子103と第4の端子104との間に発生したホール電圧VHは、第1の差動対5に入力され、第1のNMOSトランジスタ11を流れる電流(以下、「ホール電流」)IVHに変換される。すなわち、第1の差動対5は、ホール電圧VHをホール電流IVHに変換するトランスコンダクタとして動作する。
第3のNMOSトランジスタ13のゲートには、ノードN6における電圧、すなわち第1の基準電圧としての同相基準電圧VCMが入力される。また、第4のNMOSトランジスタ14のゲートには、ノードN5における電圧である帰還電圧が入力される。第2の差動対6は、帰還電圧FBを帰還電流IFBに変換するトランスコンダクタとして動作する。
第3のNMOSトランジスタ13のゲートには、ノードN6における電圧、すなわち第1の基準電圧としての同相基準電圧VCMが入力される。また、第4のNMOSトランジスタ14のゲートには、ノードN5における電圧である帰還電圧が入力される。第2の差動対6は、帰還電圧FBを帰還電流IFBに変換するトランスコンダクタとして動作する。
出力増幅回路30は、理想的には差動入力電流が零の場合に、有限の出力電圧VOUTを出力する。出力電圧VOUTは、第1の抵抗器41及び第2の抵抗器42によって、第1の分圧電圧及び第2の分圧電圧に分圧され、ノードN5において帰還電圧FBが生成される。
ここで、抵抗41X、41Y及び抵抗42X、42Yが半導体基板200の端部から十分遠い位置に配置され、Z方向における垂直応力及びせん断応力が十分に小さいと仮定する。この仮定の下では、第1の抵抗器41及び第2の抵抗器42におけるそれぞれの合成抵抗値を等方性応力σisoのみに依存可能な配置が存在する。そして、第1の抵抗器41及び第2の抵抗器42におけるそれぞれの合成抵抗値を等方性応力σisoのみに依存可能な配置の一例としては、上述した抵抗41X、41Y及び抵抗42X、42Yの配置である。すなわち、この仮定の下では、第1の抵抗器41及び第2の抵抗器42におけるそれぞれの合成抵抗値は、等方性応力σisoのみに依存する。
第1、3の抵抗器41、43を構成するPウェル抵抗及び第2、4の抵抗器42、44を構成するNウェル抵抗の抵抗値は、半導体基板200に対して印加される応力σに対して、それぞれ下記式(4)及び(5)で与えられることが知られている。
RP=RPref*{1+0.5*(π11p+π12p)*σ} …(4)
RN=RNref*{1+0.5*(π11n+π12n)*σ} …(5)
RPref:Pウェル抵抗の基準応力における抵抗値
RNref:Nウェル抵抗の基準応力における抵抗値
π11p:Pウェル抵抗を流れる電流と平行な方向の応力に対するピエゾ係数
π12p:Pウェル抵抗を流れる電流に直交する方向の応力に対するピエゾ係数
π11n:Nウェル抵抗を流れる電流と平行な方向の応力に対するピエゾ係数
π12n:Nウェル抵抗を流れる電流に直交する方向の応力に対するピエゾ係数
RP=RPref*{1+0.5*(π11p+π12p)*σ} …(4)
RN=RNref*{1+0.5*(π11n+π12n)*σ} …(5)
RPref:Pウェル抵抗の基準応力における抵抗値
RNref:Nウェル抵抗の基準応力における抵抗値
π11p:Pウェル抵抗を流れる電流と平行な方向の応力に対するピエゾ係数
π12p:Pウェル抵抗を流れる電流に直交する方向の応力に対するピエゾ係数
π11n:Nウェル抵抗を流れる電流と平行な方向の応力に対するピエゾ係数
π12n:Nウェル抵抗を流れる電流に直交する方向の応力に対するピエゾ係数
上記式(4)及び(5)の右辺項に含まれるπ11p、π12p、π11n及びπ12nに、一般的な半導体製造プロセスの不純物濃度条件におけるピエゾ係数を適用すると、上記式(4)及び(5)は、下記式(6)及び(7)となる。
RP=RPref*(1+2.5[%/GPa]*σ) …(6)
RN=RNref*(1−24.4[%/GPa]*σ) …(7)
RP=RPref*(1+2.5[%/GPa]*σ) …(6)
RN=RNref*(1−24.4[%/GPa]*σ) …(7)
上記式(6)及び(7)に示されるように、応力σに対する抵抗値の変化の比率(以下、「応力依存係数」とする)、すなわち応力σの係数は、Pウェル抵抗とNウェル抵抗とで正負の符号が異なっている。
第1の抵抗器41及び第2の抵抗器42の抵抗値を、それぞれ、kp*RP及びkn*RNとおくと、分圧回路40における電圧の分圧比DivRatは、下記式(8)で与えられる。また、帰還電圧FBは、ホール電圧VHから出力電圧VOUTまでの増幅率を決定する要素であり、分圧比DivRatを用いて下記式(9)で与えられる。従って、帰還電圧FBは、下記式(8)を用いて下記式(10)のように表すことができる。上記式(6)、(7)及び下記式(10)から、帰還電圧FBは、応力σの関数であることがわかる。
DivRat=kp*RP/(kp*RP+kn*RN) …(8)
kp:抵抗41X、41Yを構成する抵抗素子を直列接続した本数(設計定数)
kn:抵抗42X、42Yを構成する抵抗素子を直列接続した本数(設計定数)
FB=DivRat*VOUT …(9)
=VOUT*kp*RP/(kp*RP+kn*RN) …(10)
DivRat=kp*RP/(kp*RP+kn*RN) …(8)
kp:抵抗41X、41Yを構成する抵抗素子を直列接続した本数(設計定数)
kn:抵抗42X、42Yを構成する抵抗素子を直列接続した本数(設計定数)
FB=DivRat*VOUT …(9)
=VOUT*kp*RP/(kp*RP+kn*RN) …(10)
出力増幅回路30のトランスインピーダンスは十分に高いので、ホール電流IVHと帰還電流IFBとの和は、零とみなすことができる。この結果、下記式(11)が成立する。
FB*Gm2=VH*Gm1 …(11)
Gm1:第1のトランスコンダクタンス増幅器(本実施形態では第1の差動対5)のトランスコンダクタンス(以下、「第1のトランスコンダクタンス」とする)
Gm2:第2のトランスコンダクタンス増幅器(本実施形態では第2の差動対6)のトランスコンダクタンス(以下、「第2のトランスコンダクタンス」とする)
FB*Gm2=VH*Gm1 …(11)
Gm1:第1のトランスコンダクタンス増幅器(本実施形態では第1の差動対5)のトランスコンダクタンス(以下、「第1のトランスコンダクタンス」とする)
Gm2:第2のトランスコンダクタンス増幅器(本実施形態では第2の差動対6)のトランスコンダクタンス(以下、「第2のトランスコンダクタンス」とする)
上記式(11)の左辺項に含まれる帰還電圧FBに上記式(10)を代入して、ホール電圧VHに対する出力増幅回路30の出力電圧VOUT(=VOUT/VH)について解くことによって、ホール電圧VHから出力電圧VOUTまでの増幅率Gを導くことができる。増幅率Gは、下記式(12)で表すことができる。
G=VOUT/VH
=(Gm1/Gm2)*(1+kn/kp*RN/RP) …(12)
G=VOUT/VH
=(Gm1/Gm2)*(1+kn/kp*RN/RP) …(12)
上記式(14)によれば、第2の抵抗器42の抵抗値の第1の抵抗器41の抵抗値に対する比(抵抗比)は、第3の応力依存係数としての応力依存係数−26.9[%/GPa]を有することがわかる。ここで、第2の抵抗器42の抵抗値の第1の抵抗器41に対する抵抗比は、増幅率Gを決定する要因である。第2の抵抗器42の第1の抵抗器41に対する抵抗比とホール素子100の応力依存係数+45[%/GPa]とを組み合わせると、+18.1[%/GPa]となることがわかる。
続いて、第1の差動対5及び第2の差動対6のトランスコンダクタンス比の応力依存係数について説明する。
第1の電流源21の電流値は、第1の電圧−電流変換回路51から流入する電流によって決定される。第2の電流源22の電流値は、第2の電圧−電流変換回路52から流入する電流によって決定される。
第1の電圧−電流変換回路51において、第1の演算増幅器71の増幅率が十分大きい場合、二つの入力端間に仮想短絡が成り立つように負帰還がかかる。従って、第3の抵抗器43の一端は、第2の基準電圧としての基準電圧VREFと同電位となる。また、第1の電流源21へ流出する電流は、第5のNMOSトランジスタ91を、第1の電源端子3から第2の電源端子4へ流れる電流(ドレイン電流)であって、第3の抵抗器43を流れる電流IT1が、第5のNMOSトランジスタ91、第1のカレントミラー回路81及び第1の飽和結線トランジスタ61を介してコピーされた電流である。第1の基準電流としての電流IT1がコピーされる際には、第1のカレントミラー回路81のミラー比が加味され、電流IT1に比例する電流が生成される。この生成された電流は、第1の電流源21へ出力される。
電圧−電流変換回路52についても、電圧−電流変換回路51と同様に考えることができる。すなわち、第2の電流源22へ流出する電流は、第6のNMOSトランジスタ92を、第1の電源端子3から第2の電源端子4へ流れる電流(ドレイン電流)であって、第4の抵抗器44を流れる電流IT2が、第6のNMOSトランジスタ92、第2のカレントミラー回路82及び第2の飽和結線トランジスタ62を介してコピーされた電流である。第2の基準電流としての電流IT2がコピーされる際には、第2のカレントミラー回路82のミラー比が加味され、電流IT2に比例する電流が生成される。この生成された電流は、第2の電流源22へ出力される。
ここで、第3の抵抗器43は、第1の抵抗器41と同様に等方性応力に依存する抵抗値を有する。従って、第3の抵抗器43は、第6の応力依存係数としての応力依存係数を有しており、第3の抵抗器43の抵抗値を、例えば、mRNと表すことができる。第3の抵抗器43の両端に加わる電圧は、基準電圧VREFに等しいので、電流IT1は、第3の抵抗器43の抵抗値をmRNとすると、下記式(15)が成り立つ。また、第4の抵抗器44は、第2の抵抗器42と同様に等方性応力に依存する抵抗値を有する。すなわち、第4の抵抗器44は、第7の応力依存係数としての応力依存係数を有している。電流IT2についても、電流IT1と同様に、第4の抵抗器44の抵抗値をRNとすると、下記式(16)が成り立つ。
IT1=VREF/mRP …(15)
IT2=VREF/RN …(16)
IT1=VREF/mRP …(15)
IT2=VREF/RN …(16)
上記式(15)の右辺項に、上述した式(7)を代入すると、下記式(17)が成り立つ。また、上記式(16)の右辺項に、上述した式(7)を代入すると、下記式(18)が成り立つ。
IT1=(VREF/mRPref)/(1+2.5[%/GPa]*σ)
≒(VREF/mRPref)*(1−2.5[%/GPa]*σ) …(17)
IT2=(VREF/RNref)/(1−24.4[%/GPa]*σ)
≒(VREF/RNref)*(1+24.4[%/GPa]*σ) …(18)
IT1=(VREF/mRPref)/(1+2.5[%/GPa]*σ)
≒(VREF/mRPref)*(1−2.5[%/GPa]*σ) …(17)
IT2=(VREF/RNref)/(1−24.4[%/GPa]*σ)
≒(VREF/RNref)*(1+24.4[%/GPa]*σ) …(18)
上記式(17)から、電流IT1は、半導体基板200に加わる応力σに対し負の依存性を有することがわかる。上記式(17)は、換言すれば、第1の電流源21が半導体基板200に加わる応力σに対して第4の応力依存係数としての−2.5[%/GPa]を有することを示している。上記式(18)から、電流IT2は、応力σに対し正の依存性を有することがわかる。上記式(18)は、換言すれば、第2の電流源22が半導体基板200に加わる応力σに対して第5の応力依存係数としての+24.4[%/GPa]を有することを示している。このように、第1の電流源21の応力依存係数と第2の電流源22の応力依存係数は、互いに異なっている。
また、第1の電流源21及び第2の電流源22は、電流IT1及びIT2が、それぞれ、基準応力σrefにおいて等しくなるように構成されている。すなわち、第1の電流源21及び第2の電流源22は、上記式(15)及び(16)から導き出される下記式(19)を満たすように構成されている。
m=RN/RP …(19)
また、第1の電流源21及び第2の電流源22は、電流IT1及びIT2が、それぞれ、基準応力σrefにおいて等しくなるように構成されている。すなわち、第1の電流源21及び第2の電流源22は、上記式(15)及び(16)から導き出される下記式(19)を満たすように構成されている。
m=RN/RP …(19)
なお、電流IT1及びIT2が、それぞれ、基準応力σrefにおいて必ずしも等しくならない場合が起こり得る。この場合であっても、第1のカレントミラー回路81及び第2のカレントミラー回路82のミラー比が調整可能であれば、上記式(19)が成立するように電流IT1及びIT2をそれぞれ調整することができる。
ここで、第1の差動対5のトランスコンダクタンスGm1は、応力依存性を示す第1の電流源21の電流値の平方根に比例しているため、第1の応力依存係数としての応力依存係数を有している。第2の差動対6のトランスコンダクタンスGm2は、応力依存性を示す第2の電流源22の電流値の平方根に比例しているため、第2の差動対6のトランスコンダクタンスGm2は、第2の応力依存係数としての応力依存係数を有している。
第1のNMOSトランジスタ11から第4のNMOSトランジスタ14の寸法が等しい場合、Kを設計定数とすると、下記式(20)及び(21)が成立する。
Gm1=K*√(IT1) …(20)
Gm2=K*√(IT2) …(21)
第1のNMOSトランジスタ11から第4のNMOSトランジスタ14の寸法が等しい場合、Kを設計定数とすると、下記式(20)及び(21)が成立する。
Gm1=K*√(IT1) …(20)
Gm2=K*√(IT2) …(21)
続いて、磁束密度Binから出力電圧VOUTへの、半導体装置1全体の磁電変換係数(KH*G)の応力依存係数を求めると、下記式(23)で表すことができる。
KH*G=SI*IDRV*G
=SIref*(1+45[%/GPa]*σ)*IDRV
*(1−13.5[%/GPa]*σ)*k*(RNref/RPref)
*(1−26.9[%/GPa]*σ)
≒SIref*IDRV*k*(RNref/RPref)
*(1+4.6[%/GPa]*σ) …(23)
KH*G=SI*IDRV*G
=SIref*(1+45[%/GPa]*σ)*IDRV
*(1−13.5[%/GPa]*σ)*k*(RNref/RPref)
*(1−26.9[%/GPa]*σ)
≒SIref*IDRV*k*(RNref/RPref)
*(1+4.6[%/GPa]*σ) …(23)
上記式(23)より、半導体装置1全体の磁電変換係数(KH*G)の応力依存係数は、+4.6[%/GPa]である。従って、半導体装置1全体の磁電変換係数の応力依存係数は、ホール素子100が有する応力依存係数+45[%/GPa]に対して、絶対値が約1/10に抑圧されていることがわかる。
本実施形態によれば、第1の差動対5及び第2の差動対6のトランスコンダクタンス比と、第1の抵抗器41及び第2の抵抗器42を有する分圧回路40の分圧比と、に応力依存性を付与することができるので、より大きな応力依存係数を得ることができる。従って、本実施形態によれば、回路規模が小さく、低消費電流で、ホール素子100等の物理量センサ素子の感度の応力依存性を低減した半導体装置を提供することができる。また、応力に対する変動の影響が大きいホール素子100を物理量センサ素子として適用した場合においても、半導体装置1全体の磁電変換係数の応力依存係数は、ホール素子100が有する応力依存係数+45[%/GPa]に対して、約1/10と大きな抑圧効果を得ることができる。さらに、ホール電圧VHから出力電圧VOUTまでの増幅率Gは、上述したように、近似式を用いて、第1の差動対5のトランスコンダクタンスGm1の応力依存係数と第2の差動対6のトランスコンダクタンスGm2の応力依存係数との差と分圧回路40の分圧比の応力依存係数との和で求めることができるため、回路設計が容易である。
なお、上述した実施形態では、第1の抵抗器41及び第3の抵抗器43がPウェル抵抗で構成され、第2の抵抗器42及び第4の抵抗器44がNウェル抵抗で構成される例を説明したが、本発明はこの例に限定されない。
第1の抵抗器41及び第2の抵抗器42については、第1の抵抗器41及び第2の抵抗器42のうち、一方がNウェル抵抗で構成され、他方がPウェル抵抗で構成されていればよい。すなわち、第1の抵抗器41がN型及びP型の一方である第1型のウェル抵抗で構成され、第2の抵抗器42がN型及びP型の他方である第2型のウェル抵抗で構成されていてもよい。
第3の抵抗器43及び第4の抵抗器44についても、第1の抵抗器41及び第2の抵抗器42と同様である。すなわち、第3の抵抗器43がN型及びP型の一方である第1型のウェル抵抗で構成され、第4の抵抗器44がN型及びP型の他方である第2型のウェル抵抗で構成されていてもよい。
また、第1の抵抗器41から第4の抵抗器44の各々は、ウェル抵抗の他、拡散抵抗、ポリシリコン抵抗、及び電界効果トランジスタの何れかから選択される少なくとも一つを含んで構成されていてもよい。この場合、第1の抵抗器41がN型の素子を含むのであれば、第2の抵抗器42は他方の型であるP型の素子を含むように構成し、第1の抵抗器41がP型の素子を含むのであれば、第2の抵抗器42は他方の型であるN型の素子を含むように構成する。第3の抵抗器43及び第4の抵抗器44についても、第1の抵抗器41及び第2の抵抗器42と同様である。
なお、図1に示される半導体装置1は、第1の電圧−電流変換回路51、第2の電圧−電流変換回路52及び入力端子201を備える例であるが、必ずしも第1の電圧−電流変換回路51、第2の電圧−電流変換回路52及び入力端子201を備えていなくてもよい。
図1に例示される半導体装置1から第1の電圧−電流変換回路51又は第2の電圧−電流変換回路52を省略してもよいし、第1の電圧−電流変換回路51、第2の電圧−電流変換回路52及び入力端子201を省略してもよい。
図1に例示される半導体装置1から第1の電圧−電流変換回路51又は第2の電圧−電流変換回路52を省略してもよいし、第1の電圧−電流変換回路51、第2の電圧−電流変換回路52及び入力端子201を省略してもよい。
[第2の実施形態]
図3は、第2の実施形態に係る半導体装置の一例である半導体装置1Aの概略図である。なお、図3に示されるX方向、Y方向及びZ方向については、図1と同様である。
図3は、第2の実施形態に係る半導体装置の一例である半導体装置1Aの概略図である。なお、図3に示されるX方向、Y方向及びZ方向については、図1と同様である。
半導体装置1Aは、半導体装置1に対して、第1及び第2のトランスコンダクタンス増幅器の構成が相違するが、その他の点は同様である。そこで、本実施形態では、上記相違点を中心に説明し、半導体装置1と重複する説明については省略する。
半導体装置1Aは、ホール素子100と、第1のOTA(オペレーショナルトランスコンダクタンスアンプ)7と、第2のOTA8と、出力増幅回路30と、分圧回路40と、出力端子202と、を備えている。
第1のトランスコンダクタンス増幅器としての第1のOTA7は、第1のNMOSトランジスタ11、第2のNMOSトランジスタ12、第3の電流源23、第4の電流源24及び第5の抵抗器45を有する。
第1のNMOSトランジスタ11のソース端子には、第3の電流源23の一端が接続される。第3の電流源23の他端は、第2の電源端子4に接続される。第2のNMOSトランジスタ12のソース端子には、第4の電流源24の一端が接続される。第4の電流源24の他端は、第2の電源端子4に接続される。第3の電流源23の一端であるノードN11と第4の電流源24の一端であるノードN12との間に第3の抵抗体としての第5の抵抗器45が接続されている。
第1のNMOSトランジスタ11のソース端子には、第3の電流源23の一端が接続される。第3の電流源23の他端は、第2の電源端子4に接続される。第2のNMOSトランジスタ12のソース端子には、第4の電流源24の一端が接続される。第4の電流源24の他端は、第2の電源端子4に接続される。第3の電流源23の一端であるノードN11と第4の電流源24の一端であるノードN12との間に第3の抵抗体としての第5の抵抗器45が接続されている。
第5の抵抗器45は、例えば、X方向に配置された抵抗45XとY方向に配置された抵抗45Yとを有し、抵抗45Xと抵抗45Yとが直列に接続されて構成されている。また、第5の抵抗器45は、例えば、Pウェル抵抗で構成されており、第1、3の抵抗器41、43等と同様に等方性応力に依存する抵抗値を有している。すなわち、第3の抵抗体としての第5の抵抗器45は、第6の応力依存係数としての応力依存係数を有している。
第2のトランスコンダクタンス増幅器としての第2のOTA8は、第3のNMOSトランジスタ13、第4のNMOSトランジスタ14、第5の電流源25、第6の電流源26及び第6の抵抗器46を有する。
第3のNMOSトランジスタ13のソース端子には、第5の電流源25の一端が接続される。第5の電流源25の他端は、第2の電源端子4に接続される。第4のNMOSトランジスタ14のソース端子には、第6の電流源26の一端が接続される。第6の電流源26の他端は、第2の電源端子4に接続される。第5の電流源25の一端であるノードN13と第6の電流源26の一端であるノードN14との間に第4の抵抗体としての第6の抵抗器46が接続されている。
第3のNMOSトランジスタ13のソース端子には、第5の電流源25の一端が接続される。第5の電流源25の他端は、第2の電源端子4に接続される。第4のNMOSトランジスタ14のソース端子には、第6の電流源26の一端が接続される。第6の電流源26の他端は、第2の電源端子4に接続される。第5の電流源25の一端であるノードN13と第6の電流源26の一端であるノードN14との間に第4の抵抗体としての第6の抵抗器46が接続されている。
第6の抵抗器46は、例えば、X方向に配置された抵抗46XとY方向に配置された抵抗46Yとを有し、抵抗46Xと抵抗46Yとが直列に接続されて構成されている点で類似の構成を有している。その一方で、第6の抵抗器46は、第5の抵抗器45に対して、第5の抵抗器45のピエゾ係数とは異なるピエゾ係数を有している点で相違している。具体的には、第5の抵抗器45がPウェル抵抗で構成される一方、第6の抵抗器46がNウェル抵抗で構成されている点である。なお、また、第6の抵抗器46は、第2、4の抵抗器42,44等と同様に等方性応力に依存する抵抗値を有している。すなわち、第4の抵抗体としての第6の抵抗器46は、第7の応力依存係数としての応力依存係数を有している。
次に、半導体装置1Aの作用について説明する。
第1のOTA7が有するトランスコンダクタンスGm1及び第2のトランスコンダクタンス増幅器としての第2のOTA8が有するトランスコンダクタンスGm2は、下記式(24)及び下記式(25)で与えられる。
第1のOTA7が有するトランスコンダクタンスGm1及び第2のトランスコンダクタンス増幅器としての第2のOTA8が有するトランスコンダクタンスGm2は、下記式(24)及び下記式(25)で与えられる。
Gm1=gm/(1+gm*n*RP) …(24)
Gm2=gm/(1+gm*RN) …(25)
gm:第1〜4のNMOSトランジスタ11〜14のトランスコンダクタンス
n:設計定数
Gm2=gm/(1+gm*RN) …(25)
gm:第1〜4のNMOSトランジスタ11〜14のトランスコンダクタンス
n:設計定数
ここで、gm*n*RP>>1が成り立つ場合、上記式(24)は、下記式(26)に置き換えできる。また、gm*RN>>1が成り立つ場合、上記式(25)は、下記式(27)に置き換えできる。
Gm1≒1/(n*RP) …(26)
Gm2≒1/RN …(27)
Gm1≒1/(n*RP) …(26)
Gm2≒1/RN …(27)
上記式(26)及び(27)によれば、第1トランスコンダクタンスGm1及び第2トランスコンダクタンスGm2が抵抗値の逆数の関数となっている。第1トランスコンダクタンスGm1及び第2トランスコンダクタンスGm2のトランスコンダクタンス比は、上記式(26)及び(27)を用いて、下記式(28)で与えられる。
(Gm1/Gm2)=RN/(n*RP) …(28)
(Gm1/Gm2)=RN/(n*RP) …(28)
前述した式(6)及び(7)を用いて、上記式(28)の右辺項を変形すると、第1トランスコンダクタンスGm1及び第2トランスコンダクタンスGm2のトランスコンダクタンス比は、下記式(29)で表される。
(Gm1/Gm2)
=RNref/(n*RPref)*(1−26.9[%/GPa]*σ) …(29)
(Gm1/Gm2)
=RNref/(n*RPref)*(1−26.9[%/GPa]*σ) …(29)
ここで、基準応力σrefにおけるトランスコンダクタンス比を1とするためには、設計定数nは、下記式(30)で与えられる。
n=RN/RP …(30)
上記式(30)を満たす場合、第1トランスコンダクタンスGm1及び第2トランスコンダクタンスGm2のトランスコンダクタンス比は、下記式(31)で与えられる。
(Gm1/Gm2)=(1−26.9[%/GPa]*σ) …(31)
n=RN/RP …(30)
上記式(30)を満たす場合、第1トランスコンダクタンスGm1及び第2トランスコンダクタンスGm2のトランスコンダクタンス比は、下記式(31)で与えられる。
(Gm1/Gm2)=(1−26.9[%/GPa]*σ) …(31)
上記式(31)によれば、増幅率Gを決定する一要素である、第1トランスコンダクタンスGm1及び第2トランスコンダクタンスGm2のトランスコンダクタンス比は、−26.9[%/GPa]であり、負の応力依存係数を有する。この応力依存係数は、第2の抵抗器42の第1の抵抗器41に対する抵抗比の−26.9[%/GPa]と同じである。
また、半導体装置1Aは、半導体装置1に対して、出力増幅回路30及び分圧回路40の部分は、実質的に相違しない。従って、半導体装置1A全体の磁電変換係数(KH*G)の応力依存係数は、下記式(32)で与えられる。
KH*G=SI*IDRV*G
=SIref*(1+45[%/GPa]*σ)*IDRV
*(1−26.9[%/GPa]*σ)*k*(RNref/RPref)
*(1−26.9[%/GPa]*σ)
=SIref*IDRV*k*(RNref/RPref)
*(1−8.8[%/GPa]*σ) …(32)
KH*G=SI*IDRV*G
=SIref*(1+45[%/GPa]*σ)*IDRV
*(1−26.9[%/GPa]*σ)*k*(RNref/RPref)
*(1−26.9[%/GPa]*σ)
=SIref*IDRV*k*(RNref/RPref)
*(1−8.8[%/GPa]*σ) …(32)
上記式(32)より、半導体装置1A全体の磁電変換係数(KH*G)の応力依存係数は、−8.8[%/GPa]である。従って、半導体装置1A全体の磁電変換係数の応力依存係数は、ホール素子100が有する応力依存係数+45[%/GPa]に対して、過剰補償となっているため、符号は正から負に反転しているものの、絶対値では約1/5に抑圧されていることがわかる。
本実施形態によれば、第1のOTA7及び第2のOTA8のトランスコンダクタンス比と、第1の抵抗器41及び第2の抵抗器42を有する分圧回路40の分圧比と、に応力依存性を付与することができるので、より大きな応力依存係数を得ることができる。従って、本実施形態によれば、回路規模が小さく、低消費電流で、ホール素子100等の物理量センサ素子の感度の応力依存性を低減した半導体装置を提供することができる。
また、応力に対する変動の影響が大きいホール素子100を物理量センサ素子として適用した場合においても、半導体装置1A全体の磁電変換係数の応力依存係数は、ホール素子100が有する応力依存係数+45[%/GPa]に対して、絶対値が約1/5と大きな抑圧効果を得ることができる。さらに、ホール電圧VHから出力電圧VOUTまでの増幅率Gは、上述したように、近似式を用いて、第1のOTA7のトランスコンダクタンスGm1の応力依存係数と第2のOTA8のトランスコンダクタンスGm2の応力依存係数との差と分圧回路40の分圧比の応力依存係数との和で求めることができるため、回路設計が容易である。
また、応力に対する変動の影響が大きいホール素子100を物理量センサ素子として適用した場合においても、半導体装置1A全体の磁電変換係数の応力依存係数は、ホール素子100が有する応力依存係数+45[%/GPa]に対して、絶対値が約1/5と大きな抑圧効果を得ることができる。さらに、ホール電圧VHから出力電圧VOUTまでの増幅率Gは、上述したように、近似式を用いて、第1のOTA7のトランスコンダクタンスGm1の応力依存係数と第2のOTA8のトランスコンダクタンスGm2の応力依存係数との差と分圧回路40の分圧比の応力依存係数との和で求めることができるため、回路設計が容易である。
また、半導体装置1Aでは、第1の電圧−電流変換回路51及び第2の電圧−電流変換回路52を備えることなく、第1のトランスコンダクタンス増幅器のトランスコンダクタンスGm1の第2のトランスコンダクタンス増幅器のトランスコンダクタンスGm2に対するトランスコンダクタンス比(Gm1/Gm2)に応力応答性を付与することができる。このように、半導体装置1Aでは、半導体装置1と比べて、回路規模がさらに小さく、さらに大きい応力依存係数を得ることができる。
なお、上述した実施形態では、第1の抵抗器41及び第5の抵抗器45がPウェル抵抗で構成され、第2の抵抗器42及び第6の抵抗器46がNウェル抵抗で構成される例を説明したが、本発明はこの例に限定されない。
第1の抵抗器41がN型及びP型の一方である第1型のウェル抵抗で構成され、第2の抵抗器42がN型及びP型の他方である第2型のウェル抵抗で構成されていてもよい。また、第5の抵抗器45及び第6の抵抗器46についても、第1の抵抗器41及び第2の抵抗器42と同様に、第5の抵抗器45がN型及びP型の一方である第1型のウェル抵抗で構成され、第6の抵抗器46がN型及びP型の他方である第2型のウェル抵抗で構成されていてもよい。
また、第5の抵抗器45及び第6の抵抗器46の各々は、ウェル抵抗の他、拡散抵抗、ポリシリコン抵抗、及び電界効果トランジスタの何れかから選択される少なくとも一つを含んで構成されていてもよい。この場合、第1の抵抗器41がN型の素子を含むのであれば、第2の抵抗器42は他方の型であるP型の素子を含むように構成し、第1の抵抗器41がP型の素子を含むのであれば、第2の抵抗器42は他方の型であるN型の素子を含むように構成する。第5の抵抗器45及び第6の抵抗器46についても、第1の抵抗器41及び第2の抵抗器42と同様である。
なお、本発明は、前述した実施形態そのままに限定されるものではなく、実施段階では、前述した例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更をすることができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、前述した実施形態において、半導体装置1、1Aにおける増幅器が、差動入力/単相出力の構成例を説明したが、半導体装置1、1Aは、後述する図4に示されるように、差動入力/差動出力のいわゆる完全差動型の増幅器を備えていてもよい。すなわち、半導体装置1、1Aにおける出力増幅回路30の代わりに出力増幅回路30Aを備える半導体装置を適用していてもよい。
図4は、実施形態に係る半導体装置であって、出力増幅回路30Aを含む完全差動型の増幅器を備える半導体装置1Bの一部を例示した概略図である。
半導体装置1Bは、2個の出力端を含む出力増幅回路30Aを備えるため、第1の出力端子202aと、第2の出力端子202bと、を備えている。出力増幅回路30Aは、正相出力端及び逆相出力端を有している。正相出力端及び逆相出力端は、それぞれ、第1の出力端子202a及び第2の出力端子202bに接続されている。逆相出力端と第2の出力端子202bとを接続する電路上にはノードN11が設定されている。ノードN11とノードN4との間には、分圧回路40Aが接続されている。
半導体装置1Bは、2個の出力端を含む出力増幅回路30Aを備えるため、第1の出力端子202aと、第2の出力端子202bと、を備えている。出力増幅回路30Aは、正相出力端及び逆相出力端を有している。正相出力端及び逆相出力端は、それぞれ、第1の出力端子202a及び第2の出力端子202bに接続されている。逆相出力端と第2の出力端子202bとを接続する電路上にはノードN11が設定されている。ノードN11とノードN4との間には、分圧回路40Aが接続されている。
分圧回路40Aは、分圧回路40に対して、さらに第2の抵抗器42が直列に接続されており、第1の分圧電圧としての電圧VFBP及び第2の分圧電圧としての電圧VFBNを得る。電圧VFBNは第3のNMOSトランジスタ13のゲートに入力される。電圧VFBPは第4のNMOSトランジスタ14のゲートに入力される。半導体装置1Bは、半導体装置1、1Aに対して、回路規模は増大するものの、優れた同相除去比特性が得られるため、外乱に対して頑健という利点がある。
前述した実施形態においては、第1の差動対5及び第2の差動対6における入力トランジスタを、NMOSトランジスタで構成される例を説明したが、テール電流源をソース電流源とし、入力トランジスタがPMOSトランジスタで構成されてもよいし、NMOSトランジスタ入力差動対とPMOSトランジスタ入力差動対の両者を並列に接続して構成した、いわゆるRail−To−Rail入力段構成としてもよい。また、前述した実施形態においては、第1の差動対5、第2の差動対6、第1のOTA7及び第2のOTA8における入力トランジスタが、MOSトランジスタ(MOSFET)で構成される例を説明したが、これに限定されない。第1〜4のNMOSトランジスタ11〜14は、MOSFETの代わりに、例えば、MIS−FETや接合型FET(JFET)等のMOSFET以外の電界効果トランジスタ(FET)でもよい。
前述した実施形態において、ホール素子100の感度の応力依存性を相殺するために好適な組み合わせとして、トランスコンダクタンス比(Gm1/Gm2)を決定するための抵抗の種類と、分圧回路40における分圧比を決定するための抵抗の種類には、同じ組み合わせを用いたが、他の物理量センサの感度の応力依存性を相殺するのに好適な、異なる応力依存係数を実現するために、別の種類の抵抗の組み合わせを用いてもよい。
例えば、前述した実施形態において、第1の抵抗器41及び第3の抵抗器43は、どちらも同じP型の例を説明しているが、必ずしも同じ型である必要はない。例えば、第1の抵抗器41がNウェル抵抗で構成され、第3の抵抗器43がPウェル抵抗で構成されてもよい。この場合、第2の抵抗器42はPウェル抵抗で構成され、第4の抵抗器44はNウェル抵抗で構成される。また、第1の抵抗器41及び第5の抵抗器45は、どちらも同じP型の例を説明しているが、必ずしも同じ型である必要はない。例えば、第1の抵抗器41がNウェル抵抗で構成され、第5の抵抗器45がPウェル抵抗で構成されてもよい。この場合、第2の抵抗器42はPウェル抵抗で構成され、第4の抵抗器44はNウェル抵抗で構成される。
例えば、前述した実施形態において、第1の抵抗器41及び第3の抵抗器43は、どちらも同じP型の例を説明しているが、必ずしも同じ型である必要はない。例えば、第1の抵抗器41がNウェル抵抗で構成され、第3の抵抗器43がPウェル抵抗で構成されてもよい。この場合、第2の抵抗器42はPウェル抵抗で構成され、第4の抵抗器44はNウェル抵抗で構成される。また、第1の抵抗器41及び第5の抵抗器45は、どちらも同じP型の例を説明しているが、必ずしも同じ型である必要はない。例えば、第1の抵抗器41がNウェル抵抗で構成され、第5の抵抗器45がPウェル抵抗で構成されてもよい。この場合、第2の抵抗器42はPウェル抵抗で構成され、第4の抵抗器44はNウェル抵抗で構成される。
なお、X方向に配置される抵抗41X〜46X及びY方向に配置される抵抗41Y〜46Yは、1個の抵抗素子で構成されていてもよいし、複数個の抵抗素子で構成されていてもよい。また、抵抗41X〜46X及び抵抗41Y〜46Yの接続は、前述した例に限定されるものではない。
例えば、第1の抵抗器41は、X方向に配置される抵抗41Xの抵抗値(複数の抵抗素子で構成される場合、これらの合成抵抗値)と、Y方向に配置される抵抗41Yの抵抗値(複数の抵抗素子で構成される場合、これらの合成抵抗値)が等しければ、抵抗41X及び抵抗41Yの接続を、並列接続とするか直列接続とするかは問わない。X方向に配置される抵抗41Xの抵抗値と、Y方向に配置される抵抗41Yの抵抗値が等しければ、第1の抵抗器41全体の抵抗値を等方性応力に依存させることができるためである。上記第1の抵抗器41における抵抗41X及び抵抗41Yの接続に関する内容は、第2〜第6の抵抗器42〜46における抵抗42X〜46X及び抵抗42Y〜46Yの接続についても同様である。
なお、前述した実施形態では、ゲート接地増幅器としてのゲート接地増幅段とソース接地増幅器としてのソース接地増幅段との縦続接続によって構成される出力増幅回路30を説明したが、これに限定されない。出力増幅回路30は、ゲート接地増幅段及びソース接地増幅段の一方を用いて構成されていてもよい。
なお、前述した実施形態では、Pウェル抵抗及びNウェル抵抗間のプロセスバラツキを補正する観点から、第1のカレントミラー回路81及び第2のカレントミラー回路82が、それぞれ、ミラー比を調整可能に構成されている例を説明したが、本発明はこの例に限定されない。例えば、第1のカレントミラー回路81及び第2のカレントミラー回路82の両方が、固定のミラー比を有する(調整不可な)構成でもよいし、第1のカレントミラー回路81及び第2のカレントミラー回路82の一方が、固定のミラー比を有する構成でもよい。
また、前述した実施形態において、第1の電圧−電流変換回路51が第5のNMOSトランジスタ91を備え、第2の電圧−電流変換回路52が第6のNMOSトランジスタ92を備える例を説明したが、これに限定されない。例えば、第5のNMOSトランジスタ91及び第6のNMOSトランジスタ92は、MIS−FETや接合型FET(JFET)等のMOSFET以外のFETでもよい。
また、前述した実施形態において、第1の電圧−電流変換回路51が第5のNMOSトランジスタ91を備え、第2の電圧−電流変換回路52が第6のNMOSトランジスタ92を備える例を説明したが、これに限定されない。例えば、第5のNMOSトランジスタ91及び第6のNMOSトランジスタ92は、MIS−FETや接合型FET(JFET)等のMOSFET以外のFETでもよい。
さらに、前述した実施形態では、物理量センサ素子の一例としてホール素子の場合を説明したが、本発明は、この例に限定されない。本発明は、ホール素子以外の他の磁気センサ素子、温度センサ、光センサ及び圧力センサ素子等の各種の物理量センサについてもホール素子の場合と同様に適用することができる。
1 半導体装置
3 第1の電源端子
4 第2の電源端子
5 第1の差動対
6 第2の差動対
7 第1のOTA
8 第2のOTA
11〜14 第1〜4のNMOSトランジスタ
21〜26 第1〜6の電流源
30 出力増幅回路
40 分圧回路
41〜46 第1〜6の抵抗器
41X〜46X (X方向に配置された)抵抗
41Y〜46Y (Y方向に配置された)抵抗
51 第1の電圧−電流変換回路
52 第2の電圧−電流変換回路
71 第1の演算増幅器
72 第2の演算増幅器
91 第5のNMOSトランジスタ
92 第6のNMOSトランジスタ
100 ホール素子
101〜104 第1〜4の端子
200 半導体基板
201 入力端子
202 出力端子
N1〜N12 ノード
3 第1の電源端子
4 第2の電源端子
5 第1の差動対
6 第2の差動対
7 第1のOTA
8 第2のOTA
11〜14 第1〜4のNMOSトランジスタ
21〜26 第1〜6の電流源
30 出力増幅回路
40 分圧回路
41〜46 第1〜6の抵抗器
41X〜46X (X方向に配置された)抵抗
41Y〜46Y (Y方向に配置された)抵抗
51 第1の電圧−電流変換回路
52 第2の電圧−電流変換回路
71 第1の演算増幅器
72 第2の演算増幅器
91 第5のNMOSトランジスタ
92 第6のNMOSトランジスタ
100 ホール素子
101〜104 第1〜4の端子
200 半導体基板
201 入力端子
202 出力端子
N1〜N12 ノード
Claims (15)
- 半導体基板と、前記半導体基板の上に形成される、物理量センサ素子、前記物理量センサ素子の出力部と接続される増幅器、両端のうちの一端が前記増幅器の出力部に接続され、前記両端の電圧を分圧する分圧回路及び前記増幅器の出力部から出力される出力電圧を外部回路へ出力する少なくとも1個の出力端子と、を備える半導体装置であって、
前記物理量センサ素子は、前記半導体基板に加わる応力に依存するセンサ出力信号を前記増幅器へ出力し、
前記分圧回路は、前記半導体基板に加わる応力に対して依存性を示す、第1の抵抗体及び第2の抵抗体を有するとともに、前記増幅器の出力電圧に基づく電圧を発生させ、
前記増幅器は、前記センサ出力信号が入力される第1の入力部と、
前記増幅器の出力電圧に基づく電圧がフィードバックされて入力される第2の入力部と、
前記半導体基板に加わる応力に対して依存性を示す第1のトランスコンダクタンスを有し、前記第1の入力部に入力される前記センサ出力信号と、前記第1のトランスコンダクタンスとに基づき、第1の電流を出力する第1のトランスコンダクタンス増幅器と、
前記半導体基板に加わる応力に対して依存性を示す第2のトランスコンダクタンスを有し、前記第2の入力部に入力される電圧と、前記第2のトランスコンダクタンスとに基づき、第2の電流を出力する第2のトランスコンダクタンス増幅器と、
前記第1の電流と前記第2の電流とが結合されて入力され、入力された電流に基づく電圧を出力するトランスインピーダンス増幅器と、
前記トランスインピーダンス増幅器から出力される前記電圧を前記出力端子へ出力する前記出力部と、を有し、
前記第1のトランスコンダクタンス、前記第2のトランスコンダクタンス及び前記第1の抵抗体の抵抗値及び前記第2の抵抗体の抵抗値の比で決定される分圧比が有する前記半導体基板に加わる応力に対する応力依存係数を、それぞれ、第1の応力依存係数、第2の応力依存係数及び第3の応力依存係数とする場合、前記増幅器の増幅率は、前記第1の応力依存係数と前記第2の応力依存係数の差と、前記第3の応力依存係数との和で近似される応力依存係数を有することを特徴とする半導体装置。 - 前記分圧回路は、前記一端と第1の基準電圧を与えるノードに接続される他端とを含み、前記出力電圧と前記第1の基準電圧との電圧差を、前記分圧比を有する分圧電圧に分圧するように構成され、
前記第2の入力部にフィードバックされて入力される電圧は、前記第1の基準電圧及び前記分圧電圧である請求項1に記載の半導体装置。 - 少なくとも1個の前記出力端子は、第1の出力電圧を前記外部回路へ出力する第1の出力端子と第2の出力電圧を前記外部回路へ出力する第2の出力端子とを含み、
前記増幅器は、前記第1の出力端子に接続される第1の出力端及び前記第2の出力端子に接続される第2の出力端を含み、
前記分圧回路は、前記第1の出力端に接続される一端と前記第2の出力端に接続される他端とを含み、前記第1の出力電圧と前記第2の出力電圧との電圧差を、前記分圧比を有する第1の分圧電圧及び第2の分圧電圧に分圧するように構成され、
前記第2の入力部にフィードバックされて入力される電圧は、前記第1の分圧電圧及び前記第2の分圧電圧である請求項1に記載の半導体装置。 - 前記物理量センサ素子の前記出力部は、少なくとも第1の出力端及び第2の出力端を含んでおり、
前記センサ出力信号は、前記第1の出力端から出力される第1のセンサ出力電圧と前記第2の出力端から出力される第2のセンサ出力電圧との電圧差を表す信号であって、
前記第1のトランスコンダクタンス増幅器は、第1の電界効果トランジスタ及び第2の電界効果トランジスタを有し、前記第1の電界効果トランジスタ及び前記第2の電界効果トランジスタにそれぞれ印加される前記第1のセンサ出力電圧及び前記第2のセンサ出力電圧の電圧差を前記第1の電流に変換し、
前記第2のトランスコンダクタンス増幅器は、第3の電界効果トランジスタ及び第4の電界効果トランジスタを有し、前記第3の電界効果トランジスタ及び前記第4の電界効果トランジスタにそれぞれ印加される前記第1の分圧電圧及び前記第2の分圧電圧の電圧差を前記第2の電流に変換する請求項1に記載の半導体装置。 - 前記第1のトランスコンダクタンス増幅器は、前記第1の電界効果トランジスタのソースと前記第2の電界効果トランジスタのソースとを接続した接続点と一端が接続される第1の電流源をさらに有し、
前記第2のトランスコンダクタンス増幅器は、前記第3の電界効果トランジスタのソースと前記第4の電界効果トランジスタのソースとを接続した接続点と一端が接続される第2の電流源をさらに有し、
前記第1の電流源及び前記第2の電流源は、それぞれ、前記半導体基板に加わる応力に対する第4の応力依存係数及び第5の応力依存係数を有する請求項4に記載の半導体装置。 - 第2の基準電圧が入力される入力端子と、
前記入力端子と接続される入力端と、前記半導体基板に加わる応力に対する第6の応力依存係数を有する第3の抵抗体と、前記第1の電流源と接続される出力端と、を有する第1の電圧−電流変換回路と、
前記入力端子と接続される入力端と、前記半導体基板に加わる応力に対する第7の応力依存係数を有する第4の抵抗体と、前記第2の電流源と接続される出力端と、を有する第2の電圧−電流変換回路と、をさらに備え、
前記第1の電圧−電流変換回路は、前記第2の基準電圧と前記第3の抵抗体の抵抗値との比に応じた第1の基準電流を前記出力端から出力し、
前記第2の電圧−電流変換回路は、前記第2の基準電圧と、前記第4の抵抗体の抵抗値との比に応じた第2の基準電流を前記出力端から出力し、
前記第1の電流源は、前記第1の基準電流に比例する電流を流すように構成され、
前記第2の電流源は、前記第2の基準電流に比例する電流を流すように構成され、
前記第6の応力依存係数及び前記第7の応力依存係数は、互いに異なるピエゾ係数である請求項5に記載の半導体装置。 - 前記第1の電圧−電流変換回路は、第1の演算増幅器と、前記第1の演算増幅器の出力端及び前記第3の抵抗体を介して第2の電源端子と接続される第5の電界効果トランジスタと、をさらに有し、
前記第1の演算増幅器の非反転入力端は、前記入力端子と接続され、前記第1の演算増幅器の反転入力端は、前記第5の電界効果トランジスタと前記第3の抵抗体の一端とが接続された接続点と接続され、
前記第3の抵抗体の他端は前記第2の電源端子に接続され、
前記第2の電圧−電流変換回路は、第2の演算増幅器と、前記第2の演算増幅器の出力端及び前記第4の抵抗体を介して前記第2の電源端子と接続される第6の電界効果トランジスタと、をさらに有し、
前記第2の演算増幅器の非反転入力端は、前記入力端子と接続され、前記第2の演算増幅器の反転入力端は、前記第6の電界効果トランジスタと前記第4の抵抗体の一端とが接続された接続点と接続され、
前記第4の抵抗体の他端は前記第2の電源端子に接続され、
前記第1の基準電流は、前記第5の電界効果トランジスタのドレイン電流に比例し、
前記第2の基準電流は、前記第6の電界効果トランジスタのドレイン電流に比例するように設定される請求項6に記載の半導体装置。 - 前記第3の抵抗体及び前記第4の抵抗体の少なくとも一方は、前記半導体基板の基板面に平行な第1の方向に配置される抵抗と、前記基板面に平行な方向であって前記第1の方向に直交する第2の方向に配置される抵抗と、が接続されて構成される請求項6又は7に記載の半導体装置。
- 前記第1のトランスコンダクタンス増幅器は、前記第1の電界効果トランジスタのソースと一端が接続される第1の電流源と、前記第2の電界効果トランジスタのソースと一端が接続される第2の電流源と、前記第1の電流源の一端と前記第2の電流源の一端とを接続する第3の抵抗体と、をさらに有し、
前記第2のトランスコンダクタンス増幅器は、前記第3の電界効果トランジスタのソースと一端が接続される第3の電流源と、前記第4の電界効果トランジスタのソースと一端が接続される第4の電流源と、前記第3の電流源の一端と前記第4の電流源の一端とを接続する第4の抵抗体と、をさらに有し、
前記第3の抵抗体及び前記第4の抵抗体は、それぞれ、前記半導体基板に加わる応力に対する第4の応力依存係数及び第5の応力依存係数を有し、前記第4の応力依存係数及び前記第5の応力依存係数は、互いに異なるピエゾ係数である請求項4に記載の半導体装置。 - 前記第3の抵抗体及び前記第4の抵抗体の少なくとも一方は、前記半導体基板の基板面に平行な第1の方向に配置される抵抗と、前記基板面に平行な方向であって前記第1の方向に直交する第2の方向に配置される抵抗と、が接続されて構成される請求項9に記載の半導体装置。
- 前記第3の抵抗体は、N型及びP型の一方である第1型の拡散抵抗、前記第1型のウェル抵抗、前記第1型のポリシリコン抵抗及び前記第1型の電界効果トランジスタの何れかから選択される少なくとも一つを含み、
前記第4の抵抗体は、前記N型及びP型の一方に対する他方である第2型の拡散抵抗、前記第2型のウェル抵抗、前記第2型のポリシリコン抵抗及び前記第2型の電界効果トランジスタの何れかから選択される少なくとも一つを含む請求項6から10の何れか1項に記載の半導体装置。 - 前記第3の応力依存係数は、前記第1の抵抗体が有する第1のピエゾ係数と前記第2の抵抗体が有する第2のピエゾ係数と、を含み、
前記第1の抵抗体及び前記第2の抵抗体の少なくとも一方は、前記半導体基板の基板面に平行な第1の方向に配置される抵抗と、前記基板面に平行な方向であって前記第1の方向に直交する第2の方向に配置される抵抗と、が接続されて構成される請求項1から11の何れか1項に記載の半導体装置。 - 前記物理量センサ素子は、ホール素子、温度センサ素子、光センサ素子及び圧力センサ素子から選択される何れか一つであることを特徴とする請求項1から12の何れか1項に記載の半導体装置。
- 前記トランスインピーダンス増幅器は、ゲート接地増幅器及びソース接地増幅器の少なくとも一方をさらに有する請求項1から13の何れか1項に記載の半導体装置。
- 前記第1の抵抗体は、N型及びP型の一方である第1型の拡散抵抗、前記第1型のウェル抵抗、前記第1型のポリシリコン抵抗及び前記第1型の電界効果トランジスタの何れかから選択される少なくとも一つを含み、
前記第2の抵抗体は、前記N型及びP型の一方に対する他方である第2型の拡散抵抗、前記第2型のウェル抵抗、前記第2型のポリシリコン抵抗及び前記第2型の電界効果トランジスタの何れかから選択される少なくとも一つを含む請求項1から14の何れか1項に記載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019048069A JP7297479B2 (ja) | 2019-03-15 | 2019-03-15 | 半導体装置 |
US16/800,399 US11131721B2 (en) | 2019-03-15 | 2020-02-25 | Semiconductor device |
TW109106484A TW202100956A (zh) | 2019-03-15 | 2020-02-27 | 半導體裝置 |
CN202010174763.3A CN111693187B (zh) | 2019-03-15 | 2020-03-13 | 半导体装置 |
KR1020200031147A KR20200110238A (ko) | 2019-03-15 | 2020-03-13 | 반도체 장치 |
US17/459,260 US11624789B2 (en) | 2019-03-15 | 2021-08-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019048069A JP7297479B2 (ja) | 2019-03-15 | 2019-03-15 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2020148699A JP2020148699A (ja) | 2020-09-17 |
JP2020148699A5 true JP2020148699A5 (ja) | 2021-10-28 |
JP7297479B2 JP7297479B2 (ja) | 2023-06-26 |
Family
ID=72423289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019048069A Active JP7297479B2 (ja) | 2019-03-15 | 2019-03-15 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US11131721B2 (ja) |
JP (1) | JP7297479B2 (ja) |
KR (1) | KR20200110238A (ja) |
CN (1) | CN111693187B (ja) |
TW (1) | TW202100956A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7297479B2 (ja) * | 2019-03-15 | 2023-06-26 | エイブリック株式会社 | 半導体装置 |
DE102021102051A1 (de) * | 2021-01-29 | 2022-08-04 | Infineon Technologies Ag | Vorrichtungen und verfahren zur erfassung von elektrischem strom |
US20230246612A1 (en) * | 2022-01-31 | 2023-08-03 | Texas Instruments Incorporated | High tolerance variable gain amplifiers |
TWI831605B (zh) * | 2023-02-07 | 2024-02-01 | 大陸商北京集創北方科技股份有限公司 | 電流檢測電路與電子晶片檢測裝置 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3030620A1 (de) * | 1980-08-13 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur aenderung der elektrischen schaltungskonfiguration von integrierten halbleiterschaltkreisen |
US4868902A (en) * | 1988-02-03 | 1989-09-19 | Hughes Aircraft Company | GaAs capacitive feedback transimpedance amplifier |
US7980138B2 (en) * | 2007-10-29 | 2011-07-19 | Infineon Technologies Ag | Integrated circuit with stress sensing element |
JP2009188223A (ja) * | 2008-02-07 | 2009-08-20 | Seiko Instruments Inc | 半導体装置 |
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-
2019
- 2019-03-15 JP JP2019048069A patent/JP7297479B2/ja active Active
-
2020
- 2020-02-25 US US16/800,399 patent/US11131721B2/en active Active
- 2020-02-27 TW TW109106484A patent/TW202100956A/zh unknown
- 2020-03-13 CN CN202010174763.3A patent/CN111693187B/zh active Active
- 2020-03-13 KR KR1020200031147A patent/KR20200110238A/ko unknown
-
2021
- 2021-08-27 US US17/459,260 patent/US11624789B2/en active Active
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