JP7092692B2 - 応力補償制御回路及び半導体センサ装置 - Google Patents
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Description
半導体チップは、パッケージングで組み立てを行うことで、チップがパッケージの樹脂により保護される。このため、半導体センサは、パッケージの樹脂が固化する際に縮小するため、この樹脂から機械的な応力が印加されることになる。
半導体センサが抵抗のブリッジ構成として半導体チップ上に形成されている場合、機械的な応力が印加されることにより、半導体センサの検出感度が変化してしまい、精度の高い磁場の強度の検出が行えなくなる。
しかし、機械的な応力が印加されることにより、ホール素子の磁場の強度に対する検出感度が、ピエゾ効果により変化することになる。
これにより、ホール素子に印加されている応力による磁場の検出感度の変化をキャンセルすることで補償し、磁場の精度の高い検出を行なっている。
また、拡散抵抗は、抵抗値の精度を高くする場合、抵抗を形成するための面積を大きくする必要があり、チップの面積が増加してしまう。
以下、図面を参照して、本発明の第1の実施形態について説明する。図1は、第1の実施形態における半導体センサ装置の一例を示す回路図である。本実施形態においては、半導体センサの一例としてホール素子を用いて説明するが、抵抗のブリッジ構成として形成された半導体センサであれば、応力に対応して半導体センサの検出感度の補償を行なうことが可能である。また、本実施形態におけるホール素子の検出感度の補償とは、同一の磁場の強度であれば、応力によらず一定の検出値が得られるように制御することを示している。
応力補償制御回路311は、半導体センサ装置211に印加される応力に対応して、ホール素子200の検出感度を調整して補償する補償電流I1を生成する回路であり、応力補償電圧生成回路101と電圧電流変換回路301とを備えている。
電圧電流変換回路302は、基準電圧回路100から供給される基準電圧Vrefを、電圧/電流(V/I)変換(以降、V/I変換と示す)して、変換した電流I2をホール素子200に出力する。
応力補償電圧生成回路101は、自身に印加される応力に対応した電圧レベルの補償電圧Vstrを発生し、発生した補償電圧Vstrを電圧電流変換回路301に出力する。
電圧電流変換回路301は、応力補償電圧生成回路101から供給される補償電圧Vstrを、V/I変換して、変換した補償電流I1をホール素子200に出力する。
増幅器400は、ホール素子200から供給される検出電圧VHを増幅し、増幅電圧Vampとして外部回路に出力する。
以下、上記応力補償電圧生成回路101の回路構成及び補償電圧Vstrの生成に関して説明する。
図2は、本発明の第1の実施形態による応力補償電圧生成回路の回路例Aを示す回路図である。図2において、応力補償電圧生成回路101は、エンハンスメント型のPチャネル型MOSトランジスタ(以下、P-ENHトランジスタと示す)41及び42とからなるカレントミラー回路と、ディプレッション型のNチャネル型MOSトランジスタ(以下、N-DEPトランジスタと示す)11及び12と、エンハンスメント型のNチャネル型MOSトランジスタ(以下、N-ENHトランジスタと示す)21及び22から構成されている。
N-DEPトランジスタ11及びN-DEPトランジスタ12は、ゲートとソースとがVSS配線2に接続されている。すなわち、N-DEPトランジスタ11及びN-DEPトランジスタ12は、接続点P1とVSS配線2との間に並列に配置されている。
N-ENHトランジスタ21及びN-ENHトランジスタ22は、ソースがVSS配線2に接続されている。すなわち、N-ENHトランジスタ21及びN-ENHトランジスタ22は、接続点P2とVSS配線2との間に並列に配置されている。
また、接続点P2は、配線51により、電圧電流変換回路301を介して図1における接続点300に接続されている。
例えば、N-DEPトランジスタ11はチャネル方向R1がX軸方向(第1方向)に平行であり、N-DEPトランジスタ12はチャネル方向R2がY軸方向(第2方向)に平行である。すなわち、N-DEPトランジスタ11のチャネル方向R1は、N-DEPトランジスタ12のチャネル方向R2に対して直角の方向である。
例えば、N-ENHトランジスタ22はチャネル方向R3がX軸方向に平行であり、N-ENHトランジスタ21はチャネル方向R4がY軸方向に平行である。すなわち、N-ENHトランジスタ21のチャネル方向R3は、N-ENHトランジスタ22のチャネル方向R4に対して直角の方向である。
図3は、印加される応力とMOSトランジスタのK値との対応関係を説明する図である。
図3(a)は、チャネル方向と応力との対応関係を説明する図である。チャネル方向RがドレインD、ゲートG及びソースSの配列に対して平行になっている。図3(a)においては、例えば、チャネル方向RがX軸に平行となるようにMOSトランジスタが、チップ上に形成されている。この場合、チャネル方向Rに平行なX軸方向の応力が応力σLであり、チャネル方向Rに直角なY軸方向の応力が応力σTである。一方、図3(a)の各トランジスタの配置に対して、90°回転させた配置においては、X軸方向の応力がσTとなり、Y軸方向の応力がσLとなる。
また、MOSトランジスタは、MOSトランジスタのチャネル方向(X軸、Y軸)に対して、ホール素子200の電流の流れる方向が45°の傾きを有するように、ホール素子200の近傍に配置する。
図3(e)は、チャネル方向に対して直角に、すなわちY軸に平行に応力σTが印加された際のN-ENHトランジスタのK値の変化を示すグラフである。図3(e)において、横軸がN-ENHトランジスタに印加される応力σTを示し、縦軸がN-ENHトランジスタのK値KNを示している(σTに対するKNの変化が傾きβT>0)。
N-ENHトランジスタのK値は、N-DEPトランジスタと同様に、σLの変化に正の依存性を有している。また、E-ENHトランジスタは、σL及びσTの変化の傾きβL、βTそれぞれがN-DEPトランジスタに比較して大きい(βL>αL、βT>αT)。また、N-ENHトランジスタは、βL>βTの関係を有している。
図3(g)は、チャネル方向に対して直角に、すなわちY軸に平行に応力σTが印加された際のP-ENHトランジスタのK値の変化を示すグラフである。図3(e)において、横軸がP-ENHトランジスタに印加される応力σTを示し、縦軸がP-ENHトランジスタのK値|KP|を示している。
P-ENHトランジスタのK値は、N-DEPトランジスタ及びENHトランジスタと逆に、σLの変化に負の依存性を有し(γL<0)、一方、σTの変化に正の依存性を有している。また、P-ENHトランジスタは、γL<γTの関係を有している。
一方、ホール素子の応力による補償の精度を上げるためには、等方性応力に依存するホール素子の応力による変化に対応させる必要がある。
このため、本実施形態においては、N-DEPトランジスタ11及びN-DEPトランジスタ12の各々、またN-ENHトランジスタ21及びN-ENHトランジスタ22の各々において、それぞれチャネル方向を直角に形成し、トランジスタペア(トランジスタ組)とすることで、差応力σdiffによるK値の変化分をキャンセルする。
以下に、応力補償電圧生成回路101の回路例Aにおける補償電圧Vstrの生成について説明する。
図4(a)は、図2の回路が生成する補償電圧Vstrと、ドレイン・ソース間電流IDSとの対応を示すグラフである。縦軸がドレイン・ソース間電流IDSを示し、横軸がゲート・ソース間電圧VGSを示している。電圧VTNがN-ENHトランジスタ21及びN-ENHトランジスタ22の各々の閾値電圧であり、電圧VTDがN-DEPトランジスタ11及びN-DEPトランジスタ12の各々の閾値電圧である。
また、N-ENHトランジスタ21及びN-ENHトランジスタ22に流れるドレイン・ソース間を合計し、ドレイン・ソース間IDSN0、IDSNと表している。ここで、ドレイン・ソース間IDSN0が初期状態における電流値であり、ドレイン・ソース間IDSNが引張応力としての応力σL及び応力σTが低下した状態の電流値である。
このため、 図4(a)から判るように、引張応力が低下した場合(すなわち、圧縮応力が印加された場合)、応力補償電圧生成回路101の回路例Aの発生する補償電圧Vstr0が、N-DEPトランジスタ11及びN-DEPトランジスタ12とN-ENHトランジスタ21及びN-ENHトランジスタ22との低下する電流量の違いにより、補償電圧Vstr0が電圧Δ増加して、補償電圧Vstr1となる。
また、組であるP-ENHトランジスタ(例えば、後述するP-ENHトランジスタ31及びP-ENHトランジスタ32)の各々に流れるドレイン・ソース間を合計し、ドレイン・ソース間IDSP0、IDSPと表している。ここで、ドレイン・ソース間IDSP0が初期状態における電流値であり、ドレイン・ソース間IDSPが圧縮応力として応力σL及び応力σTが印加された状態の電流値である。
しかしながら、他の構成として、以下のように、N-DEPトランジスタ11とN-DEPトランジスタ12とを直列に接続し、またN-ENHトランジスタ21とN-ENHトランジスタ22とを直列に接続した構成でも良い。
また、N-ENHトランジスタ21は、ドレイン及びゲートが接続点P2に接続され、ソースがN-ENHトランジスタ22のドレインに接続される。N-ENHトランジスタ22は、ゲートが接続点P2に接続され、ソースがVSS配線2に接続される。
この回路例Aの他の構成例においても、回路例Aと同様に、印加される応力に対応した補償電圧Vstrを生成することができる。
この構成例の場合、圧縮応力として応力σL及び応力σTが印加された際、N-DEPトランジスタ11とN-DEPトランジスタ12のドレイン・ソース間電流が減少し、一方、P-ENHトランジスタのドレイン・ソース間電流が増加するため、圧縮応力が増加することにより、補償電圧Vstrがより低下する。
この他の構成例においても、回路例Aと同様に、印加される応力に対応した補償電圧Vstrを生成することができる。
図5は、本発明の第1の実施形態による応力補償電圧生成回路の回路例Bを示す回路図である。図5において、応力補償電圧生成回路101は、N-DEPトランジスタ11及びN-DEPトランジスタ12と、N-ENHトランジスタ21及びN-ENHトランジスタ22とから構成されている。
N-DEPトランジスタ11及びN-DEPトランジスタ12は、ドレインがVDD配線1に接続され、ゲート及びソースが接続点P3に接続されている。
すなわち、N-DEPトランジスタ11及びN-DEPトランジスタ12は、VDD配線1と接続点P3との間に並列に配置されている。
すなわち、N-ENHトランジスタ21及びN-ENHトランジスタ22は、接続点P3とVSS配線2との間に並列に配置されている。
また、接続点P3は、配線51により、電圧電流変換回路301を介して図1における接続点300に接続されている。
上述したように、N-DEPトランジスタ11及びN-DEPトランジスタ12の並列回路と、N-ENHトランジスタ21及びN-ENHトランジスタ22の並列回路とは、直列に接続されてトーテムポール接続されている。
このため、接続点P3から出力される補償電圧Vstrは、圧縮応力としての応力σL及び応力σTが増加するほど(また、引張応力が減少するほど)大きくなり、図2の回路と同様の変化となる。
上記一のP-ENHトランジスタと他のP-ENHトランジスタとは、チャネル方向が他方に対して直角に形成されている。例えば、一のP-ENHトランジスタはチャネル方向がX軸方向に平行に形成され、他のP-ENHトランジスタはチャネル方向がY軸方向に平行に形成されている。
図6は、本発明の第1の実施形態による応力補償電圧生成回路の回路例Cを示す回路図である。回路例Cは、回路例Aに対して、図4(b)に示す特性を有する回路を付加している。以下、回路例Cにおける回路例Aと異なる構成のみを説明する。付加されている回路は、P-ENHトランジスタ31及び32とから構成されている。
N-ENHトランジスタ21及びN-ENHトランジスタ22は、ドレイン及びゲートが接続点P2に接続され、ソースが接続点P5に接続されている。
P-ENHトランジスタ31及びP-ENHトランジスタ32は、ソースが接続点P5に接続され、ゲート及びドレインがVSS配線2に接続されている。
これにより、圧縮応力として応力σL及び応力σTが印加されることにより、P-ENHトランジスタ31及びP-ENHトランジスタ32のドレイン・ソース間電流の各々を合成したドレイン・ソース間電流IDSPが大きくなり(図4(b))、一方、N-DEPトランジスタ11及びN-DEPトランジスタ12のドレイン・ソース間電流の各々を合成したドレイン・ソース間電流IDSDが減少する。
しかしながら、基準電圧回路100及び電圧電流変換回路302を設けずに、直接に、応力補償制御回路311が生成した補償電圧Vstrを、電圧電流変換回路301が補償電流I1に変換し、この補償電流I1を駆動電流IDRVとして、ホール素子200に供給する構成としても良い。
例えば、駆動電流IDRVをI/V(電流/電圧)変換(以下、I/V変換と示す)して電圧とし、この電圧を電圧レギュレータを介してホール素子200に駆動電圧VDRVとして印加する構成としても良い。これにより、ホール素子200の応力による検出感度の変化が、応力に対応して変化する駆動電圧VDRVにより、補償される。
以下、図面を参照して、本発明の第2の実施形態について説明する。図7は、第2の実施形態における半導体センサ装置の一例を示す回路図である。図7において、半導体センサ装置212は、応力補償制御回路312、ホール素子200、増幅器400を備えている。
応力補償制御回路312は、応力補償電圧生成回路107と、電圧電流変換回路301及び303とから構成されている。
そして、増幅器400は、ホール素子200から供給される検出電圧VHを増幅し、増幅電圧Vampとして外部回路に出力する。
図8は、本発明の第2の実施形態による応力補償電圧生成回路の一例を示す回路図である。応力補償電圧生成回路107は、第1の実施形態における回路例A(応力補償電圧生成回路101)に対して、図4(b)に示す特性を有する回路を付加している。以下、応力補償電圧生成回路107における回路例A(応力補償電圧生成回路101)と異なる構成のみを説明する。付加されている回路は、P-ENHトランジスタ43と、P-ENHトランジスタ31及び32とから構成されている。
P-ENHトランジスタ31及びP-ENHトランジスタ32は、ソースが接続点P4に接続され、ゲート及びドレインがVSS配線2に接続されている。 すなわち、P-ENHトランジスタ31及びP-ENHトランジスタ32は、接続点P4とVSS配線2との間に並列に配置されている。P-ENHトランジスタ32はチャネル方向R5がX軸方向に平行であり、P-ENHトランジスタ31はチャネル方向R6がY軸方向に平行である。
したがって、圧縮応力として応力σL及び応力σTが印加された際、接続点P2から出力される補償電圧Vstr1が上昇し、一方、接続点P4から出力される補償電圧Vstr2が低下する。
これにより、補償電圧Vstr1をV/I変換して得られた電流に所定の比率pを乗じた補償電流I1と、補償電圧Vstr2をV/I変換して得られた電流に所定の比率qを乗じた補償電流I3とが、合成されて駆動電流IDRVが生成される。
これにより、応力補償制御回路312は、上述した比率p及びqを任意に変化させることで、微調整して高い精度で補償電流I1、I3を、補償電圧Vstr1及びVstr2の各々から生成することで、精度の高い駆動電流をIDRVをホール素子200に供給することが可能となり、当該ホール素子200の応力による検出精度の変化を高い精度で補償することができる。
なお、第1の実施形態と同様に、ホール素子200に印加する駆動電圧VDRVを応力に対応して変化させても良い。
以下、図面を参照して、本発明の第3の実施形態について説明する。図9は、第3の実施形態における半導体センサ装置の一例を示す回路図である。図9において、半導体センサ装置213は、応力補償制御回路311、ホール素子200、増幅器400を備えている。
応力補償制御回路311は、第1の実施形態における図1に示す回路と同様のため、説明を省略する。以下、第1の実施形態と異なる構成及び動作のみを説明する。
ホール素子200は、VDD配線1及びVSS配線2との間に設けられ、駆動電流IDRVがVDD配線1から供給される。
ここで、増幅器410は、応力補償制御回路311から供給される駆動電流IDRVの変化に対応して増幅率が変化する。
これにより、本実施形態においては、応力σL及び応力σTに対応させて増幅器410の増幅率を変化させ、応力によるホール素子200の検出感度の変化を補償することができる。
以下、図面を参照して、本発明の第4の実施形態について説明する。図10は、第4の実施形態における半導体センサ装置の一例を示す回路図である。図10において、半導体センサ装置214は、応力補償電圧生成回路101、ホール素子200、増幅器400及び比較器(コンパレータ)500を備えている。
比較器500は、入力電圧端子501に増幅器400から増幅電圧Vampが供給され、基準電圧端子502に応力補償電圧生成回路101から出力される補償電圧Vstrが供給される。
このため、本実施形態においては、比較器500の比較電圧(増幅電圧Vampと比較する基準電圧)として、応力に対応して変化する補償電圧Vstrを用い、ホール素子200における検出感度の変化による、増幅器400の出力する、検出電圧VHが増幅された増幅電圧Vampの変化を補償している。
2…VSS配線
11,12…N-DEPトランジスタ
21,22…N-ENHトランジスタ
31,32,41,42,43…P-ENHトランジスタ
100…基準電圧回路
101,107…応力補償電圧生成回路
200…ホール素子
211,212,213,214…半導体センサ装置
301,302,303…電圧電流変換回路
311,312…応力補償制御回路
400,410…増幅器
500…比較器
Claims (10)
- 半導体センサに印加される応力による検出感度の変化を補償する応力補償制御回路であり、
第1ディプレッショントランジスタと第1エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路を備え、
前記応力補償電圧に基づき、前記半導体センサに印加される応力に対応して、前記検出感度の補償を行なう
ことを特徴とする応力補償制御回路。 - 前記第1ディプレッショントランジスタが、第1方向に平行なチャネル方向を有する第1_1ディプレッショントランジスタと、前記第1方向に直角な第2方向に平行なチャネル方向を有する第1_2ディプレッショントランジスタとを備え、
前記第1エンハンスメントトランジスタが、前記第1方向に平行なチャネル方向を有する第1_1エンハンスメントトランジスタと、前記第2方向に平行なチャネル方向を有する第1_2エンハンスメントトランジスタとを備える
ことを特徴とする請求項1に記載の応力補償制御回路。 - 前記応力補償電圧生成回路が、
第2エンハンスメントトランジスタが前記第1ディプレッショントランジスタと直列に接続された第1直列回路と、
第3エンハンスメントトランジスタが前記第1エンハンスメントトランジスタと直列に接続された第2直列回路と
を備え、前記第2エンハンスメントトランジスタ及び第3エンハンスメントトランジスタがカレントミラー回路を構成している
ことを特徴とする請求項1または請求項2に記載の応力補償制御回路。 - 前記応力補償電圧生成回路が、
前記第1ディプレッショントランジスタと前記第1エンハンスメントトランジスタとがトーテムポール接続された直列回路である
ことを特徴とする請求項1または請求項2に記載の応力補償制御回路。 - 前記第1エンハンスメントトランジスタと直列に接続される、前記第1エンハンスメントトランジスタと極性の異なる第4エンハンスメントトランジスタをさらに備え、
前記応力補償電圧の電圧レベルを調整する
ことを特徴とする請求項3または請求項4に記載の応力補償制御回路。 - 前記応力補償電圧を前記半導体センサの駆動電流に変換する電圧電流変換回路をさらに備え、
前記半導体センサに前記駆動電流を供給する
ことを特徴とする請求項1から請求項5のいずれか一項に記載の応力補償制御回路。 - 前記応力補償電圧を前記半導体センサの検出電圧を増幅する増幅器の駆動電流に変換する電圧電流変換回路をさらに備え、
前記増幅器に前記駆動電流を供給する
ことを特徴とする請求項1から請求項5のいずれか一項に記載の応力補償制御回路。 - 前記半導体センサの検出電圧が所定の測定値であるか否かを判定する比較器の比較電圧として前記応力補償電圧を用いる
ことを特徴とする請求項1から請求項5のいずれか一項に記載の応力補償制御回路。 - 前記応力補償電圧を前記半導体センサの駆動電圧として用いる
ことを特徴とする請求項1から請求項5のいずれか一項に記載の応力補償制御回路。 - 半導体センサに印加される応力による検出感度の変化を補償する機能を有する半導体センサ装置であり、
前記半導体センサと、
第1ディプレッショントランジスタと第1エンハンスメントトランジスタとの応力によるトランスコンダクタンスの変化の違いにより、印加されている応力に対応する応力補償電圧を生成する応力補償電圧生成回路と
を備え、
前記応力補償電圧に基づき、前記半導体センサに印加される応力に対応して、前記検出感度の補償を行なう
ことを特徴とする半導体センサ装置。
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