CN109698162A - 三维存储元件及其制造方法 - Google Patents

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Abstract

本发明公开一种三维存储元件及其制造方法。三维存储元件包括多条底部控制栅极线、多条底部源极线、设置于多条底部源极线的堆叠结构体、多条设置于堆叠结构体上的位线以及多个贯穿堆叠结构体的柱状结构。多条底部源极线设置于多条底部控制栅极线且和多条底部控制栅极线彼此交错。堆叠结构体包括多层相互绝缘且位于不同阶层的堆叠层，每一堆叠层包括多条字线。每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一字线和相对应的柱状结构形成一记忆胞。每一柱状结构包括外圈铁电层、核心栅导电柱及位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线。据此，记忆胞的读写顺序可任意选择。

Description

三维存储元件及其制造方法
技术领域
本发明涉及一种三维存储元件及其制造方法，特别是涉及一种具有双栅极的记忆胞的三维存储元件及其制造方法。
背景技术
目前业界已发展出具有不同结构的三维存储元件，例如:由多层薄膜晶体管堆叠之与非(NAND)型闪存结构，以具有更高的储存容量。具体而言，三维存储元件具有多条位线(bit line)、多条源极线(source line)以及多个垂直堆叠的记忆层。每层记忆层内具有多条字线(word line)。另外，三维存储元件还包括多个贯穿这些记忆层的垂直通道(vertical channel)，且每条字线和其中一贯穿这些记忆层的垂直通道之间形成多个记忆胞。
通常会通过控制字线的电压、位线的电压以及源极线的电压来对现有的三维存储元件进行编程以及读取。进一步而言，相对应的一组位线以及源极线之间的多个记忆胞在垂直方向上排列且彼此串联。
然而，在读取彼此串联的多个记忆胞的写入状态时，是对该组彼此对应的位线以及源极线分别施加一电压，以及沿着垂直方向由下而上(或由上而下)依序对多条字线施加读取电压，并依序量测对应于各记忆胞的电流值，以判读各记忆胞的写入状态。也就是说，在读取现有的三维存储元件时，无法任意改变读取记忆胞的顺序，而只能以由下而上(或由上而下)的顺序才能判读每个记忆胞的状态，而影响读写的速度。
另外，在对三维存储元件进行编程以及读取时，通常有编程干扰以及读取干扰(reading disturbance)的问题，从而影响元件窗(device window)与性能表现。
发明内容
本发明所要解决的技术问题在于，提供一种三维存储元件及其制造方法，可以任意顺序来读取在垂直方向上排列的多个相互串联的记忆胞。
为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种三维存储元件，其包括多条底部控制栅极线、多条底部源极线、一堆叠结构体、多条位线以及多个柱状结构。多条底部控制栅极线沿着一第一水平方向延伸且相互并列设置。多条底部源极线设置于多条底部控制栅极线，其中，多条底部源极线沿着一第二水平方向延伸且和多条底部控制栅极线彼此交错。堆叠结构体设置于多条底部源极线，其中，堆叠结构体包括多层相互绝缘且位于不同阶层的堆叠层，每一堆叠层包括多条沿着第二水平方向延伸的字线，且每一字线对应至少一底部源极线。多条位线设置于堆叠结构体上，并沿着第一水平方向延伸。多条位线与多条底部源极线彼此交错。多个柱状结构贯穿堆叠结构体，每一柱状结构连接于相对应的位线与相对应的底部源极线之间，且每一字线和相对应的柱状结构形成一记忆胞。每一柱状结构包括一外圈铁电层、一核心栅导电柱以及一位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线。
更进一步地，核心栅导电柱贯穿相对应的底部源极线，以电性连接于相对应的底部控制栅极线。
更进一步地，每一柱状结构还包括一内介电层及一外介电层，内介电层位于环绕通道层与核心栅导电柱之间，且外介电层位于环绕通道层与外圈铁电层之间。
更进一步地，内介电层的材料与外介电层的材料为氧化硅、氮化硅或氮氧化硅。
更进一步地，环绕通道层电性连接于相对应的底部源极线以及相对应的位线。
更进一步地，外圈铁电层直接接触相对应的字线，且构成外圈铁电层的材料包括一铁电材料以及一掺杂物，其中，铁电材料为氧化铪、氧化锆铪或氧化钛锆，且掺杂物为硅、铝、镧、钇、锶、钆、铌、镍、钽或其组合物。
更进一步地，三维存储元件还包括一底绝缘层，多条底部控制栅极线以及多条底部源极线通过底绝缘层而彼此电性绝缘。
更进一步地，每一柱状结构还包括一连接于核心栅导电柱的核心绝缘部，核心栅导电部通过核心绝缘部以与连接于柱状结构的位线彼此电性绝缘。
本发明所采用的另外一技术方案是，提供一种三维存储元件的制造方法，其包括：形成多条沿着一第一水平方向延伸的底部控制栅极线；形成多条沿着一第二水平方向延伸的底部源极线，其中，多条底部源极线位于多条底部控制栅极线，并和多条底部控制栅极线彼此绝缘；形成一堆叠结构体于多条底部源极线，其中，堆叠结构体包括多层相互绝缘的堆叠层，每一堆叠层包括多条沿着第二水平方向延伸的字线，且每一字线对应至少一底部源极线；形成多个贯穿堆叠结构体的柱状结构，其中，每一字线和相对应的柱状结构形成一记忆胞，且每一个柱状结构包括一外圈铁电层、一核心栅导电柱以及一位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线；以及形成多条沿着第一水平方向延伸的位线于堆叠结构体上，其中，多条位线的位置分别对应多条底部控制栅极线，且每一柱状结构连接于相对应的位线与相对应的底部源极线之间。
更进一步地，在形成多条底部源极线的步骤之前，还进一步包括：先形成一覆盖多条底部控制栅极线的底绝缘层。
更进一步地，在形成堆叠结构体于多条底部源极线的步骤中，还进一步包括：形成一积层体于多条底部源极线，其中，积层体包括交替设置的多层绝缘层以及多层导电层；在积层体中形成多条沿着第二水平方向的沟渠，其中多条沟渠的位置和多条底部源极线的位置相互错开，以定义出多条字线；以及填入一第一绝缘材料于多个沟渠内。
更进一步地，在形成多个柱状结构的步骤中，还进一步包括：在积层体内形成多个彼此分离的柱状开口，每一柱状开口位于相对应的底部栅控制线以及相对应的底部源极线的一交叉位置，并由积层体的顶面延伸至相对应的底部源极线，其中，多条字线裸露于每一柱状开口的内壁面；在每一柱状开口内形成一管状叠层，其中，管状叠层包括外圈铁电层、外介电层以及环绕通道层，其中，外圈铁电层接触多条字线；通过管状叠层执行一蚀刻步骤，以在每一柱状开口底部形成一延伸孔，延伸孔由相对应的底部源极线的上表面向下延伸，以暴露相对应的底部控制栅极线；以及在每一个管状叠层内依序形成一内介电层以及一核心栅导电柱，其中，每一核心栅导电柱接触相对应的底部控制栅极线。
更进一步地，每一核心栅导电柱的顶端低于管状叠层的顶面，以形成一凹槽，且在形成多个柱状结构的步骤中还进一步包括：在每一个凹槽内填入一第二绝缘材料，以形成连接核心栅导电柱的核心绝缘部，以使核心栅导电柱和相对应的位线绝缘。
更进一步地，在每一柱状开口内形成管状叠层的步骤中还进一步包括：依序形成一铁电材料层、一外介电材料层以及一外侧通道层，以形成一初始管状叠层；去除位于柱状开口底部的部分初始管状叠层；在柱状开口内形成一覆盖初始管状叠层以及柱状开口底部的内侧通道层；以及去除位于柱状开口底部的一部分内侧通道层。
更进一步地，多个柱状开口呈阵列排列，且每一柱状开口由堆叠结构体的顶面向下延伸至相对应的底部源极层的顶面。
在本发明实施例所提供的三维存储元件及其制造方法中，通过“每一柱状结构包括一核心栅导电柱”的技术手段，在读取多个对应同一柱状结构的记忆胞的写入状态时，可以通过对核心栅导电柱施加电压，以在环绕通道层内产生电流，而使相对应的位线和源极线导通，从而读取记忆胞的电流值。据此，在读取多个彼此串联的记忆胞的其中一个的写入状态时，可以直接对对应于该记忆胞的字线施加电压，而不需要以既定的顺序对分别位于不同阶层的多条字线施加电压，从而可进一步增加读写的速度。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅提供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1为本发明的三维存储元件的局部立体示意图。
图2为本发明其中一实施例的三维存储元件的局部俯视示意图。
图3为沿着图2中的剖面线III-III的局部剖面示意图。
图4为本发明实施例的记忆胞在不同写入状态的电流电压关系曲线。
图5为本发明实施例的三维存储元件的制造方法的流程图。
图6A为本发明实施例的三维存储元件在图5中的步骤S100的局部剖面示意图。
图6B为本发明实施例的三维存储元件在图5中的步骤S101的局部剖面示意图。
图6C为本发明实施例的三维存储元件在图5中的步骤S102的局部剖面示意图。
图6D为本发明实施例的三维存储元件在图5中的步骤S102的局部剖面示意图。
图6E为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6F为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6G为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6H为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6I为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6J为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6K为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6L为本发明实施例的三维存储元件在图5中的步骤S103的局部剖面示意图。
图6M为本发明实施例的三维存储元件在图5中的步骤S104的局部剖面示意图。
具体实施方式
请参照图1至图3。图1为本发明的三维存储元件的局部立体示意图。图2为本发明其中一实施例的三维存储元件的局部俯视示意图。图3为沿着图2中的剖面线III-III的局部剖面示意图。
本发明实施例的三维存储元件1包括多条底部控制栅极线G(X)、多条底部源极线SL(Y)、堆叠结构体10、多条位线BL(X)以及多个柱状结构T11～T35。
多条底部控制栅极线G(X)沿着一第一水平方向延伸且相互并列设置，在图1只中绘示底部控制栅极线G(1)～G(3)为例。在本实施例中，多条底部控制栅极线G(X)沿着X方向延伸，并在Y方向上并排设置。另外，多条底部控制栅极线G(X)彼此分离地设置在另一基板(图未示)上。在一实施例中，构成底部控制栅极线G(X)的材料为金属或者是重掺杂半导体材料。
多条底部源极线SL(Y)设置于多条底部控制栅极线G(X)上，并和多条底部控制栅极线G(X)相互隔离。具体而言，本发明实施例中，三维存储元件1还包括一底绝缘层11。底绝缘层11位于多条底部控制栅极线G(X)以及多条底部源极线SL(Y)之间，以使多条底部控制栅极线G(X)以及多条底部源极线SL(Y)通过底绝缘层11而彼此电性绝缘。
另外，多条底部源极线SL(Y)是沿着一第二水平方向延伸，在图1中只绘示底部源极线SL(1)、SL(2)为例。如图1所示，多条底部源极线SL(Y)是沿着Y方向延伸，并在X方向上并排设置。因此，多条底部源极线SL(Y)的垂直投影会和多条底部控制栅极线G(X)彼此交错。位于底绝缘层11上的多条底部源极线SL(Y)之间也会相互分离而彼此绝缘。
如图3所示，三维存储元件1还包括多个绝缘部12，每一个绝缘部12是设置于每两相邻的底部源极线SL(Y)之间，以使每两相邻的底部源极线SL(Y)彼此绝缘。
承上述，堆叠结构体10设置于多条底部源极线SL(Y)上。在本实施例中，堆叠结构体10包括多层相互绝缘且位于不同阶层的堆叠层。每一堆叠层包括多条沿着第二水平方向延伸的字线WL1(Z)～WL3(Z)，且每一字线WL1(Z)～WL3(Z)对应至少一底部源极线SL(Y)。
也就是说，堆叠结构体10内的多条字线WL1(Z)～WL3(Z)，都是沿着Y方向延伸，并且在X方向上并排，例如：位于堆叠结构体10最底部的同一堆叠层内的多条字线WL1(1)、WL2(1)、WL3(1)。
因此，每一条字线WL1(Z)～WL3(Z)至少会和一条对应的底部源极线SL(Y)在Z方向上重叠。举例而言，字线WL1(1)会和底部源极线SL(1)彼此重叠。此外，多条字线WL1(Z)～WL3(Z)会沿着Z方向依序向上堆叠，但彼此电性绝缘，例如：多条由下而上依序堆叠的字线WL1(1)～WL1(Z)。另外，在同一堆叠层内中的任两条相邻的字线，例如字线WL1(1)以及字线WL2(1)，会相互间隔一既定距离。通过对在Z方向上相互堆叠的多条字线WL1(1)～WL1(Z)、WL2(1)～WL2(Z)、WL3(1)～WL3(Z)分别施加读取电压、写入电压或清除电压，可写入以及读取三维存储元件1。
多条位线BL(X)设置于堆叠结构体10上，并沿着第一水平方向延伸，在图1中只绘示位线BL(1)～BL(3)为例。如图1所示，多条位线BL(X)是沿着X方向延伸，并在Y方向上并排。因此，多条位线BL(X)的垂直投影会和多条底部源极线SL(Y)彼此交错。
如图2所示，在俯视方向上，每一条位线BL(X)和每一条底部源极线SL(Y)之间形成一交叉位置。多个交叉位置大致排列成矩阵阵列。在本实施例中，构成多条底部源极线SL(Y)以及多条位线BL(X)的材料都是重掺杂的半导体材料。在一实施例中，构成多条底部源极线SL(Y)以及多条位线BL(X)的材料为具有重掺杂的N型导电性杂质或P型导电性杂质的多晶硅。
承上述，多个柱状结构T11～T35贯穿堆叠结构体10，且每一柱状结构T11～T35连接于相对应的位线BL(X)与相对应的底部源极线SL(Y)之间。如图2所示，多个柱状结构T11～T35是分别对应于前述的多个交叉位置，贯穿堆叠结构体10。据此，如图1所示，每一个柱状结构T11～T35都会贯穿多条在垂直方向(Z方向)上堆叠的字线WL1(Z)～WL3(Z)。举例而言，柱状结构T11会贯穿并通过多条字线WL1(1)～WL1(Z)。
以图3为例，多条字线WL1(1)～WL1(Z)和贯穿其的柱状结构T11之间形成多个在Z方向上堆叠且彼此串接的记忆胞C11。换句话说，每一字线(如字线WL1(1))和相对应的柱状结构(如：T11)之间都会形成一记忆胞C11。通过分别控制施加于每一字线的电压，可对不同的记忆胞写入或读取数据。
如图2所示，每一柱状结构T11～T5由外至内依序包括一外圈铁电层20、一外介电层21、一环绕通道层22、一内介电层23以及一核心栅导电柱24。环绕通道层22位于外圈铁电层20与核心栅导电柱24之间，并通过内介电层23与核心栅导电柱24隔离，以及通过外介电层21与外圈铁电层20隔离。因此，内介电层23是位于环绕通道层22与核心栅导电柱24之间，且外介电层21位于环绕通道层22与外圈铁电层20之间。
请配合参照图2以及图3，每一个柱状结构的外圈铁电层20直接接触相对应的多条字线。如图3，柱状结构T11中外圈铁电层20会接触多条字线WL1(1)～WL1(Z)，柱状结构T21中外圈铁电层20会接触多条字线WL2(1)～WL2(Z)，且柱状结构T31中外圈铁电层20会接触多条字线WL3(1)～WL3(Z)。
另外，外圈铁电层20的两端分别连接于相对应的位线BL(X)以及底部源极线SL(Y)。如图3，每一柱状结构T11～T31的外圈铁电层20的两端分别连接于相对应的位线BL(1)以及底部源极线SL(1)。
构成外圈铁电层20的材料包括一铁电材料以及一掺杂物。铁电材料为氧化铪、氧化锆铪或氧化钛锆，且掺杂物为硅、铝、镧、钇、锶、钆、铌、镍、钽或其组合物。
如图3所示，环绕通道层22电性连接于相对应的底部源极线SL(Y)以及相对应的位线BL(X)之间。如图3，每一柱状结构T11～T31的环绕通道层22的两端分别连接于相对应的位线BL(1)以及底部源极线SL(1)。在本实施例中，构成环绕通道层22的材料为轻掺杂的多晶硅材料。另外，构成环绕通道层22的材料通常具有和构成位线BL(X)(以及底部源极线SL(Y))的材料相反的导电型。举例而言，当构成环绕通道层22的材料为P型半导体时，构成位线BL(X)(以及底部源极线SL(Y))的材料为N型半导体。
须说明的是，外圈铁电层20的电偶极矩的方向会随着相对应的字线WL1(Z)～WL3(Z)被施加的写入电压而改变，从而使外圈铁电层20被极化。由于外圈铁电层20的极化方向会决定靠近于外圈铁电层20的环绕通道层22的电阻值或导电度(conductance)，因此通过对相对应的字线WL1(Z)～WL3(Z)施加一写入电压，可改变外圈铁电层20的极化方向，从而改变环绕通道层22的电阻值。之后，再通过量测环绕通道层22的电流值，即可判断记忆胞的写入状态(如，1或0)。前述的写入电压的绝对值需大于临限电压(threshold voltage)的绝对值，也就是要大于改变外圈铁电层20的极化方向的最小电压值。在一实施例中，使外圈铁电层20的极化方向改变的临限电压约为-1.5V或+1.5V。
进一步而言，当构成环绕通道层22的材料为P型半导体，且构成位线BL(X)(以及底部源极线SL(Y))的材料为N型半导体时，以图3中的其中一个记忆胞C11为例，若是对对应于记忆胞C11的字线WL1(3)施加的写入电压为正偏压(如：+3V)，可以改变对应于字线WL1(3)的一部分外圈铁电层20的极化方向，从而使电子(electrons)累积于对应于字线WL1(3)的记忆胞C11的环绕通道层22内。
此时，当对字线WL1(3)施加读取电压，并使连接于环绕通道层22的位线BL(1)以及底部源极线SL(1)导通，即可量测到较高的环绕通道层22的电流值，从而判定记忆胞C1的写入状态为较导通的第一状态。需注意的是，读取电压的绝对值通常会小于临限电压的绝对值，以免影响外圈铁电层20的极化方向。
反之，若是对字线WL1(3)施加的写入电压是负偏压(如：-3V)，可以改变对应于字线WL1(3)的记忆胞C11的外圈铁电层20的极化方向，从而使空穴(holes)累积于对应于记忆胞C11的环绕通道层22内。
此时，当对字线WL1(3)施加读取电压，并使连接于环绕通道层22的位线BL(1)以及底部源极线SL(1)导通，即可量测到较低的环绕通道层22的电流值，从而判定记忆胞C1的写入状态为较不导通的第二状态。在一实施例中，第一状态可以被定义为”1”，而第二状态可以被定义为”0”。也就是说，通过控制每一字线WL1(Z)～WL3(Z)的电压，并判断环绕通道层22的总电流值的大小，即可判读每一个记忆胞C11的写入状态。
如图2以及图3所示，本发明实施例的柱状结构T11～T31中，具有一核心栅导电柱24，且核心栅导电柱24电性连接于相对应的底部控制栅极线G(X)。具体而言，如图3所示，每一核心栅导电柱24贯穿相对应的底部源极线SL(Y)，以电性连接于相对应的底部控制栅极线G(X)。
另外，每一核心栅导电柱24通过内介电层23和环绕通道层22隔离。内介电层23与外介电层21的材料可以相同或不相同。在一实施例中，外介电层21与内介电层23的材料可以选择由氧化硅、氮化硅、氮氧化硅或其组合所组成的群组其中的一种。
核心栅导电柱24会和位线BL(X)以及底部源极线SL(Y)电性绝缘。核心栅导电柱24通过底部源极线SL(Y)，并通过内介电层23和底部源极线SL(Y)电性绝缘。另外，在本发明实施例中，每一柱状结构T11～T35还包括一连接于核心栅导电柱24的核心绝缘部25，核心栅导电柱24通过核心绝缘部25以与连接于柱状结构T11～T35的位线BL(X)彼此电性绝缘。
在操作三维存储元件1时，通过控制底部控制栅极线G(X)的电压、位线BL(X)的电压、字线WL1(Z)～WL3(Z)的电压以及底部源极线SL(Y)的电压，三维存储元件1可以写入以及读取数据。另外，在选取三维存储元件1的其中一个记忆胞C11～C31进行读写时，不会干扰其他未选取的记忆胞C11～C31的写入状态。
需先说明的是，以柱状结构T11为例，在选取柱状结构T11上的多个记忆胞C11的其中一个记忆胞C11(例如是对应于字线WL1(3)的记忆胞C11)来读取时，也需要使环绕通道层22导通，才能通过量测到的总电流值来判读所选取的记忆胞C11的写入状态。
因此，本发明实施例中，在读取三维存储元件1的其中一个记忆胞C11时，还通过对所选取的记忆胞C11对应的核心栅导电柱24施加一开启电压，以使环绕通道层22导通，从而可量测环绕通道层22的总电流值(It)。总电流值(It)会包含所选取的记忆胞C11所贡献的电流值(IS)以及其他未选取的记忆胞C11所贡献的电流值(IC)。
由于其他未被选取的记忆胞C11可能处于第一状态或第二状态，因此对应于未选取的多个记忆胞C11的其他多条字线WL1(1)～WL1(2)、WL1(4)～WL1(Z)需要被施加一导通电压(Vpass)，以使环绕通道层22导通。需注意的是，导通电压(Vpass)的绝对值需小于临界电压的绝对值，以免改变其他未选取的记忆胞的写入状态。另一方面，在施加导通电压(Vpass)时，要尽可能避免其他未选取的记忆胞C11所贡献的电流值(IC)影响所选取的记忆胞C11的写入状态的判读。
请先参照图4，显示本发明实施例的记忆胞在不同写入状态的电流电压关系曲线。相对应的位线的电压以及底部源极线的电压之间相差第一电压差值VDS。在图4的实施例中，VGS代表字线的电压以及环绕通道层的电压之间的第二电压差值，而ID代表记忆胞的电流值。
在一实施例中，是对位线BL(1)施加0.05V，对底部源极线SL(1)施加0V，以读取环绕通道层22的总电流值(It)，并根据总电流值(It)来判断柱状结构T11上所选定的其中一个记忆胞C11的写入状态。
先说明的是，图4中显示在第一电压差值VDS为0.05V的条件下，记忆胞在不同的写入状态所量测到的电流值ID与第二电压差值VGS之间的关系图。曲线A代表记忆胞在较导通的第一状态时，电流值ID与第二电压差值VGS关系曲线。曲线B代表记忆胞在较不导通的第二状态时，电流值ID与第二电压差值VGS关系曲线。
由图4中可以看出，当第二电压差值VGS在-0.1V至+0.1V之间时，曲线A所对应到的电流值ID与曲线B所分别对应到的电流值ID之间具有较大的差值。也就是说，当第二电压差值VGS在-0.1V至+0.1V之间时，较容易通过判别电流值来判断记忆胞的写入状态是较导通的第一状态或是较不导通的第二状态。
举例而言，当VGS＝0时，曲线A所对应的电流值(ID＝Ion)较高，而曲线B所对应的电流值(ID＝Ioff)较低。因此，当读取电压为0V时，若量测到较大的电流，即可判断记忆胞是在第一状态。若是量测到较小的电流，即可判断记忆胞是在第二状态。
据此，在这个实施例中，若设定对应的位线与底部源极线之间的电压差值为0.05V，对字线所施加的读取电压会介于-0.1V至+0.1V之间。另外，读取电压的绝对值小于临限电压的绝对值(1.5V)，以避免改变所选取记忆胞的写入状态。
另外，在第二电压差值VGS大于0.3V时，不论记忆胞处于第一状态还是第二状态，都会产生相当接近的电流值。因此，对于其他未选取的记忆胞所对应的字线所施加的导通电压可以大于0.3V，以使未选取的记忆胞C11所贡献的电流值(Ic)为常数。在量测到总电流值(It)之后，将总电流值(It)扣除电流值(Ic)，所得到的电流值即可反映所选取的记忆胞C11的写入状态。
须说明的是，在任意选取其中一记忆胞C11进行读取的前提下，请参照图4，当第二电压差值VGS小于0.3V，也就是导通电压小于0.3V时，其他未选取的记忆胞C11的写入状态不能事先预测，因此所贡献的电流值(Ic)为变量。如此，在量测到总电流值(It)之后，将无法判读所选取的记忆胞C11是处于第一状态或第二状态。因此，在一实施例中，导通电压是大于0.3V。
既然导通电压需小于临限电压，以避免改变其他未选取记忆胞C11的写入状态，又要避免使未选取的记忆胞C11所贡献的电流值(Ic)影响所选取的记忆胞C11的判读，导通电压可设定在0.3V至1V之间，可避免在读取所选取的记忆胞C11时，干扰甚至是改变其他多个未选取的记忆胞C11的写入状态，并可避免其他多个未选取的记忆胞C11所贡献的电流值影响判断所选取的记忆胞C11的写入状态。
须说明的是，前述导通电压的设定只是针对本发明实施例的其中一种外圈铁电层20的材料以及在其中一种操作条件下所做的设定，并非用以限制本发明实施例的三维存储元件的操作方法。只要所导通电压小于改变外圈铁电层20的极化方向的临限电压，以及可避免未选取的记忆胞所贡献的电流值影响判读，本发明并不限制导通电压的设定范围。
要特别说明的是，由于在本发明实施例的三维存储元件1的柱状结构T11～T35中具有核心栅导电柱24，从而可任意选取多个彼此串联的记忆胞C11～C31的其中一个，来判断写入状态，从而可进一步增加读写的速度。
另外，通过设置核心栅导电柱24，在选取其中一个记忆胞，并对该记忆胞写入数据时，对于其他未被选取的记忆胞而言，通过分别对对应的字线WL1(Z)～WL3(Z)、对应的核心栅导电柱24、对应的位线BL(X)或者对应的字线WL1(Z)～WL3(Z)施加不同的电压，可以避免未被选取的记忆胞的写入状态受到干扰。
接着，请参照图5，图5为本发明实施例的三维存储元件的制造方法的流程图。
首先，在步骤S100中，形成多条沿着一第一水平方向延伸的底部控制栅极线。接着，在步骤S101中，形成多条沿着一第二水平方向延伸的底部源极线，其中，多条底部源极线位于多条底部控制栅极线，并和多条底部控制栅极线彼此绝缘。
请参照图6A以及图6B。图6A与图6B分别为本发明实施例的三维存储元件在图5中的步骤S100以及S101的局部剖面示意图。
如图6A所示，形成底部控制栅极线G(X)。在一实施例中，多条底部控制栅极线G(X)是设置在另一基材(图中未示出)上。构成底部控制栅极线G(X)为导电材料。多条底部控制栅极线G(X)之间可通过多个绝缘材料彼此间隔。
具体而言，如图6A以及图6B所示，在形成多条底部控制栅极线G(X)之后，在形成多条底部源极线SL(Y)的步骤之前，还进一步包括：先形成一设置在多条底部控制栅极线G(X)的底绝缘层11。在一实施例中，可以在形成底绝缘层11的步骤之前，先在多个底部控制栅极线G(X)之间形成绝缘材料。
在形成底绝缘层11之后，在底绝缘层11上形成多条底部源极线SL(Y)。如图6B所示，多条底部源极线SL(Y)是沿着第二水平方向延伸，且并排在第一水平方向上。
另外，在形成多条底部源极线SL(Y)之后，本发明实施例的三维存储元件的制造方法还包括形成多个绝缘部12，且每一个绝缘部12是设置于每两相邻的底部源极线SL(Y)之间，以使每两相邻的底部源极线SL(Y)彼此绝缘。
请再参照图5，接着，在步骤S102中，形成一堆叠结构体于多条底部源极线，其中，堆叠结构体包括多层相互间隔的堆叠层，每一堆叠层包括多条沿着第二水平方向延伸的字线，且每一字线对应至少一底部源极线。
请参照图6C至6D，显示形成堆叠结构体10的详细步骤。如图6C所示，形成一积层体10’于多条底部源极线SL(Y)上。积层体10’包括交替设置的多层绝缘层100以及多层导电层101。在一实施例中，导电层101的材料可以是氮化钛、氮化钽、氮化钨、铱、铂、钯或其组合。另外，积层体10’的最顶层与最底层都是绝缘层100，多层导电层101都位于积层体10’的内层。
接着，如图6D所示，在积层体10’中形成多条沿着第二水平方向的沟渠H1。也就是说，在图6D中的沟渠H1延伸于积层体10’的两相反侧之间。另外，多条沟渠H1的位置和多条底部源极线SL(Y)的位置会相互错开，以定义出多条字线。换句话说，通过在积层体10’内形成沟渠H1，可将每一导电层101的一部分移除，而未被移除的另一部分导电层101’会位于对应的底部源极线SL(Y)上，并做为三维存储元件的字线。接着，在多条沟渠H1内填入一第一绝缘材料13。
请再参照图5，接着，在步骤S103中，形成多个贯穿堆叠结构体的柱状结构，其中，每一字线和相对应的柱状结构形成一记忆胞，且每一个柱状结构包括一外圈铁电层、一核心栅导电柱以及一位于外圈铁电层与核心栅导电柱之间的环绕通道层，且核心栅导电柱电性连接于相对应的底部控制栅极线。
请参照图6E至图6L，显示形成多个柱状结构的详细步骤。如图6E所示，在积层体内形成多个彼此分离的柱状开口H2。每一柱状开口H2由积层体10’的顶面向下延伸至相对应的底部源极线SL(Y)的顶面。另外，在俯视方向上，多条底部控制栅极线G(X)以及多条底部源极线SL(Y)彼此交错，而形成多个交叉位置，且多个柱状开口H2分别位于多个交叉位置。也就是说，在俯视方向上，多个柱状开口H2彼此分离且呈矩阵排列。
另外，每一个柱状开口H2从积层体的顶面向下延伸，通过多层堆叠在底部源极线SL(Y)上的导电层101直到底部源极线SL(Y)的顶面。据此，多条字线WL1(Z)～WL3(Z)会裸露于每一柱状开口H2的内壁面。
接着，如图6F至6G所示，在每一柱状开口H2内形成一管状叠层。管状叠层包括外圈铁电层20、外介电层21以及环绕通道层22。
详细而言，请先参照图6F，先形成外圈铁电层20、外介电层21以及一外侧通道层22a。
具体而言，可以先依序形成一铁电材料层、一外介电材料层以及一外侧通道层22a，以形成一初始管状叠层。形成铁电材料层之后，铁电材料层会覆盖每一个柱状开口H2的内壁面。接着，再依序形成覆盖在铁电材料层表面上的外介电材料层以及外侧通道层22a。须说明的是，外侧通道层22a是由多晶硅材料所构成，并通过外介电材料层和铁电材料层隔离。
随后，去除位于柱状开口H2底部的部分初始管状叠层，以裸露出柱状开口H2的部分底部，并形成如图6F中的外圈铁电层20以及外介电层21，其中，外圈铁电层20会接触由柱状开口H2的内壁面所裸露的多条字线WL1(Z)～WL3(Z)。
须说明的是，前述的外侧通道层22a在去除位于柱状开口H2底部的部分初始管状叠层的步骤中，可用以保护已经形成于柱状开口H2侧壁面上的铁电材料层以及外介电材料层。因此，外侧通道层22a的厚度不需要太厚，大约介于3至7纳米(nm)。
接着，如图6G所示，先在柱状开口H2内形成一覆盖初始管状叠层以及柱状开口H2底部的内侧通道层，以形成环绕通道层22。具体而言，在柱状开口H2形成多晶硅材料，以形成内侧通道层。后续形成的内侧通道层和在图6F中形成的外侧通道层22a共同形成环绕通道层22。
请参照图6G以及图6H，接着，通过管状叠层执行一蚀刻步骤，以在每一柱状开口H2的底部形成一延伸孔H3。
具体而言，如图6G所示，先去除位于柱状开口H2底部的一部分内侧通道层，之后通过管状叠层对相对应的底部源极线SL(Y)执行一蚀刻步骤，而在底部源极线SL(Y)中形成初始延伸孔H3’。
接着，参照图6H，继续对底部源极线SL(Y)下方的底绝缘层11蚀刻，以形成前述的延伸孔H3。据此，延伸孔H3由相对应的底部源极线SL(Y)的上表面向下延伸，以暴露相对应的底部控制栅极线G(X)。
接着，参照图6I，在每一个管状叠层内形成一内介电层23。在一实施例中，是先形成覆盖环绕通道层22的内壁面的内介电材料层。由于内介电材料层会覆盖相对应的底部控制栅极线G(X)，因此会通过一蚀刻步骤，去除覆盖底部控制栅极线G(X)的部分，以再度裸露出对应的底部控制栅极线G(X)，内介电材料层未被去除的另一部分形成内介电层23。
参照图6J，在柱状开口H2的剩余空间以及延伸孔H3内，形成核心栅导电柱24。每一核心栅导电柱24接触相对应的底部控制栅极线G(X)。据此，核心栅导电柱24通过内介电层23和环绕通道层22隔离。并且，通过对连接于核心栅导电柱24的底部控制栅极线G(X)施加电压，可以在环绕通道层22邻近底部控制栅极线G(X)的内侧部分产生电流通道。
请参照图6K，接着，去除一部分核心栅导电柱24’，以使每一核心栅导电柱24的顶端低于管状叠层的顶面以及内介电层23的顶面，而形成一凹槽R1。之后，如图6L所示，在每一个凹槽R1内填入一第二绝缘材料，以形成连接核心栅导电柱24的核心绝缘部25。
通过上述步骤，形成如图5的步骤S102以及步骤S103的堆叠结构体10以及贯穿堆叠结构体10的多个柱状结构。
如图5的步骤S104以及图6K所示，形成多条沿着第一水平方向延伸的位线BL(X)于堆叠结构体10上，其中，多条位线BL(X)的位置分别对应多条底部控制栅极线G(X)，且每一柱状结构T11～T31连接于相对应的位线BL(X)与相对应的底部源极线SL(Y)之间。
也就是说，多条位线BL(X)会分别和多条底部控制栅极线G(X)重叠。另外，每一条位线BL(X)会电性连接多个柱状结构T11、T21、T31内的多个环绕通道层22。然而，每一柱状结构T11～T31的核心栅导电柱24可以通过核心绝缘部25和对应的位线BL(X)相互绝缘。据此，通过本发明实施例所提供的制造方法，可形成如图1至图3所示的三维存储元件1。
综上所述，本发明的有益效果在于，在本发明实施例所提供的三维存储元件1及其制造方法中，通过“每一柱状结构T11～T31包括一核心栅导电柱24”的技术手段，在读取多个对应同一柱状结构T11(T21、T31)的记忆胞C11(C21、C31)中的其中一个记忆胞C11的写入状态时，可以通过对核心栅导电柱24施加开启电压，以在环绕通道层22内产生电流，而使相对应的位线BL(X)和底部源极线SL(Y)导通，从而读取所选取的记忆胞C11(C21、C31)的电流值。在读取多个彼此串联的记忆胞C11(C21、C31)的其中一个的写入状态时，可以直接对对应于该所选取的记忆胞C11(C21、C31)的字线WL1(Z)(WL2(Z)、WL3(Z))施加电压，而不需要根据记忆胞的阶层顺序对分别位于不同阶层的多条字线(WL2(Z)、WL3(Z))施加电压，因而可进一步增加读写的速度。
以上所述仅为本发明的较佳可行实施例，非因此局限本发明的权利要求的保护范围，故举凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求的保护范围内。

Claims (15)

1.一种三维存储元件，其特征在于，所述三维存储元件包括：
多条底部控制栅极线，其沿着一第一水平方向延伸且相互并列设置；
多条底部源极线，设置于多条所述底部控制栅极线，其中，多条所述底部源极线沿着一第二水平方向延伸且和多条所述底部控制栅极线彼此交错；
一堆叠结构体，其设置于多条所述底部源极线，其中，所述堆叠结构体包括多层相互绝缘且位于不同阶层的堆叠层，每一所述堆叠层包括多条沿着所述第二水平方向延伸的字线，且每一所述字线对应至少一所述底部源极线；
多条位线，其设置于所述堆叠结构体上，并沿着所述第一水平方向延伸，其中，多条所述位线与多条所述底部源极线彼此交错；以及
多个柱状结构，其贯穿所述堆叠结构体，其中，每一所述柱状结构连接于相对应的所述位线与相对应的所述底部源极线之间，且每一所述字线和相对应的所述柱状结构形成一记忆胞；
其中，每一所述柱状结构包括一外圈铁电层、一核心栅导电柱以及一位于所述外圈铁电层与所述核心栅导电柱之间的环绕通道层，且所述核心栅导电柱电性连接于相对应的所述底部控制栅极线。
2.如权利要求1所述的三维存储元件，其特征在于，所述核心栅导电柱贯穿相对应的所述底部源极线，以电性连接于相对应的所述底部控制栅极线。
3.如权利要求1所述的三维存储元件，其特征在于，每一所述柱状结构还包括一内介电层及一外介电层，所述内介电层位于所述环绕通道层与所述核心栅导电柱之间，且所述外介电层位于所述环绕通道层与所述外圈铁电层之间。
4.如权利要求3所述的三维存储元件，其特征在于，所述内介电层的材料与所述外介电层的材料为氧化硅、氮化硅或氮氧化硅。
5.如权利要求1所述的三维存储元件，其特征在于，所述环绕通道层电性连接于相对应的所述底部源极线以及相对应的所述位线。
6.如权利要求1所述的三维存储元件，其特征在于，所述外圈铁电层直接接触相对应的所述字线，且构成所述外圈铁电层的材料包括一铁电材料以及一掺杂物，其中，所述铁电材料为氧化铪、氧化锆铪或氧化钛锆，且所述掺杂物为硅、铝、镧、钇、锶、钆、铌、镍、钽或其组合物。
7.如权利要求1所述的三维存储元件，其特征在于，所述三维存储元件还包括一底绝缘层，多条所述底部控制栅极线以及多条所述底部源极线通过所述底绝缘层而彼此电性绝缘。
8.如权利要求1所述的三维存储元件，其特征在于，每一所述柱状结构还包括一连接于所述核心栅导电柱的核心绝缘部，所述核心栅导电部通过所述核心绝缘部以与连接于所述柱状结构的所述位线彼此电性绝缘。
9.一种三维存储元件的制造方法，其特征在于，所述三维存储元件的制造方法包括：
形成多条沿着一第一水平方向延伸的底部控制栅极线；
形成多条沿着一第二水平方向延伸的底部源极线，其中，多条所述底部源极线位于多条所述底部控制栅极线，并和多条所述底部控制栅极线彼此绝缘；
形成一堆叠结构体于多条所述底部源极线，其中，所述堆叠结构体包括多层相互间隔的堆叠层，每一所述堆叠层包括多条沿着所述第二水平方向延伸的字线，且每一所述字线对应至少一所述底部源极线；
形成多个贯穿所述堆叠结构体的柱状结构，其中，每一所述字线和相对应的所述柱状结构形成一记忆胞，且每一个所述柱状结构包括一外圈铁电层、一核心栅导电柱以及一位于所述外圈铁电层与所述核心栅导电柱之间的环绕通道层，且所述核心栅导电柱电性连接于相对应的所述底部控制栅极线；以及
形成多条沿着所述第一水平方向延伸的位线于所述堆叠结构体上，其中，多条所述位线的位置分别对应多条所述底部控制栅极线，且每一所述柱状结构连接于相对应的所述位线与相对应的所述底部源极线之间。
10.如权利要求9所述的三维存储元件的制造方法，其特征在于，在形成多条所述底部源极线的步骤之前，还进一步包括：先形成一覆盖多条所述底部控制栅极线的底绝缘层。
11.如权利要求9所述的三维存储元件的制造方法，其特征在于，在形成所述堆叠结构体于多条所述底部源极线的步骤中，还进一步包括：
形成一积层体于所述多条底部源极线，其中，所述积层体包括交替设置的多层绝缘层以及多层导电层；
在所述积层体中形成多条沿着所述第二水平方向的沟渠，其中多条所述沟渠的位置和多条所述底部源极线的位置相互错开，以定义出多条所述字线；以及
填入一第一绝缘材料于多个所述沟渠内。
12.如权利要求9所述的三维存储元件的制造方法，其特征在于，在形成多个所述柱状结构的步骤中，还进一步包括：
在所述积层体内形成多个彼此分离的柱状开口，每一所述柱状开口位于相对应的所述底部栅控制线以及相对应的所述底部源极线的一交叉位置，并由所述积层体的顶面延伸至相对应的所述底部源极线，其中，多条所述字线裸露于每一所述柱状开口的内壁面；
在每一所述柱状开口内形成一管状叠层，其中，所述管状叠层包括所述外圈铁电层、所述外介电层以及所述环绕通道层，其中，所述外圈铁电层接触多条所述字线；
通过所述管状叠层执行一蚀刻步骤，以在每一所述柱状开口底部形成一延伸孔，所述延伸孔由相对应的所述底部源极线的上表面向下延伸，以暴露相对应的所述底部控制栅极线；以及
在每一个所述管状叠层内依序形成一内介电层以及一核心栅导电柱，其中，每一所述核心栅导电柱接触相对应的所述底部控制栅极线。
13.根据权利要求12所述的三维存储元件的制造方法，其特征在于，每一所述核心栅导电柱的顶端低于所述管状叠层的顶面，以形成一凹槽，且在形成多个所述柱状结构的步骤中还进一步包括：在每一个所述凹槽内填入一第二绝缘材料，以形成连接所述核心栅导电柱的核心绝缘部，以使所述核心栅导电柱和相对应的所述位线绝缘。
14.根据权利要求12所述的三维存储元件的制造方法，其特征在于，在每一所述柱状开口内形成所述管状叠层的步骤中还进一步包括：
依序形成一铁电材料层、一外介电材料层以及一外侧通道层，以形成一初始管状叠层；
去除位于所述柱状开口底部的部分所述初始管状叠层；
在所述柱状开口内形成一覆盖所述初始管状叠层以及所述柱状开口底部的内侧通道层；以及
去除位于所述柱状开口底部的一部分所述内侧通道层。
15.根据权利要求12所述的三维存储元件的制造方法，其特征在于，多个所述柱状开口呈阵列排列，且每一所述柱状开口由所述堆叠结构体的顶面向下延伸至相对应的所述底部源极层的顶面。
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