WO2015037088A1 - 半導体記憶装置およびメモリシステム - Google Patents

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WO2015037088A1
WO2015037088A1 PCT/JP2013/074579 JP2013074579W WO2015037088A1 WO 2015037088 A1 WO2015037088 A1 WO 2015037088A1 JP 2013074579 W JP2013074579 W JP 2013074579W WO 2015037088 A1 WO2015037088 A1 WO 2015037088A1
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transistor
node
voltage
bit line
sense
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PCT/JP2013/074579
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吉原　正浩
尚文 安彦
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株式会社 東芝
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Definitions

  • the present embodiment relates to a semiconductor memory device and a memory system.
  • NAND flash memory is known as a nonvolatile semiconductor memory device.
  • This embodiment provides a semiconductor memory device that can be driven at a low voltage without degrading the reliability of the memory cell.
  • the semiconductor memory device includes a memory string including memory cells, A bit line electrically connected to one end of the memory string; A sense amplifier electrically connected to the bit line; With The sense amplifier is A first transistor having one end connected to the first node on the current path of the bit line and the other end electrically connected to the second node; A second transistor electrically connected between the second node and the sense node; A gate is connected to the first node, and a third transistor is electrically connected between the second node and a voltage-adjustable third node.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device 1 according to an embodiment of the present invention.
  • the block diagram which shows the detailed structure of the cell array 2 periphery.
  • FIG. 3 is a simplified circuit diagram for explaining an operation principle of the sense amplifier 6 according to the first embodiment.
  • FIG. 4 is a timing chart of FIG. 3.
  • FIGS. 7A and 7B are detailed timing diagrams for the period from time t13 to time t14 in FIG.
  • FIG. 5 is an operation timing chart when reading data from the memory cell 21 by the ABL method.
  • FIG. 6 is an operation timing chart when writing to the memory cell 21 using the sense amplifier 6 of FIG. 5.
  • FIG. 6 is an operation timing chart when reading data from a memory cell 21 using an even bit line BL and an odd bit line BL using the sense amplifier 6 of FIG. 5.
  • FIG. 10 is a circuit diagram of a sense amplifier 6 according to a third embodiment.
  • FIG. 2 is a schematic block diagram of a memory system including an external controller and a semiconductor memory device. Schematic timing diagram when instructing with a prefix command. The figure which shows an example of the transmission procedure of an external prefix command. The circuit diagram which shows an example of the voltage adjustment part 51 which adjusts the voltage of a SASRC node.
  • a ABL (All Bit Line) method is known as one of the sense methods.
  • ABL method after the bit lines are precharged, a current is supplied to all the bit lines in one column to make each bit line potential constant. In this state, read data from the memory cell is detected based on the amount of current flowing from the bit line.
  • the ABL type sense amplifier has a problem that the operating voltage is high.
  • demand for low power consumption is high, and a semiconductor memory device that operates stably even when the power supply voltage is lowered is desired.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device 1 according to an embodiment of the present invention.
  • the semiconductor memory device 1 of FIG. 1 shows an example of a NAND flash memory.
  • the semiconductor memory device 1 of FIG. 1 includes a cell array 2, a row decoder 3, a word line driver 4, a column decoder 5, a sense amplifier (S / A) 6, a data latch circuit 7, a controller 8, A voltage generator 9, an address register 10, a command decoder 11, and an I / O buffer 12 are provided.
  • FIG. 2 is a block diagram showing a detailed configuration around the cell array 2. As shown in FIG. 2, the cell array 2 is divided into a plurality of blocks BLK0 to BLKn-1. In each block, a plurality of the NAND strings 20 described above are arranged in the column direction.
  • Each NAND string 20 includes a plurality of memory cells 21 connected in series, a select gate transistor S1 connected to one end side of these memory cells 21, and a select gate transistor S2 connected to the other end side.
  • each memory cell 21 in the NAND string 20 is connected to the corresponding word line WL0 to WLn-1.
  • the gate of the selection gate transistor S1 is connected to the selection gate line SGD.
  • the gate of the selection gate transistor S2 is connected to the selection gate line SGS.
  • Each NAND string 20 is connected to a common cell source line via a corresponding select gate transistor S1.
  • Each NAND string 20 is connected to a corresponding bit line BL0 to BLn-1 via a corresponding select gate transistor S2. Note that the number of blocks and the number of word lines can be arbitrarily set.
  • the word lines WL0 to WLn-1 connected to the gates of the memory cells 21 in the NAND string 20 are connected to the row decoder 3.
  • the row decoder 3 decodes the row address transferred from the address register 10.
  • a word line driver 4 is arranged in the vicinity of the row decoder 3.
  • the word line driver 4 generates a voltage for driving each word line based on the decoded data.
  • the bit lines BL0 to BLn connected to each NAND string 20 are connected to the sense amplifier 6 via the bit line selection transistor Q0.
  • the sense amplifier 6 in the present embodiment can be sensed by an ABL (All Bit Line) method, but can also be sensed by a new method (hereinafter referred to as DSA: Diode sense ABL) method. Regardless of which method is employed, the sense amplifier 6 detects read data from the memory cell 21 in accordance with the amount of current flowing from the bit line. The read data detected by the sense amplifier 6 is held in the data latch circuit 7 as binary data, for example.
  • the column decoder 5 shown in FIG. 1 decodes the column address from the address register 10.
  • the column decoder 5 determines whether or not to transfer the data held in the data latch circuit 7 to the data bus based on the decoded result.
  • the I / O buffer 12 buffers addresses, data, and commands input from the I / O terminal.
  • the I / O buffer 12 transfers an address to the address register 10, transfers a command to the command register, and transfers data to the data bus.
  • the controller 8 identifies an address and a command and controls the operation of the above-described sense amplifier 6 and the like.
  • FIG. 3 is a simplified circuit diagram for explaining the operation principle of the sense amplifier 6 according to the first embodiment.
  • the sense amplifier 6 of FIG. 3 includes first and second transistors Q1, Q2 that are cascode-connected on a current path between a bit line BL and a SEN node (sense node), and the first and second transistors.
  • a third transistor Q3 connected between the second node n2 between Q1 and Q2 and the SASRC node (third node n3) is provided.
  • a NAND string 20 having the same configuration as that shown in FIG. 2 is connected between the bit line BL and the CELSRC node (first voltage setting node).
  • the gate of the third transistor Q3 is connected to the first node n1 together with the drain of the first transistor Q1.
  • a fourth transistor Q4 is connected to the current path between the first node n1 and the bit line BL.
  • the fourth transistor Q4 is a high breakdown voltage transistor provided to electrically cut off the bit line BL and the first node n1 when the memory cell 21 is erased, for example.
  • a PMOS transistor Q7 is arranged between the VDDSA node and the first node n1.
  • the drain of the second transistor Q2 is a SEN node, and one end of a capacitor C is connected to the SEN node.
  • This SEN node is a sense node that charges and discharges the capacitor C according to the logic of the data read from the memory cell 21.
  • the on / off switching control of the first to fourth transistors Q1 to Q4 and the transistor Q7 is performed by the controller 8 of FIG.
  • the first to fourth transistors Q1 to Q4 are all NMOS transistors.
  • FIG. 4 is a timing chart of FIG.
  • the gate voltage ⁇ 1 of the first transistor Q1 is set high and the gate voltage ⁇ 2 of the second transistor Q2 is set low (time t1).
  • the gate voltage ⁇ 1 of the first transistor Q1 may be set to the voltage of the SASRC node + the threshold voltage of the first transistor Q1 + the overdrive voltage (about 0.2V).
  • the selection gate lines SGS and SGD are both at the high level.
  • the CELSRC node on one end side of the NAND string 20 is raised to VDDSA (time t2).
  • the voltage of the bit line BL / BLI hardly drops if the data of the memory cell 21 to be read in the NAND string 20 is “1” (solid line portion in FIG. 4), and if the data is “0”. , Greatly falls (broken line portion in FIG. 4).
  • the gate voltage ⁇ 1 of the first transistor Q1 is set to the voltage of the SASRC node + the threshold voltage of the first transistor Q1 + the overdrive voltage. Therefore, although the first transistor Q1 is in the ON state, the second node n2 is clamped to the voltage of the SASRC node + the voltage of the overdrive voltage, and the voltage of the drain voltage of the first transistor Q1 (the voltage of the node n1). Same or slightly lower voltage.
  • the first node n1 has a voltage corresponding to the cell current flowing through the bit line BL.
  • the second node n2 is higher than the voltage at the SASRC node, and the voltage at the first node n1 is applied to the gate of the third transistor Q3, so that the third transistor Q3 operates as a diode. Therefore, the current flowing from the CELSRC node through the NAND string 20 and the bit line BL passes through the fourth transistor Q4, the first transistor Q1, and the third transistor Q3 in this order, and the SASRC node (second voltage setting node). )
  • the potential of the bit line BL and the potential of the second node n2 between the first and third transistors Q1, Q3 are stabilized.
  • the first transistor Q1 and the fourth transistor Q4 are turned off, and the gate voltage ⁇ 2 that is the same as the gate voltage ⁇ 1 at time t1 is applied to the gate of the second transistor Q2 (time t3).
  • the gate voltage ⁇ 2 is the voltage of the SASRC node + the threshold voltage of the second transistor Q2 + the overdrive voltage.
  • the second node n2 is maintained at the same voltage level as at the time t1.
  • the voltage level of the node n2 is also maintained, and the second node n2 and the third transistor Q3 Operates as a diode after time t3, and the current from the SEN node flows to the SASRC node through the second transistor Q2 and the third transistor Q3.
  • the potential of the bit line BL differs depending on the data logic of the read target cell in the NAND string 20, so that the current flowing from the SEN node to the SASRC node after time t3 also differs depending on this potential. Accordingly, the potential of the SEN node is determined. By sensing the potential of this SEN node, data “0” and “1” are discriminated.
  • the first and second nodes so that the potentials of the first node n1 and the second node n2 do not change, respectively.
  • the gate voltages ⁇ 1, ⁇ 2 of the transistors Q1, Q2 are controlled. As a result, even when the first and second transistors Q1, Q2 are switched on / off, the current flowing between the drain and source of the third transistor Q3 is substantially the same.
  • the fourth transistor Q4 when the first transistor Q1 is turned off and the second transistor Q2 is turned on, the fourth transistor Q4 is turned off and the first node n1 is set to the high impedance state. Instead of turning off the fourth transistor Q4, at least one of the select gate transistors S1 and S2 in the NAND string may be turned off.
  • the first transistor Q1 when the memory cell 21 is read, the first transistor Q1 is turned on, and the current from the bit line BL is caused to flow through the diode-connected third transistor Q3.
  • the second transistor Q2 After stabilizing the potentials of BL and the second node n2, the second transistor Q2 is turned on, and the current from the SEN node is allowed to flow through the diode-connected third transistor Q3 to discharge the SEN node. That is, in this embodiment, the third transistor Q3 is operated as a diode regardless of which of the first and second transistors Q1 and Q2 is on, so that the discharge current from the SEN node does not flow to the cell side.
  • the memory cell 21 can be read without depending on the voltage of the CELSRC node on one end side of the NAND string 20, and the voltage of the CELSRC node that causes a decrease in the reliability of the memory cell 21 is not reduced.
  • reading can be performed by lowering the voltage of the SEN node, and low voltage driving can be performed without degrading the reliability of the memory cell 21.
  • the potential of the SASRC node can be adjusted without affecting the potential of the CELSRC node. As will be described later, by adjusting the potential of the SASRC node, the temperature characteristics of the memory cell 21 and the resistance of the cell current path can be changed. In addition, it is possible to adjust a variation in threshold value of the third transistor Q3 that is diode-connected.
  • the second embodiment described below is a more specific example of the sense amplifier 6 of the first embodiment.
  • FIG. 5 is a circuit diagram of the sense amplifier 6 according to the second embodiment.
  • the sense amplifier 6 of FIG. 5 includes fifth to fifteenth transistors Q5 to Q15 and a latch unit 31 in addition to the first to fourth transistors Q1 to Q4 shown in FIG.
  • the fifth transistor Q5 is connected between the gate and source of the third transistor Q3.
  • the fifth transistor Q5 is provided to allow a current flowing from the bit line BL to flow to the third node n3 without passing through the first and second transistors Q1 and Q2 when data is written to the memory cell 21. .
  • the fifth transistor Q5 is switched on and off by the GRS signal.
  • the sixth transistor Q6 is arranged between the source of the third transistor Q3 and the SASRC node, and is turned on and off by the INV signal.
  • the seventh transistor Q7 and the eighth transistor Q8 are cascode-connected between the power supply voltage node VDD and the second node n2.
  • the seventh transistor Q7 is turned on and off by the INV signal
  • the eighth transistor Q8 is turned on and off by the BLX signal.
  • the ninth transistor Q9 is disposed between the LBUS node and the SEN node, and is switched on and off by the BLQ signal.
  • the tenth transistor Q10 and the eleventh transistor Q11 are cascode-connected between the LBUS node and the CLK node.
  • the tenth transistor Q10 is switched on and off by the STB signal.
  • the twelfth transistor Q12 is arranged between the LBUS node and the input node of the latch unit 31, and is switched on and off by the STI signal.
  • the thirteenth transistor Q13 is arranged between the LBUS node and the output node of the latch unit 31, and is switched on and off by the STL signal.
  • the fourteenth transistor Q14 and the fifteenth transistor Q15 are cascode-connected between the power supply voltage node VDD and the ground node. As will be described later, the fourteenth transistor Q14 and the fifteenth transistor Q15 operate as a lockout control unit that forcibly inverts the logic of the latch data of the latch unit 31 at the time of lockout.
  • the fourteenth transistor Q14 is switched on and off by the LPCn signal, and the fifteenth transistor Q15 is switched on and off by the LDC signal.
  • the seventh transistor Q7 and the fourteenth transistor Q14 are PMOS transistors, and the other transistors are NMOS transistors.
  • the INV signal input to the gates of the sixth and seventh transistors Q6 and Q7 is a signal having the same logic as the latch data INV of the latch unit 31.
  • the BLC signal is supplied to the gate of the first transistor Q1, the XXL signal is supplied to the gate of the second transistor Q2, the BLI signal is supplied to the gate of the third transistor Q3, and the BLS signal is supplied to the gate of the fourth transistor Q4.
  • the GRS signal is supplied to the gate of the fifth transistor Q5.
  • the BLC signal corresponds to the ⁇ 1 signal in FIG. 1, and the XXL signal corresponds to the ⁇ 2 signal.
  • FIG. 6 and 7 are timing charts showing the operation timing of the sense amplifier 6 of FIG.
  • FIG. 6 shows an operation timing when a lockout operation is performed so that no read current flows after valid data is read from the memory cell 21, and
  • FIG. 7 shows an operation timing when the lockout operation is not performed. ing.
  • the sense amplifier 6 in FIG. 5 can arbitrarily change the setting as to whether or not to perform the lockout operation.
  • FIGS. 6 and 7 show the operation timing for reading the memory cell 21 to which multi-valued writing has been performed. For example, when reading the memory cell 21 in which quaternary data is written, it is divided into UpperUpRead and Lower Read, but FIGS. 6 and 7 show the operation timing of Upper Read.
  • IDSA6 C level
  • IDSA A / B level
  • IDSA E level
  • the waveform of the current flowing between the drain and source of the diode-connected third transistor Q3 is shown.
  • the other signal waveforms in FIGS. 6 and 7 are voltage waveforms.
  • the INV signal changes from low to high at time t11 in FIG.
  • the CELSRC node, the BLS signal, the BLS signal, and the BLX signal are each at a high voltage.
  • current flows from the CELSRC node through the NAND string 20, the fourth transistor Q4, the first transistor Q1, the third transistor Q3, and the sixth transistor Q6 in this order, and then flows into the SASRC node.
  • the potential of the second node n2 is stabilized.
  • the potentials of the bit line BL and the second node n2 are the potentials according to the data logic of the read target cell in the NAND string 20, respectively.
  • the signal goes from the SEN node to the SASRC node through the second transistor Q2, the third transistor Q3, and the sixth transistor Q6. Current flows in.
  • the SEN node becomes a potential corresponding to the potential of the second node n2 immediately before time t12, as shown by the broken line or the alternate long and short dash line in FIG.
  • the latch unit 31 latches logic data corresponding to the potential of the SEN node at times t13 to t14.
  • FIG. 8 is a detailed timing chart of the period from time t13 to t14 in FIG.
  • the timing chart of FIG. 8A shows the operation timing when the SEN node is at low potential, that is, the data read from the memory cell 21 is “0”, and the timing chart of FIG. The operation timing when the SEN node is at a high potential is shown.
  • the fifteenth transistor Q15 is turned on and the LBUS node becomes low. Thereafter, when the STI signal becomes high at time t22, the twelfth transistor Q12 is turned on, and the input node INV of the latch unit 31 becomes the same low potential as the SEN node.
  • the input node INV of the latch unit 31 is electrically connected to the INV signal shown in FIG.
  • the eleventh transistor Q11 is off and the LBUS node remains at high potential.
  • the lockout operation is performed so that the current from the SEN node does not flow to the SASRC node by setting the INV signal low. For this reason, the INV signal is set to low at time t22.
  • the latch unit 31 includes an inverter and a clocked inverter connected in parallel, and in order to invert the latched data, the thirteenth transistor Q13 is turned on so that signals having different logic do not collide with each other.
  • the logic of the LBUS node and the logic of the output node of the latch unit 31 need to be the same. Therefore, at time t23, the LPCc signal is changed to low and the LBUS node is changed from low to high.
  • the INV signal is once brought low at time t22 and then turned high at time t25. It is returning.
  • the sense amplifier 6 in FIG. 5 can not only read the memory cell 21 by the sense method (hereinafter referred to as a new sense method) as shown in FIGS. 6 to 8, but also can read the memory cell 21 by the existing ABL method. It can be carried out.
  • FIG. 9 is an operation timing chart when the memory cell 21 is read by the ABL method.
  • the ABL method all the bit lines BL are first precharged (time t31 to t32). During this period, the INV signal is low. Therefore, a current flows through the bit line BL through the seventh transistor Q7, the eighth transistor Q8, the first transistor Q1, and the fourth transistor Q4 in this order.
  • the potential level of the XXL signal is raised and the second transistor Q2 is turned on.
  • the current from the SEN node flows to the bit line BL via the second transistor Q2, the first transistor Q1, and the fourth transistor Q4.
  • the amount of current that flows changes according to the potential of the bit line BL immediately before time t32, whereby the potential of the SEN node becomes a potential level corresponding to the data of the memory cell 21 to be read.
  • FIG. 10 is an operation timing chart when writing (programming) to the memory cell 21 using the sense amplifier 6 of FIG.
  • the sense amplifier 6 of FIG. 5 can also perform QPW (Quick Pass Write) as necessary.
  • FIG. 10 shows the voltages of three bit lines BL including a bit line BL (VL) (passed) that performs QPW, a bit line BL (VL not) that does not perform QPW, and a bit line BL (inhibit) that is not a write target.
  • VL bit line BL
  • SGD is a gate voltage waveform of the select gate transistor in the NAND string 20.
  • the sense amplifier 6 of FIG. 5 can also employ a sense system in which the memory cell 21 is read by dividing into even bit lines BL and odd bit lines BL.
  • FIG. 11 is an operation timing chart in the case where the memory cell 21 is read using the sense amplifier 6 of FIG. 5 divided into even bit lines BL and odd bit lines BL.
  • the gate signals of the first transistors Q1 corresponding to the even-numbered and odd-numbered bit lines are denoted as BLCE and BLCO, respectively.
  • the gate signals of the fifth transistor Q5 corresponding to the even-numbered and odd-numbered bit lines are denoted as GRSE and GRSO, respectively.
  • the timing chart of FIG. 11 shows the operation timing when the even bit line BL is selected and the odd bit line BL is not selected.
  • the even bit lines BL to be read are set to potentials corresponding to the read target cells in the NAND string 20, and the odd bit lines BL are clamped.
  • the maintained voltage is maintained as it is (time t52).
  • the odd bit line BL is clamped while the even bit line BL is being read, and the even bit line BL is clamped while the odd bit line BL is being read. Since the potential of the bit line BL can be sensed without being affected by the potential fluctuation of the line BL, the data read accuracy can be improved.
  • the new sense method (first sense method) shown in FIGS. 6 to 8, the lockout operation, the ABL sense method (second sense method) shown in FIG. 9, the QPW shown in FIG. 10, and the sense method shown in FIG. Which one is adopted can be arbitrarily set by the controller 8 shown in FIG.
  • the sense amplifier 6 according to the second embodiment includes the first to fourth transistors Q1 to Q4 similar to those of the first embodiment, the same effects as those of the first embodiment can be obtained.
  • the sense amplifier 6 according to the present embodiment can adopt a new sense method in which a current is passed from the SEN node to the SASRC node via the diode-connected third transistor Q3, or an existing ABL method can be used. It can also be adopted.
  • the sense amplifier 6 of FIG. 5 has a sixth transistor Q6 disposed between the second node n2 and the SASRC node in order to perform a lockout operation.
  • FIG. 12 is a circuit diagram of the sense amplifier 6 according to the third embodiment.
  • the same reference numerals are given to components common to FIG. 5, and different points will be mainly described below.
  • the sense amplifier 6 of FIG. 12 is different from FIG. 5 in the connection of the third transistor Q3, the fifth transistor Q5, and the sixth transistor Q6.
  • the fifth transistor Q5 and the third transistor Q3 are cascode-connected between the second node n2 and the SASRC node.
  • the sixth transistor Q6 is disposed between the second node n2 and the SASRC node.
  • the GRS signal input to the gate of the fifth transistor Q5 is low during reading and high during writing, but in FIG. 12, the GRS signal is high during reading and low during writing. . Therefore, the third transistor Q3 operates as a diode at the time of reading, and is disconnected from the first node n1 at the time of writing.
  • the sense amplifier 6 according to the third embodiment cannot perform the lockout operation, but can obtain the same effects as those of the second embodiment except the above.
  • the sense amplifier 6 shown in FIGS. 5 and 12 uses the new sense method in which current flows from the SEN node to the SASRC node during reading and the existing ABL method in which current flows from the SEN node to the bit line BL side.
  • the switching control may be performed arbitrarily, but this switching control may be performed by the controller 8 in the semiconductor memory device 1 of FIG. 1 or may be performed by the external controller 41 provided separately from the semiconductor memory device 1. .
  • FIG. 13 is a schematic block diagram of a memory system 42 including the external controller 41 and the semiconductor memory device 1.
  • the external controller 41 accesses the semiconductor memory device 1 to write or read data. Further, the external controller 41 can switch the sense method of the sense amplifier 6 as described above.
  • any of an instruction by a prefix command, an instruction by a Set Feature command sequence, or an instruction by a parameter set can be considered.
  • another instruction method may be adopted.
  • FIG. 14 is a schematic timing chart in the case of instructing with a prefix command.
  • FIG. 14 shows an example in which the sensing method is changed between reading at the A level and reading at the C level when reading data from the memory cell 21 to which multi-level writing has been performed.
  • the new sense method is adopted at the A level and the ABL sense method is adopted at the C level.
  • the new sense method is adopted at both the A level and the C level.
  • the external controller 41 transmits the external prefix command, the read command 00h, the read address, and the read command 30h to the semiconductor memory device 1 through, for example, the I / O bus.
  • the controller 8 in the semiconductor memory device 1 interprets the external prefix command and selects either the new sense method or the ABL sense method.
  • the setting of the sense system of the sense amplifier 6 can be changed from the outside of the semiconductor memory device 1, the operation of the sense amplifier 6 can be easily confirmed.
  • a SASRC node is provided on the source side of the third transistor Q3 that is diode-connected.
  • the voltage of the bit line BL can be changed.
  • the purpose of changing the voltage of the bit line BL is, for example, 1) to adjust the cell current, 2) to cancel the fluctuation of the resistance of the cell current path, and 3) the threshold value of the diode-connected third transistor Q3. This is to cancel the fluctuation of the
  • FIG. 16 is a circuit diagram showing an example of the voltage adjusting unit 51 that adjusts the voltage of the SASRC node. 16 includes a transistor 52 arranged between the SASRC node and the ground node, and a comparator 53 that adjusts the gate voltage of the transistor 52. The comparator 53 compares the voltage at the SASRC node with the reference voltage. If the voltage at the SASRC node is high, the comparator 53 decreases the gate voltage of the transistor 52, and if the voltage at the SASRC node is low, increases the gate voltage of the transistor 52.
  • the threshold value of the memory cell 21 generally decreases.
  • the threshold value of the memory cell 21 is lowered, current easily flows from the CELSRC node through the NAND string 20 to the bit line BL, and the voltage of the bit line BL increases.
  • the SASRC node may be set high using, for example, the circuit of FIG.
  • the diode-connected third transistor Q3 has threshold variation.
  • the threshold is low, current easily flows from the bit line BL to the third transistor Q3.
  • the SASRC node may be set high by using the circuit of FIG.
  • the threshold is high, it is difficult for current to flow from the bit line BL to the third transistor Q3, so the SASRC node may be set low.
  • FIG. 16 shows an example in which a voltage adjustment circuit is connected to the SASRC node, but this circuit is connected to the third node n3 between the third transistor Q3 and the sixth transistor Q6 in FIG. Also good.
  • the circuit for adjusting the voltage of the SASRC node since the circuit for adjusting the voltage of the SASRC node is provided, the change in the cell current due to the temperature, the change in the resistance of the cell current path, and the diode-connected third transistor Q3.
  • the variation in threshold can be offset, and a stable current can flow through the bit line BL, improving the reliability of data reading.
  • the present invention can be applied to various nonvolatile semiconductor memory devices such as a NOR flash memory, MRAM, and ReRAM.

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Abstract

［課題］低電圧で、信頼性を落とさずにデータ読み出しを行う。 ［解決手段］センスアンプは、メモリセルを含むメモリストリングと、メモリストリングの一端と電気的に接続されたビット線と、ビット線と電気的に接続されたセンスするセンスアンプと、備える。センスアンプは、ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、ゲートが第１ノードに接続され、第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタとを有する。

Description

半導体記憶装置およびメモリシステム
　本実施形態は、半導体記憶装置およびメモリシステムに関する。
　不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
　本実施形態は、メモリセルの信頼性を落とさずに、低電圧駆動が可能な半導体記憶装置を提供する。
　本実施形態に係る半導体記憶装置は、メモリセルを含むメモリストリングと、
　前記メモリストリングの一端と電気的に接続されたビット線と、
　前記ビット線と電気的に接続されたセンスアンプと、
を備え、
　前記センスアンプは、
　前記ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、
　前記第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、
　ゲートが前記第１ノードに接続され、前記第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタとを有する。
本発明の一実施形態に係る半導体記憶装置１の概略構成を示すブロック図。 セルアレイ２周辺の詳細な構成を示すブロック図。 第１の実施形態に係るセンスアンプ６の動作原理を説明するための簡略化した回路図。 図３のタイミング図。 第２の実施形態に係るセンスアンプ６の回路図。 ロックアウト動作を行う場合の動作タイミング図。 ロックアウト動作を行わない場合の動作タイミング図。 （ａ）と（ｂ）は図６の時刻ｔ１３～ｔ１４の期間の詳細なタイミング図。 ＡＢＬ方式にてメモリセル２１の読み出しを行う場合の動作タイミング図。 図５のセンスアンプ６を利用してメモリセル２１への書き込みを行う場合の動作タイミング図。 図５のセンスアンプ６を用いて偶数ビット線ＢＬと奇数ビット線ＢＬに分けてメモリセル２１の読み出しを行う場合の動作タイミング図。 第３の実施形態に係るセンスアンプ６の回路図。 外部コントローラ４１と半導体記憶装置１とを備えるメモリシステム４２の概略的なブロック図。 プレフィックス・コマンドで指示する場合の概略的なタイミング図。 外部プレフィックス・コマンドの伝送手順の一例を示す図。 ＳＡＳＲＣノードの電圧を調整する電圧調整部５１の一例を示す回路図。
　センス方式の一つとして、ＡＢＬ（All Bit Line）方式が知られている。ＡＢＬ方式では、ビット線をプリチャージした後、１カラム内のすべてのビット線に電流を流して、各ビット線電位を一定にする。この状態で、ビット線から流れる電流量に基づいて、メモリセルからの読み出しデータを検出する。
　ところが、ＡＢＬ方式のセンスアンプは、動作電圧が高いという問題がある。スマートフォン等の携帯電子機器では、低消費電力についての要求が高く、電源電圧を下げても安定に動作する半導体記憶装置が望まれている。
　例えば、ＮＡＮＤ型フラッシュメモリを低電圧駆動する場合、電源電圧の低下に伴って、ＮＡＮＤストリングの一端に印加するＣＥＬＳＲＣ電圧を下げる必要がある。ところが、ＣＥＬＳＲＣ電圧を下げると、データ書き込み時の保持率（Data retention）が悪化して、メモリセルの信頼性が低下してしまうおそれがある。このため、ＣＥＬＳＲＣ電圧を下げるのは容易ではなく、結果として低電圧駆動を困難にしていた。以下に説明する実施形態は、低電圧駆動が可能なことを特徴とする。
　図１は本発明の一実施形態に係る半導体記憶装置１の概略構成を示すブロック図である。図１の半導体記憶装置１は、ＮＡＮＤ型フラッシュメモリの例を示している。
　図１の半導体記憶装置１は、セルアレイ２と、ロウデコーダ３と、ワード線ドライバ４と、カラムデコーダ５と、センスアンプ（Ｓ／Ａ）６と、データラッチ回路７と、コントローラ８と、高電圧発生器９と、アドレスレジスタ１０と、コマンドデコーダ１１と、Ｉ／Ｏバッファ１２とを備えている。
　セルアレイ２は、複数個のメモリセルを直列接続したＮＡＮＤストリング２０を各ビット線に接続している。図２はセルアレイ２周辺の詳細な構成を示すブロック図である。図２に示すように、セルアレイ２は、複数のブロックＢＬＫ０～ＢＬＫｎ-1に分かれている。各ブロックには、上述したＮＡＮＤストリング２０がカラム方向に複数個配列されている。各ＮＡＮＤストリング２０は、直列接続された複数のメモリセル２１と、これらメモリセル２１の一端側に接続された選択ゲートトランジスタＳ１と、他端側に接続された選択ゲートトランジスタＳ２とを有する。
　ＮＡＮＤストリング２０内の各メモリセル２１のゲートは、対応するワード線ＷＬ０～ＷＬn-1に接続されている。選択ゲートトランジスタＳ１のゲートは選択ゲート線ＳＧＤに接続されている。選択ゲートトランジスタＳ２のゲートは選択ゲート線ＳＧＳに接続されている。各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ１を介して、共通のセルソース線に接続されている。また各ＮＡＮＤストリング２０は、対応する選択ゲートトランジスタＳ２を介して、対応するビット線ＢＬ０～ＢＬｎ-1に接続されている。なお、ブロックの数とワード線の数は、それぞれ任意に設定可能である。
　ＮＡＮＤストリング２０内の各メモリセル２１のゲートに接続される各ワード線ＷＬ０～ＷＬn-1は、ロウデコーダ３に接続されている。ロウデコーダ３は、アドレスレジスタ１０から転送されてきたロウアドレスをデコードする。ロウデコーダ３の近傍には、ワード線ドライバ４が配置されている。ワード線ドライバ４は、デコードしたデータに基づいて、各ワード線を駆動するための電圧を生成する。
　各ＮＡＮＤストリング２０に接続されるビット線ＢＬ０～ＢＬｎは、ビット線選択トランジスタＱ０を介してセンスアンプ６に接続されている。本実施形態におけるセンスアンプ６は、後述するように、ＡＢＬ（All Bit Line）方式でもセンス可能であるが、それ以外に新方式（以下、ＤＳＡ：Diode sense ABL）方式でもセンス可能である。いずれの方式を採用しても、センスアンプ６は、ビット線から流れる電流量に応じてメモリセル２１からの読み出しデータを検出する。センスアンプ６で検出された読み出しデータは、例えば二値データとしてデータラッチ回路７に保持される。
　図１に示すカラムデコーダ５は、アドレスレジスタ１０からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路７に保持されたデータをデータバスに転送するか否かを決定する。
　Ｉ／Ｏバッファ１２は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１２は、アドレスをアドレスレジスタ１０に転送し、コマンドをコマンドレジスタに転送し、データをデータバスに転送する。
　コントローラ８は、アドレスとコマンドを識別するとともに、上述したセンスアンプ６等の動作を制御する。
　図３は第１の実施形態に係るセンスアンプ６の動作原理を説明するための簡略化した回路図である。図３のセンスアンプ６は、ビット線ＢＬとＳＥＮノード（センスノード）との間の電流径路上にカスコード接続される第１および第２のトランジスタＱ１，Ｑ２と、これら第１および第２のトランジスタＱ１，Ｑ２の間の第２ノードｎ２とＳＡＳＲＣノード（第３ノードｎ３）との間に接続される第３のトランジスタＱ３とを備えている。
　ビット線ＢＬとＣＥＬＳＲＣノード（第１の電圧設定ノード）との間には、図２と同様の構成のＮＡＮＤストリング２０が接続されている。第３のトランジスタＱ３のゲートは、第１のトランジスタＱ１のドレインとともに、第１ノードｎ１に接続されている。この第１ノードｎ１とビット線ＢＬとの間の電流径路には、第４のトランジスタＱ４が接続されている。この第４のトランジスタＱ４は、例えばメモリセル２１の消去時に、ビット線ＢＬと第１ノードｎ１とを電気的に遮断するために設けられる高耐圧のトランジスタである。また、ＶＤＤＳＡノードと第１ノードｎ１との間にはＰＭＯＳトランジスタＱ７が配置されている。
　第２のトランジスタＱ２のドレインはＳＥＮノードであり、このＳＥＮノードにはキャパシタＣの一端が接続されている。このＳＥＮノードは、メモリセル２１から読み出したデータの論理に応じてキャパシタＣを充放電するセンスノードである。
　第１～第４のトランジスタＱ１～Ｑ４とトランジスタＱ７のオンまたはオフの切替制御は、図１のコントローラ８により行われる。第１～第４のトランジスタＱ１～Ｑ４はいずれもＮＭＯＳトランジスタである。
　図４は図３のタイミング図である。メモリセル２１の読み出しを行う場合は、まず、第１のトランジスタＱ１のゲート電圧φ１をハイにして、第２のトランジスタＱ２のゲート電圧φ２をロウにする（時刻ｔ１）。このとき、第１のトランジスタＱ１のドレインバイアス依存性を抑制するために、第２ノードｎ２の電圧変動を抑えるのが望ましい。そのためには、第１のトランジスタＱ１のゲート電圧φ１を、ＳＡＳＲＣノードの電圧＋第１のトランジスタＱ１の閾値電圧＋オーバードライブ電圧（約０．２Ｖ程度）の電圧に設定すればよい。この時刻ｔ１では、選択ゲート線ＳＧＳ，ＳＧＤはともにハイレベルになる。
　その後、ＮＡＮＤストリング２０の一端側のＣＥＬＳＲＣノードをＶＤＤＳＡまで上昇させる（時刻ｔ２）。これにより、ビット線ＢＬ／ＢＬＩの電圧は、ＮＡＮＤストリング２０内の読み出し対象のメモリセル２１のデータが「１」であれば、ほとんど落ち込まず（図４の実線部分）、「０」であれば、大きく落ち込む（図４の破線部分）。
　時刻ｔ２でも、第１のトランジスタＱ１のゲート電圧φ１は、ＳＡＳＲＣノードの電圧＋第１のトランジスタＱ１の閾値電圧＋オーバードライブ電圧に設定されている。よって、第１のトランジスタＱ１はオン状態であるが、第２ノードｎ２は、ＳＡＳＲＣノードの電圧＋オーバードライブ電圧の電圧にクランプされ、第１のトランジスタＱ１のドレイン電圧（ノードｎ１の電圧）の電圧と同じか、若干低い電圧になる。また、第１ノードｎ１は、ビット線ＢＬを流れるセル電流に応じた電圧になる。第２ノードｎ２はＳＡＳＲＣノードの電圧よりも高く、また第１ノードｎ１の電圧が第３のトランジスタＱ３のゲートに印加されるため、第３のトランジスタＱ３はダイオードとして動作する。よって、ＣＥＬＳＲＣノードから、ＮＡＮＤストリング２０とビット線ＢＬを通って流れる電流は、第４のトランジスタＱ４、第１のトランジスタＱ１および第３のトランジスタＱ３を順に通ってＳＡＳＲＣノード（第２の電圧設定ノード）に流れ込む。
　時刻ｔ２からしばらく経つと、ビット線ＢＬの電位と、第１および第３のトランジスタＱ１，Ｑ３の間の第２ノードｎ２の電位とが安定する。この状態で、第１のトランジスタＱ１と第４のトランジスタＱ４をオフし、かつ第２のトランジスタＱ２のゲートには、時刻ｔ１のゲート電圧φ１と同じゲート電圧φ２が印加される（時刻ｔ３）。より具体的には、ゲート電圧φ２は、ＳＡＳＲＣノードの電圧＋第２のトランジスタＱ２の閾値電圧＋オーバードライブ電圧である。これにより、第２ノードｎ２は、時刻ｔ１のときと同じ電圧レベルに維持される。第１のトランジスタＱ１と第４のトランジスタＱ４がともにオフすることで、第１ノードｎ１はハイインピーダンス状態になり、第１ノードｎ１は、時刻ｔ３以前の電位に保持される。
　時刻ｔ３における第２のトランジスタＱ２のゲート電圧φ２を時刻ｔ１における第１のトランジスタＱ１のゲート電圧φ１と同じにすることで、ノードｎ２の電圧レベルも維持され、第２ノードｎ２第３のトランジスタＱ３は、時刻ｔ３以降もダイオードとして動作し、ＳＥＮノードからの電流は第２のトランジスタＱ２と第３のトランジスタＱ３を通ってＳＡＳＲＣノードに流れる。時刻ｔ３の時点で、ＮＡＮＤストリング２０内の読み出し対象セルのデータ論理によって、ビット線ＢＬの電位が異なるため、この電位によって、時刻ｔ３以降にＳＥＮノードからＳＡＳＲＣノードに流れる電流も異なり、流れた電流に応じてＳＥＮノードの電位が決まることになる。このＳＥＮノードの電位をセンスすることで、データ「０」と「１」が判別される。
　このように、時刻ｔ３で第１のトランジスタＱ１と第２のトランジスタＱ２のオン・オフを切り替える前後で、第１ノードｎ１と第２ノードｎ２の電位がそれぞれ変化しないように、第１および第２のトランジスタＱ１，Ｑ２のゲート電圧φ１，φ２が制御される。これにより、第１および第２のトランジスタＱ１，Ｑ２のオン・オフが切り替わっても、第３のトランジスタＱ３のドレイン－ソース間を流れる電流はほぼ同じになる。
　上述した説明では、第１のトランジスタＱ１をオフして、第２のトランジスタＱ２をオンする際に、第４のトランジスタＱ４をオフして、第１ノードｎ１をハイインピーダンス状態に設定したが、第４のトランジスタＱ４をオフする代わりに、ＮＡＮＤストリング内の選択ゲートトランジスタＳ１，Ｓ２の少なくとも一方をオフしてもよい。
　このように、第１の実施形態では、メモリセル２１の読み出し時に、第１のトランジスタＱ１をオンさせて、ビット線ＢＬからの電流をダイオード接続された第３のトランジスタＱ３に流して、ビット線ＢＬおよび第２ノードｎ２の電位を安定化させた後に、第２のトランジスタＱ２をオンさせてＳＥＮノードからの電流をダイオード接続された第３のトランジスタＱ３に流して、ＳＥＮノードを放電させる。すなわち、本実施形態では、第１および第２のトランジスタＱ１，Ｑ２のいずれがオンでも、第３のトランジスタＱ３をダイオードとして動作させるため、ＳＥＮノードからの放電電流がセル側に流れなくなる。よって、ＮＡＮＤストリング２０の一端側のＣＥＬＳＲＣノードの電圧に依存せずに、メモリセル２１の読み出しを行うことができ、メモリセル２１の信頼性を低下させる要因となるＣＥＬＳＲＣノードの電圧を低下させずに、ＳＥＮノードの電圧を下げて読み出しを行うことができ、メモリセル２１の信頼性を落とさずに低電圧駆動が行える。
　また、ＣＥＬＳＲＣノードの電位に影響することなく、ＳＡＳＲＣノードの電位を調整でき、後述するように、ＳＡＳＲＣノードの電位を調整することで、メモリセル２１の温度特性や、セル電流径路の抵抗の変動や、ダイオード接続された第３のトランジスタＱ３の閾値のばらつき等を調整できる。
　（第２の実施形態）
　以下に説明する第２の実施形態は、第１の実施形態のセンスアンプ６をより具体化したものである。
　図５は第２の実施形態に係るセンスアンプ６の回路図である。図５では、図３と機能的に同じトランジスタには同じ符号を付している。図５のセンスアンプ６は、図３に示した第１～第４のトランジスタＱ１～Ｑ４に加えて、第５～第１５トランジスタＱ５～Ｑ１５と、ラッチ部３１とを有する。
　第５のトランジスタＱ５は、第３のトランジスタＱ３のゲート－ソース間に接続される。第５のトランジスタＱ５は、メモリセル２１へのデータ書き込み時に、ビット線ＢＬから流れる電流を、第１および第２のトランジスタＱ１，Ｑ２を介さずに第３ノードｎ３に流すために設けられている。第５のトランジスタＱ５は、ＧＲＳ信号によりオンとオフが切り替えられる。
　第６のトランジスタＱ６は、第３のトランジスタＱ３のソースとＳＡＳＲＣノードの間に配置されており、ＩＮＶ信号によりオンとオフが切り替えられる。
　第７のトランジスタＱ７と第８のトランジスタＱ８は、電源電圧ノードＶDDと第２ノードｎ２との間にカスコード接続されている。第７のトランジスタＱ７は、ＩＮＶ信号によりオンとオフが切り替えられ、第８のトランジスタＱ８はＢＬＸ信号によりオンとオフが切り替えられる。
　第９のトランジスタＱ９は、ＬＢＵＳノードとＳＥＮノードの間に配置されており、ＢＬＱ信号によりオンとオフが切り替えられる。第１０のトランジスタＱ１０と第１１のトランジスタＱ１１は、ＬＢＵＳノードとＣＬＫノードとの間にカスコード接続されている。第１０のトランジスタＱ１０は、ＳＴＢ信号によりオンとオフが切り替えられる。
　第１２のトランジスタＱ１２は、ＬＢＵＳノードとラッチ部３１の入力ノードとの間に配置されており、ＳＴＩ信号によりオンとオフが切り替えられる。第１３のトランジスタＱ１３は、ＬＢＵＳノードとラッチ部３１の出力ノードとの間に配置されており、ＳＴＬ信号によりオンとオフが切り替えられる。
　第１４のトランジスタＱ１４と第１５のトランジスタＱ１５は、電源電圧ノードＶDDと接地ノードとの間にカスコード接続されている。第１４のトランジスタＱ１４と第１５のトランジスタＱ１５は、後述するように、ロックアウト時にラッチ部３１のラッチデータの論理を強制的に反転させるロックアウト制御部として動作する。第１４のトランジスタＱ１４はＬＰＣｎ信号によりオンとオフが切り替えられ、第１５のトランジスタＱ１５はＬＤＣ信号によりオンとオフが切り替えられる。
　第７のトランジスタＱ７と第１４のトランジスタＱ１４はＰＭＯＳトランジスタであり、その他のトランジスタはＮＭＯＳトランジスタである。
　第６および第７のトランジスタＱ６，Ｑ７のゲートに入力されるＩＮＶ信号は、ラッチ部３１のラッチデータＩＮＶと同じ論理の信号である。
　図５では、第１のトランジスタＱ１のゲートにＢＬＣ信号を、第２のトランジスタＱ２のゲートにＸＸＬ信号を、第３のトランジスタＱ３のゲートにＢＬＩ信号を、第４のトランジスタＱ４のゲートにＢＬＳ信号を、第５のトランジスタＱ５のゲートにＧＲＳ信号を、それぞれ供給する例を示している。ＢＬＣ信号は図１のφ１信号に対応し、ＸＸＬ信号はφ２信号に対応する。
　図６および図７は図５のセンスアンプ６の動作タイミングを示すタイミング図である。図６はメモリセル２１から有効なデータを読み出した後は読み出し電流を流さないようにするロックアウト動作を行う場合の動作タイミングを示し、図７はロックアウト動作を行わない場合の動作タイミングを示している。このように、図５のセンスアンプ６は、ロックアウト動作を行うか否かを任意に設定変更可能である。
　図６および図７のタイミング図は、多値書き込みされたメモリセル２１の読み出しを行う動作タイミングを示している。例えば４値のデータが書き込まれたメモリセル２１を読み出す場合は、Upper ReadとLower Readに分けて行うが、図６および図７はUpper Readの動作タイミングを示している。
　図６および図７のタイミング図において、IDSA (C level)、IDSA (A/B level)、IDSA (E level)はそれぞれ、メモリセル２１のＣレベル、Ａ／Ｂレベル、Ｅレベルを読み出す際に、ダイオード接続された第３のトランジスタＱ３のドレイン－ソース間を流れる電流波形を示している。図６および図７のそれ以外の信号波形は電圧波形である。
　図６の時刻ｔ１１でＩＮＶ信号はロウからハイに変化する。このとき、ＣＥＬＳＲＣノード、ＢＬＳ信号、ＢＬＳ信号およびＢＬＸ信号はそれぞれ高電圧になっている。これにより、ＣＥＬＳＲＣノードからＮＡＮＤストリング２０、第４のトランジスタＱ４、第１のトランジスタＱ１、第３のトランジスタＱ３、第６のトランジスタＱ６を順に通って、ＳＡＳＲＣノードに電流が流れ込み、やがて、ビット線ＢＬおよび第２ノードｎ２の電位が安定化する。ビット線ＢＬおよび第２ノードｎ２の電位はそれぞれ、上述したように、ＮＡＮＤストリング２０内の読み出し対象セルのデータ論理に応じた電位になる。
　時刻ｔ１２で、ＢＬＳ信号、ＢＬＣ信号およびＢＬＸ信号がロウで、かつＸＸＬ信号がハイになると、ＳＥＮノードから第２のトランジスタＱ２、第３のトランジスタＱ３および第６のトランジスタＱ６を通ってＳＡＳＲＣノードに電流が流れ込む。
　これにより、ＳＥＮノードは、図６の破線または一点鎖線に示すように、時刻ｔ１２の直前における第２ノードｎ２の電位に応じた電位になる。ラッチ部３１は、時刻ｔ１３～ｔ１４のときに、ＳＥＮノードの電位に応じた論理のデータをラッチする。
　図８は図６の時刻ｔ１３～ｔ１４の期間の詳細なタイミング図である。図８（ａ）のタイミング図は、ＳＥＮノードがロウ電位の場合、すなわちメモリセル２１から読み出したデータが「０」の場合の動作タイミングを示しており、図８（ｂ）のタイミング図は、ＳＥＮノードがハイ電位の場合の動作タイミングを示している。
　図８（ａ）の時刻ｔ２１で、ＬＤＣ信号がハイになると、第１５のトランジスタＱ１５がオンし、ＬＢＵＳノードはロウになる。その後、時刻ｔ２２でＳＴＩ信号をハイになると、第１２のトランジスタＱ１２がオンし、ラッチ部３１の入力ノードＩＮＶがＳＥＮノードと同じロウ電位になる。ラッチ部３１の入力ノードＩＮＶは、図５に示すＩＮＶ信号と電気的に導通している。
　本来、ＳＥＮノードがロウ電位のときは、第１１のトランジスタＱ１１はオフであり、ＬＢＵＳノードはハイ電位のままである。本実施形態では、有効なデータを読み出した後は、ＩＮＶ信号をロウにしてＳＥＮノードからの電流がＳＡＳＲＣノードに流れないようにするロックアウト動作を行う。このため時刻ｔ２２でＩＮＶ信号をロウにしている。
　なお、ラッチ部３１は、並列接続されたインバータとクロックドインバータで構成されており、ラッチしたデータを反転出力するため、論理の異なる信号が衝突しないように、第１３のトランジスタＱ１３がオンになる時刻ｔ２５までに、ＬＢＵＳノードの論理とラッチ部３１の出力ノードの論理を同じにしておく必要がある。そこで、時刻ｔ２３で、ＬＰＣｃ信号をロウにして、ＬＢＵＳノードをロウからハイに変えている。
　ＳＥＮノードがハイ電位のときは、まだメモリセル２１から有効な読み出しを行っていないため、図８（ｂ）に示すように、時刻ｔ２２でＩＮＶ信号をいったんロウにした後に、時刻ｔ２５でハイに戻している。
　図６と図７の動作タイミングを比較すると、メモリセル２１から読み出したデータの論理に応じた電位をＳＥＮノードに設定した後、ＳＥＮノードの電位をラッチ部３１に書き込む期間ｔ１３～ｔ１４とそれ以降の動作タイミングが図６と図７で異なる。ロックアウト動作を行わない場合は、図７に示すように、時刻ｔ１４でＩＮＶ信号をハイレベルにするため、第６のトランジスタＱ６がオンし、ビット線ＢＬまたはＳＥＮノードからの電流は第６のトランジスタＱ６を介してＳＡＳＲＣノードに流れ続ける。
　図５のセンスアンプ６は、図６～図８のようなセンス方式（以下、新センス方式）でメモリセル２１の読み出しを行うことができるだけでなく、既存のＡＢＬ方式でもメモリセル２１の読み出しを行うことができる。
　図９はＡＢＬ方式にてメモリセル２１の読み出しを行う場合の動作タイミング図である。ＡＢＬ方式では、まずすべてのビット線ＢＬをプリチャージする（時刻ｔ３１～ｔ３２）。この期間内は、ＩＮＶ信号はロウである。よって、第７のトランジスタＱ７、第８のトランジスタＱ８、第１のトランジスタＱ１、第４のトランジスタＱ４を順に通って、ビット線ＢＬに電流が流れる。
　時刻ｔ３２で、ＸＸＬ信号の電位レベルを上げて第２のトランジスタＱ２をオンする。これにより、ＳＥＮノードからの電流が、第２のトランジスタＱ２、第１のトランジスタＱ１および第４のトランジスタＱ４を介して、ビット線ＢＬに流れる。流れる電流量は、時刻ｔ３２の直前のビット線ＢＬの電位に応じて変化し、これにより、ＳＥＮノードの電位は、読み出し対象のメモリセル２１のデータに応じた電位レベルになる。
　その後、時刻ｔ３３でＩＮＶ信号がハイになるが、ＸＸＬ信号のレベルは０Ｖまで放電されるため、、ＳＥＮノードからＳＡＳＲＣノードには電流は流れない。
　図１０は図５のセンスアンプ６を利用してメモリセル２１への書き込み（プログラム）を行う場合の動作タイミング図である。図５のセンスアンプ６は、必要に応じてＱＰＷ（Quick Pass Write）を行うこともできる。図１０には、ＱＰＷを行うビット線BL (VL passed)と、ＱＰＷを行わないビット線BL (VL not passed)と、書き込み対象外のビット線BL (inhibit)との３つのビット線ＢＬの電圧波形を示している。ＳＧＤは、ＮＡＮＤストリング２０内の選択ゲートトランジスタのゲート電圧波形である。
　ＱＰＷでは、書き込み対象メモリセル２１に印加する書き込み電圧を段階的に増加させていくため、図１０の破線で示すように、ＢＬＣ信号、ＢＬＸ信号、およびＧＲＳ信号は、いったん大きく下がった後に（時刻ｔ４１）、少し持ち上げられ（時刻ｔ４２）、これに応じて、ビット線BL (VL passed)の電圧も少し持ち上げられる。
　図５のセンスアンプ６は、偶数ビット線ＢＬと奇数ビット線ＢＬに分けてメモリセル２１の読み出しを行うセンス方式を採用することもできる。
　図１１は図５のセンスアンプ６を用いて偶数ビット線ＢＬと奇数ビット線ＢＬに分けてメモリセル２１の読み出しを行う場合の動作タイミング図である。図１１では、偶数番目および奇数番目のビット線に対応する第１のトランジスタＱ１のゲート信号をそれぞれ、ＢＬＣＥ、ＢＬＣＯと表記している。同様に、偶数番目および奇数番目のビット線に対応する第５のトランジスタＱ５のゲート信号をそれぞれ、ＧＲＳＥ、ＧＲＳＯと表記している。図１１のタイミング図は、偶数ビット線ＢＬを選択して、奇数ビット線ＢＬを選択しない場合の動作タイミングを示している。時刻ｔ５１ですべてのビット線ＢＬをいったん所定の電圧にクランプした後、読み出しを行う偶数ビット線ＢＬを、ＮＡＮＤストリング２０内の読み出し対象セルに応じた電位に設定し、奇数ビット線ＢＬは、クランプした電圧をそのまま維持する（時刻ｔ５２）。図１１のように、偶数ビット線ＢＬの読み出しを行っている間は奇数ビット線ＢＬをクランプし、奇数ビット線ＢＬの読み出しを行っている間は偶数ビット線ＢＬをクランプすることにより、隣接ビット線ＢＬの電位変動の影響を受けずにビット線ＢＬの電位をセンスできるため、データの読み出し精度を向上できる。
　図６～図８に示す新センス方式（第１のセンス方式）、ロックアウト動作、図９に示すＡＢＬセンス方式（第２のセンス方式）、図１０に示すＱＰＷ、図１１に示すセンス方式のいずれを採用するかは、図１に示すコントローラ８が任意に設定できる。
　このように、第２の実施形態に係るセンスアンプ６は、第１の実施形態と同様の第１～第４のトランジスタＱ１～Ｑ４を有するため、第１の実施形態と同様の効果が得られる。また、本実施形態に係るセンスアンプ６は、ＳＥＮノードから、ダイオード接続された第３のトランジスタＱ３を介してＳＡＳＲＣノードに電流を流す新センス方式を採用することもできるし、既存のＡＢＬ方式を採用することもできる。また、メモリセル２１から有効なデータを読み出した後にロックアウト動作を行うかどうかを任意に設定できる。さらに、ＱＰＷを行うかどうかも、任意に設定できる。また、偶数ビット線ＢＬと奇数ビット線ＢＬに分けてデータ読み出しを行うセンス方式を採用することもできる。
　（第３の実施形態）
　図５のセンスアンプ６は、ロックアウト動作を行うために、第２ノードｎ２とＳＡＳＲＣノードとの間に第６のトランジスタＱ６を配置しているが、ロックアウト動作を行う必要がない場合は、図５とは異なる回路構成にすることができる。
　図１２は第３の実施形態に係るセンスアンプ６の回路図である。図１２では、図５と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図１２のセンスアンプ６は、第３のトランジスタＱ３、第５のトランジスタＱ５および第６のトランジスタＱ６の接続が図５と異なっている。
　図１２において、第５のトランジスタＱ５と第３のトランジスタＱ３は、第２ノードｎ２とＳＡＳＲＣノードとの間にカスコード接続されている。また、第６のトランジスタＱ６は第２ノードｎ２とＳＡＳＲＣノードとの間に配置されている。
　図５では、第５のトランジスタＱ５のゲートに入力されるＧＲＳ信号は、読み出し時にはロウで、書き込み時にはハイになったが、図１２では、ＧＲＳ信号は、読み出し時にハイで、書き込み時にロウになる。したがって、第３のトランジスタＱ３は、読み出し時には、ダイオードとして動作し、書き込み時には第１ノードｎ１から遮断される。
　図１２の場合、ＩＮＶ信号がロウになると、第６のトランジスタＱ６はオフするが、ＳＥＮノードからの電流は、第５のトランジスタＱ５とダイオード接続された第３のトランジスタＱ３とを通ってＳＡＳＲＣノードに流れる。よって、ロックアウト動作を行うことはできない。
　このように、第３の実施形態に係るセンスアンプ６は、ロックアウト動作を行うことはできないが、それ以外は第２の実施形態と同様の効果が得られる。
　（第４の実施形態）
　上述したように、図５や図１２に示すセンスアンプ６は、読み出し時にＳＥＮノードからＳＡＳＲＣノードに電流を流す新センス方式と、ＳＥＮノードからビット線ＢＬ側に電流を流す既存のＡＢＬ方式とを任意に切り替えて実施できるが、この切替制御は、図１の半導体記憶装置１内のコントローラ８が行ってもよいし、あるいは半導体記憶装置１とは別個に設けられる外部コントローラ４１が行ってもよい。
　図１３は外部コントローラ４１と半導体記憶装置１とを備えるメモリシステム４２の概略的なブロック図である。外部コントローラ４１は、プロセッサ４３からの指示を受けて、半導体記憶装置１にアクセスして、データの書き込みや読み出しを行う。また、外部コントローラ４１は、上述したように、センスアンプ６のセンス方式を切り替えることができる。
　センス方式の切替を指示する手法として、例えば、プレフィックス・コマンドでの指示と、Set Featureコマンドシーケンスでの指示と、パラメータセットでの指示とのいずれかが考えられる。あるいは、別の指示手法を採用してもよい。
　図１４はプレフィックス・コマンドで指示する場合の概略的なタイミング図である。図１４は、多値書き込みがされたメモリセル２１のデータを読み出す場合に、Ａレベルの読み出しとＣレベルの読み出しとで、センス方式を変える例を示している。
　プレフィックス・コマンドでの指示がある場合は、例えばＡレベルで新センス方式を、ＣレベルでＡＢＬセンス方式を採用する。プレフィックス・コマンドでの指示がない場合は、ＡレベルとＣレベルの双方において新センス方式を採用する。
　外部コントローラ４１は、図１５に示すように、外部プレフィックス・コマンド、リードコマンド００ｈ、リードアドレス、リードコマンド３０ｈの順に、例えばＩ／Ｏバス等を介して半導体記憶装置１に送信する。半導体記憶装置１内のコントローラ８は、外部プレフィックス・コマンドを解釈して、新センス方式とＡＢＬセンス方式のいずれかを選択する。
　このように、第４の実施形態では、半導体記憶装置１の外部から、センスアンプ６のセンス方式を設定変更できるようにしたため、センスアンプ６の動作確認を行いやすくなる。
　（第５の実施形態）
　図１や図５等のセンスアンプ６は、ダイオード接続される第３のトランジスタＱ３のソース側にＳＡＳＲＣノードを設けている。このＳＡＳＲＣノードの電圧を調整することで、ビット線ＢＬの電圧を変えることができる。ビット線ＢＬの電圧を変える目的は、例えば、１）セル電流を調整するためと、２）セル電流径路の抵抗の変動を相殺するためと、３）ダイオード接続された第３のトランジスタＱ３の閾値の変動をキャンセルするため等である。
　図１６はＳＡＳＲＣノードの電圧を調整する電圧調整部５１の一例を示す回路図である。図１６の電圧調整部５１は、ＳＡＳＲＣノードと接地ノードの間に配置されるトランジスタ５２と、このトランジスタ５２のゲート電圧を調整するコンパレータ５３とを有する。コンパレータ５３は、ＳＡＳＲＣノードの電圧と基準電圧とを比較し、ＳＡＳＲＣノードの電圧が高ければ、トランジスタ５２のゲート電圧を下げ、ＳＡＳＲＣノードの電圧が低ければ、トランジスタ５２のゲート電圧を上げる。
　１）周囲温度が上がると、一般にメモリセル２１の閾値は低くなる。メモリセル２１の閾値が低くなると、ＣＥＬＳＲＣノードからＮＡＮＤストリング２０を通ってビット線ＢＬに電流が流れやすくなり、ビット線ＢＬの電圧が上昇する。この場合、ＳＡＳＲＣノードの電圧を高くすると、ダイオード接続された第３のトランジスタＱ３のドレイン－ソース間に電流が流れにくくなることから、ビット線ＢＬを流れる電流量を抑制することができる。よって、周囲温度が上がる場合には、例えば図１６の回路を用いて、ＳＡＳＲＣノードを高く設定すればよい。
　２）ＮＡＮＤストリング２０からセンスアンプ６までの距離が長くなるほど、ビット線ＢＬの抵抗の影響を受けることになる。すなわち、ビット線ＢＬを通るセル電流径路の抵抗が高くなり、ビット線ＢＬの電圧が低くなる。そこで、センスアンプ６から離れた場所にあるセルブロック内のメモリセル２１のデータを読み出す際は、例えば図１６の回路を用いて、ＳＡＳＲＣノードの電圧を低くして、ビット線ＢＬを流れる電流を増やす。
　３）ダイオード接続された第３のトランジスタＱ３は、閾値ばらつきを持っている。閾値が低い場合は、ビット線ＢＬから第３のトランジスタＱ３に電流が流れやすくなるため、この場合は、例えば図１６の回路を用いて、ＳＡＳＲＣノードを高く設定すればよい。逆に、閾値が高い場合は、ビット線ＢＬから第３のトランジスタＱ３に電流が流れにくくなるため、ＳＡＳＲＣノードを低く設定すればよい。
　図１６では、ＳＡＳＲＣノードに電圧調整用の回路を接続する例を示したが、図５等の第３のトランジスタＱ３と第６のトランジスタＱ６の間の第３ノードｎ３にこの回路を接続してもよい。
　このように、第５の実施形態では、ＳＡＳＲＣノードの電圧を調整する回路を設けるため、温度によるセル電流の変化と、セル電流径路の抵抗の変動と、ダイオード接続された第３のトランジスタＱ３の閾値ばらつきとを相殺することができ、安定した電流をビット線ＢＬに流すことができ、データ読み出しの信頼性が向上する。
　上述した実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用する例を説明したが、本発明は、ＮＯＲ型フラッシュメモリやＭＲＡＭ、ＲｅＲＡＭなど、種々の不揮発性半導体記憶装置に適用可能である。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (14)

  1. 　メモリセルを含むメモリストリングと、
    　前記メモリストリングの一端と電気的に接続されたビット線と、
    　前記ビット線と電気的に接続されたセンスアンプと、
    を備え、
    　前記センスアンプは、
    　前記ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、
    　前記第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、
    　ゲートが前記第１ノードに接続され、前記第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタと、
    を含む半導体記憶装置。
  2. 　前記メモリセルの読み出し時には、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第２のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流す請求項１に記載の半導体記憶装置。
  3. 　前記ビット線から前記第１のトランジスタを通って前記第３のトランジスタに電流を流すときの前記第１のトランジスタのゲート電圧は、前記第３ノードの電圧と、前記第１のトランジスタの閾値電圧と、所定のオーバードライブ電圧とを合算した電圧であり、
    　前記センスノードから前記第２のトランジスタを通って前記第３のトランジスタに電流を流すときの前記第２のトランジスタのゲート電圧は、前記第３ノードの電圧と、前記第２のトランジスタの閾値電圧と、所定のオーバードライブ電圧とを合算した電圧である請求項１または２に記載の半導体記憶装置。
  4. 　前記第３のトランジスタのゲートは、前記第１のトランジスタのドレインとともに、前記第１ノードに接続されており、
    　前記第３のトランジスタは、前記ビット線から前記第１のトランジスタを通って前記第３のトランジスタに電流を流すときと、前記センスノードから前記第２のトランジスタを通って前記第３のトランジスタに電流を流すときとにおいて、ダイオードとして動作する請求項１に記載の半導体記憶装置。
  5. 　前記ビット線の電流径路上にの前記第１ノードに接続された第４のトランジスタを備え、
    　前記コントローラは、前記メモリセルの読み出し時に、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第３のトランジスタおよび前記第２のトランジスタを介して前記第３ノードに電流を流す請求項４に記載の半導体記憶装置。
  6. 　前記メモリセルは、ＮＡＮＤ型フラッシュメモリセルであり、
    　ビット線と第１の電圧設定ノードとの間に直列接続される複数の前記ＮＡＮＤ型フラッシュメモリと選択ゲートトランジスタとを含むＮＡＮＤストリングを備え、
    　前記第４のトランジスタは、前記選択ゲートトランジスタである請求項５に記載の半導体記憶装置。
  7. 　前記メモリセルは、ＮＡＮＤ型フラッシュメモリセルであり、
    　ビット線と第１の電圧設定ノードとの間に直列接続される複数の前記ＮＡＮＤ型フラッシュメモリと選択ゲートトランジスタとを含むＮＡＮＤストリングを備え、
    　前記第４のトランジスタは、前記ビット線と前記第１のトランジスタとの間の電流径路上に配置される請求項５に記載の半導体記憶装置。
  8. 　前記メモリセルへのデータ書き込み時に前記ビット線から流れる電流を、前記第１および第２のトランジスタを介さずに前記第３ノードに流す第５のトランジスタを備える請求項１に記載の半導体記憶装置。
  9. 　前記第３ノードと第２の電圧設定ノードとの間に配置される第６のトランジスタを備える請求項１に記載の半導体記憶装置。
  10. 　前記メモリセルには、多値データが書き込まれており、
    　前記コントローラは、前記メモリセルのワード線を所定の読み出し電圧レベルに設定して前記メモリセルから読み出したデータが所定の論理であれば、その後前記メモリセルの読み出し動作が完了するまで前記第６のトランジスタをオフさせる請求項９に記載の半導体記憶装置。
  11. 　前記コントローラは、
    　前記メモリセルの読み出し時に、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第２のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流す第１のセンス方式と、
    　前記メモリセルの読み出し時に、前記第２ノードの電圧を安定させた後に、前記センスノードから前記第２のトランジスタおよび前記第１のトランジスタを介して前記ビット線に電流を流す第２のセンス方式と、を任意に選択可能である請求項１に記載の半導体記憶装置。
  12. 　前記第３ノードの電圧を変更する電圧変更部を有する請求項１に記載の半導体記憶装置。
  13. 　メモリセルを含むメモリストリングと、前記メモリストリングの一端と電気的に接続されたビット線と、前記ビット線と電気的に接続されたセンスアンプと、前記センスアンプの動作を制御する内部コントローラと、を備え、前記センスアンプは、前記ビット線の電流径路上の第１ノードに一端が接続され、第２ノードと電気的に他端が接続された第１のトランジスタと、前記第２ノードとセンスノードとの間に電気的に接続された第２のトランジスタと、ゲートが前記第１ノードに接続され、前記第２ノードと電圧調整可能な第３ノードとの間に電気的に接続された第３のトランジスタと、有する半導体記憶装置と、
    　前記半導体記憶装置へのデータ書き込みおよび前記半導体記憶装置からのデータ読み出しを制御する外部コントローラと、を備えたメモリシステムにおいて、
    　前記内部コントローラは、前記外部コントローラからの指示に従って、前記メモリセルの読み出し時に、前記ビット線から前記第１のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流し、その後に、前記センスノードから前記第２のトランジスタおよび前記第３のトランジスタを介して前記第３ノードに電流を流す第１のセンス方式と、
    　前記メモリセルの読み出し時に、前記第２ノードの電圧を安定させた後に、前記センスノードから前記第２のトランジスタおよび前記第１のトランジスタを介して前記ビット線に電流を流す第２のセンス方式と、の一方を選択するメモリシステム。
  14. 　前記外部コントローラは、プレフィックス・コマンド、Set Featureによるビット値設定、またはパラメータセットにより、前記半導体記憶装置に対して前記第１のセンス方式または前記第２のセンス方式の選択を指示する請求項１３に記載のメモリシステム。
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