CN110910937B - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够提高FeNAND的删除性能的半导体存储装置。实施方式的半导体存储装置包含串、位线、阱线及序列发生器。串包含第1选择晶体管、第2选择晶体管及多个存储单元晶体管，所述多个存储单元晶体管串联连接于第1选择晶体管与第2选择晶体管之间，且存储层使用铁电体。位线及阱线分别连接于所述第1及第2选择晶体管。序列发生器在选择了串的删除动作后的删除验证动作中的第1时刻，对存储单元晶体管的栅极施加第1电压(Vevfy)，对第1选择晶体管的栅极施加低于第1电压的第2电压(Vsgrp)，对第2选择晶体管的栅极施加低于第1电压的第3电压(Vsgrp)，对位线施加第4电压(Vbl)，对阱线施加高于第4电压的第5电压(Vsrc)。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2018-172214号(申请日：2018年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知一种能够将数据非易失性地存储的NAND型闪存。

发明内容

实施方式提供一种能够提高FeNAND的删除性能的半导体存储装置。

实施方式的半导体存储装置包含串、位线、阱线及序列发生器。串包含第1选择晶体管、第2选择晶体管及多个存储单元晶体管，所述多个存储单元晶体管串联连接于第1选择晶体管与第2选择晶体管之间，且存储层使用铁电体。位线连接于第1选择晶体管。阱线连接于第2选择晶体管。序列发生器在选择了串的删除动作后的删除验证动作中的第1时刻，对存储单元晶体管的栅极施加第1电压，对第1选择晶体管的栅极施加低于第1电压的第2电压，对第2选择晶体管的栅极施加低于第1电压的第3电压，对位线施加第4电压，对源极线施加高于第4电压的第5电压。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的截面构造的一例的剖视图。

图4是表示第1实施方式的半导体存储装置所具备的存储单元阵列中所包含的存储柱的截面构造的一例的剖视图。

图5是表示第1实施方式的半导体存储装置中的存储单元晶体管的阈值分布、数据分派及读出电压的一例的阈值分布图。

图6是表示第1实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。

图7是表示第1实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。

图8是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器部的电路构成的一例的电路图。

图9是表示第1实施方式的半导体存储装置所具备的感测放大器模块中所包含的感测放大器组件的电路构成的一例的电路图。

图10是表示第1实施方式的半导体存储装置的读出动作中的感测放大器部的动作的一例的时序图。

图11是表示第1实施方式的半导体存储装置中的读出动作的一例的时序图。

图12是表示第1实施方式的半导体存储装置中的块单位的删除验证动作中所使用的电压的一例的存储单元阵列的电路图。

图13是表示第1实施方式的半导体存储装置中的串组件单位的删除验证动作中所使用的电压的一例的存储单元阵列的电路图。

图14是表示第1实施方式的比较例中的存储单元晶体管的阈值分布及验证电压的一例的阈值分布图。

图15是表示第1实施方式的比较例中的利用电子传导的验证动作中所使用的电压的一例的存储单元阵列的电路图。

图16是表示第1实施方式的半导体存储装置中的利用电子传导的验证动作中所使用的电压的一例的存储单元阵列的电路图。

图17是表示第2实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图18是表示第1实施方式的半导体存储装置所具备的存储单元阵列的截面构造的一例的剖视图。

图19是表示第2实施方式的半导体存储装置的块单位的删除验证动作中所使用的电压的一例的存储单元阵列的电路图。

图20是表示第2实施方式的半导体存储装置的串组件单位的删除验证动作中所使用的电压的一例的存储单元阵列的电路图。

图21是第3实施方式的半导体存储装置1中分别对应NMOS(N-channel metaloxide semiconductor，N通道金属氧化物半导体)读出及PMOS(P-channel metal oxidesemiconductor，P通道金属氧化物半导体)读出的存储单元晶体管MT的阈值分布图。

图22是表示第3实施方式的半导体存储装置中的N-PASS及P-PASS的定义的存储单元晶体管的阈值分布图。

图23是表示第3实施方式的半导体存储装置中Vdelta＝Δnp时NMOS读出及PMOS读出结果的一例的存储单元晶体管的阈值分布图。

图24是表示第3实施方式的半导体存储装置中Vdelta＜Δnp时NMOS读出及PMOS读出结果的一例的存储单元晶体管的阈值分布图。

图25是表示第3实施方式的半导体存储装置中Vdelta＞Δnp时NMOS读出及PMOS读出结果的一例的存储单元晶体管的阈值分布图。

图26是表示第3实施方式的半导体存储装置中的修正动作的一例的流程图。

图27是表示第3实施方式的半导体存储装置中的弱写入动作前后的存储单元晶体管的阈值分布的变化的一例的阈值分布图。

图28是表示第3实施方式的半导体存储装置中的修正动作的执行时序的一例的流程图。

图29是表示第3实施方式的半导体存储装置中的修正动作的执行时序的一例的流程图。

图30是表示第3实施方式的半导体存储装置中的Δnp的偏差的一例的存储单元晶体管的阈值分布图。

具体实施方式

以下，参照附图对实施方式进行说明。各实施方式例示出用于将发明的技术思想具体化的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、构造、配置等特定。

此外，在以下的说明中，对于具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的文字后面的数字是为了区分通过包含相同文字的参照符号来参照且具有相同构成的要素彼此而使用。在不需要将用包含相同文字的参照符号表示的要素相互区分的情况下，这些要素可分别通过只包含文字的参照符号来参照。

[1]第1实施方式

以下，对第1实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置是存储层使用铁电体的NAND(Not AND，与非)型闪存(FeNAND：Ferroelectric NANDflash memory)。

[1-1]半导体存储装置1的构成

[1-1-1]半导体存储装置1的整体构成

图1示出了第1实施方式的半导体存储装置1的构成例。半导体存储装置1例如由外部的存储器控制器2控制。

如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16。

存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够将数据非易失性地存储的多个存储单元的集合，例如作为数据的删除单位来使用。

另外，在存储单元阵列10，设有多条位线及多条字线。各存储单元例如与1条位线及1条字线建立了关联。关于存储单元阵列10的详细构成，在下文进行叙述。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使序列发生器13执行读出动作、写入动作、删除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BA、页面地址PA、列地址CA等。例如，块地址BA、页面地址PA及列地址CA分别用于块BLK、字线及位线的选择。

序列发生器13控制半导体存储装置1整体的动作。例如，序列发生器13基于指令寄存器11中保存的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等执行读出动作、写入动作、删除动作等。

驱动器模块14生成读出动作、写入动作、删除动作等所使用的电压，并将所生成的电压供给到例如存储单元阵列10、行解码器模块15及感测放大器模块16。例如，驱动器模块14对与基于地址寄存器12中保存的页面地址PA所选择的字线对应的信号线施加所生成的电压。

行解码器模块15基于地址寄存器12中保存的块地址BA来选择对应的存储单元阵列10内的1个块BLK。然后，行解码器模块15将施加给例如与所选择字线对应的信号线的电压传输到所选择块BLK内的所选择字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加期望电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中所存储的数据，并将判定结果作为读出数据DAT传输到存储器控制器2。

半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。

指令锁存使能信号CLE是表示半导体存储装置1接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1接收到的信号I/O为地址信息ADD的信号。写入使能信号WEn是命令半导体存储装置1进行输入输出信号I/O的输入的信号。读取使能信号REn是命令半导体存储装置1进行输入输出信号I/O的输出的信号。

就绪/忙碌信号RBn是将半导体存储装置1为受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙碌状态通知给存储器控制器2的信号。输入输出信号I/O例如为8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。

以上所说明的半导体存储装置1及存储器控制器2也可利用它们的组合来构成1个半导体装置。作为这种半导体装置，例如可举出如SD^TM卡的存储卡或SSD(solid statedrive，固态驱动器)等。

[1-1-2]存储单元阵列10的电路构成

图2是第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例，且提取存储单元阵列10中所包含的多个块BLK之中的1个块BLK进行展示。

如图2所示，块BLK例如包含4个串组件SU0～SU3。各串组件SU包含多个NAND串NS。

多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS例如包含存储单元晶体管MT0～MT7、虚设晶体管DT、以及选择晶体管ST1及ST2。

存储单元晶体管MT及虚设晶体管DT各自在栅极与通道之间包含使用铁电体的阻挡绝缘膜。存储单元晶体管MT将数据非易失性地保存，虚设晶体管DT不用于存储数据。选择晶体管ST1及ST2各自用于各种动作时串组件SU的选择。

在各NAND串NS中，选择晶体管ST1的漏极连接于相关联的位线BL。选择晶体管ST1的源极连接于虚设晶体管DT的漏极。虚设晶体管DT的源极连接于经串联连接的存储单元晶体管MT0～MT7的一端。经串联连接的存储单元晶体管MT0～MT7的另一端连接于选择晶体管ST2的漏极。

在同一个块BLK中，选择晶体管ST2的源极共通连接于源极线CELSRC与阱线CPWELL的各个。串组件SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。存储单元晶体管MT0～MT7的栅极分别共通连接于字线WL0～WL7。虚设晶体管DT的栅极共通连接于虚设字线DWL。选择晶体管ST2的栅极共通连接于选择栅极线SGS。

在以上所说明的存储单元阵列10的电路构成中，被分配相同列地址CA的多个NAND串NS在多个块BLK间共通连接于同一位线BL。源极线CELSRC例如在多个块BLK间共通连接。阱线CPWELL例如在多个块BLK间共通连接。

在1个串组件SU内连接于共通字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，包含各自存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量被定义为“1页面数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数而可具有2页面数据以上的存储容量。

此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT、虚设晶体管DT、以及选择晶体管ST1及ST2的个数分别可设计成任意个数。各块BLK所包含的串组件SU的个数可设计成任意个数。虚设晶体管DT既可设置在选择晶体管ST2与存储单元晶体管MT0之间，也可***到经串联连接的存储单元晶体管MT间。

[1-1-3]存储单元阵列10的构造

图3是第1实施方式的半导体存储装置1所具备的存储单元阵列10的截面构造的一例，且提取与1个块BLK对应的构造体进行展示。

以下所参照的剖视图中，为了使图便于看清，适当省略了绝缘层(层间绝缘膜)、配线、触点等构成要素。另外，在以下所参照的剖视图中，X方向对应位线BL的延伸方向。Y方向对应字线WL的延伸方向。Z方向对应相对于形成有半导体存储装置1的半导体衬底的表面的铅直方向。

如图3所示，在形成有存储单元阵列10的区域中包含例如P型阱区域20、绝缘体层21、4层导电体层22、9层导电体层23、4层导电体层24、多个存储柱MP、导电体层25、26及28、以及触点27及29。

P型阱区域20设置在半导体衬底的表面附近。P型阱区域20包含相互隔开配置的n⁺杂质扩散区域及p⁺杂质扩散区域。n⁺杂质扩散区域及p⁺杂质扩散区域各自设置在P型阱区域20的表面附近。

在P型阱区域20上，设有绝缘体层21。在绝缘体层21上，设有相互隔开而积层的4层导电体层22。在最上层导电体层22的上方，设有相互隔开而积层的9层导电体层23。在导电体层23的上方，设有相互隔开而积层的4层导电体层24。在最上层导电体层24的上方，设有导电体层25。

导电体层22具有沿着XY平面扩展的构造，作为选择栅极线SGS而使用。导电体层23具有沿着XY平面扩展的构造，9层导电体层23从下层起依次分别作为字线WL0～WL7以及虚设字线DWL而使用。导电体层24具有沿着Y方向延伸的构造，作为选择栅极线SGD而使用。导电体层25具有在X方向上延伸的构造，作为位线BL而使用。在未图示的区域中，多个导电体层25在Y方向上排列。

多个存储柱MP各自贯通(通过)绝缘体层21、4层导电体层22、9层导电体层23、4层导电体层24的各个。1根存储柱MP对应1根NAND串NS。与串组件SU0～SU3分别对应的多个存储柱MP所贯通的导电体层24在各配线层中相互分离。在本例中，串组件SU是由在Y方向并排的多个NAND串NS的集合形成。

另外，多个存储柱MP各自包含例如半导体膜30及铁电体膜31。半导体膜30例如形成为沿着Z方向延伸的柱状。半导体膜30的侧面由铁电体膜31覆盖。

图4是沿着图3的IV-IV线的剖视图，且表示包含导电体层23的层中的存储柱MP的截面构造的一例。

如图4所示，在包含导电体层23的层中，例如半导体膜30设置在存储柱MP的中央部。铁电体膜31包围半导体膜30的侧面。导电体层23包围铁电体膜31的侧面。此外，在半导体膜30的内部，也可嵌入绝缘体膜。

返回图3，半导体膜30的下部与P型阱区域20接触。半导体膜30的上部与导电体层25接触。对应相同列地址的存储柱MP内的半导体膜30电连接于同一导电体层25。此外，半导体膜30的上部与导电体层25之间也可经由触点或配线等电连接。

半导体膜30例如为非掺杂多晶硅，作为NAND串NS的电流路径发挥功能。铁电体膜31作为阻挡绝缘膜发挥功能，并且可根据施加给导电体层23的电压的大小使电介质极化的方向变化。

导电体层26例如配置在最上层导电体层24与导电体层25之间的配线层，作为源极线CELSRC而使用。源极线CELSRC是用于经由P型阱区域20对存储柱MP施加电压的配线。导电体层26经由触点27电连接于n⁺杂质扩散区域NP。

导电体层28例如配置在最上层导电体层24与导电体层25之间的配线层，作为阱线CPWELL而使用。阱线CPWELL是用于经由P型阱区域20对存储柱MP施加电压的配线。导电体层28经由触点29电连接于p⁺杂质扩散区域PP。

以上所说明的存储单元阵列10的构造中，例如存储柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储柱MP与导电体层23交叉的部分作为存储单元晶体管MT或虚设晶体管DT发挥功能。存储柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。

最下层导电体层22与绝缘体层21形成至n⁺杂质扩散区域NP的附近。由此，在选择晶体管ST2被设为接通状态的情况下，存储单元晶体管MT0及n⁺杂质扩散区域NP之间利用形成在P型阱区域20的表面附近的通道而电连接。

此外，以上所说明的存储单元阵列10的构造只不过是一例，可适当变更。例如，导电体层23的个数可基于字线WL及虚设字线DWL的条数来设计。被用作选择栅极线SGS的导电体层22的层数可设计成任意层数。被用作选择栅极线SGD的导电体层24的层数可设计成任意层数。

[1-1-4]关于存储单元晶体管MT

使用铁电体的存储单元晶体管MT中，数据的存储使用极化。具体来说，例如在对字线WL施加有电压的情况下，会在铁电体膜31内产生电场。于是，在受到该电场影响的铁电体膜34的内部，配置在晶格内的离子的位置发生变化，从而产生极化。

表示极化程度的极化量是例如以在铁电体膜31与半导体膜30的接面上铁电体膜31中产生的每单位面积的表面电荷量来定义。在与铁电体膜31接触的半导体膜30上，根据极化量产生可抵消该表面电荷量的量的电子。

存储单元晶体管MT的阈值电压可根据施加给字线WL的电压的大小及其施加的历史而变更。例如，当施加给字线WL的电压小于指定电压Vc时，在停止施加电压后，铁电体膜31回到被施加电压之前的状态。

另一方面，当施加给字线WL的电压为指定电压Vc以上时，在停止施加电压后，铁电体膜31仍然维持一定量极化的状态。结果，字线WL与半导体膜30之间成为恰如被施加了与极化量相应大小的电压的状态，存储单元晶体管MT的阈值电压降低。

第1实施方式的半导体存储装置1中，如上所述，存储单元晶体管MT的阈值电压根据极化量而变更，由此，多比特的数据存储在存储单元晶体管MT。

图5表示第1实施方式的半导体存储装置1中的存储单元晶体管MT的阈值分布、读出电压及验证电压的一例。图5所示的阈值分布的纵轴对应存储单元晶体管MT的个数，横轴对应存储单元晶体管MT的阈值电压Vth。

如图5所示，第1实施方式的半导体存储装置1中，存储单元晶体管MT的阈值电压可采用“ER”状态、“A”状态、“B”状态及“C”状态中的任一种状态。

“ER”状态对应存储单元晶体管MT的删除状态。“A”状态、“B”状态及“C”状态各自对应存储单元晶体管MT中写入有数据的状态。

铁电体膜31的极化量按照“ER”状态、“A”状态、“B”状态、“C”状态的顺序变大，存储单元晶体管MT的阈值电压按照“ER”状态、“A”状态、“B”状态、“C”状态的顺序变小。

在相邻阈值分布之间，分别设定读出动作中所要使用的读出电压。

具体来说，在“ER”状态与“A”状态之间设定读出电压AR。栅极被施加有读出电压AR的存储单元晶体管MT在阈值电压呈“C”状态、“B”状态或“A”状态分布的情况下成为接通状态，在呈“ER”状态分布的情况下成为断开状态。

在“A”状态与“B”状态之间设定读出电压BR。栅极被施加有读出电压BR的存储单元晶体管MT在阈值电压包含于“C”状态或“B”状态中的情况下成为接通状态，在包含于“A”状态或“ER”状态的情况下成为断开状态。

在“B”状态与“C”状态之间设定读出电压CR。栅极被施加有读出电压CR的存储单元晶体管MT在阈值电压包含于“C”状态的情况下成为接通状态，在包含于“B”状态、“A”状态或“ER”状态的情况下成为断开状态。

另外，对“ER”状态中比最大阈值电压更高的电压设定读出通路电压Vread。栅极被施加有读出通路电压Vread的存储单元晶体管MT不依存于要存储的数据而成为接通状态。

进而，在相邻阈值分布之间，分别设定写入动作中所要使用的验证电压。

具体来说，与“A”状态、“B”状态及“C”状态对应地，分别设定验证电压AV、BV及CV。

验证电压AV设定在“ER”状态与“A”状态之间且“A”状态的附近。验证电压BV设定在“A”状态与“B”状态之间且“B”状态的附近。验证电压CV设定在“B”状态与“C”状态之间且“C”状态的附近。也就是说，例如验证电压AV、BV及CV分别被设定为低于读出电压AR、BR及CR的电压。

在写入动作中，半导体存储装置1一旦侦测到要存储某数据的存储单元晶体管MT的阈值电压低于与该数据对应的验证电压，就结束该存储单元晶体管MT的程序。

对于以上所说明的4种存储单元晶体管MT的阈值分布分配各不相同的2比特数据。以下，罗列出针对阈值分布的数据分派的一例。

“ER”电平：“11(上位比特/下位比特)”数据

“A”电平：“01”数据

“B”电平：“00”数据

“C”电平：“10”数据

在应用了这种数据分派的情况下，以下位比特构成的1页面数据(下位页面数据)由使用读出电压BR的读出动作确定。以上位比特构成的1页面数据(上位页面数据)由使用读出电压CR及AR各个的读出动作确定。

也就是说，下位页面数据及上位页面数据分别由使用1种及两种读出电压的读出动作确定。这种数据分派例如被称为“1-2编码”。本说明书中，以对存储单元晶体管MT的数据分派应用“1-2编码”的情况为例进行说明。

[1-1-5]行解码器模块15的电路构成

图6表示第1实施方式的半导体存储装置1所具备的行解码器模块15的电路构成的一例，将驱动器模块14与存储单元阵列10之间的配线也一起展示。

如图6所示，驱动器模块14利用多条信号线连接于行解码器模块15。另外，驱动器模块14能够对设置在存储单元阵列10的源极线CELSRC及阱线CPWELL分别施加电压。

行解码器模块15例如包含行解码器RD0～RDn。行解码器RD0～RDn分别与块BLK0～BLKn建立关联。

以下，着眼于与块BLK0对应的行解码器RD0，对行解码器RD的详细电路构成进行说明。此外，其它行解码器RD的电路构成与行解码器RD0相同，因此省略说明。

行解码器RD例如包含块解码器BD以及晶体管TR0～TR16。

块解码器BD将块地址解码，并基于解码结果对传输栅极线TG及bTG分别施加指定电压。传输栅极线TG共通连接于晶体管TR0～TR13各自的栅极。在传输栅极线TG被输入传输栅极线TG的反转信号，传输栅极线bTG共通连接于晶体管TR14～TR18各自的栅极。

各晶体管TR0～TR18是高耐压的n通道MOS晶体管。晶体管TR连接于从驱动器模块14布线的信号线与设置在块BLK0的配线之间。

具体来说，晶体管TR0的漏极连接于信号线SGSD。晶体管TR0的源极连接于块BLK0的选择栅极线SGS。

晶体管TR1～TR8各自的漏极分别连接于信号线CG0～CG7。晶体管TR1～TR8各自的源极分别连接于与块BLK0对应的字线WL0～WL7各自的一端。

晶体管TR9的漏极连接于信号线CGD。晶体管TR9的源极连接于与块BLK0对应的虚设字线DWL的一端。

晶体管TR10～TR13各自的漏极分别连接于信号线SGDD0～SGDD3。晶体管TR10～TR13各自的源极分别连接于选择栅极线SGD0～SGD3。

晶体管TR14的漏极连接于信号线USGS。晶体管TR14的源极连接于选择栅极线SGS。

晶体管TR15～TR18各自的漏极共通连接于信号线USGD。晶体管TR15～TR18各自的源极分别连接于选择栅极线SGD0～SGD3。

根据以上的构成，行解码器模块15能够选择执行各种动作的块BLK。

具体来说，在各种动作时，与所选择的块BLK对应的块解码器BD将“H”电平及“L”电平的电压分别施加给传输栅极线TG及bTG，且与非选择的块BLK对应的块解码器BD将“L”电平及“H”电平的电压分别施加给传输栅极线TG及bTG。

在本说明书中，“H”电平对应的是NMOS晶体管成为接通状态且PMOS晶体管成为断开状态的电压。“L”电平对应的是NMOS晶体管成为断开状态且PMOS晶体管成为接通状态的电压。

例如，在选择了块BLK0的情况下，在行解码器RD0中，晶体管TR0～TR13成为接通状态，晶体管TR14～TR18成为断开状态。另一方面，在其它行解码器RD中，晶体管TR0～TR13成为断开状态，晶体管TR14～TR18成为接通状态。

在这种情况下，形成了设置在块BLK0的各种配线与对应的信号线之间的电流路径，设置在其它块BLK(非选择的块BLK)的各种配线与对应的信号线之间的电流路径被阻断。另外，对于与非选择的块BLK对应的选择栅极线SGD及SGS，分别经由信号线USGD及USGS施加电压。

结果，由驱动器模块14施加给各信号线的电压经由行解码器RD0而施加给所选择的块BLK0中设置的各种配线。行解码器模块15针对选择了其它块BLK的情况也能够同样地动作。

此外，以上所说明的行解码器模块15的电路构成只不过是一例，并不限定于此。例如，行解码器模块15所包含的晶体管TR的个数可设计成基于设置在各块BLK的配线条数的个数。

[1-1-6]感测放大器模块16的电路构成

图7表示第1实施方式的半导体存储装置1所具备的感测放大器模块16的电路构成的一例。

如图7所示，感测放大器模块16例如包含感测放大器组件SAU0～SAUm。感测放大器组件SAU0～SAUm与各位线BL0～BLm分别建立关联。

各感测放大器组件SAU例如包含感测放大器部SA以及锁存电路SDL、ADL、BDL及XDL。感测放大器部SA以及锁存电路SDL、ADL、BDL及XDL以能够相互收发数据的方式连接。

感测放大器部SA例如在读出动作中，基于对应的位线BL的电压，判定读出数据是“0”还是“1”。换句话说，感测放大器部SA感测被读出到对应的位线BL的数据，判定所选择的存储单元要存储的数据。

锁存电路SDL、ADL、BDL及XDL各自暂时保存读出数据或写入数据等。锁存电路XDL连接于未图示的输入输出电路，能够用于感测放大器组件SAU与输入输出电路之间的数据的输入输出。

锁存电路XDL还能作为半导体存储装置1的高速缓冲存储器发挥功能。例如，关于半导体存储装置1，即使锁存电路SDL、ADL及BDL在使用中，只要锁存电路XDL空闲，就能变成就绪状态。

(感测放大器部SA的电路构成例)

图8表示第1实施方式的半导体存储装置1所具备的感测放大器模块16中所包含的感测放大器部SA的电路构成的一例。

如图8所示，感测放大器部SA例如包含晶体管Q1、Q2、Q3、Q4及Q7、以及电容器CP。各晶体管Q1、Q2及Q3是NMOS晶体管。晶体管Q4是高耐压的NMOS晶体管。晶体管Q7是PMOS晶体管。

晶体管Q1连接于节点ND1与节点ND2之间。在晶体管Q1的栅极，被输入控制信号

晶体管Q2连接于节点SEN与节点ND2之间。在晶体管Q2的栅极，被输入控制信号XXL。

晶体管Q3连接于节点ND2与节点SASRC之间。晶体管Q3的栅极连接于节点ND1。晶体管Q4连接于节点ND1与位线BL之间。在晶体管Q4的栅极，被输入控制信号BLS。

晶体管Q7连接于被施加电源电压VDDSA的电源节点与节点ND1之间。电容器CP的一端连接于节点SEN。在电容器CP的另一端，被输入时钟CLK。在位线BL与源极线CELSRC之间，连接有NAND串NS。

如上所述，在感测放大器部SA中，晶体管Q1及Q2在位线BL及节点SEN间串叠连接。晶体管Q4是为了例如在存储单元晶体管MT的删除时将位线BL与节点ND1电阻断而设置。

另外，在感测放大器部SA中，节点SEN是根据从存储单元晶体管MT读出的数据的逻辑将电容器CP进行充放电的感测节点。要输入到晶体管Q1、Q2、Q3、Q4及Q7各自的栅极的控制信号例如由序列发生器13控制。

(感测放大器组件SAU的电路构成例)

图9表示第1实施方式的半导体存储装置1所具备的感测放大器模块16中所包含的感测放大器组件SAU的电路构成的一例。在图9所示的电路构成中，对于与用图8说明的晶体管在功能上相同的晶体管标注相同符号。

如图9所示，感测放大器组件SAU例如包含晶体管Q1～Q15、电容器CP以及锁存部LP。各晶体管Q5、Q6、Q8～Q13及Q15是NMOS晶体管。晶体管Q14是PMOS晶体管。

晶体管Q1连接于节点ND1与节点ND2之间。在晶体管Q1的栅极，被输入控制信号BLC。晶体管Q2连接于节点SEN与节点ND2之间。在晶体管Q2的栅极，被输入控制信号XXL。

晶体管Q3连接于节点ND2与节点ND3之间。晶体管Q3的栅极连接于节点ND1。晶体管Q4连接于节点ND1与位线BL之间。在晶体管Q4的栅极，被输入控制信号BLS。

晶体管Q5连接于节点ND1与节点ND3之间。在晶体管Q5的栅极，被输入控制信号GRS。晶体管Q6连接于节点ND3与节点SASRC之间。晶体管Q6的栅极连接于节点INV。

晶体管Q7及Q8串联连接于被施加电源电压VDD的电源节点与节点ND2之间。晶体管Q7的栅极连接于节点INV。在晶体管Q8的栅极，被输入控制信号BLX。

晶体管Q9连接于总线LBUS与节点SEN之间。在晶体管Q9的栅极，被输入控制信号BLQ。电容器CP的一端连接于节点SEN。在电容器CP的另一端，被输入时钟CLK。

晶体管Q10及Q11串联连接于总线LBUS与电容器CP的另一端之间。在晶体管Q10的栅极，被输入控制信号STB。晶体管Q11的栅极连接于节点SEN。

晶体管Q12连接于总线LBUS与锁存部LP的输入节点(节点INV)之间。在晶体管Q12的栅极，被输入控制信号STI。晶体管Q13连接于总线LBUS与锁存部LP的输出节点(节点LAT)之间。在晶体管Q13的栅极，被输入控制信号STL。

晶体管Q14连接于被施加电源电压VDD的电源节点与总线LBUS之间。在晶体管Q14的栅极，被输入控制信号LPCn。晶体管Q15连接于总线LBUS与接地节点之间。在晶体管Q15的栅极，被输入控制信号LDC。

在以上所说明的感测放大器组件SAU的电路构成中，晶体管Q1～Q11及时钟CLK的组对应的是感测放大器部SA。晶体管Q12及Q13以及锁存部LP的组对应的是锁存电路SDL。

此外，图9所示的感测放大器组件SAU的电路构成中，省略了锁存电路ADL、BDL及XDL的图示。锁存电路ADL、BDL及XDL各自的电路构成例如与锁存电路SDL相同，且连接于总线LBUS。而且，各锁存电路ADL、BDL及XDL由与锁存电路SDL不同的控制信号控制，锁存部LP的节点在锁存电路间独立。

另外，在以上所说明的感测放大器组件SAU的电路构成中，设置晶体管Q5的目的在于，将对存储单元晶体管MT进行数据写入时从位线BL流出的电流不经由晶体管Q1及Q2而流入节点ND3。

晶体管Q7及Q8串叠连接于被施加电源电压VDD的电源节点与节点ND2之间。晶体管Q10及Q11串叠连接于总线LBUS与电容器CP的另一端之间。

晶体管Q14及Q15串叠连接于被施加电源电压VDD的电源节点与接地节点之间。晶体管Q14及Q15在读出动作中的锁定(lock out)时，可作为使锁存部LP的锁存数据的逻辑强制性地反转的锁定控制部而动作。

图9所示的控制信号BLC及XXL分别对应图8所示的控制信号

及/>

要输入到晶体管Q1、Q2、Q4、Q5、Q8～Q10及Q12～Q15各自的栅极的控制信号例如由序列发生器13控制。

此外，以上所说明的感测放大器模块16的电路构成只不过是一例，并不限定于此。例如，感测放大器组件SAU16的电路构成可基于存储单元晶体管MT所存储的数据的感测方式而适当变更。

[1-2]动作

第1实施方式的半导体存储装置1是通过使经由存储单元晶体管MT的电流从源极线CELSRC流向感测放大器组件SAU，以此来读出存储单元晶体管MT中所存储的数据。

以下，依次对分别基于图8及图9中所说明的感测放大器模块16的电路构成的读出动作的一例与使用该读出动作的删除验证动作的一例进行说明。

[1-2-1]读出动作

(感测放大器部SA的动作例)

首先，对第1实施方式的半导体存储装置1的读出动作中用图8来说明的感测放大器部SA的动作的一例进行说明。

如图10所示，在时刻t1，序列发生器13首先使控制信号

成为“H”电平，使控制信号/>

成为“L”电平。例如，控制信号/>

的电压被设定为节点SASRC的电压+晶体管Q1的阈值电压+过驱动电压Vov(例如0.2V左右)。由此，节点ND2的电压变动得到抑制，晶体管Q1的漏极偏压依存性得到抑制。另外，在时刻t1，对选择栅极线SGS及SGD施加“H”电平的电压。

然后，在时刻t2，序列发生器13使NAND串NS的一端侧的源极线CELSTC的电压上升到VDDSA。这时，在存储单元晶体管MT所保存的数据为“1”的情况下，存储单元晶体管MT为接通状态，因此抑制了位线BL的电压降低(图10的实线部分)。另一方面，在存储单元晶体管MT所保存的数据为“0”的情况下，存储单元晶体管MT为断开状态，因此，位线BL的电压大幅度降低(图10的虚线部分)。

在时刻t2，控制信号

的电压即晶体管Q1的栅极电压也被设定为节点SASRC的电压+晶体管Q1的阈值电压+过驱动电压Vov。因此，晶体管Q1为接通状态，但另一方面，节点ND2的电压被钳位成节点SASRC的电压+过驱动电压Vov。也就是说，节点ND2的电压成为与晶体管Q1的漏极电压(节点ND1的电压)相同或比它略低的电压。

另外，在时刻t2，节点ND1的电压变成与在位线BL中流动的单元电流相应的电压。节点ND2的电压高于节点SASRC的电压，且节点ND1的电压被施加给晶体管Q3的栅极，因此晶体管Q3以经二极管连接的状态动作。

结果，从源极线CELSRC经由NAND串NS与位线BL而流动的电流依次经由晶体管Q4、Q1及Q3流入节点SASRC。从时刻t2起经过一段时间后，位线BL的电压与晶体管Q1及Q3间的节点ND2的电位稳定。

然后，在时刻t3，序列发生器13使晶体管Q1及Q4成为断开状态，使控制信号

的电压成为与时刻t1的控制信号/>

相同的电压。具体来说，控制信号/>

的电压被设定为节点SASRC的电压+晶体管Q2的阈值电压+过驱动电压Vov。

由此，节点ND2的电压维持为与时刻t1时相同的电压。另一方面，节点ND1因晶体管Q1及Q4成为断开状态而变成高阻抗状态，节点ND1的电压维持为时刻t3以前的电压。

在时刻t3，控制信号

的电压被控制成与时刻t1的控制信号/>

相同的电压，由此使节点ND2的电压也得以维持。也就是说，连接于节点ND1与节点ND2的晶体管Q3在时刻t3后仍然流通与单元电流相同的电流，从节点SEN复制的单元电流经由晶体管Q2及Q3流向节点SASRC。

在时刻t3的时点，位线BL的电压基于NAND串NS内的读出对象的存储单元晶体管MT所要保存的数据而不同。因此，在时刻t3后，从节点SEN流向节点SASRC的电流也不同，节点SEN的电位根据所流通的电流量来决定。

然后，感测放大器部SA通过感测该节点SEN的电压来判定读出对象的存储单元晶体管MT保存“0”数据还是保持“1”数据。

此外，在时刻t3，序列发生器13以在切换晶体管Q1及Q2的接通断开的前后，节点ND1及ND2的电位不会各自发生变化的方式，对控制信号

及/>

进行控制。由此，即使对晶体管Q1及Q2的接通断开进行了切换，在晶体管Q3的漏极-源极间流动的电流量也大致相同。

如上所述，在第1实施方式的半导体存储装置1中，感测放大器部SA能够判定存储单元晶体管MT中所存储的数据。这种读出动作例如被称为DSA(Diode sense ABL，二极管感测全位线)方式。

(感测放大器组件SAU的动作例)

接下来，对第1实施方式的半导体存储装置1的读出动作中用图9来说明的感测放大器组件SAU的动作的一例进行说明。

图11表示第1实施方式的半导体存储装置1的读出动作中感测放大器组件SAU的动作的一例。

图11所示的一例对应的是在读出有效数据之后执行锁定动作而读出上位页面数据时的动作。另外，该读出动作中，按照读出电压CR及AR的顺序执行读出，图11所示的期间提取的是使用读出电压CR的读出期间。

此外，IDSA(“C”状态)、IDSA(“A”/“B”状态)及IDSA(“ER”状态)各自的波形分别表示在读出存储单元晶体管MT的“ER”状态、“A”/“B”状态及“C”状态时在经二极管连接的晶体管Q3的漏极-源极间流动的电流的波形。其它信号波形对应的是电压波形。在所图示的与(“ER”状态)、(“A”/“B”状态)、(“C”状态)对应的各波形中，示出了对应的配线或节点的电压。

如图11所示，在读出动作开始时，序列发生器13将节点INV的电压设置成“L”电平(INV＝0)，驱动器模块14对源极线CELSRC施加Vsrc。然后，序列发生器13使控制信号BLS、BLC及BLX的电压分别上升到Vblx、Vblc及Vblx。于是，位线BL的电压基于施加给源极线CERSRC的电压与经由晶体管Q7、Q8、Q1及Q4的电压而上升到例如Vbl1。

然后，在时刻t11，序列发生器13将节点INV的电压从“L”电平复位成“H”电平(INV＝1)。于是，电流从源极线CELSRC依次经由NAND串NS、晶体管Q4、Q1、Q3及Q6流入节点SASRC，不久后位线BL及节点ND2的电压稳定化。

这时，就像用图10所说明的那样，位线BL及节点ND2各自的电压成为与NAND串NS内的读出对象单元的数据逻辑相应的电压。例如，与“ER”状态对应的位线BL的电压及与“ER”状态对应的位线BL的电压各自下降到Vsasrc。与“C”状态对应的位线BL的电压下降到Vsasrc+Vov。另外，节点SEN经由晶体管Q9、Q14被充电到期望电压。

在时刻t12，序列发生器13使控制信号BLS、BLC及BLX各自变化为“L”电平的电压，使控制信号XXL的电压上升到Vxxl。于是，晶体管Q4、Q1及Q8成为断开状态，位线BL成为浮动状态。另外，经复制的单元电流经由晶体管Q2、Q3及Q6从节点SEN流入节点SASRC。

由此，节点SEN的电压通过由晶体管Q3复制的单元电流而放电。具体来说，在存储单元晶体管MT处于“C”状态的情况下，如以图11的实线所示，节点SEN的电压大幅度降低，在为“ER”、“A”、“B”状态的情况下，如以图11的虚线所示，节点SEN的电压几乎不会放电。然后，在时刻t13与时刻t14之间，序列发生器13通过确立控制信号STB而使锁存部LP锁存与节点SEN的电压相应的逻辑数据。

在对应的存储单元晶体管MT为“C”状态的情况下，序列发生器13使要保存该数据的锁存电路保存“1”数据。然后，例如序列发生器13在对应的感测放大器组件SAU中执行锁定动作。

具体来说，对控制信号STI、STL、LPCn及LDC进行控制，例如将锁存电路SDL中的节点INV的电压固定为“L”电平。由此，在后续使用读出电压AR的读出时，连接于确定为“C”状态的存储单元晶体管MT的位线BL中流动的电流量得到抑制。

如上所述，在第1实施方式的半导体存储装置1中，感测放大器组件SAU能够判定存储单元晶体管MT中所存储的数据。此外，本说明书中，例示出了对数据判定应用DSA(Diodesense ABL)方式的情况，但对于数据的判定方法也可应用ABL(All Bit Line，全位线)方式。

不论采用哪种方式，在第1实施方式的半导体存储装置1中，感测放大器模块16都能根据从位线BL流动的电流量，读出存储单元晶体管MT中所存储的数据。

此外，以上所说明的读出动作中，关于序列发生器13对与数据已确定的存储单元晶体管MT对应的位线BL执行锁定动作的情况进行了例示，但也可不执行锁定动作。在第1实施方式的半导体存储装置1的读出动作中是否执行锁定动作，可任意地设定变更。

[1-2-2]删除验证动作

第1实施方式的半导体存储装置1在执行删除动作之后，执行删除验证动作。删除动作是使存储单元晶体管MT的阈值电压从写入后的状态转变为“ER”状态的动作。删除验证动作是确认存储单元晶体管MT的阈值电压通过删除动作是否呈“ER”状态分布的读出动作。

然后，第1实施方式的半导体存储装置1能够通过使用空穴传导的读出动作来执行块BLK单位的删除验证动作或串组件SU单位的删除验证动作。也就是说，在删除验证动作中，选择晶体管ST1及ST2、存储单元晶体管MT以及虚设晶体管DT各自作为PMOS晶体管动作。

以下，依次对第1实施方式的半导体存储装置1中的块BLK单位的删除验证动作与串组件SU单位的删除验证动作分别进行说明。

(块BLK单位的删除验证动作)

图12是第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路图，示出了块BLK单位的删除验证动作中所使用的电压的一例。

此外，以下在删除验证动作的说明中使用的电路图中，适当提取了作为删除对象的块BLK中的串组件SU及NAND串NS与删除对象外的块BLK中的串组件SU及NAND串NS。

在以下的说明中，将作为删除对象的所选择的块BLK称为选择块BLKsel，将删除对象外的非选择的块BLK称为非选择块BLKusel。另外，在以下的说明中，假定存储单元晶体管MT0～MT7各自的阈值电压包含在“ER”状态中。

如图12所示，在第1实施方式中的块BLK单位的删除验证动作中，感测放大器组件SAU对位线BL施加Vbl，驱动器模块14对阱线CPWELL施加Vsrc。此处，删除验证动作中，阱线CPWELL的电压被控制为高于位线BL的电压的状态。

而且，在选择块BLKsel中，驱动器模块14及行解码器模块15对选择栅极线SGD施加Vsgrp，对各字线WL0～WL7施加Vevfy，对虚设字线施加Vrp，对选择栅极线SGS施加Vsgrp。该动作在选择块BLKsel内的各串组件SU中是相同的。也就是说，在选择块BLKsel中，在各选择栅极线SGD0～SGD3被施加有Vsgrp。

Vevfy是删除验证电压，且是“ER”状态与“A”状态之间的电压。也就是说，在栅极被施加有Vevfy的存储单元晶体管MT为接通状态的情况下，该存储单元晶体管MT的阈值电压表现出呈“ER”状态分布。Vsgrp是低于Vsrc且低于Vevfy的电压。Vrp是低于Vsrc且低于Vevfy的电压。

栅极被施加有Vsgrp的选择晶体管ST1及ST2与栅极被施加有Vrp的虚设晶体管DT各自成为接通状态，栅极被施加有Vevfy的字线WL0～WL7各自根据阈值电压而成为接通状态或断开状态。

另一方面，在非选择块BLKusel中，驱动器模块14及行解码器模块15对各选择栅极线SGD施加Vbl，对选择栅极线SGS施加Vsrc。栅极被施加有Vbl的选择晶体管ST1因位线BL的电压为Vbl而成为断开状态。该动作在非选择块BLKusel内的各串组件SU中是相同的。也就是说，在非选择块BLKusel中，在各选择栅极线SGD0～SGD3被施加Vbl。

栅极被施加有Vsrc的选择晶体管ST2因阱线CPWELL的电压为Vsrc而成为断开状态。因此，在非选择块BLKusel中，连接于选择晶体管ST1及ST2间的存储单元晶体管MT及虚设晶体管DT各自的通道成为浮动状态。

当如上所述被施加电压后，在选择块BLKsel内的NAND串NS中，通过空穴传导能从阱线CPWELL向位线BL流动电流。另一方面，在非选择块BLKusel内的NAND串NS中，通过空穴传导并不能从阱线CPWELL向位线BL流动电流。

结果，第1实施方式的半导体存储装置1能够确认选择块BLKsel内的NAND串NS中所包含的存储单元晶体管MT的阈值电压是否成为删除状态(“ER”状态)。

具体来说，使用空穴传导的删除验证动作中，阈值电压比Vevfy低的存储单元晶体管MT成为断开状态，具有Vevfy以上的阈值电压的存储单元晶体管MT成为接通状态。

例如，在删除验证动作中，全部存储单元晶体管MT都成为接通状态的NAND串NS中，经由NAND串NS的电流从阱线CPWELL流向位线BL。另一方面，包含断开状态的存储单元晶体管MT的NAND串NS中，经由NAND串NS的电流未从阱线CPWELL流向位线BL。

根据以上叙述，第1实施方式的半导体存储装置1是因为在连接有全部存储单元晶体管MT都成为接通状态的NAND串NS的位线BL中流动有位线BL与源极线CELSRC之间的电流，而将与该位线BL对应的NAND串NS的删除验证动作视为通过(pass)

另一方面，第1实施方式的半导体存储装置1是因为在未连接有全部存储单元晶体管MT都成为接通状态的NAND串NS的位线BL中并未流动位线BL与源极线CELSRC之间的电流，而将与该位线BL对应的NAND串NS的删除验证动作视为失败(fail)。

(串组件SU单位的删除验证动作)

图13是第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路图，且示出了串组件SU单位的删除验证动作中所使用的电压的一例。

此外，在以下的说明中，将在选择块BLKsel内为删除验证对象的串组件SU称为选择串组件SUsel，将在选择块BLKsel内为删除验证对象外的串组件SU称为非选择串组件SUusel。

如图13所示，第1实施方式中的串组件SU单位的删除验证动作中，与块BLK单位的删除验证动作同样地，感测放大器组件SAU对位线BL施加Vbl，驱动器模块14对阱线CPWELL施加Vsrc。

而且，在选择块BLKsel中，驱动器模块14及行解码器模块15对选择串组件SUsel内的选择栅极线SGD施加Vsgrp，对非选择串组件SUusel内的选择栅极线SGD施加Vsrc。在选择块BLKsel内栅极被施加有Vsrc的选择晶体管ST1成为断开状态。

结果，在选择块BLKsel中，选择串组件SUsel内的NAND串NS中，通过空穴传导而从阱线CPWELL向位线BL流动电流。另一方面，在选择块BLKsel中，非选择串组件SUusel内的NAND串NS中，通过空穴传导并未从阱线CPWELL向位线BL流动电流。

以上所说明的第1实施方式中的串组件SU单位的删除验证动作的其它动作与块BLK单位的删除验证动作同样，因此省略说明。由此，第1实施方式的半导体存储装置1能够执行串组件SU单位的删除验证动作。

此外，在串组件SU单位的删除验证动作中，施加给与选择块BLKsel内的非选择串组件SUusel对应的选择栅极线SGD的电压并不限定于Vsrc。对于非选择串组件SUusel内的选择栅极线SGD，只要施加至少为施加给阱线CPWELL的电压以上的电压即可。

[1-3]第1实施方式的效果

根据以上所说明的第1实施方式的半导体存储装置1，能够提高存储层使用铁电体的NAND型闪存(FeNAND)的删除性能。以下，对第1实施方式的半导体存储装置1的效果的详情进行说明。

图14示出了将浮动栅极用作存储层的存储单元晶体管的阈值分布的一例来作为第1实施方式的比较例。

如图14所示，第1实施方式的比较例中的存储单元晶体管的阈值分布相对于第1实施方式中用图5说明的存储单元晶体管MT的阈值分布来说，与删除状态对应的阈值分布的位置不同。

具体来说，使用铁电体的存储单元晶体管MT中，阈值电压最高的阈值分布对应删除状态，而另一方面，使用浮动栅极的存储单元晶体管MT中，阈值电压最低的阈值分布对应删除状态。

伴随于此，第1实施方式的比较例中的存储单元晶体管的阈值分布中，从阈值电压较低一方起按照“ER”状态、“A”状态、“B”状态、“C”状态的顺序形成阈值分布，而适当设定读出电压。

图15表示使用第1实施方式的比较例中的存储单元晶体管的NAND串NS的电路构成，且示出了执行使用电子传导的验证动作时的动作的一例。

如图15所示，使用电子传导的验证动作中，对位线BL施加Vbl，对源极线CELSRC施加Vss，对选择栅极线SGD及SGS各自施加Vsg，对虚设字线DWL施加Vdwl，对各字线WL0～WL7施加Vevfy。

Vbl是高于Vss的电压。Vsg是高于Vbl的电压。Vdwl是虚设晶体管DT成为接通状态的电压。当如此被施加电压后，能够根据NAND串NS内的存储单元晶体管MT的阈值电压，从源极线CELSRC向位线BL流动电子。

例如，当存储单元晶体管MT0～MT7全部为接通状态，也就是说，在NAND串NS内的全部存储单元晶体管MT中阈值电压Vth都低于Vevfy时，电子经由NAND串NS从源极线CELSRC流向位线BL。

如此，第1实施方式的比较例中，通过执行使用电子传导的删除验证动作，而基于NAND串NS内的全部存储单元晶体管MT是否都已接通来判定是否通过了删除验证。换句话说，第1实施方式的比较例中，能够对NAND串NS内的存储单元晶体管MT统一地执行删除验证动作，删除验证动作能够以块BLK单位或串组件SU单位来执行。

另一方面，在已对第1实施方式中的存储单元晶体管MT执行使用电子传导的验证动作的情况下，基于全部存储单元晶体管MT都成为断开状态来判定是否通过了删除验证。

图16表示使用第1实施方式的半导体存储装置1中的存储单元晶体管MT的NAND串NS的电路构成，且与比较例同样示出了执行使用电子传导的验证动作时的动作的一例。

如图16所示，在第1实施方式的半导体存储装置1中执行使用电子传导的删除验证动作的情况下，只要验证对象的NAND串NS包含哪怕1个断开状态的存储单元晶体管MT，就会被视为通过删除验证。也就是说，即使在NAND串NS内的存储单元晶体管MT中存在多个未呈“ER”状态分布的存储单元晶体管MT的情况下，也会被视为通过删除验证。

因此，第1实施方式的半导体存储装置1在采用使用电子传导的删除验证动作的情况下，为了提高删除验证的精度，优选以字线WL单位执行删除验证。然而，字线WL单位的删除验证动作会因字线WL的条数越增加而执行次数越多，从而可能导致半导体存储装置1的删除性能降低。

因此，第1实施方式的半导体存储装置1在删除验证动作中应用使用空穴传导的验证动作。使用空穴传导的验证动作中，具有比验证电压高的阈值电压的存储单元晶体管MT成为接通状态。

也就是说，第1实施方式的半导体存储装置1通过采用使用空穴传导的删除验证动作，而与第1实施方式的比较例同样，能够基于NAND串NS内的全部存储单元晶体管MT是否都已接通来判定是否通过了删除验证。

结果，第1实施方式的半导体存储装置1能够执行块BLK或串组件SU单位的删除验证动作。因此，第1实施方式的半导体存储装置1能够提高存储层使用铁电体的NAND型闪存的删除性能。

此外，第1实施方式的半导体存储装置1在块BLK单位的删除验证动作中，当1个以上的串组件SU中流动有经由NAND串NS的电流时，视为通过该删除验证。

然而，利用删除验证所判定的是串组件SU中包含的存储单元晶体管MT所形成的分布的下端，在由多个存储单元晶体管MT构成的分布的特性中，各个存储单元晶体管MT间的特性差在某种程度上平均化。因此，可推测在第1实施方式的半导体存储装置1中，串组件SU间的特性差较小。因此，第1实施方式的半导体存储装置1在块BLK单位的删除验证动作时也能担保删除验证的可靠性。

[2]第2实施方式

第2实施方式的半导体存储装置1相对于第1实施方式来说，选择栅极线SGS的连接关系不同，执行与第1实施方式同样的删除验证动作。以下，针对第2实施方式的半导体存储装置1，说明与第1实施方式的不同点。

[2-1]存储单元阵列10的构成

图17是第2实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例，相对于第1实施方式中所说明的存储单元阵列10的电路构成来说，选择栅极线SGS的连接关系不同。

具体来说，如图17所示，在第2实施方式中的存储单元阵列10，设有4条选择栅极线SGS0～SGS3。选择栅极线SGS0～SGS3分别共通连接于串组件SU0～SU3内的选择晶体管ST2。

也就是说，第2实施方式中的存储单元阵列10中，选择栅极线SGS按串组件SU分离。驱动器模块14及行解码器模块15能够独立地控制要施加给与选择串组件SUsel对应的选择栅极线SGS的电压以及要施加给与非选择串组件SUusel对应的选择栅极线SGS的电压。

图18是第2实施方式的半导体存储装置1所具备的存储单元阵列10的截面构造的一例，相对于第1实施方式中所说明的存储单元阵列10的截面构造来说，与选择栅极线SGS对应的导电体层的构造不同。

具体来说，如图18所示，在第2实施方式中与存储单元阵列10对应的区域，包含有按串组件SU分离的导电体层22。换句话说，与串组件SU0～SU3分别对应的存储柱MP贯通电分离的导电体层22。

此外，本例中，与最下层导电体层22对应的导电体层22与第1实施方式同样地一体设置。这是用于使经由P型阱区域20的电流在源极线CELSRC与NAND串NS之间流动的配线，例如最下层的导电体层22可作为选择栅极线SGSB被独立地控制。在这种情况下，设置在相比与选择栅极线SGSB对应的导电体层22更上层的3层导电体层22作为用图17说明的选择栅极线SGS而使用。

以上所说明的第2实施方式中的存储单元阵列10的其它电路构成及截面构造分别与第1实施方式中所说明的存储单元阵列10的电路构成及截面构造相同。另外，第2实施方式的半导体存储装置1中的其它构成与第1实施方式的半导体存储装置1的构成相同，因此省略说明。

[2-2]删除验证动作

(块BLK单位的删除验证动作)

图19是第2实施方式的半导体存储装置1所具备的存储单元阵列10的电路图，且示出了块BLK单位的删除验证动作中所使用的电压的一例。

如图19所示，第2实施方式中的块BLK单位的删除验证动作中，与第1实施方式中所说明的块BLK单位的删除验证动作同样，感测放大器组件SAU对位线BL施加Vbl，驱动器模块14对阱线CPWELL施加Vsrc。

而且，在选择块BLKsel中，驱动器模块14及行解码器模块15对选择栅极线SGD施加Vsgrp，对字线WL0～WL7以及虚设字线DWL各自施加Vevfy，对选择栅极线SGS施加Vsgrp。该动作在选择块BLKsel内的各串组件SU中是相同的。也就是说，在选择块BLKsel中，在各选择栅极线SGD0～SGD3以及SGS0～SGS3被施加Vsgrp。

如上所述，在第2实施方式中的块BLK单位的删除验证动作中，对与选择块BLK对应的配线施加的电压的条件和第1实施方式中的块BLK单位的删除验证动作相同。

结果，在第2实施方式中的块BLK单位的删除验证动作中，选择块BLKsel内的选择晶体管ST2与第1实施方式中的块BLK单位的删除验证动作同样地动作。

以上所说明的第2实施方式中的块BLK单位的删除验证动作的其它动作与第1实施方式中所说明的块BLK单位的删除验证动作相同，因此省略说明。

(串组件SU单位的删除验证动作)

图20是第2实施方式的半导体存储装置1所具备的存储单元阵列10的电路图，且示出了串组件SU单位的删除验证动作中所使用的电压的一例。

如图20所示，第2实施方式中的串组件SU单位的删除验证动作中，与第1实施方式中所说明的串组件SU单位的删除验证动作同样地，感测放大器组件SAU对位线BL施加Vbl，驱动器模块14对阱线CPWELL施加Vsrc。

而且，在选择块BLKsel中，驱动器模块14及行解码器模块15对选择串组件SUsel内的选择栅极线SGD及SGS各自施加Vsgrp，对非选择串组件SUusel内的选择栅极线SGD及SGS分别施加Vbl及Vsrc。

由此，在第2实施方式的串组件SU单位的删除验证动作中，对与选择块BLKsel内的非选择串组件SUusel对应的选择栅极线SGD及SGS施加的电压的条件分别和第1实施方式中所说明的非选择块BLKusel内的选择栅极线SGD及SGS相同。

结果，选择块BLKsel内的非选择串组件SUusel中，各NAND串NS的选择晶体管ST1及ST2各自成为断开状态，该非选择串组件SUusel被排除在删除验证动作的对象之外。

以上所说明的第2实施方式中的串组件SU单位的删除验证动作的其它动作与第1实施方式中所说明的串组件SU单位的删除验证动作相同，因此省略说明。

[2-3]第2实施方式的效果

如上所述，第2实施方式的半导体存储装置1能够利用不同于第1实施方式的电路构成而与第1实施方式同样地执行块BLK或串组件SU单位的删除动作。

结果，第2实施方式的半导体存储装置1能够获得与第1实施方式同样的效果，能够提高存储层使用铁电体的NAND型闪存(FeNAND)的删除性能。

[3]第3实施方式

第3实施方式的半导体存储装置1中，为了提高删除验证动作的精度，而执行删除验证电压的修正动作。以下，针对第3实施方式的半导体存储装置1，说明与第1及第2实施方式的不同点。

[3-1]关于存储单元晶体管MT的阈值电压

存储单元晶体管MT在使用电子传导动作时(NMOS动作)与使用空穴传导动作时(PMOS动作)，存在阈值电压不同的情况。而且，可假设NMOS动作中的阈值电压与PMOS动作中的阈值电压之间存在某种关系。定性地来说，可认为当NMOS动作中的阈值电压上升时，PMOS动作中的阈值电压也会上升。

第1实施方式与第2实施方式各自所说明的删除验证动作中，使用PMOS动作来判定NMOS动作中的阈值电压已达到指定的电平以上。因此，删除验证电压Vevfy优选设定为补偿NMOS动作中的阈值电压与PMOS动作中的阈值电压的差的值。

以下，将使用电子传导的读出动作称为NMOS读出，将使用空穴传导的读出动作称为PMOS读出。

图21示出了与NMOS读出及PMOS读出分别对应的存储单元晶体管MT的阈值分布。

此外，在以下所参照的阈值分布的附图中，“Vthn”对应的是NMOS读出中的存储单元晶体管MT的阈值电压，“Vthp”对应的是PMOS读出中的存储单元晶体管MT的阈值电压。

如图21所示，在同一个单元组件CU中，在执行NMOS读出时与执行PMOS读出时，阈值分布可能不同。而且，在图21中，NMOS读出中的阈值电压与PMOS读出中的阈值电压的差量表示为Δnp。也就是说，Δnp由Δnp＝Vthn-Vthp的数式定义。

此外，所图示的Δnp是以NMOS读出中的阈值分布的下端与PMOS读出中的阈值分布的下端的差量表示，但这只不过是一例。Δnp可能每个存储单元晶体管MT都不同。

图22是针对与NMOS读出及PMOS读出分别对应的存储单元晶体管MT的阈值分布示出N-PASS及P-PASS的定义。

如图22(1)所示，在NMOS读出中，使用验证电压Vvfyn的情况下，具有小于Vvfyn的阈值电压的存储单元晶体管MT成为接通状态。以下，将像这样Vthn＜Vvfyn的存储单元晶体管MT称为N-PASS的存储单元晶体管MT。另外，将省略了图示的Vthn≧Vvfyn的存储单元晶体管MT称为N-FAIL的存储单元晶体管MT。

如图22(2)所示，在PMOS读出中，使用验证电压Vvfyp的情况下，具有高于Vvfyp的阈值电压的存储单元晶体管MT成为接通状态。以下，将像这样Vthp＞Vvfyp的存储单元晶体管MT称为P-PASS的存储单元晶体管MT。另外，将省略了图示的Vthp≦Vvfyp的存储单元晶体管MT称为P-FAIL的存储单元晶体管MT。

而且，第3实施方式的半导体存储装置1中，在NMOS读出与PMOS读出中，可使用将Δnp考虑在内的读出电压的修正值Vdelta。

Δnp的修正值Vdelta既可保存在半导体存储装置1内的寄存器，也可保存在存储单元阵列10内。Δnp的修正值Vdelta可由存储器控制器2来管理。Δnp的修正值Vdelta既可针对每个块BLK进行更新，也可针对每条字线WL进行更新，还可按特定字线WL与其它字线WL分组管理。

图23、图24及图25示出了在与NMOS读出及PMOS读出分别对应的存储单元晶体管MT的阈值分布中分别为Vdelta＝Δnp、Vdelta＜Δnp及Vdelta＞Δnp的情况的一例。

本例是NMOS读出作为基准来使用，PMOS读出使用Vdelta。而且，PMOS读出所使用的验证电压Vvfyp例如由Vvfyn-Vdelta算出。

如图23所示，在Vdelta＝Δnp的情况下，NMOS读出中的N-PASS的存储单元晶体管MT包含在PMOS读出中的P-FAIL中，因此，N-PASS与P-PASS为排他性，NMOS读出中的N-PASS的存储单元晶体管MT数量与PMOS读出中的P-PASS的存储单元晶体管MT数量的和跟1个单元组件CU中所包含的存储单元晶体管MT的数量大致相同。

换句话说，在Δnp的修正值恰当的情况下，N-PASS∩P-PASS＝0且N-FAIL∩P-FAIL＝0。

另一方面，在Δnp的修正值不恰当的情况下，在NMOS读出与PMOS读出这两者中，会表现出通过或失败的比特。

如图24所示，在Vdelta＜Δnp的情况下，NMOS读出中的N-PASS的存储单元晶体管MT数量与PMOS读出中的P-PASS的存储单元晶体管MT数量的和变得少于1个单元组件CU中所包含的存储单元晶体管MT的数量。

在这种情况下，单元组件CU中包含有在NMOS读出中成为N-FAIL且在PMOS读出中成为P-FAIL的存储单元晶体管MT。以下，将这种在NMOS读出及PMOS读出各动作中验证失败的存储单元晶体管MT称为NP-FAIL的存储单元晶体管MT。NP-FAIL例如由N-FAIL∩P-FAIL＝NP-FAIL≠0表示。

如图25所示，在Vdelta＞Δnp的情况下，NMOS读出中的N-PASS的存储单元晶体管MT数量与PMOS读出中的P-PASS的存储单元晶体管MT数量的和变得多于1个单元组件CU中所包含的存储单元晶体管MT的数量。

在这种情况下，单元组件CU中，包含有在NMOS读出中成为N-PASS且在PMOS读出中成为P-PASS的存储单元晶体管MT。以下，将这种在NMOS读出及PMOS读出各动作中验证通过的存储单元晶体管MT称为NP-PASS的存储单元晶体管MT。NP-PASS例如由N-PASS∩P-P-PASS＝NP-PASS≠0表示。

第3实施方式的半导体存储装置1中，通过对所述数式设定指定条件，而寻找出恰当的Δnp的修正值。恰当的Δnp的修正值例如等于NMOS读出中的阈值分布的中央值与PMOS读出中的阈值分布的中央值的差。

[3-2]修正动作

第3实施方式的半导体存储装置1可适当修正作为对Δnp的修正值而使用的Vdelta。该修正动作在删除后的块BLK中选择期望的字线WL来执行。以下，对第3实施方式的半导体存储装置1中的Vdelta的修正动作进行说明。

(关于修正动作的流程)

图26表示第3实施方式的半导体存储装置1中的修正动作的流程图的一例。

如图26所示，在修正动作中，首先，存储器控制器2设定最初的Vdelta(步骤S10)。最初的Vdelta例如以在将升压电压Vstep累加的方向上包含理想的Vdelta的电压的方式，设定充分小于Δnp的值。

其次，存储器控制器2指示半导体存储装置1执行删除动作(步骤S11)。于是，半导体存储装置1对由存储器控制器2所选择的块BLK执行删除动作。

继而，存储器控制器2指示半导体存储装置1执行弱写入动作(步骤S12)。于是，半导体存储装置1选择刚才执行过删除动作的块BLK中所包含的任意一条字线WL执行弱写入动作。

此处，对半导体存储装置1的弱写入动作进行简单说明。弱写入动作是在删除动作后执行，例如为不包含验证动作的写入动作。

图27表示第3实施方式的半导体存储装置1中的弱买入动作前后的存储单元晶体管MT的阈值分布的变化的一例。

如图27(1)所示，写入动作前的存储单元晶体管MT的阈值电压呈“ER”状态分布。另一方面，在执行弱写入动作之后，例如如图27(2)所示，阈值电压从“ER”状态降低到“ERM”状态。

“ERM”状态例如分布在“A”状态的附近，分布宽度比“ER”状态宽。而且，“ERM”状态横跨修正动作中的验证电压Vvfyn。该验证电压Vvfyn是与删除验证电压Vevfy对应的电压。也就是说，当执行弱写入动作时，从呈“ER”状态分布的存储单元晶体管MT的阈值分布形成如横跨删除验证电压Vevfy的分布。

返回图26，在执行弱写入动作之后，存储器控制器2指示半导体存储装置1执行例如使用删除验证电压Vevfy+Vdelta的NMOS读出(步骤S13)。该NMOS读出中的删除验证电压Vevfy对应的是用图22所说明的Vvfyn。

继而，存储器控制器2指示半导体存储装置1执行例如使用删除验证电压Vevfy的PMOS读出(步骤S14)。该PMOS读出中的删除验证电压Vevfy对应的是用图22所说明的Vvfyp。

然后，存储器控制器2基于步骤S13及S14各自的读出结果，算出NP-FAIL数Nnpfail。然后，存储器控制器2确认Nnpfail是否小于指定的数Nc(步骤S15)。

当Nnpfail并非小于指定的数Nc时(步骤S15，否(NO))，存储器控制器2将Vdelta升压(步骤S16)。具体来说，执行Vdelta＝Vdelta+Vstep的处理。Vstep相当于Vdelta的升压电压，可设定为任意数值。

在将Vdelta升压之后，存储器控制器2返回步骤S13，再次执行步骤S13中的NMOS读出与步骤S14中的PMOS读出。

重复执行步骤S13～S16的处理，当Nnpfail小于指定的数Nc时(步骤S15，是(YES)),存储器控制器2将该Vdelta作为Δnp的修正值而设定(步骤S17)。

如上所述，第3实施方式的半导体存储装置1通过基于存储器控制器2的指示来执行修正动作，能够算出Δnp的修正值。此外，以上的说明中，对基于存储器控制器2的指示的修正动作进行了说明，但以上所说明的修正动作也可在半导体存储装置1的内部执行。

另外，以上的说明中，关于半导体存储装置1在修正动作之前执行弱写入动作的情况进行了例示，但并不限定于此。例如，修正动作中所使用的验证电压Vvfy也可预先设定在“ER”状态的正中央附近。在这种情况下，第3实施方式的半导体存储装置1也能如上所述算出Δnp的修正值。

(关于修正动作的执行时序)

接下来，对所述修正动作的执行时序的一例进行说明。修正动作既可在半导体存储装置1的出货前的不良检查时执行，也可在出货后执行。

当修正动作在半导体存储装置1出货前执行的情况下，半导体存储装置1的制造厂商使出货前的半导体存储装置1执行例如对全部块BLK的修正动作，而使Δnp的修正值更新。

针对半导体存储装置1出货后的半导体存储装置1的修正动作的执行时序的一例，以下用图28及图29进行说明。

图28及图29分别为表示第3实施方式的半导体存储装置1中的修正动作的执行时序的一例的流程图。

在图28所示的一例中，半导体存储装置1基于删除验证动作失败而执行修正动作。

具体来说，首先，存储器控制器2指示半导体存储装置1执行删除动作，半导体存储装置1执行删除动作(步骤S20)。

其次，存储器控制器2指示半导体存储装置1执行在步骤S20中执行过删除动作的块BLK中的删除验证动作，半导体存储装置1执行删除验证动作(步骤S21)。

然后，存储器控制器2确认在步骤S21中的删除验证动作中，删除验证动作是否通过(步骤S22)。

在删除验证通过的情况下(步骤S22，是)，存储器控制器2不执行对该块BLK的修正动作。

另一方面，在删除验证失败的情况下(步骤S22，否)，存储器控制器2执行用图26所说明的修正动作。此外，就在步骤S22中所执行的修正动作来说，也可省略步骤S11中的删除动作与步骤S12中的弱写入动作。

当步骤S23中的修正动作完成后，存储器控制器2再次使半导体存储装置1执行对删除验证失败的块BLK的删除动作(步骤S24)。

然后，存储器控制器2在步骤S24中执行过删除动作的块BLK中，执行使用在步骤S23中算出的Δnp的修正值的删除验证动作(步骤S25)。

然后，存储器控制器2确认在步骤S25中的删除验证动作中，删除验证动作是否通过(步骤S26)。

在删除验证通过的情况下(步骤S26，是)，存储器控制器2结束对该块BLK的Δnp的修正动作。

另一方面，在删除验证失败的情况下(步骤S26，否)，存储器控制器2将该块BLK设定为坏块(步骤S27)。然后，存储器控制器2结束对该块BLK的修正动作。

在图29所示的一例中，半导体存储装置1基于删除次数来执行修正动作。

具体来说，首先，执行步骤S20的处理，由半导体存储装置1执行删除动作。其次，存储器控制器2确认在步骤S20中执行了删除动作的块BLK中的删除次数Nerase是否超过指定的次数Nth(步骤S30)。

在删除次数Nerase未超过指定次数的情况下(步骤S30，否)，存储器控制器2不执行对该块BLK的修正动作。

在删除次数Nerase超过指定次数的情况下(步骤S30，是)，存储器控制器2转到步骤S23的处理，执行对该块BLK的修正动作。在步骤S23的处理之后，存储器控制器2与用图28所说明的动作同样地，适当执行步骤S24～S27的动作，结束对该块BLK的修正动作。

此外，图29中，关于修正动作的执行时序在删除次数Nerase超过指定的次数Nth之后每次执行的情况进行了例示，但并不限定于此。例如存储器控制器2也可在对某个块BLK的删除动作达到指定次数之后，删除动作的执行次数符合指定周期的情况下，执行修正动作。

如上所述，第3实施方式的半导体存储装置1能够通过适当设定与执行修正动作相关的触发点，而以指定时序来执行修正动作。

[3-3]第3实施方式的效果

如上所述，第3实施方式的半导体存储装置1执行删除验证电压的修正动作。通过删除验证电压被修正，能够使删除验证动作的精度得以提高。

结果，第3实施方式的半导体存储装置1能够抑制因删除验证动作的精度降低导致发生的误差产生。因此，第3实施方式的半导体存储装置1能够提高所要存储的数据的可靠性。

此外，以上的说明中，以Δnp是固定值为前提进行了说明，但可推测实际的器件中各存储单元晶体管MT间会存在Δnp的偏差。

图30是与NMOS读出及PMOS读出分别对应的存储单元晶体管MT的阈值分布，且示出了Δnp的偏差的一例。

如图30所示，Δnp可考虑较大的情况与较小的情况。例如，当Δnp较大时，在NMOS读出中失败的存储单元晶体管MT在PMOS读出中也可能失败。另外，当Δnp较小时，在NMOS读出中通过的存储单元晶体管MT在PMOS读出中也可能通过。

因此，即使将Δnp的修正值设定为最佳值(中央值)，N-PASS∩P-PASS＝0与N-FAIL∩P-FAIL＝0也会因Δnp的偏差而无法同时满足。

在实际的动作中，主要目的在于，想要利用PMOS读出判定NMOS动作中的阈值电压为验证电压Vvfyn以上。也就是说，优选处于NMOS读出的中空部分的存储单元晶体管MT全部在PMOS读出中归入斜线部分。也就是说，优选以对Δnp较大的存储单元晶体管MT的处理为优先。

相对于此，第3实施方式的半导体存储装置1中，以N-FAIL∩P-FAIL为优先，就像用图26所说明的那样，寻找出NP-FAIL充分小的Δnp。

结果，容限减少了Δnp偏差的相应量，而第3实施方式的半导体存储装置1能够利用PMOS读出来判定NMOS动作中的阈值电压为某值以上的存储单元晶体管MT。

如此，第3实施方式的半导体存储装置1能够算出恰当的Δnp的修正值，而能够提高删除验证动作的精度。

[4]其它变化例等

实施方式的半导体存储装置包含串、位线、阱线及序列发生器。串＜例如图12，NS＞包含第1选择晶体管＜例如图12，ST1＞、第2选择晶体管＜例如图12，ST2＞及多个存储单元晶体管＜例如图12，MT0～MT7＞，这些多个存储单元晶体管串联连接于第1选择晶体管与第2选择晶体管之间且存储层使用铁电体。位线＜例如图12，BL＞连接于第1选择晶体管。阱线＜例如图12，CPWELL＞连接于第2选择晶体管。序列发生器在选择了串的删除动作后的删除验证动作中的第1时刻，对存储单元晶体管的栅极施加第1电压＜例如图12，Vevfy＞，对第1选择晶体管的栅极施加低于第1电压的第2电压＜例如图12，Vsgrp＞，对第2选择晶体管的栅极施加低于第1电压的第3电压＜例如图12，Vsgrp＞，对位线施加第4电压＜例如图12，Vsrc＞，对源极线施加高于第4电压的第5电压＜例如图12，Vbl+Vsrc＞。由此，就实施方式的半导体存储装置来说，能够提高FeNAND的删除性能。

所述实施方式中所说明的删除验证动作中，是关于对选择块BLKsel内的全部字线WL施加相同电压的情况进行了例示，但施加给选择块BLKsel内的各字线WL的验证电压也可不同。

例如，存储单元晶体管MT经三维积层而成的NAND型闪存中，存在施加给存储单元晶体管MT的有效电压根据字线WL的层位置而不同的情况。相对于此，半导体存储装置1也可对要施加给字线WL的电压应用基于层位置的修正值。

换句话说，在删除验证动作中，半导体存储装置1也可基于字线WL的层位置对每条字线WL施加最佳化的验证电压。由此，半导体存储装置1能够抑制与存储单元晶体管MT的位置相应的特性的偏差，从而能够提高数据的可靠性。

在所述实施方式中，存储单元阵列10的构造也可为其它构造。例如，存储柱MP也可为多个柱在Z方向上连结的构造。具体来说，存储柱MP可为贯通导电体层24(选择栅极线SGD)的柱与贯通多个导电体层23(字线WL)的柱连结的构造，也可为各自贯通多个导电体层23的多个柱在Z方向上连结的构造。

在所述实施方式中，关于存储单元阵列10形成在P型阱区域20上的情况进行了例示，但半导体存储装置1也可为在存储单元阵列10下配置有感测放大器模块16等电路的构造。在这种情况下，存储柱MP的下部例如电连接于作为源极线CELSRC发挥功能的P型导电体层。

在所述实施方式中，以设置在存储单元阵列10的存储单元晶体管MT为经三维积层而成的构造的情况为例进行了说明，但并不限定于此。例如，存储单元阵列10的构成也可为存储单元晶体管MT经二维配置而成的平面NAND型闪存。在这种情况下，所述实施方式也能实现，且能够获得同样的效果。

在本说明书中，所谓“连接”表示电连接，不排除例如中间介隔别的元件的情况。另外，在本说明书中，所谓“断开状态”表示在对应的晶体管的栅极被施加有小于该晶体管的阈值电压的电压，不排除例如流动有晶体管的漏电流之类的少量电流的情况。

在本说明书中，所谓“导电型”表示是N型或P型。例如，第1导电型对应P型，第2导电型对应N型。

对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且可在不脱离发明主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，同时也包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储装置

2 存储器控制器

10 存储单元阵列

11 指令寄存器

12 地址寄存器

13 序列发生器

14 驱动器模块

15 行解码器模块

16 感测放大器模块

BL 位线

WL 字线

SGD、SGS 选择栅极线

BLK 块

SU0 串组件

MT 存储单元晶体管

ST1、ST2 选择晶体管

RD 行解码器

SAU 感测放大器组件

Claims (13)

1.一种半导体存储装置，具备：

串，包含第1选择晶体管、第2选择晶体管及多个存储单元晶体管，所述多个存储单元晶体管串联连接于所述第1选择晶体管与所述第2选择晶体管之间，且存储层使用铁电体；

位线，连接于所述第1选择晶体管；

阱线，连接于所述第2选择晶体管；以及

序列发生器；且

所述序列发生器在选择了所述串的删除动作后的删除验证动作中的第1时刻，对所述存储单元晶体管的栅极施加第1电压，对所述第1选择晶体管的栅极施加低于所述第1电压的第2电压，对所述第2选择晶体管的栅极施加低于所述第1电压的第3电压，对所述位线施加第4电压，对所述阱线施加高于所述第4电压的第5电压。

2.根据权利要求1所述的半导体存储装置，其中

所述序列发生器在所述第1时刻，对所述多个存储单元晶体管各自的栅极施加所述第1电压。

3.根据权利要求1或2所述的半导体存储装置，其中

所述第2电压与所述第3电压各自低于所述第5电压。

4.根据权利要求1或2所述的半导体存储装置，其中

所述串还包含虚设晶体管，所述虚设晶体管连接于所述第1选择晶体管与所述第2选择晶体管之间；且

所述序列发生器在所述删除验证动作中的所述第1时刻，对所述虚设晶体管的栅极施加低于所述第1电压的第6电压。

5.根据权利要求4所述的半导体存储装置，其中

所述第6电压低于所述第5电压。

6.根据权利要求1或2所述的半导体存储装置，其还具备：

多个所述串，包含第1串及第2串；

第1漏极选择栅极线，连接于所述第1串内的第1选择晶体管的栅极；

第2漏极选择栅极线，连接于所述第2串内的第1选择晶体管的栅极；

字线，连接于所述第1串内的存储单元晶体管的栅极，且连接于所述第2串内的存储单元晶体管的栅极；以及

源极选择栅极线，分别连接于所述第1串内的第2选择晶体管的栅极与所述第2串内的第2选择晶体管的栅极。

7.根据权利要求6所述的半导体存储装置，其中

所述序列发生器在选择所述第1串且将所述第2串设为非选择的删除动作后的删除验证动作中的第2时刻，对所述第2漏极选择栅极线施加所述第5电压以上的第7电压。

8.根据权利要求1或2所述的半导体存储装置，其还具备：

多个所述串，包含第1串及第2串；

第1漏极选择栅极线，连接于所述第1串内的第1选择晶体管的栅极；

第2漏极选择栅极线，连接于所述第2串内的第1选择晶体管的栅极；

字线，连接于所述第1串内的存储单元晶体管的栅极，且连接于所述第2串内的存储单元晶体管的栅极；

第1源极选择栅极线，连接于所述第1串内的第2选择晶体管的栅极；以及

第2源极选择栅极线，连接于所述第2串内的第2选择晶体管的栅极。

9.根据权利要求8所述的半导体存储装置，其中

所述序列发生器在选择所述第1串且将所述第2串设为非选择的删除动作后的删除验证动作中的第2时刻，对所述第2漏极选择栅极线施加所述第4电压，对所述第2源极选择栅极线施加所述第5电压。

10.根据权利要求1或2所述的半导体存储装置，其

还具备各自包含多个所述串的第1及第2块；且

所述序列发生器在选择所述第1块且将所述第2块设为非选择的删除动作后的删除验证动作中的第3时刻，对所述第2块内的所述第1选择晶体管的栅极施加所述第4电压，对所述第2块内的所述第2选择晶体管的栅极施加所述第5电压。

11.根据权利要求1或2所述的半导体存储装置，其还具备：

多个第1导电体层，介隔绝缘体层而积层；

柱，贯通所述多个第1导电体层，包含在第1方向上延伸的半导体膜及覆盖所述半导体膜侧面的高介电膜，且与所述第1导电体层的交叉部分作为所述存储单元晶体管的一部分发挥功能；以及

P型区域，电连接于所述柱的下部。

12.根据权利要求1或2所述的半导体存储装置，其中

所述串中所包含的所述多个存储单元晶体管包含第1存储单元晶体管；且

所述序列发生器在所述删除动作后，分别执行所述第1存储单元晶体管的NMOS读出与所述第1存储单元晶体管的PMOS读出，并基于所述NMOS读出的结果与所述PMOS读出的结果来修正所述第1电压的值。

13.根据权利要求12所述的半导体存储装置，其中

所述序列发生器在所述删除动作后且所述NMOS读出及所述PMOS读出之前，执行选择了所述第1存储单元晶体管的写入动作。

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