KR20210082299A - 반도체 장치 - Google Patents

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KR20210082299A
KR20210082299A KR1020190173879A KR20190173879A KR20210082299A KR 20210082299 A KR20210082299 A KR 20210082299A KR 1020190173879 A KR1020190173879 A KR 1020190173879A KR 20190173879 A KR20190173879 A KR 20190173879A KR 20210082299 A KR20210082299 A KR 20210082299A
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이재구
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널층을 포함하는 채널 구조물들, 상기 제1 영역 및 상기 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들, 상기 제2 영역에서 상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층, 및 상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함하고, 상기 식각 정지층에서, 상기 제2 방향을 따른 제1 단부는 상기 제1 영역과 상기 제2 영역의 경계에 위치하고, 상기 제1 방향을 따른 양 단부들은 상기 분리 영역들의 측면들과 접하거나 상기 분리 영역들로부터 이격되어 위치한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들, 상기 게이트 전극들과 교대로 배치되는 층간 절연층들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널층을 포함하는 채널 구조물들, 상기 제1 영역 및 상기 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들, 상기 제1 영역 및 상기 분리 영역들과 중첩되지 않도록, 상기 제2 영역에서 상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층, 상기 게이트 전극들 및 상기 식각 정지층을 덮는 셀 영역 절연층, 및 상기 제2 영역에서 상부로부터 상기 셀 영역 절연층 및 상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들, 상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층, 및 상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함하고, 상기 식각 정지층은, 상기 분리 영역들의 측면들로부터 이격될 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판, 상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널층을 포함하는 채널 구조물들, 상기 제1 영역 및 상기 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들, 상기 제2 영역에서 상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층, 및 상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함하고, 상기 식각 정지층에서, 상기 제2 방향을 따른 제1 단부는 상기 제1 영역과 상기 제2 영역의 경계에 위치하고, 상기 제1 방향을 따른 양 단부들은 상기 분리 영역들의 측면들과 접하거나 상기 분리 영역들로부터 이격되어 위치할 수 있다.
식각 정지층을 일부 영역에 선택적으로 배치함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 9는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 10a 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 내지 도 2c에서는 각각 도 1의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ를 따른 단면을 도시한다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는, 제1 영역(A) 및 제2 영역(B)을 갖는 기판(101), 기판(101) 상에 적층된 게이트 전극들(130), 제1 영역(A)에서 게이트 전극들(130)을 관통하도록 배치되는 채널 구조물들(CH), 제1 영역(A) 및 제2 영역(B)에서 게이트 전극들(130)을 관통하며 연장되는 분리 영역들(MS), 제2 영역(B)의 일부에서 게이트 전극들(130) 중 최상부의 게이트 전극들(130) 상에 배치되는 식각 정지층(160), 및 식각 정지층(160)을 관통하여 게이트 전극들(130)과 연결되는 콘택 플러그들(180)을 포함할 수 있다. 채널 구조물들(CH) 각각은 에피택셜층(105), 채널층(140), 게이트 유전층(145), 채널 절연층(150), 및 채널 패드(155)를 포함할 수 있다. 반도체 장치(100)는 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 최상부에 배치되는 게이트 전극들(130) 중 일부를 관통하는 상부 분리 영역들(SS), 및 셀 영역 절연층(190)을 더 포함할 수 있다.
기판(101)의 제1 영역(A)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 영역(B)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로, 상기 메모리 셀들을 구동하는 주변 회로 영역의 회로 소자들과 상기 메모리 셀들을 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(B)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(A)의 적어도 일 단에 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
게이트 전극들(130)은 층간 절연층들(120)과 교대로 적층되어 적층 구조물(GS)을 이룰 수 있다. 게이트 전극들(130)은 기판(101) 상으로부터 순차적으로 접지 선택 트랜지스터를 이루는 하부 게이트 전극(130L), 메모리 셀들을 이루는 메모리 셀 게이트 전극들(130M), 및 스트링 선택 트랜지스터를 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 하부 게이트 전극(130L) 및 상부 게이트 전극들(130U)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 상부 게이트 전극들(130U)은 상기 스트링 선택 트랜지스터의 상부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 상부 게이트 전극(130U)을 더 포함할 수 있다. 예시적인 실시예들에서, 일부 게이트 전극들(130), 예를 들어, 하부 게이트 전극(130L) 및 상부 게이트 전극들(130U)에 인접한 메모리 셀 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(A) 상에 수직하게 서로 이격되어 적층되며, 제2 영역(B)에서 서로 다른 길이로 연장되어 계단 형태의 단차 구조를 갖는 패드 영역(PAD)을 이룰 수 있다. 본 명세서에서, 패드 영역(PAD)은, 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어 단부가 노출되도록 배치된 계단 형태의 영역 전체를 지칭하는 용어로 사용될 수 있다. 게이트 전극들(130)은, 도 2a에 도시된 것과 같이, 하부 게이트 전극(130L) 및 상부 게이트 전극들(130U)을 제외한 적어도 일부의 게이트 전극들(130)에서, 일정 개수, 예를 들어 한 개, 두 개, 네 개, 또는 여섯 개의 게이트 전극들(130)이 하나의 게이트 그룹을 이루어, x 방향을 따라 상기 게이트 그룹들 사이에 단차 구조를 형성할 수 있다. 도 1 및 도 2c에 도시된 것과 같이, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 또는, 하나의 상기 게이트 그룹을 이루는 게이트 전극들(130)은 x 방향에서만 서로 단차 구조를 가지도록 배치될 수 있다.
도 1에 도시된 것과 같이, 게이트 전극들(130)은 x 방향으로 연장되는 한 쌍의 분리 영역들(MS)에 의하여 y 방향에서 인접하는 게이트 전극들(130)과 서로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(MS) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 셀 게이트 전극들(130M)은 하나의 메모리 블록 내에서 하나의 층을 이룰 수 있다. 게이트 전극들(130)은 반도체 물질, 예컨대 다결정 실리콘(Si)을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
분리 영역들(MS)은 제1 영역(A) 및 제2 영역(B)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다. 다만, 실시예들에서, 분리 영역들(MS)의 배치 위치, 개수 등은 도 1에 도시된 것에 한정되지는 않는다.
도 2b 및 도 2c에 도시된 것과 같이, 분리 영역(MS)에는 도전층(110) 및 분리 절연층들(107)이 배치될 수 있다. 도전층(110)은 분리 절연층들(107)에 의해 게이트 전극들(130)과 이격될 수 있다. 도전층(110)은 반도체 장치(100)의 공통 소스 라인 또는 공통 소스 라인과 연결되는 콘택 플러그로 기능할 수 있다.
상부 분리 영역들(SS)은 분리 영역(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(B)의 일부 및 제1 영역(A)에 배치될 수 있다. 상부 분리 영역들(SS)은, 도 2b에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 절연층(103)을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(A) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 폭이 좁아지도록 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 제2 영역(B)과 인접한 제1 영역(A)의 단부에 배치된 채널 구조물들(CH)은 더미 채널들일 수 있다. 또한, 상부 분리 영역들(SS)과 중첩되는 채널 구조물들(CH)도 더미 채널들일 수 있다. 이 경우, 상기 더미 채널들은 채널 구조물들(CH)과 동일하거나 유사한 구조를 가질 수 있으나, 반도체 장치(100) 내에서 실질적인 기능을 수행하지 않을 수 있다.
도 2b의 확대도를 참조하면, 채널 구조물(CH) 내에는 채널층(140)이 배치될 수 있다. 채널 구조물(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 에피택셜층(105)과 연결될 수 있으며, 채널층(140)과 에피택셜층(105)의 사이에는 절연층이 더 배치될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)을 따라 기판(101)의 상면에 수직하게 연장될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다.
에피택셜층(105)은 채널 구조물들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(105)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(105)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 예시적인 실시예들에서, 에피택셜층(105)은 생략될 수도 있으며, 이 경우, 채널층(140)은 기판(101)과 직접 연결될 수 있다.
채널 구조물(CH)에서 채널층(140)의 상부에는 채널 패드(155)가 배치될 수 있다. 채널 패드(155)는 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 분리 영역들(MS) 및 상부 분리 영역들(SS)의 사이에서 y 방향으로 일직선 상에 배치되는 채널 구조물들(CH)은, 채널 패드들(155)과 연결되는 상부 배선 구조의 배치에 따라 서로 다른 비트 라인에 각각 연결될 수 있다.
식각 정지층(160)은 패드 영역(PAD)을 이루는 게이트 전극들(130) 중 최상부의 게이트 전극들(130)의 상면 상에 배치될 수 있다. 식각 정지층(160)은 콘택 플러그들(180)의 형성 시에, 식각 깊이를 제어하기 위한 층일 수 있다. 식각 정지층(160)은 상부로부터 패드 영역(PAD)을 따라 계단 형태로 하부로 연장될 수 있다. 구체적으로, 식각 정지층(160)은 최상부의 게이트 전극들(130)의 노출된 상면들 및 측면들을 덮고, 층간 절연층들(120)의 측면들을 덮으며 연장될 수 있다.
식각 정지층(160)은, 제2 영역(B) 중 분리 영역들(MS)이 배치되지 않은 영역에 배치될 수 있다. 이에 따라, 식각 정지층(160)은, 도 1에 도시된 것과 같이, 평면도 상에서 제1 영역(A) 및 분리 영역들(MS)과 중첩되지 않을 수 있다. 식각 정지층(160)은 한 쌍의 분리 영역들(MS) 사이에서 하나의 층으로 배치될 수 있다. 식각 정지층(160)은 제2 영역(B)과 가장 인접한 채널 구조물(CH)로부터 제1 거리(D1)만큼 이격되어 위치할 수 있다. 식각 정지층(160)은, 도 2c에 도시된 것과 같이, 분리 영역들(MS)의 측면과 접하도록 배치될 수 있다. 이에 따라, 식각 정지층(160) 전체는, 패드 영역(PAD)을 이루는 게이트 전극들(130) 및 상기 게이트 전극들(130)의 외측의 기판(101)과 중첩되도록 배치될 수 있다.
식각 정지층(160)에서, x 방향을 따른 제1 단부는 제1 영역(A)과 제2 영역(B)의 경계 또는 상기 경계에 인접하게 위치할 수 있다. 식각 정지층(160)에서, x 방향을 따른 제2 단부는 기판(101)의 상면에서 기판(101)과 접하도록 위치할 수 있다. 다만, 예시적인 실시예들에서, 식각 정지층(160)의 상기 제2 단부는 기판(101)의 상면 상으로 연장되지 않고, 최하부의 게이트 전극(130) 상에 위치할 수도 있다. 식각 정지층(160)에서, y 방향을 따른 양 단부들은 분리 영역들(MS)의 측면들과 접하도록 위치할 수 있다. 식각 정지층(160)은 상기 단부들에 의해, 도 1의 평면도 상에서 직사각형 형상을 가질 수 있다.
식각 정지층(160)은 게이트 전극들(130) 및 셀 영역 절연층(190)과 다른 물질을 포함할 수 있다. 식각 정지층(160)은 금속 산화물을 포함할 수 있다. 예를 들어, 식각 정지층(160)은, 알루미늄 산화물(AlxOy), 하프늄 산화물(HfxOy), 탄탈륨 산화물(TaxOy), 티타늄 산화물(TixOy), 이트륨 산화물(YxOy), 지르코늄 산화물(ZrxOy), 란탄 산화물(LaxOy), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나를 포함할 수 있다.
식각 정지층(160)은 콘택 플러그들(180)이 배치되는 게이트 전극들(130)의 패드 영역(PAD)에만 배치되므로, 채널 구조물들(CH) 및 분리 영역들(MS)의 형성 시, 식각 공정이 용이하게 수행될 수 있다. 또한, 분리 영역들(MS)의 하단의 위치가 x 방향을 따라 실질적으로 동일 높이 레벨에서 유지되도록 분리 영역들(MS)이 형성될 수 있다.
셀 영역 절연층(190)은 기판(101), 게이트 전극들(130), 및 식각 정지층(160)을 덮도록 배치될 수 있다. 예시적인 실시예들에서, 셀 영역 절연층(190)은 복수의 절연층들을 포함할 수 있다. 셀 영역 절연층(190)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
콘택 플러그들(180)은 상부로부터 셀 영역 절연층(190) 및 식각 정지층(160)의 일부를 관통하며, 패드 영역(PAD)을 이루는 게이트 전극들(130) 중 최상부의 게이트 전극들(130)과 각각 연결될 수 있다. 콘택 플러그들(180)은 게이트 전극들(130)을 일부 리세스하며 게이트 전극들(130)과 연결될 수 있다. 콘택 플러그들(180)은 상부에서 배선 라인들(170)과 연결될 수 있다. 콘택 플러그들(180)은 게이트 전극들(130)을 상기 주변 회로 영역의 회로 소자들과 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(180)의 배치 위치, 개수, 및 형상은 다양하게 변경될 수 있다. 예를 들어, 콘택 플러그들(180)은 하나의 게이트 전극(130)에 하나씩만 연결될 수도 있다. 콘택 플러그들(180) 및 배선 라인들(170)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 3b는 도 3a의 절단선 Ⅲ-Ⅲ'를 따른 단면을 도시한다.
도 3a 및 도 3b를 참조하면, 반도체 장치(100a)에서, 식각 정지층(160a)은 채널 구조물(CH)로부터 x 방햐을 따라 제1 거리(D1)로 이격될 뿐 아니라, 분리 영역들(MS)로부터 y 방향을 따라 제2 거리(D2)로 이격되어 배치될 수 있다. 제2 거리(D2)는 분리 영역(MS)과 인접하는 콘택 플러그(180) 사이의 제3 거리(D3)보다 작을 수 있다. 구체적으로, 식각 정지층(160a)은 분리 영역들(MS)의 y 방향을 따른 양측면으로부터 이격될 수 있다. 상기 이격된 영역에서, 최상부의 게이트 전극들(130)이 식각 정지층(160a)으로부터 상부로 노출되어, 셀 영역 절연층(190)과 접할 수 있다.
본 실시예에서, 분리 영역들(MS)보다 먼저 형성되는 식각 정지층(160a)을 이루는 예비 식각 정지층(160P)(도 11a 및 도 11b 참조)이, 분리 영역들(MS)이 형성될 영역을 포함하여 분리 영역들(MS)보다 상대적으로 넓은 영역에서 제거됨으로써 식각 정지층(160a)이 형성될 수 있다. 이에 의해, 분리 영역들(MS)은 안정적으로 식각 정지층(160a)이 형성되지 않은 영역 내에 형성될 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 4는 도 2a에 대응되는 영역을 도시한다.
도 4를 참조하면, 반도체 장치(100b)에서, 게이트 전극들(130)은 패드 영역(PAD)에서 콘택 플러그들(180)과 안정적으로 연결될 수 있도록 두께가 두꺼워지는 단부 영역들(RR)을 가질 수 있다. 콘택 플러그들(180)은 게이트 전극들(130)의 단부 영역들(RR)에서 게이트 전극들(130)과 연결될 수 있다. 이 경우, 콘택 플러그들(180)이 게이트 전극들(130)을 리세스하는 깊이가 상대적으로 깊은 경우에도 게이트 전극들(130)과 안정적으로 연결될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 5a는 도 2a에 대응되는 영역을 도시하고, 도 5b는 대응되는 영역을 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100c)는, 기판(101)의 상면 상에서, 기판(101)과 최하부의 층간 절연층(120)의 사이에 배치되는 제1 및 제2 수평 도전층들(102, 104)을 더 포함할 수 있다. 또한, 반도체 장치(100c)는, 도 1 내지 도 2c의 실시예에서와 채널 구조물들(CHc)의 구조가 다를 수 있으며, 분리 영역들(MSc)이 분리 절연층(107)으로 이루어질 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 적어도 일부가 반도체 장치(100c)의 공통 소스 라인의 일부로 기능할 수 있으며, 기판(101)과 함께 공통 소스 라인으로 기능할 수도 있다. 도 5b의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다.
채널 구조물들(CHc)은 에피택셜층(105)(도 2a 참조)을 포함하지 않고, 하단까지 채널층(140)이 연장되어 제1 수평 도전층(102)과 연결되는 구조를 가질 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도 및 단면도이다. 도 6b는 도 6a의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100d)는, 게이트 전극들(130d)의 물질 및 게이트 유전층(145d)의 구조가 도 1 내지 도 2c의 실시예에서와 다를 수 있다. 또한, 반도체 장치(100d)는, 게이트 전극들(130d)을 관통하여 x 방향을 따라 연장되는 제1 및 제2 분리 영역들(MS1, MS2)을 포함할 수 있으며, 제2 영역(B)에 배치되는 더미 채널 구조물들(DCH)을 더 포함할 수 있다.
게이트 전극들(130d)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130d)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
게이트 유전층(145d)은 제1 및 제2 유전층(145A, 145B)을 포함할 수 있다. 제1 유전층(145A)은 게이트 전극들(130d)을 따라 수평 방향으로 연장되어 게이트 전극들(130d)을 둘러쌀 수 있다. 제2 유전층(145B)은 채널 구조물(CH)을 따라 기판(101)의 상면에 수직하게 연장될 수 있다.
제1 및 제2 분리 영역들(MS1, MS2)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2)은 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 기판(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 제1 영역(A) 및 제2 영역(B)을 따라 하나로 연장되고, 제2 분리 영역들(MS2)은 제1 영역(A) 및 제2 영역(B)에서 단속적으로 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2)의 배치 순서, 개수 등은 다양하게 변경될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2)은 도 1 내지 도 2c의 분리 영역들(MS)과 같이, 도전층(110) 및 분리 절연층들(107)을 포함할 수 있다.
더미 채널 구조물들(DCH)은 기판(101)의 제2 영역(B)에 규칙적으로 배치될 수 있다. 더미 채널 구조물들(DCH)은 채널 구조물들(CH)과 동일한 내부 구조를 가질 수 있으며, 채널 구조물들(CH)과 동일하거나 다른 크기 및 형상을 가질 수 있다.
반도체 장치(100d)에서, 식각 정지층(160)은 제1 및 제2 분리 영역들(MS1, MS2)과 중첩되지 않도록 배치될 수 있다. 식각 정지층(160)은 제1 및 제2 분리 영역들(MS1, MS2)의 측면들과 접하거나 측면들로부터 이격되어 위치할 수 있다. 예시적인 실시예들에서, 더미 채널 구조물들(DCH)이 식각 정지층(160)보다 먼저 형성되는 경우, 더미 채널 구조물들(DCH)의 상면 상에 식각 정지층(160)이 형성될 수 있다. 또는, 예시적인 실시예들에서, 식각 정지층(160)이 더미 채널 구조물들(DCH)보다 먼저 형성되는 경우, 더미 채널 구조물들(DCH)은 식각 정지층(160)을 관통하도록 배치될 수 있다.
반도체 장치(100d)는, 하기에 도 10a 내지 도 15b를 참조하여 설명하는 도 1 내지 도 2c의 반도체 장치(100)와 다른 제조방법으로 제조될 수 있다. 구체적으로, 먼저, 게이트 희생층들이 층간 절연층들(120)과 교대로 적층되며, 제1 및 제2 분리 영역들(MS1, MS2)이 배치된 영역에 형성되는 개구부들에 의해 상기 게이트 희생층들이 제거된 후, 제1 유전층(145A) 및 게이트 전극들(130d)이 형성될 수 있다. 상기 게이트 희생층들의 제거 공정 시에, 상기 게이트 희생층들의 용이한 제거를 위하여 제1 분리 영역들(MS1) 외에 제2 분리 영역들(MS2)이 더 형성될 수 있다. 또한, 상기 게이트 희생층들의 제거 공정 시에, 층간 절연층들(120)의 적층 구조물의 안정적인 지지를 위하여, 더미 채널 구조물들(DCH)이 형성될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7은 도 2a에 대응되는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100e)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 및 상부 적층 구조물들(ST1, ST2)로 이루어지고, 채널 구조물들(CHe)이 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CHe)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CHe)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CHe)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 제1 채널 구조물(CH1)의 채널 패드(155)는 제2 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다.
게이트 전극들(130)은 하부 적층 구조물(ST1) 및 상부 적층 구조물(ST2)에서 각각 계단 형상의 단차 구조를 이루면서 하나의 계단 형상의 패드 영역(PAD)을 이룰 수 있다. 셀 영역 절연층(190e)은 하부 적층 구조물(ST1)을 덮는 제1 절연층(192) 및 상부 적층 구조물(ST2)을 덮는 제2 절연층(194)을 포함할 수 있다.
식각 정지층(160e)은 하부 적층 구조물(ST1)의 게이트 전극들(130) 상의 제1 식각 정지층(160A) 및 상부 적층 구조물(ST2)의 게이트 전극들(130) 상의 제2 식각 정지층(160B)을 포함할 수 있다. 제1 식각 정지층(160A)과 제2 식각 정지층(160B)은 서로 상하로 이격되어 배치될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 8을 참조하면, 반도체 장치(100f)에서, 기판(101)은 제1 영역(A) 및 제2 영역(B) 외에, 제3 영역(C)을 더 가질 수 있다. 제3 영역(C)은, 제2 영역(B)의 제1 영역(A)과 마주하지 않는 외측에 위치할 수 있다. 제3 영역(C)은 게이트 전극들(130)과 전기적으로 연결되는 회로 소자들(220)이 배치된 주변 회로 영역일 수 있다. 회로 소자들(220) 각각은 활성 영역(205) 및 회로 게이트 전극(225)을 포함할 있다. 회로 게이트 전극(225)과 활성 영역(205)의 사이에는 회로 게이트 절연층이 개재될 수 있다. 예시적인 실시예들에서, 회로 소자들(220)은 다양한 크기 및 배치 형태를 가질 수 있다.
식각 정지층(160)은 제3 영역(C)에 배치되지 않으며, 제2 영역(B)에서 분리 영역들(MS)을 제외한 영역에만 배치될 수 있다. 이에 따라, 식각 정지층(160)에서, x 방향을 따른 제1 단부는 제1 영역(A)과 제2 영역(B)의 경계 또는 상기 경계에 인접하게 위치하고, 타측의 제2 단부는 제2 영역(B)과 제3 영역(C)의 경계 또는 상기 경계에 인접하게 위치할 수 있다. 예를 들어, 식각 정지층(160)은 제1 영역(A)과 제2 영역(B)의 상기 경계로부터 제2 영역(B)과 제3 영역(C)의 상기 경계까지 연장될 수 있다. 식각 정지층(160)에서, y 방향을 따른 양 단부들은 분리 영역들(MS)의 측면들과 접하거나 분리 영역들(MS)의 측면들로부터 이격되어 위치할 수 있다.
도 9는 예시적인 실시예에 따른 반도체 장치의 개략적인 단면도이다. 도 9는 도 2a에 대응되는 영역을 도시한다.
도 9를 참조하면, 반도체 장치(100g)는, 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
메모리 셀 영역(CELL)은, 도 1 내지 도 2c를 참조하여 상술한 것과 같이, 기판(101), 게이트 전극들(130), 채널 구조물들(CH), 분리 영역들(MS), 식각 정지층(160), 및 콘택 플러그들(180)을 포함할 수 있다. 메모리 셀 영역(CELL)은 도 3a 내지 도 7을 참조하여 상술한 것과 같은 다양한 실시예들에 따른 구조를 가질 수 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220g), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220g)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220g)은 회로 게이트 절연층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220g) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220g)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다. 메모리 셀 영역(CELL)의 게이트 전극들(130)은 도시되지 않은 영역에서, 주변 회로 영역(PERI)을 관통하는 별도의 관통 영역 및 상기 관통 영역 내의 관통 비아를 통해 주변 회로 영역(PERI)의 회로 소자들(220g)과 연결될 수 있다.
반도체 장치(100g)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다.
도 10a 내지 도 15b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들 및 단면도들이다.
도 10a 및 도 10b를 참조하면, 기판(101) 상에 게이트 전극들(130) 및 층간 절연층들(120)을 교대로 적층하고, 게이트 전극들(130)이 x 방향에서 서로 다른 길이로 연장되도록 게이트 전극들(130) 및 층간 절연층들(120)의 일부를 제거하며, 상부 분리 영역들(SS)을 형성할 수 있다.
게이트 전극들(130) 및 층간 절연층들(120)은 증착 공정에 의해 교대로 증착되어 적층 구조물(GS)을 이룰 수 있다. 예시적인 실시예들에서, 적층 구조물(GS)의 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 게이트 전극들(130)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
기판(101)의 제2 영역(B)에서 상부의 게이트 전극들(130)이 하부의 게이트 전극들(130)보다 짧게 연장되도록, 게이트 전극들(130)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 게이트 전극들(130)은 계단 형상의 패드 영역(PAD)을 이룰 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 x 방향에서만 계단 형상을 갖거나, x 방향 및 y 방향 모두에서 계단 형상을 가질 수 있다. 도 4의 실시예의 경우, 게이트 전극들(130)이 상부의 게이트 전극들(130)보다 길게 연장되어 노출되는 영역들에 게이트 전극들(130)을 이루는 물질을 추가로 증착하여, 게이트 전극들(130)이 단부 영역들(RR)에서 상대적으로 두꺼운 두께를 갖도록 형성할 수 있다.
스트링 분리 영역들(SS)은, 별도의 마스크층을 이용하여 스트링 분리 영역(SS)이 형성될 영역을 노출시키고, 최상부로부터 소정 개수의 게이트 전극들(130) 및 층간 절연층들(120)을 제거함으로써 형성할 수 있다. 스트링 분리 영역(SS)은 도 2b에서와 같이, 상부 게이트 전극들(130U)보다 아래로 연장될 수 있다. 게이트 전극들(130) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 절연층(103)을 형성할 수 있다. 상부 절연층(103)은, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
도 11a 및 도 11b를 참조하면, 적층 구조물(GS)을 덮는 예비 식각 정지층(160P)을 형성할 수 있다.
예비 식각 정지층(160P)은 기판(101)의 전체에 형성될 수 있다. 예비 식각 정지층(160P)은 적층 구조물(GS)의 최상부의 게이트 전극들(130)의 상면들을 덮도록 형성될 수 있다. 예비 식각 정지층(160P)은, 패드 영역(PAD)에서는, 게이트 전극들(130)의 프로파일을 따라 게이트 전극들(130)의 측면들 및 층간 절연층들(120)의 측면들을 덮으며 계단 형상으로 형성될 수 있다. 예비 식각 정지층(160P)은, 기판(101)의 제1 영역(A)에서는, 게이트 전극들(130)의 상면들 외에 스트링 분리 영역들(SS)을 덮도록 형성될 수 있다.
예비 식각 정지층(160P)은 게이트 전극들(130) 및 후속에 형성될 셀 영역 절연층(190)(도 2a 참조)과 다른 물질을 포함할 수 있다. 예비 식각 정지층(160P)은 게이트 전극들(130) 및 셀 영역 절연층(190)과 식각 선택성을 가질 수 있는 물질로 이루어질 수 있다. 예를 들어, 게이트 전극들(130)은 다결정 실리콘을 포함하고, 셀 영역 절연층(190)은 실리콘 산화물 또는 실리콘 질화물을 포함하고, 예비 식각 정지층(160P)은 금속 산화물을 포함할 수 있다. 예비 식각 정지층(160P)은 금속 산화물을 포함하는 경우, 특정 식각 조건에서 습식 식각에 의해 용이하게 제거될 수 있고, 특정 식각 조건에서 건식 식각에 의해서는 용이하게 제거되지 않을 수 있다.
도 12a 및 도 12b를 참조하면, 예비 식각 정지층(160P)을 패터닝하여 식각 정지층(160)을 형성할 수 있다.
예비 식각 정지층(160P)은 포토 리소그래피 공정 및 이에 의한 포토마스크층을 이용하여 패터닝될 수 있다. 예비 식각 정지층(160P)은 제1 영역(A) 및 제2 영역(B)에서 분리 영역들(MS)(도 1 참조)이 형성될 영역에서 제거될 수 있다. 상기 제거 공정은 예를 들어, 습식 식각 공정에 의할 수 있다. 이에 따라, 식각 정지층(160)은 제2 영역(B)에서 분리 영역들(MS)이 형성될 영역들을 제외한 영역에만 잔존할 수 있다. 도 3a 및 도 3b의 실시예의 경우, 본 단계에서, 분리 영역들(MS)이 형성될 영역을 포함하며 분리 영역들(MS)이 형성될 영역보다 넓은 영역에서 예비 식각 정지층(160P)을 제거함으로써, 식각 정지층(160a)을 형성할 수 있다.
예시적인 실시예들에서, 식각 정지층(160)에 대한 열처리 공정이 추가적으로 수행될 수 있다. 상기 열처리 공정에 의해 식각 정지층(160)은 경화되어 상대적으로 단단한(hard) 필름 특성을 갖게 될 수 있다.
도 13a 및 도 13b를 참조하면, 적층 구조물(GS)을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 적층 구조물(GS) 상부를 덮는 셀 영역 절연층(190)을 형성할 수 있다. 채널 구조물들(CH)은 게이트 전극들(130) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널 홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 적층 구조물(GS)의 높이로 인하여, 채널 구조물들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 채널 구조물들(CH)은 기판(101)의 일부를 리세스하도록 형성될 수 있다. 상기 채널 홀들은 식각 정지층(160)이 배치되지 않은 영역에 형성되므로, 형성 공정이 용이하게 수행될 수 있다.
다음으로, 상기 채널 홀들 내에, 에피택셜층(105), 게이트 유전층(145), 채널층(140), 채널 절연층(150), 및 채널 패드(155)를 순차적으로 형성할 수 있다.
에피택셜층(105)은 선택적 에피택셜 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성할 수 있다. 에피택셜층(105)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(105)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널층(140)은 채널 구조물(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이를 매립할 수도 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 14a 및 도 14b를 참조하면, 적층 구조물(GS)을 관통하는 분리 영역들(MS)을 형성할 수 있다.
먼저, 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 적층 구조물(GS)을 이방성 식각함으로써 분리 영역들(MS)이 형성될 영역에 개구부들을 형성할 수 있다. 상기 개구부들의 형성 전에, 하부 구조물들의 보호를 위하여, 채널 구조물들(CH) 상에 셀 영역 절연층(190)을 추가로 형성할 수 있다. 다음으로, 상기 개구부들 내에 도전층(110) 및 분리 절연층들(107)을 형성하여 분리 영역들(MS)을 형성할 수 있다.
본 단계에서, 분리 영역들(MS)이 형성될 영역에는 식각 정지층(160)이 배치되지 않기 때문에, 상기 개구부들의 형성 공정이 용이하게 수행될 수 있다. 구체적으로, 제2 영역(B)에서 게이트 전극들(130)은 패드 영역(PAD)을 이루므로 서로 다른 높이에 최상부의 게이트 전극들(130)이 위치한다. 따라서, 서로 다른 높이로 배치되는 게이트 전극들(130)을 포함하는 적층 구조물(GS)을 식각하여 상기 개구부들을 형성하여야한다. 하지만, 이 경우에도, 분리 영역들(MS)이 형성될 영역에는 식각 공정의 배리어로 작용하는 식각 정지층(160)이 배치되지 않으므로, 상기 개구부들은 하단의 위치가 x 방향을 따라 실질적으로 일정하게 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 셀 영역 절연층(190)을 관통하여 패드 영역(PAD)을 이루는 게이트 전극들(130)을 노출시키는 콘택 홀들(PH)을 형성할 수 있다.
콘택 홀들(PH)의 형성 공정은 두 단계의 식각 공정들을 이용하여 수행될 수 있다. 제1 식각 공정에서, 콘택 홀들(PH)은 상부로부터 셀 영역 절연층(190)을 관통하여 식각 정지층(160)이 노출되도록 연장될 수 있다. 콘택 홀들(PH)은 식각 정지층(160)을 일부 리세스할 수 있다. 상기 제1 식각 공정은, 예를 들어, 건식 식각 공정으로 수행될 수 있다. 제2 식각 공정에서, 콘택 홀들(PH)에 의해 노출된 식각 정지층(160)이 제거되어, 하부에서 최상부의 게이트 전극들(130)이 노출될 수 있다. 콘택 홀들(PH)은 게이트 전극들(130)을 일부 리세스할 수 있다. 상기 제2 식각 공정은, 예를 들어, 습식 식각 공정으로 수행될 수 있으며, 식각 정지층(160)이 선택적으로 제거될 수 있다.
본 단계에서, 최상부의 게이트 전극들(130) 상에 식각 정지층(160)이 배치되어 있으므로, 서로 다른 깊이의 콘택 홀들(PH)을, 최소 횟수, 예를 들어 한 번의 포토 리소그래피 공정에 의해 패드 영역(PAD)에 동시에 형성할 수 있다.
다음으로, 도 1 내지 도 2c를 다시 참조하면, 콘택 플러그들(180) 및 배선 라인들(170)을 형성할 수 있다.
먼저, 콘택 홀들(PH)에 도전성 물질을 채워 콘택 플러그들(180)을 형성할 수 있다. 이후에, 콘택 플러그들(180)과 연결되는 배선 라인들(170)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GS: 적층 구조물
MS: 분리 영역 SS: 상부 분리 영역
PAD: 패드 영역 RR: 단부 영역
101: 기판 102: 제1 수평 도전층
103: 상부 절연층 104: 제2 수평 도전층
105: 에피택셜층 107: 분리 절연층
110: 도전층 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 160: 식각 정지층
170: 배선 라인 180: 콘택 플러그
190: 셀 영역 절연층

Claims (20)

  1. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들;
    상기 게이트 전극들과 교대로 배치되는 층간 절연층들;
    상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널층을 포함하는 채널 구조물들;
    상기 제1 영역 및 상기 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들;
    상기 제1 영역 및 상기 분리 영역들과 중첩되지 않도록, 상기 제2 영역에서 상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층;
    상기 게이트 전극들 및 상기 식각 정지층을 덮는 셀 영역 절연층; 및
    상기 제2 영역에서 상부로부터 상기 셀 영역 절연층 및 상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 식각 정지층은 상기 채널 구조물들의 측면으로부터 이격되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 식각 정지층은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서, 상기 분리 영역들의 측면으로부터 이격되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 식각 정지층은 상기 패드 영역을 따라 계단 형태로 연속적으로 연장되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 식각 정지층은 금속 산화물을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 전극들은 반도체 물질을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 전극들은 금속을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 상기 채널층을 포함하는 더미 채널 구조물들을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 분리 영역들은, 도전층 및 상기 도전층과 상기 게이트 전극들 사이에 배치되는 분리 절연층을 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 기판 상에서, 상기 게이트 전극들 및 상기 층간 절연층들의 하부에 수평하게 배치되며, 상기 채널층과 직접 접촉하는 적어도 하나의 수평 도전층을 더 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 식각 정지층은 일단이 상기 기판의 상면과 접하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 게이트 전극들 및 상기 층간 절연층들은 상기 제1 방향을 따라 적층된 제1 적층 구조물 및 제2 적층 구조물들을 이루고,
    상기 식각 정지층은, 상기 패드 영역에서 상기 제1 적층 구조물 및 상기 제2 적층 구조물들 각각의 상부에 위치하는 제1 식각 정지층 및 제2 식각 정지층을 포함하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 기판은, 상기 제2 영역의 외측에 위치하며 회로 소자들이 배치되는 제3 영역을 더 갖고,
    상기 식각 정지층은 상기 제1 영역과 상기 제2 영역의 경계로부터 상기 제2 영역과 상기 제3 영역의 경계까지 연장되는 반도체 장치.
  14. 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들;
    상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층; 및
    상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함하고,
    상기 식각 정지층은, 상기 분리 영역들의 측면들로부터 이격되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널층을 포함하는 채널 구조물들을 더 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 기판은 제1 영역 및 상기 제1 영역의 적어도 일측에 위치하는 제2 영역을 갖고,
    상기 채널 구조물들은 상기 제1 영역에 배치되고, 상기 식각 정지층은 상기 제2 영역의 일부에 배치되는 반도체 장치.
  17. 제14 항에 있어서,
    상기 기판과 상기 제1 방향을 따라 이격되어 배치되며, 회로 소자들을 제공하는 베이스 기판을 더 포함하는 반도체 장치.
  18. 제1 영역 및 제2 영역을 갖는 기판;
    상기 제1 영역에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되고 상기 제2 영역에서 상기 제1 방향에 수직한 제2 방향을 따라 서로 다른 길이로 연장되어 계단 형태의 패드 영역을 이루는 게이트 전극들;
    상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널층을 포함하는 채널 구조물들;
    상기 제1 영역 및 상기 제2 영역에서 상기 게이트 전극들을 관통하며 상기 제2 방향으로 연장되는 분리 영역들;
    상기 제2 영역에서 상기 패드 영역을 이루는 상기 게이트 전극들 중 최상부의 상기 게이트 전극들 상에 배치되는 식각 정지층; 및
    상기 식각 정지층을 관통하여 상기 패드 영역에서 상기 게이트 전극들과 연결되는 콘택 플러그들을 포함하고,
    상기 식각 정지층에서, 상기 제2 방향을 따른 제1 단부는 상기 제1 영역과 상기 제2 영역의 경계에 위치하고, 상기 제1 방향을 따른 양 단부들은 상기 분리 영역들의 측면들과 접하거나 상기 분리 영역들로부터 이격되어 위치하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 식각 정지층에서, 상기 제2 방향을 따른 상기 제1 단부와 대향하는 제2 단부는 상기 기판의 상면 상에 위치하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 식각 정지층은 평면도 상에서 직사각형 형상을 갖는 반도체 장치.
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