JP2021150392A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】端部が階段状に形成された積層体の各段の上面に設けられる導電層に対するコンタクトの不良を低減可能な半導体装置と、その製造方法とを提供する。【解決手段】本発明の一つの実施形態による半導体装置は、交互に積層された第1の膜と第2の膜を含み、端部に階段形状を有する積層体と、階段形状の段の上面に設けられ、積層体中の第2の膜よりも厚い厚膜体であって、当該第2の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、積層体及び厚膜体を覆う第3の膜と、第3の膜を貫通し厚膜体に接する導電性の柱状体とを備える。【選択図】図2
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
3次元構造の半導体記憶装置には、導電層と絶縁層が交互に積層された積層体を有するものがある。積層体には柱状のチャネルが貫通するように形成され、導電層とチャネルとの交差部分においてメモリセルが構成される。一方、積層体の端部は階段状に形成されて導電層が露出し、ここにコンタクトを設けることにより、各導電層が積層体の外部と電気的に接続される。
このような半導体記憶装置では、記憶容量を増やすために、導電層と絶縁層の積層数が増加する傾向にある。積層数が増えると、積層体が高くなるため、積層体の下層部の導電層に対するコンタクトホールが長くなり、その形成に要する時間もまた長くなる。そうすると、積層体の上層部にてコンタクトホールの底面に導電層が露出した後、積層体の下層部でコンタクトホールが形成されるまで、比較的長い期間、その導電層はエッチング雰囲気に晒されることとなる。このため、コンタクトホールが導電層を貫通してしまい、コンタクト形成後に、隣接する上下の導電層の間で短絡が生じてしまうことになりかねない。
本発明の一つの実施形態は、端部が階段状に形成された積層体を含む半導体装置であって、階段形状の各段の上面に設けられる導電層に対するコンタクトの不良を低減可能な半導体装置と、その製造方法とを提供する。
本発明の一つの実施形態による半導体装置は、交互に積層された第1の膜と第2の膜を含み、端部に階段形状を有する積層体と、階段形状の段の上面に設けられ、積層体中の第2の膜よりも厚い厚膜体であって、当該第2の膜と下端で連続し、前記上面に隣接する上の段の側面に対し離間部を有する当該厚膜体と、積層体及び厚膜体を覆う第3の膜と、第3の膜を貫通し厚膜体に接する導電性の柱状体とを備える。
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されてよい。
図1及び図2を参照しながら、実施形態による半導体装置の製造方法について説明する。図1及び図2は、本製造方法における一連の工程のうちの主な工程の後の半導体装置の断面を模式的に示す図である。
図1(A)を参照すると、基板Sの上に、酸化シリコン(SiOx)層Qと窒化シリコン(SiN)層Nとが交互に積層された積層体SKが形成されている。各SiOx層Qは、ほぼ一様の厚さを有し、各SiN層Nもまた一様の厚さを有している。窒化シリコン層Nは、後に除去され、除去された空間が例えばタングステン(W)などの金属に埋め込まれ、導電層になる。この導電層は、積層体SKを貫通するように設けられる半導体柱に形成されるメモリセルに対するワードラインとして機能する。
次に、図1(B)に示すように、積層体SKがエッチングされ、その端部において階段形状を有するに至る。図示のとおり、このエッチングにより形成された階段の各段の上面(踏み面)にはSiN層Nが露出している。なお、図1(B)では、SiN層Nが3層おきに露出しているが、各SiN層Nは階段の各段の上面に露出する。具体的には、図示は省略するが、このような階段形状は積層体SKの3つの端部で形成されており、例えば各段の3つのSiN層Nのうちの中央のSiN層Nは、別の端部に形成された階段の各段の上面に露出しており、一番下のSiN層Nは、また別の端部に形成された階段の各段の上面に露出している。また、図1(B)では、2段のみが図示されているが、段数は、積層体SK中のSiN層N及びSiOx層Qの数に依存し、例えば数段から十段であってもよい。このような階段形状は、積層体SKの上面に例えばインプリントリソグラフィ法により形成された3次元エッチングマスクを用いて形成され得る。
次いで、図1(C)に示すように、露出した基板Sの上面と、積層体SKの各段の上面に露出したSiN層Nの上と、積層体SKの各段の側面(立ち上がり面)の上とにSiN膜2が堆積される。このSiN膜2は、下地層に対して、いわゆるコンフォーマルに堆積されて良い。すなわち、SiN膜2は、積層体SKの各段の上面に露出したSiN層Nとほぼ平行に、かつ一様の厚さで形成される。また、SiN膜2は、積層体SKの各段の側面に対してもほぼ平行であり、一様の厚さを有する。
続けて、SiN膜2を覆うようにレジスト膜4が塗布され、図1(D)に示すように、このレジスト膜4に対してテンプレート10が押し当てられる。テンプレート10は、積層体SKの階段形状に対応した、多段の段付き凹部形状を有している。テンプレート10がレジスト膜4に押し当てられているときに、レジスト膜4に対してテンプレート10を通して紫外光が照射されると、レジスト膜4が硬化し、図1(E)に示すように、階段形状のレジスト膜4A(レジストパターン)が得られる。
次に、レジスト膜4Aに対して例えばアッシング処理が行われる。このアッシング処理は、レジスト膜4Aが全体的に縮小化され、図1(F)に示すように、各段の上面にレジスト膜4Aが残る一方で、基板Sの上面と各段の側面とにおいてレジスト膜4Aが除去されるように行われる。
この後、各段の上面に残るレジスト膜4Aをマスクとして、図2(G)に示すように、各段の側面上のSiN膜2が例えばウェットエッチングにより除去される。階段形状の積層体SKの各段の側面が露出する。ここで、各段の上面のSiN膜2と、隣接する上の段の側面との間に溝部6が形成されている。さらに、溝部6の底部に露出するSiN層NにはトレンチTが形成されている。SiN層NのトレンチTは、各段の側面上のSiN膜2を除去する際に形成される。したがって、SiN膜2が除去されるときには、SiN層Nのすべてが除去されないように、かつ、SiN層NにトレンチTが形成されるように、例えばエッチング時間などが調整される。トレンチTの機能、又はトレンチTにより奏される効果については後述する。
続けて、図2(H)に示すように、各段の上に残るレジスト膜4Aが例えばアッシングにより除去される。これにより、各段の上面にはSiN膜2が露出することになる。次いで、このような構造を覆うように例えばSiOx膜8が形成される(図2(I))。SiOx膜8は、例えばテトラエトキシシラン(TEOS)を原料としたプラズマ化学堆積(CCVD)法により形成されて良い。これにより、上述の溝部6とトレンチTは、SiOxで埋め込まれる。
引き続いて、図2(J)に示すように、積層体SKの例えば中央部に積層体SKを貫通するように形成された貫通穴又は溝(不図示)を通して、積層体SK中のSiN層Nが除去され、空間SP1が形成される。このとき、各段の上面に残るSiN膜2も一緒に除去される。したがって、各段の上部には、空間SP1の高さL1よりも高い高さL2を有する空間SP2が形成される。
次いで、例えば原子層堆積(Atomic Layer Deposition)法などにより、図2(K)に示すように、空間SP1及びSP2が、例えばタングステン(W)などの金属により埋め込まれる。これにより、空間SP1に対応する導電層EL1と、空間SP2に対応する導電層EL2とが得られる。ここで、導電層EL2は、積層体SK内部から延びる導電層EL1と連続し、当該導電層EL1と単一体として形成されている。また、導電層EL2は、当該導電層EL1よりも厚い厚膜体として形成されている。
この後、SiOx膜8の上面から当該SiOx膜8を貫通し、導電層EL2に到達するコンタクトホールが形成され、コンタクトホールが例えばWにより埋め込まれて、コンタクトCCが形成される(図2(L))。
以上説明したとおり、本実施形態による半導体装置の製造方法においては、SiOx膜8が、階段形状の積層体SKを覆うように形成される際、積層体SKの各段の上面であるSiN層Nの上にはSiN膜2が残っている。SiOx膜8の形成後に、SiN層Nを除去すると、SiN膜2もまた除去されるため、積層体SKの各段の上部には、SiN層Nの除去により生じた空間SP1よりも高い空間SP2が形成される。この空間SP2がWにより埋め込まれて導電層EL2が形成されるため、空間SP1がWにより埋め込まれて形成される導電層EL1よりも厚い導電層EL2が得られる。そして、導電層EL2に対してコンタクトCCが形成される。
仮にSiN層Nの上にSiN膜2が無かったとすれば、積層体SKの各段の上部には導電層EL1と同じ厚さの導電層が形成されることとなる。導電層は、コンタクトホールを形成する際にエッチングストップ層として機能し得るが、コンタクトホールの底面に導電層が、露出後に長い期間エッチング雰囲気に晒されれば、導電層もまたエッチングされて薄くなってしまう。そうすると、例えばコンタクトホールが導電層を貫通し、コンタクト形成後に上下に隣接する2つの導電層で短絡が生じてしまうことにもなりかねない。
しかし、実施形態による半導体装置の製造方法によれば、コンタクトCCと接する導電層EL2を導電層EL1よりも厚くすることができるため、コンタクトホールが導電層EL2を貫通してしまうのを回避し易くなる。
また、コンタクトと接する導電層の厚さを厚くするためには、積層体SK中のSiN層Nを厚くすることも考えられる。すなわち、SiN層Nを厚くすれば、SiN層Nの除去した空間にWを埋め込むことにより形成される導電層も厚くすることができる。しかし、この場合には、積層体SKの形成に要する時間が長くなったり、メモリセル用のメモリーホールの形成や、積層体SKの階段形状の形成などの工程において加工量が増加し、加工難度が上昇したりすることにもなる。
これに対し、実施形態による半導体装置の製造方法によれば、導電層EL1を厚くすることなく、コンタクトCCと接する導電層EL2を厚くすることができるため、積層体SKの形成に要する時間が長くなるのを避けることができ、メモリーホールや、積層体SKの階段形状などの形成において加工量が増加することはなく、加工難度が上昇したりするのも回避することが可能となる。
また、実施形態による半導体装置の製造方法においては、SiN膜2を覆うように形成されたレジスト膜4に対してテンプレート10が押し当てられて、レジスト膜4A(図1(E))が得られる。このレジスト膜4Aが縮小化されると、積層体SKの各段の側面にSiN膜2が露出する。この縮小化は例えばアッシングにより行われるが、SiN膜2はアッシングに対して耐性を有しているため、SiN膜2は、堆積時の厚さを有することができる。したがって、側面のSiN膜2を除去することにより形成される溝部6の幅を、SiN膜2の厚さにより決定することができる。SiN膜2の厚さ再現性は比較的良好であるため、溝部6の幅のばらつきも低減可能である。
溝部6は、SiOx膜8の形成時に、SiOxで埋め込まれ、図2(K)に矢印Gで示すように、導電層EL2と、導電層EL2と連続する導電層EL1の一つ上の導電層EL1とを離間させる離間部となる(以下、離間部6と言う場合がある)。離間部6は、導電層EL2と、導電層EL2と連続する導電層EL1の一つ上の導電層EL1との間のリーク電流の低減に寄与する。したがって、その幅のばらつきを低減できれば、リーク電流を再現性良く低減することが可能となる。また、溝部6の底部にはトレンチTが形成され、トレンチTもまた、SiOxで埋め込まれ、リーク電流の低減に寄与する。
なお、上述のリーク電流を低減するためには、導電層EL2の代わりに、段の上面に、隣接する上の段の側面に向かってを薄くなる傾斜導電層を形成することも考えられる。これによれば、その傾斜導電層は、隣接する上の段の側面近傍で薄くなっているため、当該傾斜導電層と、傾斜導電層と連続する導電層の一つ上の導電層とを離間させることが可能である。しかし、そのような傾斜導電層を得るためには、SiN膜を、隣接する上の段の側面に向かって薄くなるように堆積する必要がある。しかし、そのように堆積の制御は必ずしも容易ではなく、薄くなり過ぎて、結局、導電層もまた薄くなってしまったり、厚くなり過ぎて、リーク電流が生じてしまったりするおそれがある。
実施形態による半導体装置の製造方法によれば、溝部6(及びトレンチT)の幅は、積層体SKの各段の側面に堆積されるSiN膜2の厚さで制御でき、これにより導電層EL2と、導電層EL2と連続する導電層EL1の一つ上の導電層EL1とを離間させ、これらの間のリーク電流を低減することが可能となる。また、導電層EL2の厚さを均一にすることができるため、コンタクトホールの位置がばらついても、コンタクトホールが導電層EL2を貫通してしまうのを回避することが可能となる。
(変形例1)
次に、図3を参照しながら、実施形態の変形例1による半導体装置の製造方法について説明する。変形例1は、使用されるテンプレートの形状が異なる点で、実施形態と異なり、その他の点では、実施形態と同様である。以下、相違点を中心に、変形例1による半導体装置の製造方法を説明する。
次に、図3を参照しながら、実施形態の変形例1による半導体装置の製造方法について説明する。変形例1は、使用されるテンプレートの形状が異なる点で、実施形態と異なり、その他の点では、実施形態と同様である。以下、相違点を中心に、変形例1による半導体装置の製造方法を説明する。
図3(A)を参照すると、図1(A)から図1(C)までを参照しながら説明したのと同様にして、階段形状の積層体SKの各段の側面と上面とを覆うSiN膜2が形成されている。SiN膜2を覆うようにレジスト膜4が塗布され、図3(B)に示すように、このレジスト膜4に対してテンプレート20が押し当てられる。ここで、テンプレート20には、突起部20Pが形成されている。突起部20Pは、着目する段の上面のうち、その段の側面よりも、その段に隣接し、その段よりも高い段の側面に近い位置に対応するように設けられている。換言すると、着目する段の上面から立ち上がる、隣接する上の段の側面に形成されたSiN膜2に近接した位置に対応するように突起部20Pが設けられる。テンプレート20がレジスト膜4に押し当てられたまま、レジスト膜4に対してテンプレート20を通して紫外光を照射すると、レジスト膜4が硬化し、図3(C)に示すように、レジスト膜4B(レジストパターン)が得られる。
次いで、図1(F)を参照しながら説明したのと同様にして、レジスト膜4Bに対して例えばアッシング処理が行われ、レジスト膜4Bが全体的に縮小化される。これにより、各段の上面にレジスト膜4Bが残る一方で、基板Sの上面と各段の側面とにおいてはレジスト膜4Bが除去される。これにより、各段の側面にはSiN膜2が露出することとなり、次いで、このSiN膜2が例えばウェットエッチングにより除去される(図3(D))。ここで、各段の上面に残るレジスト膜4Bと、隣接する段の側面との間には、溝部6Aが形成されている。この溝部6Aは、積層体SKの各段の側面に堆積されたSiN膜2の厚さ(幅)と、テンプレート20の突起部20Pの幅との合計の幅を有している。すなわち、実施形態による半導体装置の製造方法において形成された溝部6に比べて、変形例1における溝部6Aは、テンプレート20の突起部20Pの幅の分だけ広くなっている。
なお、溝部6Aの底部にはSiN層Nが露出する。このSiN層Nは、SiN膜2の除去に伴い、上面から僅かに窪んでいる。すなわち、SiN膜2の除去は、SiN層Nのすべてが除去されないように、かつ、SiN層NにトレンチTが形成されるように、例えばエッチング時間などを管理しつつ行われる。
この後、積層体SKの各段上に残るレジスト膜4Bが除去され(図3(E))、積層体SKを覆うようにSiOx膜8が形成される(図3(F))。
引き続いて、図3(G)に示すように、積層体SKの例えば中央部に積層体SKを貫通するように形成された貫通穴又は溝(不図示)を通して、積層体SK中のSiN層Nが除去され、空間SP1が形成される。このとき、各段の上面に残るSiN膜2も一緒に除去される。したがって、各段の最上のSiOx層Qの上には、空間SP1の高さL1よりも高い高さL2を有する空間SP2が形成される。
次いで、例えば原子層堆積(Atomic Layer Deposition)法などにより、空間SP1及びSP2が、例えばタングステン(W)などの金属により埋め込まれる(図3(H))。これにより、空間SP1に対応する導電層EL1と、空間SP2に対応する導電層EL2とが得られる。ここで、導電層EL2の厚さは、空間SP2の高さL2とほぼ等しく、空間SP1の高さL1とほぼ等しい導電層EL1の厚さよりも大きい。
この後、SiOx膜8の上面から当該SiOx膜8を貫通し、導電層EL2に到達するコンタクトホールが形成され、コンタクトホールが例えばWにより埋め込まれて、コンタクトCCが形成される(図3(I))。
以上説明したとおり、変形例1による半導体装置の製造方法においても、導電層EL1よりも厚い導電層EL2を各段の上面に形成することができ、導電層EL2に対してコンタクトCCを接触させることができるため、実施形態による半導体装置の製造方法と同様の効果が奏される。
また、変形例1による半導体装置の製造方法によれば、テンプレート20に設けられた突起部20Pによって、溝部6Aの幅が、各段の側面に堆積されるSiN膜2の厚さよりも大きくなるため、導電層EL2と、導電層EL2と連続する導電層EL1の一つ上の導電層EL1とを十分に離間させることができ、したがって、これらの間でのリーク電流を更に低減することが可能となる。
(変形例2)
次に、図5を参照しながら、実施形態の変形例2による半導体装置の製造方法について説明する。以下、変形例1との相違点を中心に説明する。
次に、図5を参照しながら、実施形態の変形例2による半導体装置の製造方法について説明する。以下、変形例1との相違点を中心に説明する。
図5(A)を参照すると、SiN膜2上に形成されたレジスト膜4に対してテンプレート30が押し当てられている。このテンプレート30は、突起部20Pに加えて段部30Sを有している。段部30Sは、テンプレート30がレジスト膜4に押し当てられたときに、積層体SKの段の側面に堆積されるSiN膜2に対応した位置に設けられる。また、段部30Sの厚さは、積層体SKの段の側面に堆積されるSiN膜2の厚さにほぼ等しい。
レジスト膜4にテンプレート30が押し当てられたまま、テンプレート30を通してレジスト膜4に紫外光が照射されると、図5(B)に示すように、レジスト膜4C(レジストパターン)が得られる。次に、レジスト膜4Cが縮小化され、積層体SKの各段の側面のSiN膜2や、基板Sの上面に残るレジストが除去される。これにより、図5(D)に示すように、積層体SKの各段の側面にSiN膜2が露出する。
以降、図3(D)から図4(I)までを参照しながら説明した工程と同じ工程が行われ、コンタクトが形成される。
変形例2による半導体装置の製造方法によれば、テンプレート30が段部30Sを有しているため、テンプレート30により形成されたレジスト膜4Cの、各段の上面における幅が小さくなり得る。そのため、レジスト膜4Cの縮小化に要する時間を短くすることが可能となる。
(付記)
(1)
交互に積層された第1の膜と第2の膜を含み、端部に階段形状を有する積層体と、
前記階段形状の段の上面に設けられ、前記積層体中の前記第2の膜よりも厚い厚膜体であって、当該第2の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、
前記積層体及び前記厚膜体を覆う第3の膜と、
前記第3の膜を貫通し前記厚膜体に接する導電性の柱状体と
を備える、半導体装置。
(2)
前記厚膜体が一様な厚さを有する、(1)に記載の半導体装置。
(3)
前記第1の膜が絶縁膜である、(1)又は(2)に記載の半導体装置。
(4)
前記第2の膜と前記厚膜体が導電性材料で形成されている、(1)から(3)のいずれかに記載の半導体装置。
(5)
前記導電性材料がタングステンである、(4)に記載の半導体装置。
(6)
前記離間部の底部に露出する前記第2の膜に窪み部が形成される、(1)から(5)のいずれかに記載の半導体装置。
(7)
第1の膜と第2の膜を交互に積層することにより積層体を形成し、
前記第2の膜が露出するように前記積層体の端部を階段形状に加工し、
当該積層体を覆う第3の膜を形成し、
前記第3の膜上に形成されたレジスト膜にテンプレートを押し当てて、前記階段形状の段の上面における前記第3の膜の上にマスク層を形成し、
前記マスク層を用いて、前記積層体の段の側面の前記第3の膜を除去し、
当該積層体を覆う第4の膜を形成し、
前記第2の膜と前記第3の膜を除去して空洞を形成し、
前記空洞を導電材料で埋め込むことを含む、半導体装置の製造方法。
(8)
前記マスク層の形成は、
前記レジスト膜に前記テンプレートを押し当てたまま当該テンプレートを通して前記レジスト膜に紫外光を照射することにより、レジストパターンを形成し、
前記レジストパターンを縮小化すること
を含む、(7)に記載の半導体装置の製造方法。
(9)
前記テンプレートが、前記階段形状に対応した段付き凹形状を有し、当該段付き凹形状の段の端部に突出部を有する、(7)又は(8)に記載の半導体装置の製造方法。
(10)
前記突出部は、前記テンプレートがレジスト膜に押し当てられたときに、前記側面に沿って位置する、(9)に記載の半導体装置の製造方法。
(11)
前記第1の膜が絶縁膜である、(7)から(10)のいずれかに記載の半導体装置の製造方法。
(12)
前記導電材料がタングステンである、(7)から(11)のいずれかに記載の半導体装置の製造方法。
(1)
交互に積層された第1の膜と第2の膜を含み、端部に階段形状を有する積層体と、
前記階段形状の段の上面に設けられ、前記積層体中の前記第2の膜よりも厚い厚膜体であって、当該第2の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、
前記積層体及び前記厚膜体を覆う第3の膜と、
前記第3の膜を貫通し前記厚膜体に接する導電性の柱状体と
を備える、半導体装置。
(2)
前記厚膜体が一様な厚さを有する、(1)に記載の半導体装置。
(3)
前記第1の膜が絶縁膜である、(1)又は(2)に記載の半導体装置。
(4)
前記第2の膜と前記厚膜体が導電性材料で形成されている、(1)から(3)のいずれかに記載の半導体装置。
(5)
前記導電性材料がタングステンである、(4)に記載の半導体装置。
(6)
前記離間部の底部に露出する前記第2の膜に窪み部が形成される、(1)から(5)のいずれかに記載の半導体装置。
(7)
第1の膜と第2の膜を交互に積層することにより積層体を形成し、
前記第2の膜が露出するように前記積層体の端部を階段形状に加工し、
当該積層体を覆う第3の膜を形成し、
前記第3の膜上に形成されたレジスト膜にテンプレートを押し当てて、前記階段形状の段の上面における前記第3の膜の上にマスク層を形成し、
前記マスク層を用いて、前記積層体の段の側面の前記第3の膜を除去し、
当該積層体を覆う第4の膜を形成し、
前記第2の膜と前記第3の膜を除去して空洞を形成し、
前記空洞を導電材料で埋め込むことを含む、半導体装置の製造方法。
(8)
前記マスク層の形成は、
前記レジスト膜に前記テンプレートを押し当てたまま当該テンプレートを通して前記レジスト膜に紫外光を照射することにより、レジストパターンを形成し、
前記レジストパターンを縮小化すること
を含む、(7)に記載の半導体装置の製造方法。
(9)
前記テンプレートが、前記階段形状に対応した段付き凹形状を有し、当該段付き凹形状の段の端部に突出部を有する、(7)又は(8)に記載の半導体装置の製造方法。
(10)
前記突出部は、前記テンプレートがレジスト膜に押し当てられたときに、前記側面に沿って位置する、(9)に記載の半導体装置の製造方法。
(11)
前記第1の膜が絶縁膜である、(7)から(10)のいずれかに記載の半導体装置の製造方法。
(12)
前記導電材料がタングステンである、(7)から(11)のいずれかに記載の半導体装置の製造方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
2 SiN膜、 4 4A 4B 4C レジスト膜、6 6A 溝部、8 SiOx膜、10 20 30 テンプレート、20P 突起部、30S 段部、CC コンタクト、EL1 EL2 導電層、SP1 SP2 空間、S 基板、Q 酸化シリコン(SiOx)層、N 窒化シリコン(SiN)層、SK 積層体、T トレンチ。
Claims (5)
- 交互に積層された第1の膜と第2の膜を含み、端部に階段形状を有する積層体と、
前記階段形状の段の上面に設けられ、前記積層体中の前記第2の膜よりも厚い厚膜体であって、当該第2の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、
前記積層体及び前記厚膜体を覆う第3の膜と、
前記第3の膜を貫通し前記厚膜体に接する導電性の柱状体と
を備える、半導体装置。 - 前記厚膜体が一様な厚さを有する、請求項1に記載の半導体装置。
- 前記離間部の底部に露出する前記第2の膜に窪み部が形成される、請求項1又は2に記載の半導体装置。
- 第1の膜と第2の膜を交互に積層することにより積層体を形成し、
前記第2の膜が露出するように前記積層体の端部を階段形状に加工し、
当該積層体を覆う第3の膜を形成し、
前記第3の膜上に形成されたレジスト膜にテンプレートを押し当てて、前記階段形状の段の上面における前記第3の膜の上にマスク層を形成し、
前記マスク層を用いて、前記積層体の段の側面の前記第3の膜を除去し、
当該積層体を覆う第4の膜を形成し、
前記第2の膜と前記第3の膜を除去して空洞を形成し、
前記空洞を導電材料で埋め込むことを含む、半導体装置の製造方法。 - 前記マスク層の形成は、
前記レジスト膜に前記テンプレートを押し当てたまま当該テンプレートを通して前記レジスト膜に紫外光を照射することにより、レジストパターンを形成し、
前記レジストパターンを縮小化すること
を含む、請求項4に記載の半導体装置の製造方法。
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