JP2021034650A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の歩留まりを改善する。【解決手段】実施形態の半導体記憶装置は、基板と、第１乃至第３導電体層と、第１半導体層と、第１絶縁体層とを含む。基板ＳＵＢは、第１領域ＭＲと、第２領域ＰＲと、第３領域ＢＲとを含む。複数の第１導電体層２３は、第１領域内で基板の上方に互いに離れて設けられる。複数の第２導電体層２５は、最上層の第１導電体層の上方に互いに離れて設けられる。第１半導体層ＭＰは、第１及び第２導電体層を貫通して設けられる。第３導電体層６２は、第２領域内で、基板の上方に設けられる。第１絶縁体層は、第２領域内で第３導電体層の上方且つ最上層の第１導電体層よりも上層に設けられた第１部分５９Ｕと、第３領域内で基板の表面に接触し、第１部分と連続的に設けられた第２部分５９Ｓとを含む。第２部分は、第１領域と第２領域とを分けている。【選択図】図２９

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−１３８９４５号公報
半導体記憶装置の歩留まりを改善する。
実施形態の半導体記憶装置は、基板と、複数の第１導電体層と、複数の第２導電体層と、第１半導体層と、第３導電体層と、第１絶縁体層とを含む。基板は、メモリセルを含む第１領域と、メモリセルを制御する回路を含む第２領域と、第１領域と第２領域とを分ける第３領域とを含む。複数の第１導電体層は、第１領域内で、基板の上方に互いに離れて設けられる。複数の第２導電体層は、複数の第１導電体層のうち最上層の第１導電体層の上方に互いに離れて設けられる。第１半導体層は、複数の第１導電体層と複数の第２導電体層とを貫通して設けられる。第３導電体層は、第２領域内で、基板の上方に設けられる。第１絶縁体層は、第２領域内で第３導電体層の上方且つ最上層の第１導電体層よりも上層に設けられた第１部分と、第３領域内で基板の表面に接触し、第１部分と連続的に設けられた第２部分とを含む。第２部分は、第１領域と第２領域とを分けている。
実施形態に係る半導体記憶装置のブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路図。 実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のメモリ領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置のメモリ領域内のセル領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置のメモリ領域内の引出領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の周辺回路領域における断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置における遮断部の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の比較例に係る半導体記憶装置の製造工程における水素の侵入経路の一例を示す断面図。 実施形態に係る半導体記憶装置の製造工程における水素の侵入経路の一例を示す断面図。 実施形態の第１変形例に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の第２変形例に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の第３変形例に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態の第４変形例に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］実施形態
以下に、実施形態に係る半導体記憶装置１について説明する。
［１−１］半導体記憶装置１の構成
［１−１−１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の構成例を示している。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、センスアンプモジュール１４、ドライバモジュール１５、並びにロウデコーダモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてセンスアンプモジュール１４、ドライバモジュール１５、及びロウデコーダモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
センスアンプモジュール１４は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１４は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
ドライバモジュール１５は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１５は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１６は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１６は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１−１−２］メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ１１、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１１の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１１の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１１に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ワード線ＷＬ０〜ＷＬ５は、後述するホールＬＭＨに対応し、ワード線ＷＬ６〜ＷＬ１１は、後述するホールＵＭＨに対応している。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
また、ワード線ＷＬ５及びＷＬ６間には、１本以上のダミーワード線が設けられても良い。ダミーワード線が設けられる場合、各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ５及びＭＴ６間には、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＴと同様の構造を有し、データの記憶に使用されないトランジスタである。
［１−１−３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板ＳＵＢの表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために層間絶縁膜等の図示が適宜省略されている。
（半導体記憶装置１の平面レイアウトについて）
図３は、実施形態に係る半導体記憶装置１の平面レイアウトの一例を示している。図３に示すように、半導体記憶装置１の平面レイアウトは、例えばメモリ領域ＭＲ、周辺回路領域ＰＲ、端部領域ＥＲ、及び境界領域ＢＲに分割される。
メモリ領域ＭＲは、例えば半導体基板ＳＵＢ上の内側の領域に設けられた矩形の領域であり、メモリセルアレイ１０を含んでいる。メモリ領域ＭＲは、任意の形状及び任意の領域に配置され得る。半導体記憶装置１が複数のメモリセルアレイ１０を有する場合、半導体基板ＳＵＢ上には複数のメモリ領域ＭＲが設けられても良い。
周辺回路領域ＰＲは、例えば半導体基板ＳＵＢ上の内側の領域に設けられた矩形の領域であり、シーケンサ１３等を含んでいる。周辺回路領域ＰＲは、任意の形状及び任意の領域に配置され得、例えばＹ方向においてメモリ領域ＭＲと隣り合って配置される。半導体基板ＳＵＢ上には、複数の周辺回路領域ＰＲが設けられても良い。
端部領域ＥＲは、メモリ領域ＭＲ及び周辺回路領域ＰＲの外周を囲むように設けられた四角環状の領域である。端部領域ＥＲは、例えば後述するメモリセルアレイ１０の積層構造と同様の構造を含み、アライメントマーク等を含み得る。端部領域ＥＲ内の構造体は、半導体記憶装置１の製造時のダイシング工程によって除去されても良い。
境界領域ＢＲは、端部領域ＥＲによって囲まれ且つメモリ領域ＭＲ及び周辺回路領域ＰＲと重ならない領域である。言い換えると、境界領域ＢＲは、メモリ領域ＭＲの周囲を囲った部分と、周辺回路領域ＰＲの周囲を囲った部分とを有している。境界領域ＢＲは、半導体記憶装置１の製造過程において、メモリ領域ＭＲ及び端部領域ＥＲから周辺回路領域ＰＲ内の素子に対して生じ得る悪影響を抑制する構造を含んでいる。
（メモリ領域ＭＲにおける半導体記憶装置１の構造について）
図４は、実施形態に係る半導体記憶装置１のメモリ領域ＭＲにおける平面レイアウトの一例であり、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０〜ＳＵ３）に対応する領域を抽出して示している。図４に示すように、メモリ領域ＭＲは、例えばセル領域ＣＡ、及び引出領域ＨＡを含んでいる。また、メモリ領域ＭＲにおいて半導体記憶装置１は、複数のスリットＳＬＴ、複数のメモリピラーＭＰ、及び複数のコンタクトＣＶ及びＣＣを備えている。
セル領域ＣＡ及び引出領域ＨＡは、それぞれがＹ方向に延伸して設けられ、Ｘ方向に並んでいる。セル領域ＣＡは、メモリ領域ＭＲの大部分を占めている。引出領域ＨＡは、例えばＸ方向における一端部分に設けられる。引出領域ＨＡにおいて、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。この上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ１０とワード線ＷＬ１０との間、ワード線ＷＬ１１と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。引出領域ＨＡは、Ｘ方向における両端部分にそれぞれ設けられても良い。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられ、Ｘ方向においてセル領域ＣＡ及び引出領域ＨＡを横切っている。また、複数のスリットＳＬＴは、Ｙ方向に配列している。スリットＳＬＴは、同じ配線層に設けられ且つ当該スリットＳＬＴを介して隣り合う導電体層間を分断している。具体的には、スリットＳＬＴは、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤ及びＳＧＳにそれぞれ対応する複数の配線層を分断している。
各メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。例えば、複数のメモリピラーＭＰは、セル領域ＣＡ内、且つ隣り合う２つのスリットＳＬＴ間の領域において、４列の千鳥状に配置される。これに限定されず、隣り合う２つのスリットＳＬＴ間におけるメモリピラーＭＰの個数及び配置は、適宜変更され得る。
複数のビット線ＢＬは、それぞれの少なくとも一部がＹ方向に延伸し、Ｘ方向に配列している。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において各メモリピラーＭＰには、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。そして、各メモリピラーＭＰは、コンタクトＣＶを介して対応するビット線ＢＬと電気的に接続される。
各コンタクトＣＣは、ワード線ＷＬ０〜ＷＬ１１並びに選択ゲート線ＳＧＳ及びＳＧＤとロウデコーダモジュール１６との間の接続に使用される。図示された領域では、引出領域ＨＲ内のワード線ＷＬ０〜ＷＬ１１並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれのテラス部分に、１本のコンタクトＣＣが配置されている。
以上で説明した実施形態におけるメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。つまり、本例では、各々がＸ方向に延伸したストリングユニットＳＵ０〜ＳＵ３が、Ｙ方向に配列している。そして、メモリ領域ＭＲ及び引出領域ＨＲ１及びＨＲ２には、例えば図４に示されたレイアウトがＹ方向に繰り返し配置される。
尚、図４に示された一例では、同一のブロックＢＬＫに対応するストリングユニットＳＵが、スリットＳＬＴによって区切られている。この場合、同一のブロックＢＬＫに対応し且つ同一の配線層に設けられたワード線ＷＬや選択ゲート線ＳＧＳのそれぞれは、異なる配線層を介して電気的に接続される。これに限定されず、ブロックＢＬＫの境界に対応するスリットＳＬＴに挟まれたスリットＳＬＴは、少なくとも選択ゲート線ＳＧＤを分断していれば良い。この場合、同一のブロックＢＬＫで同一の配線層に設けられたワード線ＷＬは、引出領域ＨＲ１及びＨＲ２において連続的に設けられ、電気的に接続される。
図５は、実施形態に係る半導体記憶装置１のメモリ領域ＭＡ内のセル領域ＣＡにおける断面構造の一例であり、図４に示されたメモリピラーＭＰを含むＹ方向に沿った断面を示している。図５に示すように、セル領域ＣＡにおいて半導体記憶装置１は、Ｐ型ウェル領域２０、絶縁体層２２、及び導電体層２３〜２７を含んでいる。
Ｐ型ウェル領域２０は、半導体基板ＳＵＢの表面近傍に設けられ、Ｎ型半導体領域２１を含んでいる。Ｎ型半導体領域２１は、Ｐ型ウェル領域２０の表面近傍に設けられたＮ型不純物の拡散領域である。Ｎ型半導体領域２１には、例えばリンがドープされている。
Ｐ型ウェル領域２０上には、絶縁体層２２が設けられる。絶縁体層２２上には、導電体層２３と絶縁体層３０とが交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、選択ゲート線ＳＧＳとして使用される。導電体層２３は、例えばタングステンを含んでいる。
最上層の導電体層２３上には、絶縁体層３１が設けられる。絶縁体層３１上には、導電体層２４と絶縁体層３２とが交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、Ｐ型ウェル領域２０側から順に、それぞれワード線ＷＬ０〜ＷＬ５として使用される。導電体層２４は、例えばタングステンを含んでいる。
最上層の導電体層２４上には、絶縁体層３３が設けられる。絶縁体層３３上には、導電体層２５と絶縁体層３４とが交互に積層される。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２５は、Ｐ型ウェル領域２０側から順に、それぞれワード線ＷＬ６〜ＷＬ１１として使用される。導電体層２５は、例えばタングステンを含んでいる。
最上層の導電体層２５上には、絶縁体層３５が設けられる。絶縁体層３５上には、導電体層２６と絶縁体層３６とが交互に積層される。導電体層２６は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２６は、選択ゲート線ＳＧＤとして使用される。導電体層２６は、例えばタングステンを含んでいる。
最上層の導電体層２６上には、絶縁体層３７が設けられる。絶縁体層３７上には、導電体層２７が設けられる。導電体層２７は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層２７は、Ｘ方向に沿って配列している。導電体層２７は、例えば銅を含んでいる。
尚、絶縁体層３３の厚さは、絶縁体層３２及び３４のそれぞれの厚さよりも厚い。言い換えると、最上層の導電体層２４と最下層の導電体層２５との間の間隔は、隣り合う導電体層２４間の間隔と隣り合う導電体層２５間の間隔とのそれぞれよりも大きい。
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層２３〜２６を貫通している。また、メモリピラーＭＰの各々は、下層のホールＬＭＨ内に形成される第１部分と、上層のホールＵＭＨ内に形成される第２部分とを有している。
具体的には、ホールＬＭＨに対応する第１部分は、導電体層２３及び２４を貫通し、底部がＰ型ウェル領域２０に接触している。ホールＵＭＨに対応する第２部分は、ホールＬＭＨに対応する第１部分の上方に設けられ、導電体層２５及び２６を貫通している。メモリピラーＭＰの第１部分と第２部分との境界部分を含む層、すなわち絶縁体層３３が設けられた配線層は、接合層ＪＴとも呼ばれる。メモリピラーＭＰは、接合層ＪＴにおいて外径が太くなった構造を有していても良い。
また、メモリピラーＭＰの各々は、例えば半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３を含んでいる。半導体層４０、トンネル絶縁膜４１、絶縁膜４２、及びブロック絶縁膜４３のそれぞれは、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられている。
具体的には、半導体層４０は、Ｚ方向に沿って延伸して設けられる。例えば、半導体層４０の上端は、最上層の導電体層２６よりも上層に含まれ、半導体層４０の下端は、Ｐ型ウェル領域２０に接触している。トンネル絶縁膜４１は、半導体層４０の側面を覆っている。絶縁膜４２は、トンネル絶縁膜４１の側面を覆っている。ブロック絶縁膜４３は、絶縁膜４２の側面を覆っている。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２３とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２４とが交差した部分と、メモリピラーＭＰと導電体層２５とが交差した部分とのそれぞれが、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２６とが交差した部分が、選択トランジスタＳＴ１として機能する。つまり、半導体層４０は、メモリセルトランジスタＭＴ０〜ＭＴ１１並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜４２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
メモリピラーＭＰ内の半導体層４０上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶの上面には、１つの導電体層２７、すなわち１本のビット線ＢＬが接触している。上述したように、１つの導電体層２７（１本のビット線ＢＬ）には、スリットＳＬＴによって区切られた空間のそれぞれにおいて、１本のコンタクトＣＶが接続される。
スリットＳＬＴは、少なくとも一部がＸＺ平面に沿って広がった板状に形成され、絶縁体層２２、導電体層２３〜２６、絶縁体層３０〜３６を分断している。スリットＳＬＴの上端は、最上層の導電体層２６と導電体層２７との間の層に含まれている。スリットＳＬＴの下端は、Ｐ型ウェル領域２０内のＮ型半導体領域２１に接触している。また、スリットＳＬＴは、例えばコンタクトＬＩ及びスペーサＳＰを含んでいる。
コンタクトＬＩは、少なくとも一部がＸＺ平面に沿って広がった板状に形成される。コンタクトＬＩの底部は、Ｎ型半導体領域２１と電気的に接続されている。コンタクトＬＩは、ソース線ＳＬとして使用される。コンタクトＬＩは、半導体であっても良いし、金属であっても良い。スペーサＳＰは、コンタクトＬＩの側面を覆っている。コンタクトＬＩと、導電体層２３〜２６並びに絶縁体層３０〜３６のそれぞれとの間は、スペーサＳＰによって離隔されている。つまり、コンタクトＬＩとスリットＳＬＴに隣接した複数の配線層との間は、スペーサＳＰによって絶縁される。スペーサＳＰとしては、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等の絶縁体が使用される。
図６は、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示している。より具体的には、図６は、半導体基板ＳＵＢの表面に平行且つ導電体層２４を含む層におけるメモリピラーＭＰの断面構造を示している。
図６に示すように、導電体層２４を含む層では、半導体層４０は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁膜４１は、半導体層４０の周囲を囲っている。絶縁膜４２は、トンネル絶縁膜４１の周囲を囲っている。ブロック絶縁膜４３は、絶縁膜４２の周囲を囲っている。導電体層２４は、ブロック絶縁膜４３の周囲を囲っている。トンネル絶縁膜４１及びブロック絶縁膜４３のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含んでいる。絶縁膜４２は、例えば窒化シリコン（ＳｉＮ）を含んでいる。尚、各メモリピラーＭＰは、半導体層４０の内側に絶縁体層をさらに含み、メモリピラーＭＰの中央部に当該絶縁体層が位置していても良い。
図７は、実施形態に係る半導体記憶装置１のメモリ領域ＭＲ内の引出領域ＨＡにおける断面構造の一例を示している。図７には、セル領域ＣＡの一部も併せて示されている。図７に示すように、引出領域ＨＡでは、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ１１、並びに選択ゲート線ＳＧＤのそれぞれの端部は、Ｘ方向に段差を有する階段状に設けられている。また、複数のコンタクトＣＣが、選択ゲート線ＳＧＳに対応する導電体層２３と、ワード線ＷＬ０〜ＷＬ５にそれぞれ対応する複数の導電体層２４と、ワード線ＷＬ６〜ＷＬ１１にそれぞれ対応する複数の導電体層２５と、選択ゲート線ＳＧＤに対応する複数の導電体層２６とのそれぞれのテラス部分に、それぞれ設けられる。
各コンタクトＣＣ上には、１つの導電体層２８が設けられる。各導電体層２８は、図示せぬ領域を介してロウデコーダモジュール１６に電気的に接続される。つまり、導電体層２３〜２６の各々は、コンタクトＣＣ及び導電体層２８を介して、ロウデコーダモジュール１６に電気的に接続される。導電体層２８は、少なくとも最上層の導電体層２６よりも上層に含まれていれば良く、導電体層２７と同じ配線層に設けられても良い。
尚、引出領域ＨＡにおいて、積層配線は、Ｙ方向に段差を有していても良い。例えば、積層されたワード線ＷＬの端部においてＹ方向に形成される段差の数は、任意の数に設計され得る。つまり、半導体記憶装置１において、引出領域ＨＡにおけるワード線ＷＬの端部は、任意の列数の階段状に設計され得る。
（周辺回路領域ＰＲにおける半導体記憶装置１の構造について）
図８は、実施形態に係る半導体記憶装置１の周辺回路領域ＰＲにおける断面構造の一例を示している。また、図８には、メモリ領域ＭＲの端部と、メモリ領域ＭＲと周辺回路領域ＰＲとの間の境界領域ＢＲとが併せて示されている。図８に示すように、周辺回路領域ＰＲにおいて半導体記憶装置１は、Ｐ型ウェル領域５０、Ｎ型半導体領域５１、絶縁領域ＳＴＩ、絶縁膜５２、５３、５５及び５８、絶縁体５４、５６、５７及び５９、ゲート絶縁膜６０、導電体層６１及び６２、絶縁体層６３、コンタクトＣＳ及びＣＧ、並びに導電体層２９を含んでいる。
Ｐ型ウェル領域５０は、半導体基板ＳＵＢの表面近傍に設けられる。例えば、Ｐ型ウェル領域５０とＰ型ウェル領域２０との間は、絶縁領域ＳＴＩによって離隔されている。Ｎ型半導体領域５１は、Ｐ型ウェル領域５０の表面近傍に設けられたＮ型不純物の拡散領域であり、周辺回路領域ＰＲ内に設けられたＮ型のトランジスタＴＲのソース又はドレインに対応している。Ｎ型半導体領域５１には、例えばリンがドープされる。
Ｐ型ウェル領域５０上には、ゲート絶縁膜６０が設けられる。ゲート絶縁膜６０上には、導電体層６１及び６２並びに絶縁体層６３が順に設けられる。導電体層６１及び６２並びに絶縁体層６３の側面（側壁）は、絶縁体によって覆われている。導電体層６１及び６２は、トランジスタＴＲのゲート電極として使用される。
周辺回路領域ＰＲ及び境界領域ＢＲ内、且つ半導体基板ＳＵＢ上には、絶縁膜５２及び５３が順に設けられる。絶縁膜５２は、トランジスタＴＲに対応する構造体の上面及び側面と、絶縁領域ＳＴＩの上部とを覆っている。絶縁膜５２及び５３は、トランジスタＴＲに沿って設けられた部分を有している。絶縁膜５２は、例えば酸化膜であり、絶縁膜５３は、例えばシリコン窒化膜である。
絶縁膜５３上には、絶縁体５４が設けられる。絶縁体５４は、トランジスタＴＲに沿って設けられた部分を有している。絶縁体５４の上面は、トランジスタＴＲ上の絶縁膜５３よりも上層に含まれ、平坦化されている。絶縁体５４は、例えばＮＳＧ（Non-doped silicate glass）を含んでいる。また、境界領域ＢＲにおいて絶縁体５４は、遮断部ＬＰＷによって分断された部分を有している。遮断部ＬＰＷは、半導体記憶装置１の製造工程において、周辺回路領域ＰＲ内のトランジスタＴＲを保護するための構造である。
絶縁体５４上には、絶縁膜５５が設けられる。絶縁膜５５は、遮断部ＬＰＷにおいて、分断された絶縁体５４の側面と、遮断部ＬＰＷの底部に設けられたＰ型ウェル領域２０上とに沿って設けられた部分を有している。絶縁体５４上の絶縁膜５５と、遮断部ＬＰＷの絶縁膜５５とは、連続的に設けられる。絶縁膜５５の膜厚は、例えば絶縁膜５３よりも厚い。絶縁膜５５は、例えばシリコン窒化膜である。
絶縁膜５５上には、絶縁体５６が設けられる。絶縁体５６は、遮断部ＬＰＷ内の絶縁膜５５に沿って設けられた部分を有し、遮断部ＬＰＷ内に埋め込まれている。そして、絶縁体５６の上面は、平坦化されている。絶縁体５６は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含んでいる。
絶縁体５６上には、絶縁体５７を介して絶縁膜５８が設けられる。絶縁体５７は、例えばメモリ領域ＭＲに設けられた構造体と、周辺回路領域ＰＲに設けられた構造体との段差を無くすための絶縁体層として使用される。絶縁体５７は、例えばＮＳＧを含んでいる。絶縁膜５８は、例えば接合層ＪＴよりも上層に含まれている。絶縁膜５８は、例えばシリコン酸化膜である。
絶縁膜５８上には、絶縁体５９が設けられる。絶縁体５９は、絶縁膜５８上に設けられた部分（以下、絶縁体５９Ｕと呼ぶ）と、境界領域ＢＲにおいて絶縁膜５２、５３、５５及び５８並びに絶縁体５４及び５６を分断した部分（以下、絶縁体５９Ｓ若しくは遮断部ＵＰＷと呼ぶ）とを有している。絶縁体５９Ｓは、境界領域ＢＲに沿って延伸した板状に設けられ、絶縁体５９Ｓの底部は半導体基板ＳＵＢの表面（例えばＰ型ウェル領域２０）に接触している。周辺回路領域ＰＲ内のトランジスタＴＲと、境界領域ＢＲ内の遮断部ＬＰＷとは、半導体基板ＳＵＢと、絶縁体５９とによって囲まれている。言い換えると、絶縁体５９に対してトランジスタＴＲ側に設けられた絶縁体５７の領域と、メモリ領域ＭＲ側に設けられた絶縁体５７の領域とは、絶縁体５９によって分けられている。
コンタクトＣＳは、Ｚ方向に延伸した柱状の構造を有し、絶縁膜５２、５３、５５及び５８、並びに絶縁体５４、５６及び５９を貫通して設けられる。コンタクトＣＳの上面はスリットＳＬＴの上面よりも上層に含まれ、コンタクトＣＳの底部はＮ型半導体領域５１に接触している。また、例えば接合層ＪＴにおいてコンタクトＣＳは、メモリピラーＭＰと類似した形状を有している。
コンタクトＣＧは、Ｚ方向に延伸した柱状の構造を有し、絶縁膜５２、５３、５５及び５８、絶縁体５４、５６及び５９、並びに絶縁体層６３を貫通して設けられている。コンタクトＣＧの上面はコンタクトＣＳの上面と揃っており、コンタクトＣＳの底部は導電体層６２に接触している。また、例えば接合層ＪＴにおいてコンタクトＣＧは、コンタクトＣＳと同様に、メモリピラーＭＰと類似した形状を有している。
コンタクトＣＳ及びＣＧ上のそれぞれには、１つの導電体層２９が設けられる。導電体層２９は、トランジスタＴＲの制御に使用される配線である。導電体層２９は、例えば導電体層２８と同じ層に設けられる。各導電体層２９には、その他のコンタクトや配線が接続されても良い。
図９は、実施形態に係る半導体記憶装置１における遮断部ＰＷの平面レイアウトの一例を示している。図９に示すように、境界領域ＢＲにおいて半導体記憶装置１は、例えば２つの遮断部ＬＰＷ１及びＬＰＷ２と、１つの遮断部ＵＰＷを有している。遮断部ＬＰＷ１は、周辺回路領域ＰＲの周囲を囲っている。遮断部ＬＰＷ２は、メモリ領域ＭＲ及び周辺回路領域ＰＲの周囲を囲っている。遮断部ＬＰＷ１は、例えば遮断部ＬＰＷ２によって囲まれている。遮断部ＵＰＷは、周辺回路領域ＰＲと遮断部ＬＰＷ１とを囲っている。
尚、実施形態に係る半導体記憶装置１において、遮断部ＬＰＷ及びＵＰＷのそれぞれは少なくとも１つずつ設けられていれば良い。実施形態では、少なくとも周辺回路領域ＰＲとメモリ領域ＭＲ及び端部領域ＥＲのそれぞれとの間が、遮断部ＬＰＷによって分かれていれば良い。また、遮断部ＵＰＷは、少なくとも周辺回路領域ＰＲと、メモリ領域ＭＲ及び端部領域ＥＲのそれぞれとを分けていれば良く、さらに遮断部ＬＰＷを囲っていることが好ましい。遮断部ＬＰＷ及びＵＰＷのそれぞれの平面形状は、四角環状に限定されず、任意の形状に設計され得る。
［１−２］半導体記憶装置１の製造方法
以下に、図１０を適宜参照して、実施形態に係る半導体記憶装置１における、トランジスタＴＲの形成からコンタクトＣＧの形成までの一連の製造工程の一例について説明する。図１０は、実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１１〜図２６のそれぞれは、実施形態に係る半導体記憶装置１の製造途中の断面構造の一例であり、メモリ領域ＭＲ、境界領域ＢＲ、及び周辺回路領域ＰＲの一部を抽出して示している。尚、以下の製造方法の説明では、トランジスタＴＲに接続されるコンタクトＣＣ及びＣＧの製造工程が類似しているため、コンタクトＣＧの製造方法を代表として説明し、コンタクトＣＳに関する構造の図示を省略する。
まず、図１１に示すように、トランジスタＴＲが形成される（ステップＳ１０１）。具体的には、まず半導体基板ＳＵＢの表面にＰ型ウェル領域２０及び５０が形成され、Ｐ型ウェル領域２０及び５０間が絶縁領域ＳＴＩによって分断される。そして、ゲート絶縁膜６０、導電体層６１及び６２、並びに絶縁体層６３が順に形成され、トランジスタＴＲの形状に応じてゲート絶縁膜６０、導電体層６１及び６２、並びに絶縁体層６３が加工される。それから、トランジスタＴＲの側壁に絶縁体が形成され、絶縁膜５２及び５３、並びに絶縁体５４が順に形成される。このとき、トランジスタＴＲの形状に応じて絶縁体５４に段差が形成されるため、例えばＣＭＰ（Chemical Mechanical Polishing）によって、絶縁体５４の上面が平坦化される。
次に、遮断部ＬＰＷが形成される（ステップＳ１０２）。具体的には、まずフォトリソグラフィ等によって、境界領域ＢＲ内で遮断部ＬＰＷに対応する領域が開口したマスクが形成される。そして、当該マスクを用いたエッチングによって、図１２に示すようにスリットＰＷＳが形成される。スリットＰＷＳは、絶縁膜５２及び５３、並びに絶縁体５４を分断し、Ｐ型ウェル領域２０の一部が、スリットＰＷＳの底部において露出する。
それから、絶縁膜５５上に絶縁体５６が形成され、スリットＰＷＳ内が絶縁体５６によって埋め込まれる。このとき、スリットＰＷＳの形状に応じて段差が形成されるため、例えばＣＭＰによって、図１３に示すように絶縁体５６の上面が平坦化される。
次に、下層部の犠牲部材７０及び７１が形成される（ステップＳ１０３）。具体的には、まずフォトリソグラフィ等によって、メモリ領域ＭＲが開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図１４に示すように、メモリ領域ＭＲ内の絶縁膜５２、５３及び５５、並びに絶縁体５４及び５６が除去される。
それから、絶縁体層２２が形成され、絶縁体層２２上に犠牲部材７０と絶縁体層３０とが交互に積層される。続けて、最上層の犠牲部材７０上に絶縁体層３１が形成され、絶縁体層３１上に、犠牲部材７１及び絶縁体層３２が交互に積層される。これにより、図１５に示すように、メモリ領域ＭＲに、下層部の犠牲部材７０及び７１が形成される。尚、本工程において犠牲部材７０及び７１は、周辺回路領域ＰＲ内のトランジスタＴＲの上方と、境界領域ＢＲ内の遮断部ＬＰＷの上方とにも形成される。
その後、下層部の階段加工によって、メモリ領域ＭＲ内の犠牲部材７０及び７１の端部が階段状に加工され、境界領域ＢＲ及び周辺回路領域ＰＲ内の犠牲部材７０及び７１が除去される。そして、絶縁体７２が形成され、下層部の階段加工により形成された段差が絶縁体７２によって埋め込まれ、図１６に示すように絶縁体７２の上面が平坦化される。
次に、ホールＬＣＨ及びＬＭＨ並びにスリットＬＳＴが形成される（ステップＳ１０４）。具体的には、まずフォトリソグラフィ等によって、コンタクトＣＧ、メモリピラーＭＰ、及び遮断部ＵＰＷに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図１７に示すようにコンタクトＣＧに対応するホールＬＣＨと、メモリピラーＭＰに対応するホールＬＭＨと、遮断部ＵＰＷに対応するスリットＬＳＴとが形成される。ホールＬＣＨは、絶縁体層６３、絶縁膜５２、５３及び５５、並びに絶縁体５４、５６及び７２を貫通し、導電体層６２の一部が、ホールＬＣＨの底部において露出する。ホールＬＭＨは、絶縁体層２２、犠牲部材７０及び７１、並びに絶縁体７２を貫通し、Ｐ型ウェル領域２０の一部が、ホールＬＭＨの底部において露出する。スリットＬＳＴは、絶縁膜５２、５３及び５５、並びに絶縁体５４、５６及び７２を分断し、Ｐ型ウェル領域２０の一部が、スリットＬＳＴの底部において露出する。
次に、ホールＬＣＨ及びＬＭＨ並びにスリットＬＳＴ内に、犠牲部材７３が形成される（ステップＳ１０５）。具体的には、絶縁体７２上に犠牲部材７３が形成され、ホールＬＣＨ及びＬＭＨ並びにスリットＬＳＴ内に犠牲部材７３が埋め込まれる。そして、ホールＬＣＨ及びＬＭＨ並びにスリットＬＳＴ外に形成された犠牲部材７３が、例えばＣＭＰによって除去される。その後、図１８に示すように、絶縁体７２及び犠牲部材７３上に絶縁膜５８が形成される。
次に、スリットＬＳＴ内の犠牲部材７３が除去される（ステップＳ１０６）。具体的には、まずフォトリソグラフィ等によって、スリットＬＳＴ内の犠牲部材７３が露出するようにマスクＲＥＧが形成される。そして、例えばマスクＲＥＧを介したウェットエッチングによって、図１９に示すように、スリットＬＳＴ内に設けられた犠牲部材７３が選択的に除去される。マスクＲＥＧは、犠牲部材７３が選択的に除去された後に除去される。
次に、遮断部ＵＰＷが形成される（ステップＳ１０７）。具体的には、まず絶縁膜５８上に絶縁体５９が形成され、スリットＬＳＴ内が絶縁体５９によって埋め込まれる。そして、絶縁体５９の上面が、例えばＣＭＰ等によって平坦化される。これにより、図２０に示すように、絶縁体５９Ｕ及び５９Ｓ、すなわち遮断部ＵＰＷが形成される。
次に、上層部の犠牲部材が形成される（ステップＳ１０８）。具体的には、絶縁体５９Ｕ及び７２、並びにホールＬＭＨ内の犠牲部材７３上に、犠牲部材７４と絶縁体層３４とが交互に積層される。続けて、最上層の犠牲部材７４上に絶縁体層３５が形成され、絶縁体層３５上に、犠牲部材７５及び絶縁体層３６が交互に積層される。これにより、図２２に示すように、メモリ領域ＭＲに、上層部の犠牲部材７４及び７５が形成される。尚、本工程において犠牲部材７４及び７５は、周辺回路領域ＰＲ内のトランジスタＴＲの上方と、境界領域ＢＲ内の遮断部ＬＰＷ及びＵＰＷの上方とにも形成される。
その後、上層部の階段加工によって、メモリ領域ＭＲ内の犠牲部材７４及び７５の端部が階段状に加工され、境界領域ＢＲ及び周辺回路領域ＰＲ内の犠牲部材７４及び７５が除去される。そして、絶縁体７６が形成され、上層部の階段加工により形成された段差が絶縁体７６によって埋め込まれ、図２３に示すように絶縁体７６の上面が平坦化される。
次に、ホールＵＭＨが形成される（ステップＳ１０９）。具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図２４に示すようにメモリピラーＭＰに対応するホールＵＭＨが形成される。ホールＵＭＨは、犠牲部材７４及び７５、並びに絶縁体７６を貫通し、ホールＬＭＨ内の犠牲部材７３の一部が、ホールＵＭＨの底部において露出する。
次に、メモリピラーＭＰが形成される（ステップＳ１１０）。具体的には、まずウェットエッチングによって、ホールＵＭＨを介してホールＬＭＨ内の犠牲部材７３が除去される。それから、連結されたホールＬＭＨ及びＵＭＨの側面及び底面に、ブロック絶縁膜４３、絶縁膜４２及びトンネル絶縁膜４１が順に形成される。その後、ホールＬＭＨの底部のブロック絶縁膜４３、絶縁膜４２及びトンネル絶縁膜４１の一部が除去され、ホールＬＭＨ及びＵＭＨ内が半導体層４０によって埋め込まれる。これにより、図２５に示すように、連結されたホールＬＭＨ及びＵＭＨ内にメモリピラーＭＰが形成される。
次に、積層配線の置換処理が実行される（ステップＳ１１１）。具体的には、まず絶縁体７６上に、絶縁体層７７が形成される。そして、フォトリソグラフィ等によってスリットＳＬＴに対応する領域が開口したマスクが形成され、当該マスクを用いた異方性エッチングによってスリットＳＬＴが形成される。スリットＳＬＴは、犠牲部材７０、７１、７４及び７５、絶縁体７６、並びに絶縁体層７７を分断する。それから、例えば熱リン酸によるウェットエッチングによって、スリットＳＬＴを介して犠牲部材７０、７１、７４及び７５が選択的に除去される。このとき、犠牲部材７０、７１、７４及び７５が除去された構造体の立体構造は、メモリピラーＭＰ等によって維持される。
そして、犠牲部材７０、７１、７４及び７５が除去された空間に、スリットＳＬＴを介して導電体が埋め込まれる。本工程における導電体の形成には、例えばＣＶＤ（Chemical Vapor Deposition）が使用される。その後、エッチバック処理によって、スリットＳＬＴ内部に形成された導電体が除去される。本工程では、少なくともスリットＳＬＴ内において、隣り合う配線層に形成された導電体が分離されていれば良い。
これにより、図２６に示すように、選択ゲート線ＳＧＳとして機能する導電体層２３と、ワード線ＷＬ０〜ＷＬ５として機能する複数の導電体層２４と、ワード線ＷＬ６〜ＷＬ１１として機能する複数の導電体層２５と、選択ゲート線ＳＧＤとして機能する導電体層２６とが形成される。尚、本工程において形成される導電体層２３〜２６は、バリアメタルを含んでいても良い。この場合、犠牲部材７０、７１、７４及び７５の除去後に、例えばバリアメタルとして窒化チタンが形成され、続けてタングステンが形成される。
次に、ホールＵＣＨが形成される（ステップＳ１１２）。具体的には、まずフォトリソグラフィ等によって、コンタクトＣＧに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性のエッチングによって、図２７に示すようにコンタクトＣＧに対応するホールＵＣＨが形成される。ホールＵＣＨは、絶縁膜５８、絶縁体５９Ｕ及び７６、並びに絶縁体層７７を貫通し、ホールＬＣＨ内の犠牲部材７３の一部が、ホールＵＣＨの底部において露出する。
次に、ホールＣＨが形成される（ステップＳ１１３）。具体的には、まずウェットエッチングによって、ホールＵＣＨを介してホールＬＣＨ内の犠牲部材７３が除去される。そして、絶縁体層７７上に、例えばホールＬＣＨ及びＵＣＨが埋め込まれるようにマスク７８が形成される。マスク７８は、例えばレジストである。それから、マスク７８は、フォトリソグラフィ等によって、コンタクトＣＣに対応する領域が開口される。その後、当該マスクを用いた異方性のエッチングによって、図２８に示すようにコンタクトＣＣに対応するホールＣＨが形成される。ホールＣＨは、例えば絶縁体７２及び７６、絶縁体層７７、及びマスク７８を貫通し、端部が階段状に加工された導電体層２３〜２６のいずれかのテラス部分が、ホールＣＨの底部において露出する。
次に、コンタクトＣＣ及びＣＧが形成される（ステップＳ１１４）。具体的には、まずウェット処理によって、絶縁体層７７上のマスク７８と、ホールＵＣＨ及びＬＣＨ内のマスク７８とが選択的に除去される。その後、絶縁体層７７上に導電体が形成され、当該導電体によってホールＵＣＨ及びＬＣＨ内と、ホールＣＨ内とのそれぞれが導電体によって埋め込まれる。そして、ホールＵＣＨ、ＬＣＨ、及びＣＨ外に形成された導電体が除去される。これにより、図２９に示すように、連結されたホールＬＣＨ及びＵＣＨ内にコンタクトＣＧが形成され、ホールＣＨ内にコンタクトＣＣが形成される。
以上で説明した実施形態に係る半導体記憶装置１の製造工程によって、トランジスタＴＲ、遮断部ＬＰＷ及びＵＰＷ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳ等が形成される。尚、説明が省略されたコンタクトＣＳの形成方法は、ステップＳ１０４において、Ｎ型半導体領域５１の一部が露出するホールが形成されることを除くと、コンタクトＣＧの形成方法とほぼ同様である。
［１−３］実施形態の効果
以上で説明した実施形態に係る半導体記憶装置１に依れば、半導体記憶装置の歩留まりを改善することが出来る。以下に、実施形態に係る半導体記憶装置１の詳細な効果について、比較例を用いて説明する。
メモリセルが三次元に積層された半導体記憶装置では、例えばメモリセルアレイを制御する周辺回路（以下、ＣＭＯＳ部と呼ぶ）を形成した後に、メモリセルアレイの積層配線が形成される。積層配線は、その形成過程において水素の発生源となり得る。そして、このような水素は、ＣＭＯＳ部のトランジスタの性能低下の要因になり、歩留まり低下の要因になり得る。
図３０は、実施形態の比較例に係る半導体記憶装置の周辺回路領域ＰＲを含む断面の一例を示している。また、図３０は、下層部の積層配線に対応する構造が形成された後において、上層部の積層配線に対応する犠牲部材７４及び絶縁体層３４が積層された状態を示している。以下では、犠牲部材７４等の積層構造のことを積層配線部と呼ぶ。
図３０に示すように、実施形態の比較例に係る半導体記憶装置は、実施形態に対して遮断部ＵＰＷが省略された構造を有している。遮断部ＬＰＷに対応する絶縁膜５５は、例えばシリコン窒化膜であり、積層配線部で発生した水素を遮断することが出来る。しかしながら、実施形態の比較例に係る半導体記憶装置では、水素が透過し得る犠牲部材７３が、絶縁膜５５を貫通している。つまり、比較例では、積層配線部で発生した水素（Ｈ＋）が、犠牲部材７３を介してトランジスタＴＲの近傍まで侵入し、トランジスタＴＲの性能が低下するおそれがある。
これに対して、実施形態に係る半導体記憶装置１は、積層配線部とトランジスタＴＲとの間が、絶縁体５９（遮断部ＵＰＷ）によって分けられた構造を有している。図３１は、第１実施形態に係る半導体記憶装置１の周辺回路領域ＰＲを含む断面の一例であり、図３０と同様の領域を示している。
図３１に示すように、実施形態に係る半導体記憶装置１では、絶縁体５９Ｓが、半導体基板ＳＵＢの表面に接触し、メモリ領域ＭＲと周辺回路領域ＰＲとを分けるように設けられる。そして、絶縁体５９Ｕが、トランジスタＴＲが設けられた領域と積層配線部との間とを分けるように設けられる。つまり、実施形態では、ＣＭＯＳ部のトランジスタＴＲが絶縁体５９Ｕ及び５９Ｓによって囲まれ、トランジスタＴＲの周囲に設けられた絶縁体５４及び７２と積層配線部との間が、絶縁体５９を介して離れている。
これにより、実施形態に係る半導体記憶装置１では、絶縁体５９が、積層配線部の形成時に発生した水素をブロックすることが出来る。言い換えると、積層配線部からＣＭＯＳ部への水素の侵入経路を、絶縁体５９によって遮断することが出来る。従って、実施形態に係る半導体記憶装置１は、積層配線部で発生した水素によるトランジスタＴＲの性能低下を抑制することが出来、歩留まりを改善することが出来る。
また、実施形態に係る半導体記憶装置１は、遮断部ＬＰＷをさらに備えている。遮断部ＬＰＷは、遮断部ＵＰＷと同様に、水素を遮断することが可能な絶縁膜５５を有する。そして、遮断部ＬＰＷは、下層部の積層配線に対応する構造が形成される前に、トランジスタＴＲを覆うように設けられる。その結果、遮断部ＬＰＷは、下層の積層配線に対応する構造が形成された際に発生する水素がトランジスタＴＲの領域に侵入することをブロックすることが出来、トランジスタＴＲの性能低下を抑制することが出来る。
さらに、実施形態において遮断部ＵＰＷは、遮断部ＬＰＷよりも外側に配置される。これにより、遮断部ＵＰＷは、スリットＬＳＴが形成された際に、水素が当該スリットＬＳＴを介してトランジスタＴＲに侵入することを抑制することが出来る。本効果を得るために、遮断部ＵＰＷは、少なくともスリットＬＳＴの形成時において絶縁体７２と、トランジスタＴＲと接触する絶縁体５４との間の絶縁膜５５を分断していなければ良い。
尚、積層配線部のような構造体は、端部領域ＥＲにも形成され得る。つまり、端部領域ＥＲも水素の発生源として考えられる。これに対して、実施形態に係る半導体記憶装置１では、周辺回路領域ＰＲと端部領域ＥＲとの間が、遮断部ＵＰＷによって分けられている。従って、実施形態に係る半導体記憶装置１は、絶縁体５９によって、端部領域ＥＲにおいて発生する水素も遮断することが出来る。
［２］実施形態の変形例
実施形態で説明した製造工程はあくまで一例であり、各製造工程が分割されても良いし、可能な範囲で製造工程が入れ替えられても良いし、各製造工程の間にはその他の処理が挿入されても良い。また、ホールＬＭＨ及びＬＣＨが一括で形成される場合について例示したが、ホールＬＭＨ及びＬＣＨは別工程で形成されても良い。ホールＬＣＨの形成においてホールＬＣＨの底部は、絶縁体層６３内で止められても良い。この場合、コンタクトＣＧを形成する前に、ホールＬＣＨの底部の絶縁体層６３の一部が除去される。コンタクトＣＳについても同様であり、ホールＬＣＨと同時に形成され且つコンタクトＣＳに対応するホールの底部は、その他の層で止められても良い。
図３２は、実施形態の第１変形例に係る半導体記憶装置１の製造途中の断面構造の一例を示し、ステップＳ１０４の処理が分割され、ホールＬＣＨ及びスリットＬＳＴの形成とホールＬＭＨの形成とが分けられた場合を例示している。図３２に示すように、ホールＬＣＨ及びスリットＬＳＴが同時に形成される場合、例えばホールＬＣＨの底部は、絶縁体層６３で停止し、スリットＬＳＴの底部は、絶縁膜５３で停止する。その後、ホールＬＭＨの部分が開口したマスクが形成され、ホールＬＭＨが形成される。第１変形例におけるその他の製造方法は、実施形態と同様である。
図３３は、実施形態の第２変形例に係る半導体記憶装置１の製造途中の断面構造の一例を示し、ステップＳ１０４の処理が分割され、ホールＬＭＨ及びスリットＬＳＴの形成とホールＬＣＨの形成とが分けられた場合を例示している。図３３に示すように、ホールＬＭＨ及びスリットＬＳＴが同時に形成される場合、例えばホールＬＭＨは絶縁体層２２を貫通し、ホールＬＭＨの底部はＰ型ウェル領域２０の表面内の近傍で停止する。同様に、スリットＬＳＴは絶縁膜５２を貫通し、スリットＬＳＴの底部はＰ型ウェル領域２０の表面内の近傍で停止する。その後、ホールＬＣＨの部分が開口したマスクが形成され、ホールＬＣＨが形成される。第１変形例におけるその他の製造方法は、実施形態と同様である。
図３４は、実施形態の第３変形例に係る半導体記憶装置１の製造途中の断面構造の一例を示し、実施形態の第２変形例に対して、ホールＬＭＨ及びスリットＬＳＴの底部における半導体層の形成工程が追加された場合を例示している。図３３に示すようにホールＬＭＨ及びスリットＬＳＴが同時に形成された場合、続けて図３４に示すように、例えばホールＬＭＨの底部とスリットＬＳＴの底部とに、エピタキシャル成長によって形成された半導体層ＥＰが形成されても良い。第３変形例におけるその他の製造方法は、第２変形例と同様である。第３変形例では、メモリピラーＭＰ内の半導体層４０とＰ型ウェル領域２０との間が、半導体層ＥＰを介して接続されるため、シリコンのガウジング起因の特性劣化を抑制することが出来る。
［３］その他の変形例等
実施形態では、遮断部ＬＰＷの底部に設けられた絶縁膜５５が、Ｐ型ウェル領域２０の表面と揃っている場合について例示したが、遮断部ＰＷは、Ｐ型ウェル領域２０内に入り込んでいても良い。また、実施形態では、遮断部ＬＰＷが絶縁体５４の領域を分断する場合について例示したが、遮断部ＬＰＷは、トランジスタＴＲと同様の構造を有するダミートランジスタの構造を分断していても良い。
また、実施形態では、トランジスタＴＲがそれぞれＰ型ウェル領域５０上に設けられ、遮断部ＬＰＷ及びＵＰＷがＰ型ウェル領域２０と重なって配置された場合について例示したが、これに限定されない。例えば、トランジスタＴＲ並びに遮断部ＬＰＷ及びＵＰＷのそれぞれは、Ｎ型ウェル領域上に設けられても良い。図３５は、実施形態の第４変形例に係る半導体記憶装置１の周辺回路領域ＰＲにおける断面構造の一例を示し、実施形態で説明した図８と同様の領域を示している。
図３５に示すように、実施形態の第４変形例では、Ｐ型ウェル領域２０及び５０がそれぞれＮ型ウェル領域９０及び９１に置き換えられ、Ｎ型半導体領域５１がＰ型半導体領域９２に置き換えられている。Ｎ型ウェル領域９０及び９１のそれぞれは、半導体基板ＳＵＢの表面近傍に設けられる。例えば、Ｎ型ウェル領域９０とＮ型ウェル領域９１との間は、絶縁領域ＳＴＩによって離隔されている。Ｎ型ウェル領域９０上には、遮断部ＬＰＷ及びＵＰＷが設けられている。Ｎ型ウェル領域９１上には、Ｐ型のトランジスタＴＲが設けられている。Ｐ型半導体領域９２は、Ｎ型ウェル領域９１の表面近傍に設けられたＰ型不純物の拡散領域であり、周辺回路領域ＰＲ内に設けられたＰ型のトランジスタＴＲのソース又はドレインに対応している。Ｐ型半導体領域９２には、例えばボロンがドープされる。
半導体記憶装置１は、第１実施形態、第１実施形態の第１〜第４変形例のいずれの構造を有していても良いし、これらの構造の組み合わせを有していても良い。つまり、半導体記憶装置１は、少なくとも半導体基板ＳＵＢ（Ｎ型ウェル領域やＰ型ウェル領域等）の表面に接する遮断部ＬＰＷ及びＵＰＷを備えている。そして、半導体記憶装置１は、トランジスタＴＲの上方が、遮断部ＬＰＷに沿って設けられた部分を有する絶縁膜５５と、遮断部ＵＰＷに沿って設けられた部分を有する絶縁体５９とによって覆われた構造を有していれば良い。
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、３本以上のピラーがＺ方向に連結された構造を有していても良い。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していても良い。
実施形態で説明に使用した図面では、スリットＳＬＴがＺ方向において同一幅を有している場合を例示したが、これに限定されない。例えば、スリットＳＬＴは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。同様に、メモリピラーＭＰ及びコンタクトＣＳ及びＣＧは、接合層ＪＴよりも上層に設けられた部分と接合層ＪＴよりも下層に設けられた部分とのそれぞれにおいて、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状を有していても良い。また、実施形態では、メモリピラーＭＰ、及びコンタクトＣＣのそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。本明細書において、“左右の側壁”は、スリットの側壁の一方及び他方の側壁のことを示している。“領域”は、半導体基板ＳＵＢによって含まれる構成と見なされても良い。例えば、半導体基板ＳＵＢがメモリ領域ＭＲ、周辺回路領域ＰＲ、及び端部領域ＥＲを含むと規定された場合、メモリ領域ＭＲ、周辺回路領域ＰＲ、及び端部領域ＥＲは、半導体基板ＳＵＢの上方の異なる領域にそれぞれ関連付けられる。“間隔”は、例えば半導体基板ＳＵＢに対する鉛直方向における長さに基づいて計測される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…センスアンプモジュール、１５…ドライバモジュール、１６…ロウデコーダモジュール、２０…Ｐ型ウェル領域、２１…Ｎ型半導体領域、２２…絶縁体層、２３〜２９…導電体層、３０〜３７，７７…絶縁体層、４０…半導体層、４１…トンネル絶縁膜、４２…絶縁膜、４３…ブロック絶縁膜、５０…Ｐ型ウェル領域、５１…Ｎ型半導体領域、５２，５３，５５，５８…絶縁膜、５４，５６，５９，６７，７２，７６…絶縁体、５５…絶縁膜、６０…ゲート絶縁膜、６１，６２…導電体層、６３…絶縁体層、７０，７１，７３〜７５…犠牲部材、７８…マスク、８０…酸化膜、８１…不純物層、ＬＰＷ，ＵＰＷ…遮断部、ＳＬＴ，ＰＷＳ…スリット、ＣＡ…セル領域、ＨＡ…引出領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (11)

  1. メモリセルを含む第１領域と、前記メモリセルを制御する回路を含む第２領域と、前記第１領域と前記第２領域とを分ける第３領域とを含む基板と、
    前記第１領域内で、前記基板の上方に互いに離れて設けられた複数の第１導電体層と、
    前記複数の第１導電体層のうち最上層の第１導電体層の上方に互いに離れて設けられた複数の第２導電体層と、
    前記複数の第１導電体層と前記複数の第２導電体層とを貫通して設けられた第１半導体層と、
    前記第２領域内で、前記基板の上方に設けられた第３導電体層と、
    前記第２領域内で前記第３導電体層の上方且つ前記最上層の第１導電体層よりも上層に設けられた第１部分と、前記第３領域内で前記基板の表面に接触し、前記第１部分と連続的に設けられた第２部分とを含み、前記第２部分が前記第１領域と前記第２領域とを分けている第１絶縁体層と、を備える、
    半導体記憶装置。
  2. 前記第１導電体層は、前記基板と前記第１絶縁体層とによって囲まれている、
    請求項１に記載の半導体記憶装置。
  3. 前記第１絶縁体層は、シリコン窒化膜である、
    請求項１に記載の半導体記憶装置。
  4. 前記第１絶縁体層を貫通し、且つ前記第１導電体層上に設けられたコンタクトをさらに備える、
    請求項１に記載の半導体記憶装置。
  5. 前記第１絶縁体層の前記第２部分は、前記第２領域の周囲を囲っている、
    請求項１に記載の半導体記憶装置。
  6. 前記最上層の第１導電体層と前記複数の第２導電体層のうち最下層の第２導電体層との間の間隔は、前記複数の第１導電体層のうち隣り合う第１導電体層間の間隔と、前記複数の第２導電体層のうち隣り合う第２導電体層間の間隔とのそれぞれよりも大きい、
    請求項１に記載の半導体記憶装置。
  7. 前記第１半導体層と前記複数の第１導電体層との交差部分と、前記第１半導体層と前記複数の第２導電体層との交差部分とのそれぞれはメモリセルとして機能する、
    請求項１に記載の半導体記憶装置。
  8. 前記第２領域内で前記第１導電体層と前記第１絶縁体層との間に設けられた第３部分と、前記第３領域内で前記基板の表面に接触し、且つ前記第３部分と連続的に設けられた第４部分とを含み、前記第４部分が前記第１領域と前記第２領域とを分けている第２絶縁体層と、を備える、
    請求項１に記載の半導体記憶装置。
  9. 前記第１絶縁体層の前記第２部分は、前記第２絶縁体層の前記第４部分の周囲を囲っている、
    請求項８に記載の半導体記憶装置。
  10. 前記第２絶縁体層の厚さは、前記第３部分と前記第４部分との間で略均一である、
    請求項８に記載の半導体記憶装置。
  11. 前記第１絶縁体層と前記第２絶縁体層とのそれぞれはシリコン窒化膜である、
    請求項８に記載の半導体記憶装置。
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