JP2019133569A

JP2019133569A - 補正電流出力回路及び補正機能付き基準電圧回路

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Inventors: 幸拓朝長; Yukihiro Tomonaga; 一隆本多; Kazutaka Honda
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Abstract

【課題】基準電圧回路が出力する電圧を補正するための電流を、非線形な温度特性に対応させて容易に調整可能とした補正電流出力回路を提供する。【解決手段】基準電圧回路１は、バンドギャップ基準電圧回路２８の出力電圧を多段階に分圧した第１分圧回路１７と、第１補正回路１８及び第２補正回路１９と、基準電圧回路２８において正温特電圧を発生する経路に前記電圧を多段階に分圧する第２分圧回路１０と、を備える。ＦＥＴ２５のゲートは、抵抗素子１４及び１５の共通接続点に接続され、ＦＥＴ２６のゲートは抵抗素子１５及び１６の共通接続点に接続される。ＦＥＴ２７のゲートは、抵抗素子７及び８の共通接続点に接続され、ＦＥＴ２４のゲートは、抵抗素子６及び７の共通接続点に接続される。ＦＥＴ２４及び２６のドレインは、共通に抵抗素子８及び９の共通接続点に接続され、そのドレインより基準電圧発生回路２８の温度特性を補正する電流を出力する。【選択図】図１

Description

本発明は、基準電圧回路の温度特性を補正する電流を生成して出力する回路に関する。

バンドギャップ基準電圧回路の出力電圧は一般に正の温度特性を有しており、その温度特性を補正することを目的とした従来技術が、例えば特許文献１〜３に開示されているように種々提案されている。特許文献２，３は、特許文献１を基本構成として派生した技術であり、何れも２組の差動対を用いることで温度特性を補正している。

米国特許第５７６７６６４号明細書米国特許第７４２０３５９号明細書特許第５８０１２７１号公報

しかしながら、上述した温度特性は非線形であるため、その非線形性を事前に見積もることは困難であり、実際に回路を試作してみると精度良く補正できないことが多い。そして、上記の特許文献１〜３では何れも、２組の差動対を構成するトランジスタの一方のゲートに、正の温度特性を有する同レベルの電圧を与えている。そのため、調整を行う範囲に制限があり、トランジスタのサイズを変更する等回路の試作をやり直したり、特許文献２のように補正回路を追加する必要があった。

本発明は上記事情に鑑みてなされたものであり、その目的は、基準電圧回路が出力する電圧を補正するための電流を、非線形な温度特性に対応させて容易に調整可能とした補正電流出力回路，及び当該回路を備えてなる補正機能付き基準電圧回路を提供することにある。

請求項１記載の補正電流出力回路によれば、バンドギャップ基準電圧回路の出力電圧を多段階に分圧した電圧を発生する第１分圧回路と、電源とグランドとの間に接続される第１及び第２補正回路と、バンドギャップ基準電圧回路において正の温度特性を有する正温特電圧を発生する経路に、前記電圧を多段階に分圧する第２分圧回路とを備える。

第１補正回路の第１差動対を構成する第１トランジスタの制御端子は、第１分圧回路における何れかのノードに接続され、第２補正回路の第２差動対を構成する第１トランジスタの制御端子は、前記ノードと異なる電位のノードに接続される。ここで「制御端子」は、バイポーラトランジスタであればベースに相当し、ＭＯＳＦＥＴであればゲートに相当する。

また、第２差動対を構成する第２トランジスタの制御端子は、正温特電圧を発生する経路において任意の電位を示すノードに接続され、第１差動対を構成する第２トランジスタの制御端子は、前記ノードと異なる電位のノードに接続される。そして、第１差動対を構成する第１トランジスタの電流出力端子,及び第２差動対を構成する第２トランジスタの電流出力端子は共通に接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する。ここで「電流出力端子」は、バイポーラトランジスタであればコレクタに相当し、ＭＯＳＦＥＴであればドレインに相当する。

すなわち、従来構成とは異なり、第１，第２差動対を構成する第２トランジスタの制御端子には、正温特電圧を発生する経路においてそれぞれ異なる電位が付与される。これにより、第１差動対を構成する第１トランジスタの電流出力端子，及び第２差動対を構成する第２トランジスタの電流出力端子より出力される電流には、それぞれ異なる電位に応じた異なる温度特性が付与されることになる。

したがって、共通に接続された電流出力端子からは、上記の異なる温度特性が合成されたものとして、基準電圧発生回路の温度特性を補正する電流が出力される。これにより、基準電圧発生回路の温度特性の補正を行う際に、従来よりも調整の自由度を高めることができる。

請求項５記載の補正機能付き基準電圧回路は、請求項１から４の何れか一項に記載の補正電流出力回路を備え、共通に接続されている電流出力端子が、正温特電圧を発生する経路において、第１及び第２トランジスタの制御端子が接続されているノードと異なる電位のノードに接続される。これにより、補正電流出力回路が備えるバンドギャップ基準電圧回路の出力電圧を補正できるので、補正電流出力回路の構成を、そのまま補正機能付き基準電圧回路として利用することができる。

第１実施形態であり、基準電圧回路の構成を示す回路図従来構成と、本実施形態の構成とについて、補正回路を構成する各ＦＥＴのゲートに与えられる電圧を説明する図補正電流によって出力電圧ＶＢＧの温度特性が補正されることを説明する図第２実施形態であり、基準電圧回路の構成を示す回路図第３実施形態であり、基準電圧回路の構成を示す回路図第４実施形態であり、基準電圧回路の構成を示す回路図第５実施形態であり、基準電圧回路の構成を示す回路図第６実施形態であり、基準電圧回路の構成を示す回路図第７実施形態であり、基準電圧回路の構成を示す回路図第８実施形態であり、基準電圧回路の構成を示す回路図第９実施形態であり、基準電圧回路の構成を示す回路図

（第１実施形態）
図１に示すように、本実施形態の基準電圧回路１は、ブロウコウセル型を基本構成としている。抵抗素子２，３の一端は電源Ｖccに接続されており、他端はＮＰＮトランジスタ４，５のコレクタにそれぞれ接続されている。トランジスタ４のエミッタは、４つの抵抗素子６〜９を直列に接続してなる第２分圧回路１０の上端に直接接続されており、トランジスタ５のエミッタは、エミッタ抵抗１１を介して第２分圧回路１０の上端に接続されている。第２分圧回路１０の下端は、グランドに接続されている。

トランジスタ４，５のコレクタは、それぞれオペアンプ１２の非反転入力端子，反転入力端子に接続されている。電源Ｖccとグランドとの間には、ＮチャネルＭＯＳＦＥＴ１３と、３つの抵抗素子１４〜１６を直列に接続してなる第１分圧回路１７との直列回路が接続されている。オペアンプ１２の出力端子は、ＦＥＴ１３のゲートに接続されている。

また、電源Ｖccとグランドとの間には、第１補正回路１８及び第２補正回路１９が接続されている。第１補正回路１８は、電流源２０及び第１差動対２１の直列回路で構成され、第２補正回路１９は、電流源２２及び第２差動対２３の直列回路で構成されている。第１差動対２１は、ソースが共通に接続されたＰチャネルＭＯＳＦＥＴ２４及び２５で構成されている。第２差動対２３は、同じくソースが共通に接続されたＰチャネルＭＯＳＦＥＴ２６及び２７で構成されている。

ＦＥＴ２４のゲートは抵抗素子６及び７の共通接続点に接続され、ＦＥＴ２７のゲートは抵抗素子７及び８の共通接続点に接続されている。ＦＥＴ２５のゲートは抵抗素子１４及び１５の共通接続点に接続され、ＦＥＴ２６のゲートは抵抗素子１５及び１６の共通接続点に接続されている。ＦＥＴ２５及び２７のドレインはグランドに接続され、ＦＥＴ２４及び２６のドレインは抵抗素子８及び９の共通接続点に接続されている。ＦＥＴ２５及び２６は第１トランジスタに相当し、ＦＥＴ２４及び２７は第２トランジスタに相当する。

また、以上の構成において、第１分圧回路１７，第１補正回路１８及び第２補正回路１９を除いたものがバンドギャップ基準電圧回路２８を構成している。第２分圧回路１０は、バンドギャップ基準電圧回路２８において、正の温度特性を有する正温特電圧を発生する経路に配置されている。そして、基準電圧回路１は、補正機能付き基準電圧回路に相当する。

次に、本実施形態の作用について説明する。ＦＥＴ２４，２５のゲート電位をそれぞれＶｐｔａｔ１，Ｖｂｇ１とし、ＦＥＴ２７，２６のゲート電位をそれぞれＶｐｔａｔ２，Ｖｂｇ２とする。尚、ｐｔａｔは“proportional to absolute temperature”の略である。従来技術の構成では、ＦＥＴ２４，２７のゲート電位が共通であるのに対し、本実施形態の構成では、上記ゲート電位がそれぞれ異なる電位Ｖｐｔａｔ１，Ｖｐｔａｔ２である点が相違している。

図２に示すように、従来構成のように電位Ｖｐｔａｔ１，Ｖｐｔａｔ２が共通であれば、それらの正の温度特性が等しくなる。一方、本実施形態の構成では、電位Ｖｐｔａｔ１，Ｖｐｔａｔ２が異なるため、同図に示すように各電位の温度特性は若干異なる。ＦＥＴ２４及び２６のドレインからは、抵抗素子８及び９の共通接続点に対し、基準電圧回路１の出力電圧ＶＢＧの温度特性を補正する電流が供給される。

図３に示すように、補正が行われない状態の出力電圧ＶＢＧは、例えば特許文献１のＦｉｇ．７Ａにも示されているように上に凸の曲線を描くような温度特性を示す。この特性を補正する電流は、従来構成では一意に決まってしまうが、本実施形態では図２に示すように、トリミング又は配線の修正によって容易に各電位Ｖｐｔａｔ１，Ｖｐｔａｔ２，Ｖｂｇ１，Ｖｂｇ２を変化させることが可能になるため、補正電流の非線形な温度特性を調整できる。すなわち、容易に最適な補正電流を生成することができる。

以上のように本実施形態によれば、基準電圧回路１は、バンドギャップ基準電圧回路２８の出力電圧を多段階に分圧した電圧を発生する第１分圧回路１７と、電源Ｖccとグランドとの間に接続される第１及び第２補正回路１８及び１９と、バンドギャップ基準電圧回路２８において正温特電圧を発生する経路に、前記電圧を多段階に分圧する第２分圧回路１０とを備える。

トランジスタ４のエミッタは第２分圧回路１０の他端に直接接続され、トランジスタ５のエミッタは、エミッタ抵抗１１を介して前記他端に接続される。トランジスタ４及び５のベースには、両者のコレクタの電位差に応じた電圧がフィードバックされて生成されたバンドギャップ電圧が付与される。

第１差動対２１を構成するＦＥＴ２５のゲートは、第１分圧回路１７の抵抗素子１４及び１５の共通接続点に接続され、第２差動対２３を構成するＦＥＴ２６のゲートは、抵抗素子１５及び１６の共通接続点に接続される。また、第２差動対２３を構成するＦＥＴ２７のゲートは、第２分圧回路１０の抵抗素子７及び８の共通接続点に接続され、第１差動対２１を構成するＦＥＴ２４のゲートは抵抗素子６及び７の共通接続点に接続される。そして、ＦＥＴ２４及び２６のドレインは共通に抵抗素子８及び９の共通接続点に接続され、そのドレインよりバンドギャップ基準電圧発生回路２８の温度特性を補正する電流を出力する。

すなわち、従来構成とは異なり、ＦＥＴ２４，２７のゲートには、第２分圧回路１０においてそれぞれ異なる電位が付与される。これにより、ＦＥＴ２４，２６のドレインより出力される電流には、それぞれ異なる電位に応じた異なる温度特性が付与される。したがって、共通に接続されたドレインからは、上記の異なる温度特性が合成されたものとして、バンドギャップ基準電圧発生回路２８の温度特性を補正する電流が出力される。これにより、バンドギャップ基準電圧発生回路２８の温度特性の補正を行う際に、従来よりも調整の自由度を高めることができる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第４実施形態の基準電圧回路３１は、ＦＥＴ２４のゲートが、第２分圧回路１０の上端，つまりトランジスタ４のエミッタに接続されている。その他の構成は第１実施形態と同様である。

（第３実施形態）
図５に示すように、第３実施形態の基準電圧回路４１は、第２分圧回路１０に替えて直列抵抗回路４２を備えている。直列抵抗回路４２は、同図においてＦＥＴ２７のゲートが接続されるノードについて示すように、抵抗素子７に相当する部分が抵抗素子７ａ〜７ｄの直列回路で構成されている。そして、ＦＥＴ２７のゲートと、抵抗素子７ａ及び７ｂ，抵抗素子７ｂ及び７ｃ，抵抗素子７ｃ及び７ｄの各共通接続点との間に、一端が共通に接続されたスイッチ４３，４４，４５が挿入されている。

これらのスイッチ４３，４４，４５は例えばアナログスイッチ等であり、当該スイッチを構成するＦＥＴのゲートに付与する電圧を、ハイ，ローの二値レベルに設定することでオンオフを選択する。これは、所謂タップ型のトリミング抵抗を構成している。尚、ＦＥＴ２４のゲートが接続されるノードについても、同様に構成されている。
以上のように第３実施形態によれば、直列抵抗回路４２を、タップ型のトリミング抵抗により構成することで、温度特性の補正を容易に行うことができる。尚、第１分圧回路１７についても同様に、タップ型のトリミング抵抗を用いて構成しても良い。

（第４実施形態）
図６に示すように、第４実施形態の基準電圧回路５１は、第１実施形態の基準電圧回路１の出力段に、レギュレータ５２を配置した構成である。電源Ｖccとグランドとの間には、ＮチャネルＭＯＳＦＥＴ５３，抵抗素子５４〜５６の直列回路が接続されている。オペアンプ５７の非反転入力端子はＦＥＴ１３のソースに接続されており、反転入力端子は抵抗素子５５及び５６の共通接続点に接続されている。

ＦＥＴ２４及び２６のドレインは、抵抗素子８及び９の共通接続点に替えて、ＮチャネルＭＯＳＦＥＴ５８のドレインに接続されている。ＦＥＴ５８は、ＮチャネルＭＯＳＦＥＴ５９と共にカレントミラー回路６０を構成しており、ＦＥＴ５８及び５９のソースはグランドに接続されている。ＦＥＴ５８及び５９のゲートはＦＥＴ５８のドレインに共通に接続されており、ＦＥＴ５９のドレインは、抵抗素子５４及び５５の共通接続点に接続されている。オペアンプ５７，ＦＥＴ５３及び抵抗素子５４〜５６の直列回路は、差動増幅回路６１を構成している。

次に、第４実施形態の作用について説明する。レギュレータ５２は、バンドギャップ基準電圧回路２８の出力電圧ＶＢＧを増幅した電圧ＶoutをＦＥＴ５３のソースより出力する。抵抗素子５４〜５６の直列回路には、レギュレータ５２の出力電圧Ｖoutが有する温度特性に応じた電流が流れる。そして、カレントミラー回路６０は、ＦＥＴ２４及び２６のドレインより出力される補正電流をミラーさせて、抵抗素子５４及び５５の共通接続点より引き出す。これにより、レギュレータ５２の出力電圧が有する温度特性を補正する。ここで、共通に接続されているＦＥＴ２４及び２６のドレインは、補正電流出力回路の電流出力端子に相当する。

以上のように第４実施形態によれば、基準電圧回路５１は、バンドギャップ基準電圧回路２８の出力電圧ＶＢＧを増幅するレギュレータ５２と、ＦＥＴ２４及び２６のドレインより出力される電流をミラーするカレントミラー回路６０とを備える。レギュレータ５２は、差動増幅器６１と、差動増幅器６１の出力端子とグランドとの間に直列に接続された抵抗素子５４〜５６とを有する。

差動増幅器６１を構成するオペアンプ５７の非反転入力端子にはバンドギャップ基準電圧回路２８より出力される基準電圧ＶＢＧが与えられ、非反転入力端子は抵抗素子５５及び５６の共通接続点に接続される。そして、カレントミラー回路６０がミラー電流を流す経路であるＦＥＴ５９のドレインが、抵抗素子５４及び５５の共通接続点に接続される。このように構成すれば、基準電圧ＶＢＧを増幅するレギュレータ５２を備える構成についても、出力電圧Ｖoutの温度特性を補正できる。

（第５実施形態）
図７に示す第５実施形態の基準電圧回路６２は、レギュレータ５２が基準電圧ＶＢＧに替えて、独立して構成される基準電源６３より出力される基準電圧を増幅する点が第４実施形態と相違している。この場合、基準電圧回路１に相当する構成部分は、補正電流出力回路６４を構成する。

（第６実施形態）
図８に示す第６実施形態の基準電圧回路１０１は、構成が異なるバンドギャップ基準電圧回路１０２を備えている。バンドギャップ基準電圧回路１０２を構成するカレントミラー回路１０３は、電源側端子が電源Ｖccに直接接続されており、主電源経路及び１つのミラー電流経路を備えている。主電源経路にはＰチャネルＭＯＳＦＥＴ１０４が挿入されており、ＦＥＴ１０４のドレインは、抵抗素子１０５及び１０６の上端に接続されている。

抵抗素子１０５，１０６の下端は、それぞれオペアンプ８２の反転入力端子，非反転入力端子に接続されており、オペアンプ８２の出力端子はＦＥＴ１０４のゲートに接続されている。カレントミラー回路１０３のミラー電流経路は、抵抗素子７８〜８０からなる第２分圧回路８１を介してグランドに接続されている。

抵抗素子７５の上端は、オペアンプ８２の反転入力端子に接続され、ダイオード７７のアノードは、同非反転入力端子に接続されている。オペアンプ８２は、カレントミラー回路１０３の主電流経路の電位とミラー電流経路の電位との差に応じた電圧を、ＦＥＴ１０４のゲートに出力する。これにより、ＦＥＴ１０４のドレインには、バンドギャップ基準電圧に応じた基準電圧ＶＢＧが出力される。

基準電圧ＶＢＧは、第４実施形態のレギュレータ５２により増幅されて、電圧Ｖoutとして出力される。ＦＥＴ１０４のドレインとグランドとの間には、抵抗素子８３〜８５からなる第１分圧回路８６が接続されている。第１補正回路１８を構成するＦＥＴ２５のゲートは、抵抗素子８３及び８４の共通接続点に接続され、第２補正回路１９を構成するＦＥＴ２６のゲートは、抵抗素子８４及び８５の共通接続点に接続されている。ＦＥＴ２４のゲートは、抵抗素子７８及び７９の共通接続点に接続され、ＦＥＴ２７のゲートは、抵抗素子７９及び８０の共通接続点に接続されている。

以上のように構成される第６実施形態によれば、バンドギャップ基準電圧回路１０２の出力電圧を、多段階に分圧した電圧を発生する第１分圧回路８６と、カレントミラー回路１０３と、オペアンプ８２とを備える。オペアンプ８２は、非反転入力端子，反転入力端子が、カレントミラー回路１０３の主電流経路をＦＥＴ１０４及び抵抗素子１０５，１０６を介して分流させた経路にそれぞれ接続され、出力端子がＦＥＴ１０４のゲートに接続される。

第２分圧回路８１は、カレントミラー回路１０３のミラー電流経路とグランドとの間に接続される。ＦＥＴ２５，２６のゲートはそれぞれ第１分圧回路８６の各ノードに接続され、ＦＥＴ２６，２４のゲートはそれぞれ第２分圧回路８１の各ノードに接続される。したがって、バンドギャップ基準電圧回路１０２が出力する基準電圧ＶＢＧをレギュレータ５２により増幅する構成についても、出力電圧Ｖoutの温度特性を補正できる。

（第７実施形態）
図９に示す第７実施形態の基準電圧回路１１１は、第６実施形態のバンドギャップ基準電圧回路１０２をバンドギャップ基準電圧回路１１２に置き換えたものである。バンドギャップ基準電圧回路１１２は、カレントミラー回路１１３を備えている。カレントミラー回路１１３は、主電流経路及び２つのミラー電流経路を有している。
カレントミラー回路１１３の主電流経路は、抵抗素子７５及び順方向のダイオード７６の直列回路を介してグランドに接続され、ミラー電流経路の１つは、順方向のダイオード７７を介してグランドに接続されている。ミラー電流経路の他の１つは、第２分圧回路８１を介してグランドに接続されている。オペアンプ８２の反転入力端子，非反転入力端子は、第６実施形態と同様にそれぞれ、抵抗素子７５の上端，ダイオード７７のアノードに接続されている。オペアンプ８２の出力端子は、カレントミラー回路１１３の電源側端子に接続されている。この場合、前記電源側端子の電位が基準電圧ＶＢＧとなる。以上のように構成される第７実施形態によれば、第６実施形態と同様の効果が得られる。

（第８実施形態）
図１０に示す第８実施形態の基準電圧回路１２１は、第６実施形態の変形である。レギュレータ５２を構成するオペアンプ５７の非反転入力端子には、バンドギャップ基準電圧に替えて、第５実施形態と同様に基準電源６３により生成される基準電圧が与えられている。以上のように構成される第８実施形態によれば、構成について、バンドギャップ基準電圧回路１０２より供給される補正電流にとって出力電圧Ｖoutの温度特性を補正できる。

（第９実施形態）
図１１に示す第９実施形態の基準電圧回路１３１は、第７実施形態のバンドギャップ基準電圧回路１１２と、第５実施形態の基準電源６３より出力される基準電圧を増幅するレギュレータ５２を組み合わせたものである。

（その他の実施形態）
第１分圧回路を、レーザトリミング可能な抵抗素子で構成しても良い。
分圧回路を構成する抵抗素子数は、「２」又は「４」以上でも良い。
差動対を、バイポーラトランジスタで構成しても良い。
ＦＥＴ１３に替えて、バイポーラトランジスタを用いても良い。
第３実施形態の構成を、第４〜第１１実施形態に適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、４，５はＮＰＮトランジスタ、６〜９は抵抗素子、１０は直列抵抗回路、１７は第１分圧回路、１８は第１補正回路、１９は第２補正回路、２０は電流源、２１は第１差動対、２２は電流源、２３は第２差動対、２４，２５，２７はＰチャネルＭＯＳＦＥＴ、２８はバンドギャップ基準電圧回路を示す。

Claims

バンドギャップ基準電圧回路（２８）と、
このバンドギャップ基準電圧回路の出力電圧を、多段階に分圧した電圧を発生する第１分圧回路（１７）と、
電源とグランドとの間に接続され、第１電流源（２０）と第１差動対（２１）との直列回路で構成される第１補正回路（１８），及び第２電流源（２２）と第２差動対（２３）との直列回路で構成される第２補正回路（１９）と、
前記バンドギャップ基準電圧回路において、正の温度特性を有する正温特電圧を発生する経路に、前記正温特電圧を多段階に分圧する第２分圧回路（１０）とを備え、
前記第１差動対を構成する第１トランジスタ（２５）の制御端子は、前記第１分圧回路における何れかのノードに接続され、
前記第２差動対を構成する第１トランジスタ（２６）の制御端子は、前記ノードと異なる電位のノードに接続され、
前記第２差動対を構成する第２トランジスタ（２７）の制御端子は、前記正温特電圧を発生する経路において任意の電位を示すノードに接続され、
前記第１差動対を構成する第２トランジスタ（２４）の制御端子は、前記ノードと異なる電位のノードに接続され、
前記第１差動対を構成する第１トランジスタの電流出力端子,及び前記第２差動対を構成する第２トランジスタの電流出力端子は共通に接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する補正電流出力回路。
前記第１分圧回路及び／又は前記第２分圧回路を、トリミングが可能な抵抗素子で構成した請求項１記載の補正電流出力回路。
前記第１分圧回路及び／又は前記第２分圧回路を、複数のスイッチ（４３〜４５）のオンオフ切替えによりトリミング可能に構成した請求項２記載の補正電流出力回路。
請求項１から３の何れか一項に記載の補正電流出力回路を備え、
前記共通に接続されている電流出力端子が、前記正温特電圧を発生する経路において、前記第１差動対を構成する第２トランジスタの制御端子が接続されているノードと、前記第２差動対を構成する第２トランジスタの制御端子が接続されているノードとは、異なる電位のノードに接続されている補正機能付き基準電圧回路。
請求項１から３の何れか一項に記載の補正電流出力回路と、
基準電圧回路（２８，６３）と、
この基準電圧回路の出力電圧を増幅するレギュレータ（５２）と、
前記補正電流出力回路の電流出力端子より出力される電流をミラーするカレントミラー回路（６０）とを備え、
前記レギュレータは、差動増幅器と（６１）、
この差動増幅器の出力端子とグランドとの間に直列に接続された第１〜第３抵抗素子（５４〜５６）とを有し、
前記差動増幅器の入力端子の一方には、前記基準電圧回路より出力される基準電圧が与えられ、同入力端子の他方は前記第２及び第３抵抗素子の共通接続点に接続され、
前記カレントミラー回路においてミラー電流を流す経路が、前記第１及び第２抵抗素子の共通接続点に接続されている補正機能付き基準電圧回路。
バンドギャップ基準電圧の供給点に流れる電流をミラーさせる１つ以上のミラー電流経路を有するカレントミラー回路（１０３，１１３）と、
前記ミラー電流経路の１つとグランドとの間に接続される、３つ以上の抵抗素子（７８〜８０）からなる第１分圧回路（８１）と、
前記バンドギャップ基準電圧を、多段階に分圧した電圧を発生する第２分圧回路（８６）と、
電源とグランドとの間に接続され、第１電流源（２０）と第１差動対（２１）との直列回路で構成される第１補正回路（１８），及び第２電流源（２２）と第２差動対（２３）との直列回路で構成される第２補正回路（１９）とを備え、
前記第１差動対を構成する第１トランジスタ（２５）の制御端子と、前記第２差動対を構成する第１トランジスタ（２６）の制御端子とは、前記バンドギャップ基準電圧の供給点を含む電圧経路においてそれぞれ異なるノードに接続され、
前記第１差動対を構成する第２トランジスタ（２４）の制御端子は、前記第１分圧回路における任意の電位を示すノードに接続され、
前記第２差動対を構成する第２トランジスタ（２７）の制御端子は、前記ノードと異なる電位のノードに接続され、
前記第１差動対を構成する第１トランジスタの電流出力端子,及び前記第２差動対を構成する第２トランジスタの電流出力端子は共通に接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する補正電流出力回路。
前記第１及び第２分圧回路を、トリミングが可能な抵抗素子で構成した請求項６記載の補正電流出力回路。
前記第１及び第２分圧回路を、複数のスイッチのオンオフ切替えによりトリミング可能に構成した請求項６記載の補正電流出力回路。
前記カレントミラー回路（１０３）は、電源側端子が電源に直接接続されて、主電流経路及びミラー電流経路を有し、
前記主電流経路において、前記バンドギャップ基準電圧の供給点との間に接続されるトランジスタ（１０４）と、
２つの入力端子が、前記トランジスタに流れる電流を分流させた２つの電流経路にそれぞれ接続され、出力端子がトランジスタの制御端子に接続されるオペアンプ（８２）とを有するバンドギャップ基準電圧回路（１０２）とを備え、
前記第１分圧回路は、前記カレントミラー回路のミラー電流経路において、グランドとの間に接続される請求項６から８の何れか一項に記載の補正電流出力回路。
前記カレントミラー回路（１１３）は、電源側端子が前記バンドギャップ基準電圧の供給点に接続され、主電流経路及び２つのミラー電流経路を有し、
２つの入力端子が前記主電流経路と前記ミラー電流経路の１つとにそれぞれ接続され、出力端子が前記バンドギャップ基準電圧の供給点に接続されるオペアンプ（８２）とを有するバンドギャップ基準電圧回路（１１２）を備え、
前記第１分圧回路は、前記カレントミラー回路の残りのミラー電流経路において、グランドとの間に接続される請求項６から８の何れか一項に記載の補正電流出力回路。
請求項６から１０の何れか一項に記載の補正電流出力回路（１０２，１１２）と、
基準電圧を増幅するレギュレータ（５２）と、
前記補正電流出力回路の電流出力端子より出力される電流をミラーするカレントミラー回路（６０）とを備え、
前記レギュレータは、差動増幅器（５３，５７）と、
この差動増幅器の出力端子とグランドとの間に直列に接続された第１〜第３抵抗素子（５４〜５６）とを有し、
前記差動増幅器の入力端子の一方には前記基準電圧が与えられ、同入力端子の他方は、前記第２及び第３抵抗素子の共通接続点に接続され、
前記カレントミラー回路においてミラー電流を流す経路が、前記第１及び第２抵抗素子の共通接続点に接続されている補正機能付き基準電圧回路。
前記基準電圧は、前記バンドギャップ基準電圧である請求項１１記載の補正機能付き基準電圧回路。
基準電圧回路（６３）を備え、
前記基準電圧は、前記基準電圧回路が出力する基準電圧である請求項１１記載の補正機能付き基準電圧回路。