WO2019150744A1 - 補正電流出力回路及び補正機能付き基準電圧回路 - Google Patents

補正電流出力回路及び補正機能付き基準電圧回路 Download PDF

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幸拓 朝長
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    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Definitions

  • the present disclosure relates to a circuit that generates and outputs a current that corrects a temperature characteristic of a reference voltage circuit.
  • the output voltage of the bandgap reference voltage circuit generally has a positive temperature characteristic, and various conventional techniques for correcting the temperature characteristic have been proposed as disclosed in Patent Documents 1 to 3, for example.
  • Patent Documents 2 and 3 are technologies derived from Patent Document 1 as a basic configuration, and both correct temperature characteristics by using two differential pairs.
  • the present disclosure relates to a correction current output circuit in which a current for correcting a voltage output from a reference voltage circuit can be easily adjusted in accordance with a non-linear temperature characteristic, and a reference voltage with a correction function including the circuit.
  • An object is to provide a circuit.
  • the first voltage dividing circuit that generates a voltage obtained by dividing the output voltage of the bandgap reference voltage circuit in multiple stages, and the first and second connected between the power source and the ground.
  • a correction circuit and a second voltage dividing circuit that divides the voltage in multiple stages are provided in a path for generating a positive temperature special voltage having a positive temperature characteristic in the band gap reference voltage circuit.
  • the control terminal of the first transistor constituting the first differential pair of the first correction circuit is connected to any node in the first voltage dividing circuit, and the first differential pair constituting the second differential pair of the second correction circuit.
  • the control terminal of the transistor is connected to a node having a potential different from that of the node.
  • the “control terminal” corresponds to the base in the case of a bipolar transistor, and corresponds to the gate in the case of a MOSFET.
  • control terminal of the second transistor constituting the second differential pair is connected to a node indicating an arbitrary potential in the path for generating the positive temperature special voltage, and the control of the second transistor constituting the first differential pair.
  • the terminal is connected to a node having a potential different from that of the node.
  • the current output terminal of the first transistor constituting the first differential pair and the current output terminal of the second transistor constituting the second differential pair are connected in common, and the temperature characteristics of the reference voltage generating circuit are connected from the terminals.
  • the “current output terminal” corresponds to a collector in the case of a bipolar transistor, and corresponds to a drain in the case of a MOSFET.
  • a current for correcting the temperature characteristic of the reference voltage generation circuit is output from the commonly connected current output terminals as a combination of the above different temperature characteristics. Therefore, when correcting the temperature characteristic of the reference voltage generation circuit, the degree of freedom of adjustment can be increased as compared with the conventional case.
  • the first and second transistors are controlled in a path that includes the correction current output circuit of the present disclosure and that has a commonly connected current output terminal that generates a positive temperature special voltage. It is connected to a node having a different potential from the node to which the terminal is connected.
  • the output voltage of the band gap reference voltage circuit included in the correction current output circuit can be corrected, so that the configuration of the correction current output circuit can be used as it is as a reference voltage circuit with a correction function.
  • FIG. 1 is a circuit diagram showing a configuration of a reference voltage circuit in the first embodiment.
  • FIG. 2 is a diagram for explaining voltages applied to the gates of the FETs constituting the correction circuit for the conventional configuration and the configuration of the present embodiment.
  • FIG. 3 is a diagram for explaining that the temperature characteristic of the output voltage VBG is corrected by the correction current.
  • FIG. 4 is a circuit diagram showing a configuration of a reference voltage circuit in the second embodiment.
  • FIG. 5 is a circuit diagram showing a configuration of a reference voltage circuit in the third embodiment.
  • FIG. 6 is a circuit diagram showing a configuration of a reference voltage circuit in the fourth embodiment.
  • FIG. 7 is a circuit diagram showing a configuration of a reference voltage circuit in the fifth embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of a reference voltage circuit in the sixth embodiment.
  • FIG. 9 is a circuit diagram showing a configuration of a reference voltage circuit in the seventh embodiment.
  • FIG. 10 is a circuit diagram showing a configuration of a reference voltage circuit in the eighth embodiment.
  • FIG. 11 is a circuit diagram showing a configuration of a reference voltage circuit in the ninth embodiment.
  • the reference voltage circuit 1 As shown in FIG. 1, the reference voltage circuit 1 according to the present embodiment has a basic structure of a Browcrow cell type. One ends of the resistance elements 2 and 3 are connected to the power source Vcc, and the other ends are connected to the collectors of the NPN transistors 4 and 5, respectively.
  • the emitter of the transistor 4 is directly connected to the upper end of the second voltage dividing circuit 10 formed by connecting the four resistance elements 6 to 9 in series.
  • the emitter of the transistor 5 is connected to the second voltage divider via the emitter resistor 11. It is connected to the upper end of the pressure circuit 10.
  • the lower end of the second voltage dividing circuit 10 is connected to the ground.
  • the collectors of the transistors 4 and 5 are connected to the non-inverting input terminal and the inverting input terminal of the operational amplifier 12, respectively.
  • a series circuit of an N-channel MOSFET 13 and a first voltage dividing circuit 17 formed by connecting three resistance elements 14 to 16 in series is connected between the power supply Vcc and the ground.
  • the output terminal of the operational amplifier 12 is connected to the gate of the FET 13.
  • the first correction circuit 18 and the second correction circuit 19 are connected between the power source Vcc and the ground.
  • the first correction circuit 18 is configured by a series circuit of a current source 20 and a first differential pair 21, and the second correction circuit 19 is configured by a series circuit of a current source 22 and a second differential pair 23.
  • the first differential pair 21 includes P-channel MOSFETs 24 and 25 having sources connected in common.
  • the second differential pair 23 includes P-channel MOSFETs 26 and 27 having sources connected in common.
  • the gate of the FET 24 is connected to the common connection point of the resistance elements 6 and 7, and the gate of the FET 27 is connected to the common connection point of the resistance elements 7 and 8.
  • the gate of the FET 25 is connected to the common connection point of the resistance elements 14 and 15, and the gate of the FET 26 is connected to the common connection point of the resistance elements 15 and 16.
  • the drains of the FETs 25 and 27 are connected to the ground, and the drains of the FETs 24 and 26 are connected to a common connection point of the resistance elements 8 and 9.
  • the FETs 25 and 26 correspond to the first transistor, and the FETs 24 and 27 correspond to the second transistor.
  • the band gap reference voltage circuit 28 is configured by removing the first voltage dividing circuit 17, the first correction circuit 18, and the second correction circuit 19.
  • the second voltage dividing circuit 10 is arranged on a path for generating a positive temperature special voltage having a positive temperature characteristic.
  • the reference voltage circuit 1 corresponds to a reference voltage circuit with a correction function.
  • the gate potentials of the FETs 24 and 25 are set to Vptat1 and Vbg1, respectively, and the gate potentials of the FETs 27 and 26 are set to Vptat2 and Vbg2, respectively.
  • ptat is an abbreviation for “proportional to absolute temperature”.
  • the gate potentials of the FETs 24 and 27 are common, whereas in the configuration of the present embodiment, the gate potentials are different potentials Vptat1 and Vptat2.
  • the output voltage VBG in a state where correction is not performed is, for example, FIG.
  • the temperature characteristic is such that a convex curve is drawn upward.
  • the current for correcting this characteristic is uniquely determined in the conventional configuration, but in this embodiment, as shown in FIG. 2, each potential Vptat1, Vptat2, Vbg1, Vbg2 is easily changed by trimming or wiring correction. Therefore, the non-linear temperature characteristic of the correction current can be adjusted. That is, an optimal correction current can be easily generated.
  • the reference voltage circuit 1 includes the first voltage dividing circuit 17 that generates a voltage obtained by dividing the output voltage of the bandgap reference voltage circuit 28 in multiple stages, the power supply Vcc, the ground, The first and second correction circuits 18 and 19 connected between the second voltage dividing circuit 10 and the second voltage dividing circuit 10 that divides the voltage in multiple stages in a path for generating the positive temperature special voltage in the band gap reference voltage circuit 28. Is provided.
  • the emitter of the transistor 4 is directly connected to the other end of the second voltage dividing circuit 10, and the emitter of the transistor 5 is connected to the other end via the emitter resistor 11.
  • the bases of the transistors 4 and 5 are given a band gap voltage generated by feeding back a voltage corresponding to the potential difference between the collectors of the transistors 4 and 5.
  • the gate of the FET 25 constituting the first differential pair 21 is connected to the common connection point of the resistance elements 14 and 15 of the first voltage dividing circuit 17, and the gate of the FET 26 constituting the second differential pair 23 is the resistance element Connected to 15 and 16 common connection points.
  • the gate of the FET 27 constituting the second differential pair 23 is connected to the common connection point of the resistance elements 7 and 8 of the second voltage dividing circuit 10, and the gate of the FET 24 constituting the first differential pair 21 is a resistor. Connected to a common connection point of elements 6 and 7.
  • the drains of the FETs 24 and 26 are commonly connected to the common connection point of the resistance elements 8 and 9, and a current for correcting the temperature characteristics of the band gap reference voltage generation circuit 28 is output from the drain.
  • the same parts as those in the first embodiment are denoted by the same reference numerals, description thereof will be omitted, and different parts will be described.
  • the gate of the FET 24 is connected to the upper end of the second voltage dividing circuit 10, that is, the emitter of the transistor 4.
  • Other configurations are the same as those of the first embodiment.
  • the reference voltage circuit 41 of the third embodiment includes a series resistance circuit 42 instead of the second voltage dividing circuit 10.
  • the portion corresponding to the resistance element 7 is formed of a series circuit of resistance elements 7a to 7d.
  • switches 43, 44, 45 having one end connected in common are inserted between the gate of the FET 27 and the common connection points of the resistance elements 7a and 7b, the resistance elements 7b and 7c, and the resistance elements 7c and 7d. ing.
  • switches 43, 44, and 45 are analog switches, for example, and the on / off is selected by setting the voltage applied to the gates of the FETs constituting the switches to high and low binary levels. This constitutes a so-called tap type trimming resistor.
  • the node connected to the gate of the FET 24 is similarly configured.
  • the third embodiment it is possible to easily correct the temperature characteristics by configuring the series resistance circuit 42 with a tap-type trimming resistor.
  • the first voltage dividing circuit 17 may be configured using a tap-type trimming resistor.
  • the reference voltage circuit 51 of the fourth embodiment has a configuration in which a regulator 52 is arranged at the output stage of the reference voltage circuit 1 of the first embodiment.
  • a series circuit of an N-channel MOSFET 53 and resistance elements 54 to 56 is connected between the power supply Vcc and the ground.
  • the non-inverting input terminal of the operational amplifier 57 is connected to the source of the FET 13, and the inverting input terminal is connected to the common connection point of the resistance elements 55 and 56.
  • the drains of the FETs 24 and 26 are connected to the drain of the N-channel MOSFET 58 instead of the common connection point of the resistance elements 8 and 9.
  • the FET 58 forms a current mirror circuit 60 together with the N-channel MOSFET 59, and the sources of the FETs 58 and 59 are connected to the ground.
  • the gates of the FETs 58 and 59 are commonly connected to the drain of the FET 58, and the drain of the FET 59 is connected to a common connection point of the resistance elements 54 and 55.
  • a series circuit of the operational amplifier 57, the FET 53, and the resistance elements 54 to 56 constitutes a differential amplifier circuit 61.
  • the regulator 52 outputs a voltage Vout obtained by amplifying the output voltage VBG of the band gap reference voltage circuit 28 from the source of the FET 53.
  • a current corresponding to the temperature characteristic of the output voltage Vout of the regulator 52 flows through the series circuit of the resistance elements 54 to 56.
  • the current mirror circuit 60 mirrors the correction current output from the drains of the FETs 24 and 26 and draws it from the common connection point of the resistance elements 54 and 55. Thereby, the temperature characteristic of the output voltage of the regulator 52 is corrected.
  • the drains of the FETs 24 and 26 connected in common correspond to the current output terminal of the correction current output circuit.
  • the reference voltage circuit 51 includes the regulator 52 that amplifies the output voltage VBG of the bandgap reference voltage circuit 28, and the current mirror that mirrors the current output from the drains of the FETs 24 and 26. Circuit 60.
  • the regulator 52 includes a differential amplifier 61 and resistance elements 54 to 56 connected in series between the output terminal of the differential amplifier 61 and the ground.
  • the reference voltage VBG output from the bandgap reference voltage circuit 28 is applied to the non-inverting input terminal of the operational amplifier 57 constituting the differential amplifier 61, and the non-inverting input terminal is connected to the common connection point of the resistance elements 55 and 56.
  • the drain of the FET 59 which is a path through which the current mirror circuit 60 flows the mirror current, is connected to the common connection point of the resistance elements 54 and 55.
  • the reference voltage circuit 62 of the fifth embodiment shown in FIG. 7 is different from the fourth embodiment in that the regulator 52 amplifies the reference voltage output from the independently configured reference power supply 63 instead of the reference voltage VBG. It is different. In this case, the component corresponding to the reference voltage circuit 1 constitutes the correction current output circuit 64.
  • a reference voltage circuit 101 according to the sixth embodiment illustrated in FIG. 8 includes a band gap reference voltage circuit 102 having a different configuration.
  • the current mirror circuit 103 constituting the band gap reference voltage circuit 102 has a power supply side terminal directly connected to the power supply Vcc, and includes a main power supply path and one mirror current path.
  • a P-channel MOSFET 104 is inserted in the main power supply path, and the drain of the FET 104 is connected to the upper ends of the resistance elements 105 and 106.
  • the lower ends of the resistance elements 105 and 106 are connected to the inverting input terminal and the non-inverting input terminal of the operational amplifier 82, respectively, and the output terminal of the operational amplifier 82 is connected to the gate of the FET 104.
  • the mirror current path of the current mirror circuit 103 is connected to the ground via a second voltage dividing circuit 81 composed of resistance elements 78-80.
  • the upper end of the resistance element 75 is connected to the inverting input terminal of the operational amplifier 82, and the anode of the diode 77 is connected to the non-inverting input terminal.
  • the operational amplifier 82 outputs a voltage corresponding to the difference between the potential of the main current path of the current mirror circuit 103 and the potential of the mirror current path to the gate of the FET 104.
  • the reference voltage VBG corresponding to the band gap reference voltage is output to the drain of the FET 104.
  • the reference voltage VBG is amplified by the regulator 52 of the fourth embodiment and output as the voltage Vout.
  • a first voltage dividing circuit 86 composed of resistance elements 83 to 85 is connected between the drain of the FET 104 and the ground.
  • the gate of the FET 25 constituting the first correction circuit 18 is connected to the common connection point of the resistance elements 83 and 84, and the gate of the FET 26 constituting the second correction circuit 19 is connected to the common connection point of the resistance elements 84 and 85.
  • the gate of the FET 24 is connected to the common connection point of the resistance elements 78 and 79, and the gate of the FET 27 is connected to the common connection point of the resistance elements 79 and 80.
  • the first voltage dividing circuit 86 that generates a voltage obtained by dividing the output voltage of the band gap reference voltage circuit 102 in multiple stages, the current mirror circuit 103, An operational amplifier 82.
  • the operational amplifier 82 has a non-inverting input terminal and an inverting input terminal connected to a path that shunts the main current path of the current mirror circuit 103 through the FET 104 and the resistance elements 105 and 106, respectively, and an output terminal connected to the gate of the FET 104. Is done.
  • the second voltage dividing circuit 81 is connected between the mirror current path of the current mirror circuit 103 and the ground.
  • the gates of the FETs 25 and 26 are connected to the respective nodes of the first voltage dividing circuit 86, and the gates of the FETs 26 and 24 are connected to the respective nodes of the second voltage dividing circuit 81. Therefore, the temperature characteristic of the output voltage Vout can also be corrected for the configuration in which the reference voltage VBG output from the bandgap reference voltage circuit 102 is amplified by the regulator 52.
  • the reference voltage circuit 111 of the seventh embodiment shown in FIG. 9 is obtained by replacing the bandgap reference voltage circuit 102 of the sixth embodiment with a bandgap reference voltage circuit 112.
  • the band gap reference voltage circuit 112 includes a current mirror circuit 113.
  • the current mirror circuit 113 has a main current path and two mirror current paths.
  • the main current path of the current mirror circuit 113 is connected to the ground via a series circuit of a resistance element 75 and a forward diode 76, and one of the mirror current paths is connected to the ground via a forward diode 77. ing. The other one of the mirror current paths is connected to the ground via the second voltage dividing circuit 81.
  • the inverting input terminal and the non-inverting input terminal of the operational amplifier 82 are connected to the upper end of the resistance element 75 and the anode of the diode 77, respectively, as in the sixth embodiment.
  • the output terminal of the operational amplifier 82 is connected to the power supply side terminal of the current mirror circuit 113. In this case, the potential of the power supply side terminal becomes the reference voltage VBG.
  • a reference voltage circuit 121 of the eighth embodiment shown in FIG. 10 is a modification of the sixth embodiment.
  • a reference voltage generated by the reference power source 63 is applied to the non-inverting input terminal of the operational amplifier 57 constituting the regulator 52, as in the fifth embodiment, instead of the band gap reference voltage.
  • the temperature characteristic of the output voltage Vout can be corrected for the correction current supplied from the bandgap reference voltage circuit 102.
  • the reference voltage circuit 131 of the ninth embodiment shown in FIG. 11 is a combination of the band gap reference voltage circuit 112 of the seventh embodiment and the regulator 52 that amplifies the reference voltage output from the reference power supply 63 of the fifth embodiment. Is.
  • the first voltage dividing circuit may be configured by a resistance element capable of laser trimming.
  • the number of resistance elements constituting the voltage dividing circuit may be “2” or “4” or more.
  • the differential pair may be composed of bipolar transistors.
  • a bipolar transistor may be used in place of the FET 13.
  • the configuration of the third embodiment may be applied to the fourth to eleventh embodiments.

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Abstract

バンドギャップ基準電圧回路の出力電圧を多段階に分圧した電圧を発生する第１分圧回路，電源－グランド間に接続される第１及び第２補正回路，バンドギャップ基準電圧回路で正温特電圧を発生する経路に前記電圧を多段階に分圧する第２分圧回路を備える。第１補正回路の第１差動対を構成する第１トランジスタの制御端子は第１分圧回路の何れかのノードに、第２補正回路の第２差動対を構成する第１トランジスタの制御端子は前記ノードと異なる電位のノードに接続される。第２差動対を構成する第２トランジスタの制御端子は正温特電圧を発生する経路で任意の電位を示すノードに、第１差動対を構成する第２トランジスタの制御端子は前記ノードと異なる電位のノードに接続される。第１差動対を構成する第１トランジスタ及び第２差動対を構成する第２トランジスタ双方の電流出力端子は共通接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する。

Description

補正電流出力回路及び補正機能付き基準電圧回路 関連出願の相互参照
　本出願は、２０１８年２月２日に出願された日本出願番号２０１８－１７２６４号に基づくもので、ここにその記載内容を援用する。
　本開示は、基準電圧回路の温度特性を補正する電流を生成して出力する回路に関する。
　バンドギャップ基準電圧回路の出力電圧は一般に正の温度特性を有しており、その温度特性を補正することを目的とした従来技術が、例えば特許文献１～３に開示されているように種々提案されている。特許文献２，３は、特許文献１を基本構成として派生した技術であり、何れも２組の差動対を用いることで温度特性を補正している。
米国特許第５７６７６６４号明細書 米国特許第７４２０３５９号明細書 特許第５８０１２７１号公報
　しかしながら、上述した温度特性は非線形であるため、その非線形性を事前に見積もることは困難であり、実際に回路を試作してみると精度良く補正できないことが多い。そして、上記の特許文献１～３では何れも、２組の差動対を構成するトランジスタの一方のゲートに、正の温度特性を有する同レベルの電圧を与えている。そのため、調整を行う範囲に制限があり、トランジスタのサイズを変更する等回路の試作をやり直したり、特許文献２のように補正回路を追加する必要があった。
　本開示は、基準電圧回路が出力する電圧を補正するための電流を、非線形な温度特性に対応させて容易に調整可能とした補正電流出力回路，及び当該回路を備えてなる補正機能付き基準電圧回路を提供することを目的とする。
　本開示の一態様によれば、バンドギャップ基準電圧回路の出力電圧を多段階に分圧した電圧を発生する第１分圧回路と、電源とグランドとの間に接続される第１及び第２補正回路と、バンドギャップ基準電圧回路において正の温度特性を有する正温特電圧を発生する経路に、前記電圧を多段階に分圧する第２分圧回路とを備える。
　第１補正回路の第１差動対を構成する第１トランジスタの制御端子は、第１分圧回路における何れかのノードに接続され、第２補正回路の第２差動対を構成する第１トランジスタの制御端子は、前記ノードと異なる電位のノードに接続される。ここで「制御端子」は、バイポーラトランジスタであればベースに相当し、ＭＯＳＦＥＴであればゲートに相当する。
　また、第２差動対を構成する第２トランジスタの制御端子は、正温特電圧を発生する経路において任意の電位を示すノードに接続され、第１差動対を構成する第２トランジスタの制御端子は、前記ノードと異なる電位のノードに接続される。そして、第１差動対を構成する第１トランジスタの電流出力端子,及び第２差動対を構成する第２トランジスタの電流出力端子は共通に接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する。ここで「電流出力端子」は、バイポーラトランジスタであればコレクタに相当し、ＭＯＳＦＥＴであればドレインに相当する。
　すなわち、従来構成とは異なり、第１，第２差動対を構成する第２トランジスタの制御端子には、正温特電圧を発生する経路においてそれぞれ異なる電位が付与される。これにより、第１差動対を構成する第１トランジスタの電流出力端子，及び第２差動対を構成する第２トランジスタの電流出力端子より出力される電流には、それぞれ異なる電位に応じた異なる温度特性が付与されることになる。
　したがって、共通に接続された電流出力端子からは、上記の異なる温度特性が合成されたものとして、基準電圧発生回路の温度特性を補正する電流が出力される。これにより、基準電圧発生回路の温度特性の補正を行う際に、従来よりも調整の自由度を高めることができる。
　また、本開示の一態様によれば、本開示の補正電流出力回路を備え、共通に接続されている電流出力端子が、正温特電圧を発生する経路において、第１及び第２トランジスタの制御端子が接続されているノードと異なる電位のノードに接続される。これにより、補正電流出力回路が備えるバンドギャップ基準電圧回路の出力電圧を補正できるので、補正電流出力回路の構成を、そのまま補正機能付き基準電圧回路として利用することができる。
 
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態において、基準電圧回路の構成を示す回路図であり、 図２は、従来構成と、本実施形態の構成とについて、補正回路を構成する各ＦＥＴのゲートに与えられる電圧を説明する図であり、 図３は、補正電流によって出力電圧ＶＢＧの温度特性が補正されることを説明する図であり、 図４は、第２実施形態において、基準電圧回路の構成を示す回路図であり、 図５は、第３実施形態において、基準電圧回路の構成を示す回路図であり、 図６は、第４実施形態において、基準電圧回路の構成を示す回路図であり、 図７は、第５実施形態において、基準電圧回路の構成を示す回路図であり、 図８は、第６実施形態において、基準電圧回路の構成を示す回路図である。 図９は、第７実施形態において、基準電圧回路の構成を示す回路図であり、 図１０は、第８実施形態において、基準電圧回路の構成を示す回路図であり、 図１１は、第９実施形態において、基準電圧回路の構成を示す回路図である。
　　（第１実施形態）
　図１に示すように、本実施形態の基準電圧回路１は、ブロウコウセル型を基本構成としている。抵抗素子２，３の一端は電源Ｖccに接続されており、他端はＮＰＮトランジスタ４，５のコレクタにそれぞれ接続されている。トランジスタ４のエミッタは、４つの抵抗素子６～９を直列に接続してなる第２分圧回路１０の上端に直接接続されており、トランジスタ５のエミッタは、エミッタ抵抗１１を介して第２分圧回路１０の上端に接続されている。第２分圧回路１０の下端は、グランドに接続されている。
　トランジスタ４，５のコレクタは、それぞれオペアンプ１２の非反転入力端子，反転入力端子に接続されている。電源Ｖccとグランドとの間には、ＮチャネルＭＯＳＦＥＴ１３と、３つの抵抗素子１４～１６を直列に接続してなる第１分圧回路１７との直列回路が接続されている。オペアンプ１２の出力端子は、ＦＥＴ１３のゲートに接続されている。
　また、電源Ｖccとグランドとの間には、第１補正回路１８及び第２補正回路１９が接続されている。第１補正回路１８は、電流源２０及び第１差動対２１の直列回路で構成され、第２補正回路１９は、電流源２２及び第２差動対２３の直列回路で構成されている。第１差動対２１は、ソースが共通に接続されたＰチャネルＭＯＳＦＥＴ２４及び２５で構成されている。第２差動対２３は、同じくソースが共通に接続されたＰチャネルＭＯＳＦＥＴ２６及び２７で構成されている。
　ＦＥＴ２４のゲートは抵抗素子６及び７の共通接続点に接続され、ＦＥＴ２７のゲートは抵抗素子７及び８の共通接続点に接続されている。ＦＥＴ２５のゲートは抵抗素子１４及び１５の共通接続点に接続され、ＦＥＴ２６のゲートは抵抗素子１５及び１６の共通接続点に接続されている。ＦＥＴ２５及び２７のドレインはグランドに接続され、ＦＥＴ２４及び２６のドレインは抵抗素子８及び９の共通接続点に接続されている。ＦＥＴ２５及び２６は第１トランジスタに相当し、ＦＥＴ２４及び２７は第２トランジスタに相当する。
　また、以上の構成において、第１分圧回路１７，第１補正回路１８及び第２補正回路１９を除いたものがバンドギャップ基準電圧回路２８を構成している。第２分圧回路１０は、バンドギャップ基準電圧回路２８において、正の温度特性を有する正温特電圧を発生する経路に配置されている。そして、基準電圧回路１は、補正機能付き基準電圧回路に相当する。
　次に、本実施形態の作用について説明する。ＦＥＴ２４，２５のゲート電位をそれぞれＶｐｔａｔ１，Ｖｂｇ１とし、ＦＥＴ２７，２６のゲート電位をそれぞれＶｐｔａｔ２，Ｖｂｇ２とする。尚、ｐｔａｔは“proportional to absolute temperature”の略である。従来技術の構成では、ＦＥＴ２４，２７のゲート電位が共通であるのに対し、本実施形態の構成では、上記ゲート電位がそれぞれ異なる電位Ｖｐｔａｔ１，Ｖｐｔａｔ２である点が相違している。
　図２に示すように、従来構成のように電位Ｖｐｔａｔ１，Ｖｐｔａｔ２が共通であれば、それらの正の温度特性が等しくなる。一方、本実施形態の構成では、電位Ｖｐｔａｔ１，Ｖｐｔａｔ２が異なるため、同図に示すように各電位の温度特性は若干異なる。ＦＥＴ２４及び２６のドレインからは、抵抗素子８及び９の共通接続点に対し、基準電圧回路１の出力電圧ＶＢＧの温度特性を補正する電流が供給される。
　図３に示すように、補正が行われない状態の出力電圧ＶＢＧは、例えば特許文献１のＦｉｇ．７Ａにも示されているように上に凸の曲線を描くような温度特性を示す。この特性を補正する電流は、従来構成では一意に決まってしまうが、本実施形態では図２に示すように、トリミング又は配線の修正によって容易に各電位Ｖｐｔａｔ１，Ｖｐｔａｔ２，Ｖｂｇ１，Ｖｂｇ２を変化させることが可能になるため、補正電流の非線形な温度特性を調整できる。すなわち、容易に最適な補正電流を生成することができる。
　以上のように本実施形態によれば、基準電圧回路１は、バンドギャップ基準電圧回路２８の出力電圧を多段階に分圧した電圧を発生する第１分圧回路１７と、電源Ｖccとグランドとの間に接続される第１及び第２補正回路１８及び１９と、バンドギャップ基準電圧回路２８において正温特電圧を発生する経路に、前記電圧を多段階に分圧する第２分圧回路１０とを備える。
　トランジスタ４のエミッタは第２分圧回路１０の他端に直接接続され、トランジスタ５のエミッタは、エミッタ抵抗１１を介して前記他端に接続される。トランジスタ４及び５のベースには、両者のコレクタの電位差に応じた電圧がフィードバックされて生成されたバンドギャップ電圧が付与される。
　第１差動対２１を構成するＦＥＴ２５のゲートは、第１分圧回路１７の抵抗素子１４及び１５の共通接続点に接続され、第２差動対２３を構成するＦＥＴ２６のゲートは、抵抗素子１５及び１６の共通接続点に接続される。また、第２差動対２３を構成するＦＥＴ２７のゲートは、第２分圧回路１０の抵抗素子７及び８の共通接続点に接続され、第１差動対２１を構成するＦＥＴ２４のゲートは抵抗素子６及び７の共通接続点に接続される。そして、ＦＥＴ２４及び２６のドレインは共通に抵抗素子８及び９の共通接続点に接続され、そのドレインよりバンドギャップ基準電圧発生回路２８の温度特性を補正する電流を出力する。
　すなわち、従来構成とは異なり、ＦＥＴ２４，２７のゲートには、第２分圧回路１０においてそれぞれ異なる電位が付与される。これにより、ＦＥＴ２４，２６のドレインより出力される電流には、それぞれ異なる電位に応じた異なる温度特性が付与される。したがって、共通に接続されたドレインからは、上記の異なる温度特性が合成されたものとして、バンドギャップ基準電圧発生回路２８の温度特性を補正する電流が出力される。これにより、バンドギャップ基準電圧発生回路２８の温度特性の補正を行う際に、従来よりも調整の自由度を高めることができる。
　　（第２実施形態）
　以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第４実施形態の基準電圧回路３１は、ＦＥＴ２４のゲートが、第２分圧回路１０の上端，つまりトランジスタ４のエミッタに接続されている。その他の構成は第１実施形態と同様である。
　　（第３実施形態）
　図５に示すように、第３実施形態の基準電圧回路４１は、第２分圧回路１０に替えて直列抵抗回路４２を備えている。直列抵抗回路４２は、同図においてＦＥＴ２７のゲートが接続されるノードについて示すように、抵抗素子７に相当する部分が抵抗素子７ａ～７ｄの直列回路で構成されている。そして、ＦＥＴ２７のゲートと、抵抗素子７ａ及び７ｂ，抵抗素子７ｂ及び７ｃ，抵抗素子７ｃ及び７ｄの各共通接続点との間に、一端が共通に接続されたスイッチ４３，４４，４５が挿入されている。
　これらのスイッチ４３，４４，４５は例えばアナログスイッチ等であり、当該スイッチを構成するＦＥＴのゲートに付与する電圧を、ハイ，ローの二値レベルに設定することでオンオフを選択する。これは、所謂タップ型のトリミング抵抗を構成している。尚、ＦＥＴ２４のゲートが接続されるノードについても、同様に構成されている。
　以上のように第３実施形態によれば、直列抵抗回路４２を、タップ型のトリミング抵抗により構成することで、温度特性の補正を容易に行うことができる。尚、第１分圧回路１７についても同様に、タップ型のトリミング抵抗を用いて構成しても良い。
　　（第４実施形態）
　図６に示すように、第４実施形態の基準電圧回路５１は、第１実施形態の基準電圧回路１の出力段に、レギュレータ５２を配置した構成である。電源Ｖccとグランドとの間には、ＮチャネルＭＯＳＦＥＴ５３，抵抗素子５４～５６の直列回路が接続されている。オペアンプ５７の非反転入力端子はＦＥＴ１３のソースに接続されており、反転入力端子は抵抗素子５５及び５６の共通接続点に接続されている。
　ＦＥＴ２４及び２６のドレインは、抵抗素子８及び９の共通接続点に替えて、ＮチャネルＭＯＳＦＥＴ５８のドレインに接続されている。ＦＥＴ５８は、ＮチャネルＭＯＳＦＥＴ５９と共にカレントミラー回路６０を構成しており、ＦＥＴ５８及び５９のソースはグランドに接続されている。ＦＥＴ５８及び５９のゲートはＦＥＴ５８のドレインに共通に接続されており、ＦＥＴ５９のドレインは、抵抗素子５４及び５５の共通接続点に接続されている。オペアンプ５７，ＦＥＴ５３及び抵抗素子５４～５６の直列回路は、差動増幅回路６１を構成している。
　次に、第４実施形態の作用について説明する。レギュレータ５２は、バンドギャップ基準電圧回路２８の出力電圧ＶＢＧを増幅した電圧ＶoutをＦＥＴ５３のソースより出力する。抵抗素子５４～５６の直列回路には、レギュレータ５２の出力電圧Ｖoutが有する温度特性に応じた電流が流れる。そして、カレントミラー回路６０は、ＦＥＴ２４及び２６のドレインより出力される補正電流をミラーさせて、抵抗素子５４及び５５の共通接続点より引き出す。これにより、レギュレータ５２の出力電圧が有する温度特性を補正する。ここで、共通に接続されているＦＥＴ２４及び２６のドレインは、補正電流出力回路の電流出力端子に相当する。
　以上のように第４実施形態によれば、基準電圧回路５１は、バンドギャップ基準電圧回路２８の出力電圧ＶＢＧを増幅するレギュレータ５２と、ＦＥＴ２４及び２６のドレインより出力される電流をミラーするカレントミラー回路６０とを備える。レギュレータ５２は、差動増幅器６１と、差動増幅器６１の出力端子とグランドとの間に直列に接続された抵抗素子５４～５６とを有する。
　差動増幅器６１を構成するオペアンプ５７の非反転入力端子にはバンドギャップ基準電圧回路２８より出力される基準電圧ＶＢＧが与えられ、非反転入力端子は抵抗素子５５及び５６の共通接続点に接続される。そして、カレントミラー回路６０がミラー電流を流す経路であるＦＥＴ５９のドレインが、抵抗素子５４及び５５の共通接続点に接続される。このように構成すれば、基準電圧ＶＢＧを増幅するレギュレータ５２を備える構成についても、出力電圧Ｖoutの温度特性を補正できる。
　　（第５実施形態）
　図７に示す第５実施形態の基準電圧回路６２は、レギュレータ５２が基準電圧ＶＢＧに替えて、独立して構成される基準電源６３より出力される基準電圧を増幅する点が第４実施形態と相違している。この場合、基準電圧回路１に相当する構成部分は、補正電流出力回路６４を構成する。
　　（第６実施形態）
　図８に示す第６実施形態の基準電圧回路１０１は、構成が異なるバンドギャップ基準電圧回路１０２を備えている。バンドギャップ基準電圧回路１０２を構成するカレントミラー回路１０３は、電源側端子が電源Ｖccに直接接続されており、主電源経路及び１つのミラー電流経路を備えている。主電源経路にはＰチャネルＭＯＳＦＥＴ１０４が挿入されており、ＦＥＴ１０４のドレインは、抵抗素子１０５及び１０６の上端に接続されている。
　抵抗素子１０５，１０６の下端は、それぞれオペアンプ８２の反転入力端子，非反転入力端子に接続されており、オペアンプ８２の出力端子はＦＥＴ１０４のゲートに接続されている。カレントミラー回路１０３のミラー電流経路は、抵抗素子７８～８０からなる第２分圧回路８１を介してグランドに接続されている。
　抵抗素子７５の上端は、オペアンプ８２の反転入力端子に接続され、ダイオード７７のアノードは、同非反転入力端子に接続されている。オペアンプ８２は、カレントミラー回路１０３の主電流経路の電位とミラー電流経路の電位との差に応じた電圧を、ＦＥＴ１０４のゲートに出力する。これにより、ＦＥＴ１０４のドレインには、バンドギャップ基準電圧に応じた基準電圧ＶＢＧが出力される。
　基準電圧ＶＢＧは、第４実施形態のレギュレータ５２により増幅されて、電圧Ｖoutとして出力される。ＦＥＴ１０４のドレインとグランドとの間には、抵抗素子８３～８５からなる第１分圧回路８６が接続されている。第１補正回路１８を構成するＦＥＴ２５のゲートは、抵抗素子８３及び８４の共通接続点に接続され、第２補正回路１９を構成するＦＥＴ２６のゲートは、抵抗素子８４及び８５の共通接続点に接続されている。ＦＥＴ２４のゲートは、抵抗素子７８及び７９の共通接続点に接続され、ＦＥＴ２７のゲートは、抵抗素子７９及び８０の共通接続点に接続されている。
　以上のように構成される第６実施形態によれば、バンドギャップ基準電圧回路１０２の出力電圧を、多段階に分圧した電圧を発生する第１分圧回路８６と、カレントミラー回路１０３と、オペアンプ８２とを備える。オペアンプ８２は、非反転入力端子，反転入力端子が、カレントミラー回路１０３の主電流経路をＦＥＴ１０４及び抵抗素子１０５，１０６を介して分流させた経路にそれぞれ接続され、出力端子がＦＥＴ１０４のゲートに接続される。
　第２分圧回路８１は、カレントミラー回路１０３のミラー電流経路とグランドとの間に接続される。ＦＥＴ２５，２６のゲートはそれぞれ第１分圧回路８６の各ノードに接続され、ＦＥＴ２６，２４のゲートはそれぞれ第２分圧回路８１の各ノードに接続される。したがって、バンドギャップ基準電圧回路１０２が出力する基準電圧ＶＢＧをレギュレータ５２により増幅する構成についても、出力電圧Ｖoutの温度特性を補正できる。
　　（第７実施形態）
　図９に示す第７実施形態の基準電圧回路１１１は、第６実施形態のバンドギャップ基準電圧回路１０２をバンドギャップ基準電圧回路１１２に置き換えたものである。バンドギャップ基準電圧回路１１２は、カレントミラー回路１１３を備えている。カレントミラー回路１１３は、主電流経路及び２つのミラー電流経路を有している。
　カレントミラー回路１１３の主電流経路は、抵抗素子７５及び順方向のダイオード７６の直列回路を介してグランドに接続され、ミラー電流経路の１つは、順方向のダイオード７７を介してグランドに接続されている。ミラー電流経路の他の１つは、第２分圧回路８１を介してグランドに接続されている。オペアンプ８２の反転入力端子，非反転入力端子は、第６実施形態と同様にそれぞれ、抵抗素子７５の上端，ダイオード７７のアノードに接続されている。オペアンプ８２の出力端子は、カレントミラー回路１１３の電源側端子に接続されている。この場合、前記電源側端子の電位が基準電圧ＶＢＧとなる。以上のように構成される第７実施形態によれば、第６実施形態と同様の効果が得られる。
　　（第８実施形態）
　図１０に示す第８実施形態の基準電圧回路１２１は、第６実施形態の変形である。レギュレータ５２を構成するオペアンプ５７の非反転入力端子には、バンドギャップ基準電圧に替えて、第５実施形態と同様に基準電源６３により生成される基準電圧が与えられている。以上のように構成される第８実施形態によれば、構成について、バンドギャップ基準電圧回路１０２より供給される補正電流にとって出力電圧Ｖoutの温度特性を補正できる。
　　（第９実施形態）
　図１１に示す第９実施形態の基準電圧回路１３１は、第７実施形態のバンドギャップ基準電圧回路１１２と、第５実施形態の基準電源６３より出力される基準電圧を増幅するレギュレータ５２を組み合わせたものである。
　　（その他の実施形態）
　第１分圧回路を、レーザトリミング可能な抵抗素子で構成しても良い。
　分圧回路を構成する抵抗素子数は、「２」又は「４」以上でも良い。
　差動対を、バイポーラトランジスタで構成しても良い。
　ＦＥＴ１３に替えて、バイポーラトランジスタを用いても良い。
　第３実施形態の構成を、第４～第１１実施形態に適用しても良い。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
 

Claims (13)

  1. 　バンドギャップ基準電圧回路（２８）と、
    　このバンドギャップ基準電圧回路の出力電圧を、多段階に分圧した電圧を発生する第１分圧回路（１７）と、
    　電源とグランドとの間に接続され、第１電流源（２０）と第１差動対（２１）との直列回路で構成される第１補正回路（１８），及び第２電流源（２２）と第２差動対（２３）との直列回路で構成される第２補正回路（１９）と、
    　前記バンドギャップ基準電圧回路において、正の温度特性を有する正温特電圧を発生する経路に、前記正温特電圧を多段階に分圧する第２分圧回路（１０）とを備え、
    　前記第１差動対を構成する第１トランジスタ（２５）の制御端子は、前記第１分圧回路における何れかのノードに接続され、
    　前記第２差動対を構成する第１トランジスタ（２６）の制御端子は、前記ノードと異なる電位のノードに接続され、
    　前記第２差動対を構成する第２トランジスタ（２７）の制御端子は、前記正温特電圧を発生する経路において任意の電位を示すノードに接続され、
    　前記第１差動対を構成する第２トランジスタ（２４）の制御端子は、前記ノードと異なる電位のノードに接続され、
    　前記第１差動対を構成する第１トランジスタの電流出力端子,及び前記第２差動対を構成する第２トランジスタの電流出力端子は共通に接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する補正電流出力回路。
  2. 　前記第１分圧回路及び／又は前記第２分圧回路を、トリミングが可能な抵抗素子で構成した請求項１記載の補正電流出力回路。
  3. 　前記第１分圧回路及び／又は前記第２分圧回路を、複数のスイッチ（４３～４５）のオンオフ切替えによりトリミング可能に構成した請求項２記載の補正電流出力回路。
  4. 　請求項１から３の何れか一項に記載の補正電流出力回路を備え、
    　前記共通に接続されている電流出力端子が、前記正温特電圧を発生する経路において、前記第１差動対を構成する第２トランジスタの制御端子が接続されているノードと、前記第２差動対を構成する第２トランジスタの制御端子が接続されているノードとは、異なる電位のノードに接続されている補正機能付き基準電圧回路。
  5. 　請求項１から３の何れか一項に記載の補正電流出力回路と、
    　基準電圧回路（２８，６３）と、
    　この基準電圧回路の出力電圧を増幅するレギュレータ（５２）と、
    　前記補正電流出力回路の電流出力端子より出力される電流をミラーするカレントミラー回路（６０）とを備え、
    　前記レギュレータは、差動増幅器と（６１）、
    　この差動増幅器の出力端子とグランドとの間に直列に接続された第１～第３抵抗素子（５４～５６）とを有し、
    　前記差動増幅器の入力端子の一方には、前記基準電圧回路より出力される基準電圧が与えられ、同入力端子の他方は前記第２及び第３抵抗素子の共通接続点に接続され、
    　前記カレントミラー回路においてミラー電流を流す経路が、前記第１及び第２抵抗素子の共通接続点に接続されている補正機能付き基準電圧回路。
  6. 　バンドギャップ基準電圧の供給点に流れる電流をミラーさせる１つ以上のミラー電流経路を有するカレントミラー回路（１０３，１１３）と、
    　前記ミラー電流経路の１つとグランドとの間に接続される、３つ以上の抵抗素子（７８～８０）からなる第１分圧回路（８１）と、
    　前記バンドギャップ基準電圧を、多段階に分圧した電圧を発生する第２分圧回路（８６）と、
    　電源とグランドとの間に接続され、第１電流源（２０）と第１差動対（２１）との直列回路で構成される第１補正回路（１８），及び第２電流源（２２）と第２差動対（２３）との直列回路で構成される第２補正回路（１９）とを備え、
    　前記第１差動対を構成する第１トランジスタ（２５）の制御端子と、前記第２差動対を構成する第１トランジスタ（２６）の制御端子とは、前記バンドギャップ基準電圧の供給点を含む電圧経路においてそれぞれ異なるノードに接続され、
    　前記第１差動対を構成する第２トランジスタ（２４）の制御端子は、前記第１分圧回路における任意の電位を示すノードに接続され、
    　前記第２差動対を構成する第２トランジスタ（２７）の制御端子は、前記ノードと異なる電位のノードに接続され、
    　前記第１差動対を構成する第１トランジスタの電流出力端子,及び前記第２差動対を構成する第２トランジスタの電流出力端子は共通に接続され、当該端子より基準電圧発生回路の温度特性を補正する電流を出力する補正電流出力回路。
  7. 　前記第１及び第２分圧回路を、トリミングが可能な抵抗素子で構成した請求項６記載の補正電流出力回路。
  8. 　前記第１及び第２分圧回路を、複数のスイッチのオンオフ切替えによりトリミング可能に構成した請求項６記載の補正電流出力回路。
  9. 　前記カレントミラー回路（１０３）は、電源側端子が電源に直接接続されて、主電流経路及びミラー電流経路を有し、
    　前記主電流経路において、前記バンドギャップ基準電圧の供給点との間に接続されるトランジスタ（１０４）と、
    　２つの入力端子が、前記トランジスタに流れる電流を分流させた２つの電流経路にそれぞれ接続され、出力端子がトランジスタの制御端子に接続されるオペアンプ（８２）とを有するバンドギャップ基準電圧回路（１０２）とを備え、
    　前記第１分圧回路は、前記カレントミラー回路のミラー電流経路において、グランドとの間に接続される請求項６から８の何れか一項に記載の補正電流出力回路。
  10. 　前記カレントミラー回路（１１３）は、電源側端子が前記バンドギャップ基準電圧の供給点に接続され、主電流経路及び２つのミラー電流経路を有し、
    　２つの入力端子が前記主電流経路と前記ミラー電流経路の１つとにそれぞれ接続され、出力端子が前記バンドギャップ基準電圧の供給点に接続されるオペアンプ（８２）とを有するバンドギャップ基準電圧回路（１１２）を備え、
    　前記第１分圧回路は、前記カレントミラー回路の残りのミラー電流経路において、グランドとの間に接続される請求項６から８の何れか一項に記載の補正電流出力回路。
  11. 　請求項６から１０の何れか一項に記載の補正電流出力回路（１０２，１１２）と、
    　基準電圧を増幅するレギュレータ（５２）と、
    　前記補正電流出力回路の電流出力端子より出力される電流をミラーするカレントミラー回路（６０）とを備え、
    　前記レギュレータは、差動増幅器（５３，５７）と、
    　この差動増幅器の出力端子とグランドとの間に直列に接続された第１～第３抵抗素子（５４～５６）とを有し、
    　前記差動増幅器の入力端子の一方には前記基準電圧が与えられ、同入力端子の他方は、前記第２及び第３抵抗素子の共通接続点に接続され、
    　前記カレントミラー回路においてミラー電流を流す経路が、前記第１及び第２抵抗素子の共通接続点に接続されている補正機能付き基準電圧回路。
  12. 　前記基準電圧は、前記バンドギャップ基準電圧である請求項１１記載の補正機能付き基準電圧回路。
  13. 　基準電圧回路（６３）を備え、
    　前記基準電圧は、前記基準電圧回路が出力する基準電圧である請求項１１記載の補正機能付き基準電圧回路。
     
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