CN108345336B - 能隙参考电路 - Google Patents
能隙参考电路 Download PDFInfo
- Publication number
- CN108345336B CN108345336B CN201710058122.XA CN201710058122A CN108345336B CN 108345336 B CN108345336 B CN 108345336B CN 201710058122 A CN201710058122 A CN 201710058122A CN 108345336 B CN108345336 B CN 108345336B
- Authority
- CN
- China
- Prior art keywords
- operational amplifier
- coupled
- input
- bipolar transistor
- reference circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/561—Voltage to current converters
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Abstract
能隙参考电路，包含一第一运算放大器，一第二运算放大器，一第一电流源，一第二电流源，一第三电流源，一第一双极性晶体管，一第二双极性晶体管，一反馈元件以及一分压电路。该分压电路用以对该第二运算放大器的一输入和该第二双极性晶体管的一基极之间的电压差值进行分压以提供一参考电压。
Description
技术领域
本发明涉及一种能隙参考电路。
背景技术
能隙参考电路用于产生准确的输出电压。能隙参考电路所产生的输出电压不会受工艺、供应电源和温度变化的影响。因此，能隙参考电路可广泛使用于各种的模拟电路和数字电路中，这些电路在运作时需要准确的参考电压。
图1例示一常见的能隙参考电路100。参照图1，该能隙参考电路100包含PMOS晶体管M1、M2和M3，一运算放大器OP，电阻R1和R2以及双极性晶体管(bipolar transistor)Q1、Q2和Q3。当忽略基极电流时，该能隙参考电路100的输出电压VOUT可以表示为:
其中，VEB3为双极性晶体管Q3的发射极-基极间电压差，VT为室温时的热电压(thermal voltage)，N为双极性晶体管Q2的电流密度和双极性晶体管Q1的电流密度的比例。
如公式(1)所示，在调整电阻R2和R1的阻值比例后，该能隙参考电路100可以提供具有零温度系数的稳定输出电压VOUT。该电压VOUT的电压电平约为1.25V，接近于硅能隙(energy gap)的电子伏(electron volt)，亦即，硅能隙参考电压。
然而，为了能广泛的使用于不同的应用中，能隙参考电路可能需要输出不同的电压电平。
发明内容
本发明的目的之一在于提供一种能隙参考电路，以提供一参考电流和一参考电压。
依据本发明一实施例，该能隙参考电路包含有一第一运算放大器，一第二运算放大器，一第一电流源，一第二电流源，一第三电流源，一第一双极性晶体管，一第二双极性晶体管，一反馈元件以及一分压电路。该第一运算放大器具有一第一输入，一第二输入和一第一输出。该第二运算放大器具有一第三输入，一第四输入和一第二输出。该第一电流源耦接于一供应电源节点和该第一运算放大器的该第一输入之间。该第二电流源耦接于该供应电源节点和该第一运算放大器的该第二输入之间。该第三电流源耦接于该供应电源节点和该第二运算放大器的该第三输入之间。该第一双极性晶体管具有一基极，具有耦接至该第一电流源的一发射极，和具有耦接至一接地节点的一集电极。该第二双极性晶体管具有耦接至该第一双极性晶体管的该基极的一基极，具有一发射极，和具有耦接至该接地节点的一集电极。该反馈元件耦接于该第三电流源和该第二双极性晶体管的该基极之间，该反馈元件由该第二运算放大器的该第二输出所控制。该分压电路用以对该第二运算放大器的该第三输入和该第二双极性晶体管的该基极之间的电压差值进行分压以提供一参考电压。该第二运算放大器的该第四输入耦接至该第一运算放大器的该第一输入和该第一运算放大器的该第二输入两者中的其中一个。
附图说明
图1例示一常见的能隙参考电路。
图2显示结合本发明一实施例的能隙参考电路的电路图。
图3显示结合本发明另一实施例的能隙参考电路的电路图。
图4显示结合本发明又一实施例的能隙参考电路的电路图。
图5显示结合本发明又一实施例的能隙参考电路的电路图。
【符号说明】
100 能隙参考电路
200 能隙参考电路
22 电流源单元
24 分压电路
300 能隙参考电路
400 能隙参考电路
500 能隙参考电路
M1，M2，M3，M4 PMOS晶体管
M5 NMOS晶体管
OP 运算放大器
OP1，OP2 运算放大器
Q1，Q2，Q3 双极性晶体管
R1，R2，R3，R4 电阻
具体实施方式
图2显示结合本发明一实施例的能隙参考电路200的电路图。如图2所示，该能隙参考电路200包含一电流源单元22，一运算放大器OP1，一运算放大器OP2，一电阻R1，一双极性晶体管Q1，一双极性晶体管Q2，一反馈晶体管M4，一分压电路24和一电阻R4。
该电流源单元22提供多个稳定的偏压电流I1、I2和I3。在本实施例中，该电流源单元22为一电流镜配置配置，且由三个PMOS晶体管M1、M2和M3所组成。参照图2，该PMOS晶体管M1具有耦接至一供应电压源VDD的一源极，具有耦接至该运算放大器OP1的一输出端的一栅极，和具有耦接至该运算放大器OP1的一反相输入端的一漏极。该PMOS晶体管M2具有耦接至该供应电压源VDD的一源极，具有耦接至该运算放大器OP1的该输出端的一栅极，和具有耦接至该运算放大器OP1的一非反相输入端以及耦接至该运算放大器OP2的一非反相输入端的一漏极。该PMOS晶体管M3具有耦接至该供应电压源VDD的一源极，具有耦接至该运算放大器OP1的该输出端的一栅极，和具有耦接至该运算放大器OP2的一反相输入端的一漏极。
该双极性晶体管Q1具有用以接收一偏压电压VB的一基极，耦接至该运算放大器OP1的一反相输入端的一发射极，和耦接至一接地端点的一集电极。该双极性晶体管Q2具有用以接收该偏压电压VB的一基极和耦接至该接地端点的一集电极。该电阻R1耦接于该运算放大器OP1的一非反相输入端和该双极性晶体管Q2的该发射极之间。
参考图2，该反馈晶体管M4为一PMOS晶体管，其具有耦接至该运算放大器OP2的该反相输入端的一源极，耦接至该运算放大器OP2的一输出端的一栅极，和耦接至该双极性晶体管Q1的该基极以及耦接至该双极性晶体管Q2的该基极的一漏极。该分压电路24与该反馈晶体管M4并联连接。该电阻R4耦接于该分压电路24和该接地端点之间。
参照图2，该运算放大器OP1和该电流源单元22构成一负反馈回路，使得输入端电压VD1和VD2实质上相同。因此，电压VD1和VD2可表示为:
VD1＝VD2＝VB+VEB1＝VB+VEB2+I2×R1 (2)
其中，VEB1为该双极性晶体管Q1的发射极-基极间电压差，VEB2为双极性晶体管Q2的发射极-基极间电压差。
据此，公式(2)可重新整理为:
参照图2，该运算放大器OP2、该电流源单元22和该反馈晶体管M4构成一负反馈回路，使得输入端电压VD2和VD3实质上相同。由于该等晶体管M1、M2和M3的栅极彼此相连，该等晶体管M1、M2和M3的源极耦接至该供应电压源VDD，且该等晶体管M1、M2和M3的漏极电压实质上相同，故流过该等PMOS晶体管M1、M2和M3的电流I1、I2和I3的电流值正比于晶体管的宽长比。
在本实施例中，该等PMOS晶体管M1、M2和M3的宽长比设定为1:1:m，其中m为正整数。因此，电流I1和电流I2的电流值实质上相同，而电流I3的电流值是电流I1的m倍。
为了简洁起见，图2中的分压电路24是由两个电阻R2和R3串联组成，然而，本发明不应以此为限。在本实施例中，该分压电路24对电压VD3和电压VB之间的电压差值进行分压以在该电阻R2和该电阻R3的交越点提供一参考电压VREF。因此，公式(3)可重新整理为公式(4):
由于该双极性晶体管Q1的发射极-基极间电压差具有负温度系数而电压差值△VBE具有正温度系数，故参考电压VREF的电压值的温度系数可以调整为正值、负值或是实质上等于零。举例而言，参考电压VREF的正温度系数可藉由增加m的数值或是藉由增加电阻R4对电阻R1的比值来获得；参考电压VREF的负温度系数可藉由增加该分压电路24中电阻R3的阻值来获得。
参照图2，该等运算放大器OP1和OP2藉由负反馈回路使得该等电压VD1、VD2和VD3实质上相同。在本发明其他实施例中，为了使得该等电压VD1、VD2和VD3实质上相同，该运算放大器OP2的该非反相输入端可接收该电压VD1，如图3所示。此外，参照图4，该反馈晶体管M5为一NMOS晶体管，其具有耦接至该运算放大器OP2的该非反相输入端的一漏极，耦接至该运算放大器OP2的该输出端的一栅极，和耦接至该双极性晶体管Q1的该基极的一源极。为了使得该等电压VD1、VD2和VD3实质上相同，该运算放大器OP2的该反相输入端可耦接至该PMOS晶体管M2，或耦接至该PMOS晶体管M1。
复参照图1，传统的能隙参考电路所提供的具有零温度系数的稳定输出电压VOUT的电压电平约为1.25V。然而，本发明所揭示的能隙参考电路能提供具有较低电压电平的输出电压。以图2为例说明，当该分压电路24中电阻R2的阻值与电阻R3的阻值相同时，该能隙参考电路200所提供的具有零温度系数的稳定输出电压VREF的电压电平在藉由适当的选择m的数值或是电阻R4对电阻R1的比例后，可低至0.63V，这是由于公式(4)中的VEB1会乘上R3/(R2+R3)，而降低了VREF的电压电平。
图2所示的能隙参考电路200提供了稳定的输出电压VREF至内部电路。然而，本发明不应以此为限。参照图5，该能隙参考电路500提供了稳定的输出电流IREF至内部电路。该输出电流IREF的温度系数依据公式(3)可藉由选择该电阻R1的温度系数或改变该PMOS晶体管M3对该PMOS晶体管M2的宽长比来进行调整。
本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书所涵盖。
Claims (10)
1.一种能隙参考电路，包括：
第一运算放大器，其具有第一输入，第二输入和第一输出；
第二运算放大器，其具有第三输入，第四输入和第二输出；
第一电流源，耦接于供应电源节点和该第一运算放大器的该第一输入之间；
第二电流源，耦接于该供应电源节点和该第一运算放大器的该第二输入之间；
第三电流源，耦接于该供应电源节点和该第二运算放大器的该第三输入之间；
第一双极性晶体管，其具有基极，具有耦接至该第一电流源的发射极，和具有耦接至接地节点的集电极；
第二双极性晶体管，其具有耦接至该第一双极性晶体管的该基极的基极，具有发射极，和具有耦接至该接地节点的集电极；
反馈元件，耦接于该第三电流源和该第二双极性晶体管的该基极之间，该反馈元件由该第二运算放大器的该第二输出所控制；以及
分压电路，用以对该第二运算放大器的该第三输入和该第二双极性晶体管的该基极之间的电压差值进行分压以提供参考电压；
其中，该第二运算放大器的该第四输入耦接至该第一运算放大器的该第一输入和该第一运算放大器的该第二输入两者中的其中一者。
2.根据权利要求1所述的能隙参考电路，还包括第二电阻，该第二电阻耦接于该第二双极性晶体管的该基极和该接地节点之间。
3.根据权利要求2所述的能隙参考电路，其中该分压电路包括：
多个电阻，所述电阻串联连接于该第二运算放大器的该第三输入和该第二双极性晶体管的该基极之间，以提供该参考电压。
4.根据权利要求2所述的能隙参考电路，其中该反馈元件为PMOS晶体管，其具有耦接至该第一双极性晶体管的该基极的漏极，耦接至该第二运算放大器的该第三输入的源极，和耦接至该第二运算放大器的该第二输出的栅极。
5.根据权利要求2所述的能隙参考电路，其中该反馈元件为NMOS晶体管，其具有耦接至该第一双极性晶体管的该基极的源极，耦接至该第二运算放大器的该第三输入的漏极，和耦接至该第二运算放大器的该第二输出的栅极。
6.根据权利要求2所述的能隙参考电路，其中该参考电压的正温度系数藉由增加该第三电流源对该第二电流源的电流值比值来获得。
7.根据权利要求2所述的能隙参考电路，其中该参考电压的正温度系数藉由增加该第二电阻对该第一电阻的电阻比值来获得。
8.根据权利要求3所述的能隙参考电路，其中该参考电压的负温度系数藉由调整该分压电路中所述电阻的阻值来获得。
9.根据权利要求2所述的能隙参考电路，其中该参考电压小于1.25V。
10.根据权利要求2所述的能隙参考电路，其中该参考电压等于0.63V。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710058122.XA CN108345336B (zh) | 2017-01-23 | 2017-01-23 | 能隙参考电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710058122.XA CN108345336B (zh) | 2017-01-23 | 2017-01-23 | 能隙参考电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108345336A CN108345336A (zh) | 2018-07-31 |
| CN108345336B true CN108345336B (zh) | 2020-04-28 |
Family
ID=62963296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710058122.XA Active CN108345336B (zh) | 2017-01-23 | 2017-01-23 | 能隙参考电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108345336B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210121688A (ko) * | 2020-03-31 | 2021-10-08 | 에스케이하이닉스 주식회사 | 기준 전압 회로 |
| CN113934252B (zh) * | 2020-07-13 | 2022-10-11 | 瑞昱半导体股份有限公司 | 用于能隙参考电压电路的降压电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI331265B (en) * | 2007-01-22 | 2010-10-01 | Faraday Tech Corp | Bandgap reference circuit |
| TWI382292B (zh) * | 2009-05-07 | 2013-01-11 | Aicestar Technology Suzhou Corp | 帶隙電路 |
| TWI521326B (zh) * | 2013-12-27 | 2016-02-11 | 慧榮科技股份有限公司 | 帶隙參考電壓產生電路 |
| CN105300464B (zh) * | 2014-07-02 | 2019-02-15 | 晶豪科技股份有限公司 | 能带隙参考电路 |
-
2017
- 2017-01-23 CN CN201710058122.XA patent/CN108345336B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN108345336A (zh) | 2018-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101241378B1 (ko) | 기준 바이어스 발생 회로 | |
| JP4817825B2 (ja) | 基準電圧発生回路 | |
| US7323857B2 (en) | Current source with adjustable temperature coefficient | |
| JP6242274B2 (ja) | バンドギャップリファレンス回路及びそれを備えた半導体装置 | |
| TWI592786B (zh) | 能隙參考電路 | |
| US20060038608A1 (en) | Band-gap circuit | |
| EP1769301A1 (en) | A proportional to absolute temperature voltage circuit | |
| US9600013B1 (en) | Bandgap reference circuit | |
| JP2012243054A (ja) | バンドギャップリファレンス回路 | |
| KR20190049551A (ko) | 밴드갭 레퍼런스 회로 | |
| CN108345336B (zh) | 能隙参考电路 | |
| US10203715B2 (en) | Bandgap reference circuit for providing a stable reference voltage at a lower voltage level | |
| JPWO2011016153A1 (ja) | 基準電圧生成回路 | |
| CN113253788B (zh) | 基准电压电路 | |
| JP6413005B2 (ja) | 半導体装置及び電子システム | |
| EP3828662A1 (en) | A bandgap reference circuit, corresponding device and method | |
| JP2007228399A (ja) | 電圧制御電流源および可変利得増幅器 | |
| TWI592785B (zh) | 能隙參考電路 | |
| JP2007095031A (ja) | 低電圧用バンドギャップ基準電圧発生回路 | |
| CN107728690B (zh) | 能隙参考电路 | |
| CN111064453B (zh) | 电压比较器 | |
| JP2018128926A (ja) | 基準電圧発生回路及び方法 | |
| KR20120116708A (ko) | 기준전류 발생기 | |
| KR100599974B1 (ko) | 기준 전압 발생기 | |
| KR100668414B1 (ko) | 기준 전류 발생기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |