JP2019114643A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ドレインとソースとの間に流れる貫通電流の発生を防止でき、かつフィールドプレート電極の電位の経時変化を抑制できる半導体装置およびその製造方法を提供する。【解決手段】ドレイン領域ＤＲは半導体基板ＳＢの第１面ＦＳに配置され、ソース領域ＳＲは半導体基板ＳＢの第２面ＳＳに配置され、ドリフト領域ＤＲＩはドレイン領域ＤＲとソース領域ＳＲとの間に配置される。半導体基板ＳＢは、第２面ＳＳからドリフト領域ＤＲＩの内部に延びる溝ＴＲを有している。フィールドプレート電極ＦＰは、ドレイン領域ＤＲと電気的に絶縁され、かつドリフト領域ＤＲＩと絶縁しながら対向するように溝ＴＲの内部に配置されている。ツェナーダイオードＺＤは、ソース領域ＳＲおよびフィールドプレート電極ＦＰの間に電気的に接続されている。ツェナーダイオードＺＤは、ソース領域ＳＲからフィールドプレート電極ＦＰへ向かう方向に対して順方向に接続されている。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関するものである。
絶縁ゲート電極とフィールドプレート電極を有するフィールドプレート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、フィールドプレート電極により逆素子状態での接合にかかる電界強度を緩和することで、接合を形成する拡散層の抵抗を下げながら耐圧を向上することができる。
一般的なフィールドプレート型ＭＯＳＦＥＴでは、米国特許第７５１４７４３号（特許文献１）に記載のように、フィールドプレート電極はソース電位に接続される。しかし、フィールドプレート電極にソースとドレインとの中間の電位を与えることによりさらにオン抵抗を低減することができる。
フィールドプレート電極に中間電位を与える最も単純な方法は、フィールドプレート電極を独立した電極に引き出し、さらにソース−ドレインの中間電位を発生する電源を用意することである。しかし、ＭＯＳＦＥＴの構造および駆動回路が複雑化するため、この方法はあまり好ましくない。
そこで、ＭＯＳＦＥＴチップ上に簡単な構造を追加することで中間電位を発生させる方法が提案されている。たとえば米国特許第７８９３４８６号（特許文献２）には、フィールドプレート電極とソース電極との間に抵抗を接続し、フィールドプレート電極とドレイン電極との間にツェナーダイオードを接続する構成が開示されている。また特許第４１８５５０７号（特許文献３）には、ゲート直下においてドリフト領域に対向する複数のフィールドプレート電極を配置した構成が開示されている。
米国特許第７５１４７４３号 米国特許第７８９３４８６号 特許第４１８５５０７号
特許文献２の構成では、ツェナーダイオードがツェナー降伏電圧を越えるとドレインとソースとの間に貫通電流が流れる。このため、ツェナーダイオードに直列に接続された抵抗において大きな損失が発生する。損失を減らすため抵抗を小さくするとフィールドプレート電極の電位が十分に上がらないうえ、ドレインとソースとの間のリーク電流が増加するという問題がある。
特許文献１および３の構成では、ドレインに高電圧が印加されたとき発生するホットキャリアが、絶縁されたフィールドプレート電極に注入される。これによりフィールドプレート電極の電位が経時変化する。フィールドプレート電極の電位が変動するとそれに応じて耐圧も変動するという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、半導体基板と、第１導電型の第１不純物領域と、第１導電型の第２不純物領域と、第１導電型のドリフト領域と、第１フィールドプレート電極と、第１ツェナーダイオードとを備えている。半導体基板は、互いに対向する第１面と第２面とを有している。第１不純物領域は、半導体基板の第１面に配置されたドレイン領域である。第２不純物領域は、半導体基板の第２面に配置されたソース領域である。ドリフト領域は、半導体基板の内部であって第１不純物領域と第２不純物領域との間に配置され、かつ第１不純物領域よりも低い第１導電型の不純物濃度を有している。半導体基板は、第２面からドリフト領域の内部に延びる溝を有している。第１フィールドプレート電極は、第１不純物領域と電気的に絶縁され、かつドリフト領域と絶縁しながら対向するように溝の内部に配置されている。第１ツェナーダイオードは、第２不純物領域および第１フィールドプレート電極の間に電気的に接続されている。第１ツェナーダイオードは、第２不純物領域から第１フィールドプレート電極へ向かう方向に対して順方向に接続されている。
他の実施の形態の半導体装置は、半導体基板と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第１導電型のドリフト領域と、第１フィールドプレート電極と、第１ツェナーダイオードとを備えている。半導体基板は、互いに対向する第１面と第２面とを有している。第１不純物領域は、半導体基板の第１面に配置されたカソード領域である。第２不純物領域は、半導体基板の第２面に配置されたアノード領域である。ドリフト領域は、半導体基板の内部であって第１不純物領域と第２不純物領域との間に配置され、かつ第１不純物領域よりも低い第１導電型の不純物濃度を有している。半導体基板は、第２面からドリフト領域の内部に延びる溝を有している。第１フィールドプレート電極は、第１不純物領域と電気的に絶縁され、かつドリフト領域と絶縁しながら対向するように溝の内部に配置されている。第１ツェナーダイオードは、第２不純物領域および第１フィールドプレート電極の間に電気的に接続されている。第１ツェナーダイオードは、第２不純物領域から第１フィールドプレート電極へ向かう方向に対して順方向に接続されている。
一実施の形態の半導体装置の製造方法は、以下の工程を備えている。
互いに対向する第１面と第２面とを有する半導体基板の第１面に、ドレイン領域である第１導電型の第１不純物領域が形成される。半導体基板の内部であって第１不純物領域の第２面側に、第１不純物領域よりも低い第１導電型の不純物濃度を有する第１導電型のドリフト領域が形成される。第２面からドリフト領域の内部に延びる溝が半導体基板に形成される。第１不純物領域と電気的に絶縁され、かつドリフト領域と絶縁しながら対向するように溝の内部に第１フィールドプレート電極が形成される。第１不純物領域との間でドリフト領域を挟み込むように半導体基板の第２面に、ソース領域である第１導電型の第２不純物領域が形成される。第２不純物領域および第１フィールドプレート電極の間に電気的に接続されたツェナーダイオードが形成される。ツェナーダイオードは、第２不純物領域から第１フィールドプレート電極へ向かう方向に対して順方向に接続されるように形成される。
前記実施の形態によれば、貫通電流の発生を防止でき、かつフィールドプレート電極の電位の経時変化を抑制できる半導体装置およびその製造方法を実現することができる。
本開示の半導体装置の構成を概念的に示す模式断面図である。 比較例における半導体装置の構成を示す平面図である。 実施の形態１における半導体装置の構成を概念的に示す模式断面図である。 実施の形態１における半導体装置の構成を示す平面図である。 図４の領域ＲＡを拡大して示す拡大平面図である。 図５のＶＩ−ＶＩ線に沿う概略断面図である。 図５のＶＩＩ−ＶＩＩ線に沿う概略断面図である。 図５のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。 図４の領域ＲＢを拡大して示す拡大平面図である。 図９のＸ−Ｘ線に沿う概略断面図である。 実施の形態１における半導体装置の各部の寸法を示す断面図である。 実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１０工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１１工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１２工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１３工程を示す断面図である。 実施の形態１における半導体装置の製造方法の第１４工程を示す断面図である。 実施の形態２における半導体装置の構成を概念的に示す模式断面図であって、図２７のＸＸＶＩ−ＸＸＶＩ線に沿う断面に対応する断面図である。 実施の形態２における半導体装置の構成を示す平面図であって、図２の領域ＲＡに対応する領域を拡大して示す拡大平面図である。 図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う概略断面図である。 図２７のＸＸＩＸ−ＸＸＩＸ線に沿う概略断面図である。 実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。 実施の形態２における半導体装置の製造方法の第３工程を示す断面図である。 実施の形態３における半導体装置の構成を概念的に示す模式断面図であって、図３４のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面に対応する断面図である。 実施の形態３における半導体装置の構成を示す平面図であって、図２の領域ＲＡに対応する領域を拡大して示す拡大平面図である。 図３４のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線とＸＸＸＶ−ＸＸＸＶ線とに沿う概略断面図である。 実施の形態３における半導体装置の製造方法の第１工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第２工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第３工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第４工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第５工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第６工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第７工程を示す断面図である。 実施の形態３における半導体装置の製造方法の第８工程を示す断面図である。 実施の形態２（Ａ）および実施の形態３（Ｂ）の各々における、ドレインに同じ電圧を印加した場合のセル内部のポテンシャル分布を示す図である。 図４４（Ａ）における線Ｌ１および図４４（Ｂ）の線Ｌ２の各々に沿う部分の電界の強さを示す図である。 実施の形態４における半導体装置の構成を概念的に示す模式断面図である。 実施の形態４における半導体装置の変形例の構成を概念的に示す模式断面図である。
以下、本開示の実施の形態における半導体装置について図に基づいて説明する。
（本開示の半導体装置）
まず本開示の半導体装置の構成について説明する。
本開示の半導体装置は、たとえばフィールドプレート型ＭＯＳトランジスタである。しかし本開示の半導体装置は、フィールドプレート型ＭＯＳトランジスタに限定されず、フィールドプレート電極を有するダイオードまたはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。以下においては、フィールドプレート型ＭＯＳトランジスタを例に挙げて、その構成を説明する。
図１に示されるように、フィールドプレート型ＭＯＳトランジスタは、ＭＯＳトランジスタと、フィールドプレート電極ＦＰ（第１フィールドプレート電極）とを有している。
ＭＯＳトランジスタは、ドレイン領域ＤＲ（第１不純物領域）と、ドリフト領域ＤＲＩと、チャネル領域ＣＤと、チャネル領域ＣＤ内部に配置されたソース領域ＳＲ（第２不純物領域）と、ゲート絶縁層ＧＩと、ゲート電極ＧＥとを主に有している。
このＭＯＳトランジスタは、半導体基板ＳＢに形成されている。半導体基板ＳＢは、互いに対向する第１面ＦＳと第２面ＳＳとを有している。
ドレイン領域ＤＲは、ｎ型の不純物領域（ｎ+不純物領域）であって、半導体基板ＳＢの第１面ＦＳに配置されている。ソース領域ＳＲは、ｎ型の不純物領域（ｎ+不純物領域）であって、半導体基板ＳＢの第２面ＳＳに配置されている。
ドリフト領域ＤＲＩは、半導体基板ＳＢの内部であってドレイン領域ＤＲとソース領域ＳＲとの間に配置されている。ドリフト領域ＤＲＩは、ｎ型の不純物領域であって、ドレイン領域ＤＲおよびソース領域ＳＲよりも低いｎ型不純物濃度を有している。ドリフト領域ＤＲＩは、ドレイン領域ＤＲと接している。
チャネル領域ＣＤは、半導体基板ＳＢの内部であってソース領域ＳＲとドリフト領域ＤＲＩとの間に配置されている。このチャネル領域ＣＤは、ドレイン領域ＤＲとの間でドリフト領域ＤＲＩを挟むように配置されている。チャネル領域ＣＤは、ソース領域ＳＲの周囲を取り囲むように第２面ＳＳに配置されている。チャネル領域ＣＤは、ｐ型の不純物領域であり、ソース領域ＳＲおよびドリフト領域ＤＲＩの各々とｐｎ接合を構成している。
半導体基板ＳＢは、第２面ＳＳからドリフト領域ＤＲＩの内部に延びる溝ＴＲを有している。この溝ＴＲの側壁には、ドリフト領域ＤＲＩ、チャネル領域ＣＤおよびソース領域ＳＲの各々が接している。
ゲート電極ＧＥは、溝ＴＲの内部に配置されている。ゲート電極ＧＥは、ゲート絶縁層ＧＩを挟んでチャネル領域ＣＤと対向している。これによりゲート電極ＧＥは、チャネル領域ＣＤと絶縁しながら対向している。
半導体基板ＳＢの第１面ＦＳ上にはドレイン電極ＤＥが配置されている。ドレイン電極ＤＥは、ドレイン領域ＤＲと接しており、ドレイン領域ＤＲと電気的に接続されている。半導体基板ＳＢの第２面ＳＳ上にはソース電極ＳＥが配置されている。ソース電極ＳＥは、ソース領域ＳＲおよびチャネル領域ＣＤの各々と接しており、ソース領域ＳＲおよびチャネル領域ＣＤの各々と電気的に接続されている。
フィールドプレート電極ＦＰは、溝ＴＲの内部に配置されている。フィールドプレート電極ＦＰは、フィールドプレート絶縁層ＦＩを挟んでドリフト領域ＤＲＩと対向している。これによりフィールドプレート電極ＦＰは、ドリフト領域ＤＲＩと絶縁しながら対向している。フィールドプレート電極ＦＰは、溝ＴＲ内においてゲート電極ＧＥよりも第１面ＦＳに近い側に位置している。フィールドプレート電極ＦＰは、ドレイン領域ＤＲと電気的に絶縁されている。
フィールドプレート電極ＦＰとゲート電極ＧＥとは、同じ溝ＴＲの内部に配置されている。ゲート絶縁層ＧＩの厚みＴ１は、フィールドプレート絶縁層ＦＩの厚みＴ２よりも薄い。ゲート絶縁層ＧＩとフィールドプレート絶縁層ＦＩとは溝ＴＲ内の絶縁層ＩＬに含まれている。
本開示の半導体装置は、ツェナーダイオードＺＤ（第１ツェナーダイオード）を有している。ツェナーダイオードＺＤは、ソース領域ＳＲおよびフィールドプレート電極ＦＰの間に電気的に接続されている。ツェナーダイオードＺＤは、ソース電極ＳＥに電気的に接続されており、このソース電極ＳＥを介在してソース領域ＳＲおよびチャネル領域ＣＤの双方と電気的に接続されている。
ツェナーダイオードＺＤは、ソース電極ＳＥ（またはソース領域ＳＲ）からフィールドプレート電極ＦＰへ向かう方向に対して順方向となるように接続されている。具体的には、ツェナーダイオードＺＤのアノードがソース電極ＳＥ（またはソース領域ＳＲ）に電気的に接続され、カソードがフィールドプレート電極ＦＰに電気的に接続されている。
このツェナーダイオードＺＤの降伏電圧（ツェナー降伏電圧）は、上記ＭＯＳトランジスタのドレイン−ソース間の耐圧以下に設定されている。またツェナーダイオードＺＤの寄生容量は、ゲート−フィールドプレート間容量Ｃｇｆおよびフィールドプレート−ドレイン間容量Ｃｆｄよりも十分に小さい値に設定されている。
次に、本開示の半導体装置の効果について、図２に示す比較例と対比して説明する。
図２に示されるように、比較例の半導体装置は、フィールドプレート電極ＦＰとドレイン領域ＤＲとの間にツェナーダイオードＺＤが電気的に接続され、かつフィールドプレート電極ＦＰとソース電極ＳＥ（またはソース領域ＳＲ）との間に抵抗ＲＥが電気的に接続されている。なお、これ以外の比較例の構成は、図１に示す本開示の半導体装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図２に示される比較例の構成においては、ツェナーダイオードＺＤがツェナー降伏電圧を越えるとドレイン領域ＤＲとソース電極ＳＥ（またはソース領域ＳＲ）との間に貫通電流が流れる。このため、ツェナーダイオードＺＤに直列に接続された抵抗ＲＥにおいて大きな損失が発生する。この損失を減らすため抵抗ＲＥを小さくするとフィールドプレート電極ＦＰの電位が十分に上がらないうえ、ドレイン領域ＤＲとソース領域ＳＲとの間のリーク電流が増加する。
これに対して本開示の半導体装置によれば、図１に示されるように、フィールドプレート電極ＦＰとドレイン領域ＤＲとは電気的に接続されている。このため、ＭＯＳトランジスタのドレイン領域ＤＲとソース領域ＳＲとの間に貫通電流が流れることはない。
また仮にフィールドプレート電極ＦＰが他の要素と電気的に絶縁された構成において、ドレイン領域ＤＲに高電圧が印加されたとき発生するホットキャリア（電子）がフィールドプレート電極ＦＰに注入されると、フィールドプレート電極ＦＰの電位が経時変化する。これにより、フィールドプレート電極ＦＰの電位が変動し、それに応じて耐圧も変動する。
これに対して本開示の半導体装置によれば、図１に示されるように、フィールドプレート電極ＦＰとソース電極ＳＥ（またはソース領域ＳＲ）とはツェナーダイオードＺＤを介在して電気的に接続されている。またツェナーダイオードＺＤは、ソース電極ＳＥ（またはソース領域ＳＲ）からフィールドプレート電極ＦＰへ向かう方向に対して順方向に接続されている。これによりフィールドプレート電極ＦＰにホットキャリア（電子）が注入された場合でも、そのホットキャリアはツェナーダイオードＺＤのリーク電流としてソース電極ＳＥ（またはソース領域ＳＲ）へ排出される。このため、フィールドプレート電極ＦＰの電位がホットキャリアにより経時変動することはない。
また本開示の半導体装置によれば、ドレイン領域ＤＲがバイアスされると、上記容量Ｃｆｄ、Ｃｇｆによってフィールドプレート電極ＦＰの電位（Ｖｆｐ）が上昇する（Ｖｆｐ＝Ｖｄｓ×Ｃｆｄ／（Ｃｇｆ＋Ｃｆｄ）；Ｖｄｓはドレイン−ソース間電圧）。
また本開示の半導体装置によれば、ソース−フィールドプレート間の電位差はツェナー降伏電圧以上には上昇しない。これによりフィールドプレート電極ＦＰに過大な電圧がかかることによるゲート−フィールドプレート間の絶縁破壊を防止することができる。
（実施の形態１）
次に、実施の形態１における半導体装置の構成について図３を用いて説明する。
図３に示されるように、本実施の形態の半導体装置の構成は、フィールドプレート電極ＦＰとソース電極ＳＥ（またはソース領域ＳＲ）との間に、２つのツェナーダイオードＺＤ１、ＺＤ２が電気的に接続されている点において図１に示す本開示の半導体装置の構成と異なっている。
２つのツェナーダイオードＺＤ１、ＺＤ２は、フィールドプレート電極ＦＰとソース電極ＳＥ（またはソース領域ＳＲ）との間において互いに直列に接続されている。ツェナーダイオードＺＤ１は、ソース電極ＳＥ（またはソース領域ＳＲ）からフィールドプレート電極ＦＰへ向かう方向に対して順方向となるように接続されている。ツェナーダイオードＺＤ２は、ソース電極ＳＥ（またはソース領域ＳＲ）からフィールドプレート電極ＦＰへ向かう方向に対して逆方向となるように接続されている。
ツェナーダイオードＺＤ１のカソードはフィールドプレート電極ＦＰに電気的に接続されている。ツェナーダイオードＺＤ１のアノードはツェナーダイオードＺＤ２のアノードと電気的に接続されている。ツェナーダイオードＺＤ２のカソードはソース領域ＳＲに電気的に接続されている。
なお、上記以外の本実施の形態の構成は、図１に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の具体的な構成について図４〜図１１を用いて説明する。
図４に示されるように、本実施の形態の半導体装置は、たとえば半導体チップＣＨである。ただし本実施の形態の半導体装置は半導体チップＣＨに限定されず、半導体チップに切り出す前の半導体ウエハの状態であってもよく、半導体チップを樹脂封止した後の半導体パッケージであってもよく、さらに他のデバイスと組み合わせなどした半導体モジュールであってもよい。
図４は半導体基板ＳＢの第２面ＳＳ側から見た平面図であり、図５は図４における領域ＲＡの拡大図であり、図９は図４における領域ＲＢの拡大図である。図４、図５および図９に示す平面視において、半導体基板ＳＢの第２面ＳＳの中央部にフィールドプレート型ＭＯＳトランジスタが配置されている。
フィールドプレート型ＭＯＳトランジスタの配置領域において、半導体基板ＳＢの第２面ＳＳには複数の溝ＴＲが配置されている。複数の溝ＴＲの各々は、互いに並走するように直線状に延びている。
平面視において、複数の溝ＴＲの配置領域を取り囲むようにソース電極用溝ＳＴＲが配置されている。
フィールドプレート型ＭＯＳトランジスタの配置領域上であって、半導体基板ＳＢの第２面ＳＳ上に、ゲート配線層ＧＩＣおよびソース電極ＳＥが配置されている。
ゲート配線層ＧＩＣは、平面視において溝ＴＲの延在方向とたとえば直交する方向に延びている。ソース電極ＳＥは、平面視においてゲート配線層ＧＩＣにより二分された領域の各々に位置するように配置されている。
平面視においてフィールドプレート型ＭＯＳトランジスタの配置領域の周囲を取り囲むようにガードリングＧＲが配置されている。ガードリングＧＲは、全周にわたって途切れることなく連続的に延びている。これによりガードリングＧＲは、平面視においてゲート配線層ＧＩＣおよびソース電極ＳＥの周囲を取り囲んでいる。
上記ゲート配線層ＧＩＣ、ソース電極ＳＥおよびガードリングＧＲは、同一の導電層から互いに分離するように形成されている。
なお平面視とは、半導体基板ＳＢの第２面ＳＳに対して直交する方向から半導体チップＣＨ（半導体装置）を見た視点を意味する。
図６に示されるように、この断面におけるＭＯＳトランジスタおよびフィールドプレート電極ＦＰの構成は図３に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
半導体基板ＳＢの第２面ＳＳ上には、層間絶縁層ＩＩが配置されている。層間絶縁層ＩＩは、ゲート電極ＧＥ上を覆っている。層間絶縁層ＩＩには、コンタクトホールＣＨ１が形成されている。コンタクトホールＣＨ１は、層間絶縁層ＩＩの上面からソース領域ＳＲおよびチャネル領域ＣＤに達している。
層間絶縁層ＩＩの上にはソース電極ＳＥが配置されている。ソース電極ＳＥは、コンタクトホールＣＨ１を通じてソース領域ＳＲおよびチャネル領域ＣＤに接している。これによりソース電極ＳＥは、コンタクトホールＣＨ１を通じてソース領域ＳＲおよびチャネル領域ＣＤに電気的に接続されている。
また半導体基板ＳＢの第１面ＦＳ上にはドレイン電極ＤＥが配置されている。ドレイン電極ＤＥは、ドレイン領域ＤＲと接しており、これによりドレイン領域ＤＲと電気的に接続されている。
図７および図８に示されるように、この断面においては、半導体基板ＳＢの第２面ＳＳ上に配置された層間絶縁層ＩＩには、コンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２は、層間絶縁層ＩＩの上面からゲート電極ＧＥに達している。
層間絶縁層ＩＩの上にはゲート配線層ＧＩＣが配置されている。ゲート配線層ＧＩＣは、コンタクトホールＣＨ２を通じてゲート電極ＧＥに接している。これによりゲート配線層ＧＩＣは、コンタクトホールＣＨ２を通じてゲート電極ＧＥに電気的に接続されている。
図１０に示されるように、この断面においては、２つのツェナーダイオードＺＤ１、ＺＤ２が配置されている。２つのツェナーダイオードＺＤ１、ＺＤ２は、フィールドプレート電極ＦＰおよびソース電極ＳＥとの間に電気的に接続されている。
ツェナーダイオードＺＤ１は、カソードとなるｎ+領域ＦＰと、アノードとなるｐ-領域ＰＲ１とを有している。ツェナーダイオードＺＤ１のｎ+領域ＦＰとｐ-領域ＰＲ１とはｐｎ接合を構成している。
ツェナーダイオードＺＤ２は、カソードとなるｎ+領域ＮＲと、アノードとなるｐ-領域ＰＲ２とを有している。ツェナーダイオードＺＤ２のｎ+領域ＮＲとｐ-領域ＰＲ２とはｐｎ接合を構成している。
ツェナーダイオードＺＤ１のｐ-領域ＰＲ１とツェナーダイオードＺＤ２のｐ-領域ＰＲ２との間には、ｐ+領域ＰＲ３が配置されている。ｐ+領域ＰＲ３は、ｐ-領域ＰＲ１とｐ-領域ＰＲ２との各々に接している。
上記２つのツェナーダイオードＺＤ１、ＺＤ２とフィールドプレート電極ＦＰとは、同じ導電層に形成されている。ツェナーダイオードＺＤ１、ＺＤ２およびフィールドプレート電極ＦＰが形成された導電層は、たとえば不純物が導入された多結晶シリコン（ドープドポリシリコン）から構成されている。
具体的には、多結晶シリコンにｎ型不純物が導入されることにより、フィールドプレート電極ＦＰ、ｎ+領域ＦＰおよびｎ+領域ＮＲが構成されている。特にフィールドプレート電極ＦＰとｎ+領域ＦＰとは、互いに共通のｎ+領域により構成されている。
また多結晶シリコンにｐ型不純物が導入されたドープドポリシリコンにより、ｐ-領域ＰＲ１、ｐ-領域ＰＲ２およびｐ+領域ＰＲ３が構成されている。ｐ-領域ＰＲ１およびｐ-領域ＰＲ２の各々のｐ型不純物濃度は、ｐ+領域ＰＲ３のｐ型不純物濃度よりも低い。
また上記２つのツェナーダイオードＺＤ１、ＺＤ２が形成される導電層の部分は、半導体基板ＳＢの第２面ＳＳの上に絶縁層ＩＬを介在して配置されている。つまりツェナーダイオードＺＤ１のｎ+領域ＦＰおよびｐ-領域ＰＲ１と、ツェナーダイオードＺＤ２のｎ+領域ＮＲおよびｐ-領域ＰＲ２と、ｐ+領域ＰＲ３の各々は、半導体基板ＳＢの第２面ＳＳの上に絶縁層ＩＬを介在して配置されている。
また半導体基板ＳＢの第２面ＳＳには、ソース電極用溝ＳＴＲが形成されている。ソース電極用溝ＳＴＲは、ドリフト領域ＤＲＩ内を第１面ＦＳ側に向かって延びている。ツェナーダイオードＺＤ２のカソードとなるｎ+領域ＮＲは、このソース電極用溝ＳＴＲ内を埋め込んでいる。ｎ+領域ＮＲとソース電極用溝ＳＴＲの壁面との間には、絶縁層ＩＬ２が配置されている。これによりｎ+領域ＮＲは、ドリフト領域ＤＲＩと絶縁しながら対向し、ソーストレンチ電極としても機能する。なお、絶縁層ＩＬ２は、溝ＴＲの壁面にも形成されており、フィールドプレート電極ＦＰとドリフト領域ＤＲＩとの間を電気的に接続している。
上記２つのツェナーダイオードＺＤ１、ＺＤ２が形成される導電層の部分は、絶縁層ＩＬ３により覆われている。絶縁層ＩＬ３には、溝ＴＲ内に凹部ＧＴＲが形成されている。凹部ＧＴＲの内部には、ゲート電極ＧＥが配置されている。
ゲート電極ＧＥおよび絶縁層ＩＬ３を覆うように層間絶縁層ＩＩが配置されている。この層間絶縁層ＩＩの上面から絶縁層ＩＬ３を貫通してｎ+領域ＮＲに達するようにコンタクトホールＣＨ３が形成されている。ソース電極ＳＥは、このコンタクトホールＣＨ３を通じてｎ+領域ＮＲと電気的に接続されている。
図１１に示されるように、半導体基板ＳＢにおけるエピタキシャル層の厚みＴＥＰ（ドリフト領域ＤＲＩおよびチャネル領域ＣＤの合計厚み）は、たとえば７μｍ以下である。チャネル領域ＣＤの深さＤＣＤは、たとえば１．０μｍ以下である。ソース領域ＳＲの深さＤＳＲは、たとえば０．３μｍ以下である。
溝ＴＲの深さＤＴＲは、たとえば６μｍ以下である。溝ＴＲの幅ＷＴＲは、たとえば１．３μｍ以下である。ゲート電極ＧＥの深さＤＧＥは、たとえば１．２μｍ以下である。フィールドプレート絶縁層ＦＩの厚みＴＦＰは、たとえば５５０ｎｍ以下である。ゲート絶縁層ＧＩの厚みＴＧＥは、たとえば５０ｎｍ以下である。
次に、本実施の形態の半導体装置の製造方法について図１２〜図２５を用いて説明する。
図１２に示されるように、ｎ+シリコン基板ＤＲ上にｎ型シリコンＤＲＩがエピタキシャル成長により形成される。これにより互いに対向する第１面ＦＳと第２面ＳＳとを有し、第１面ＦＳにｎ+ドレイン領域ＤＲを有し、かつ第２面ＳＳにｎ型ドリフト領域ＤＲＩを有する半導体基板ＳＢが形成される。この半導体基板ＳＢの第１面ＦＳに、所定の厚さのシリコン酸化膜ＩＬ１（絶縁層）が熱酸化などで形成される。
図１３に示されるように、酸化膜ＩＬ１上に写真製版技術によりトレンチのパターンを有するレジストパターン（図示せず）が形成される。このレジストパターンをマスクとして、ドライエッチングで酸化膜ＩＬ１がパターニングされる。さらにレジストパターンが剥離された後、酸化膜ＩＬ１をマスクとしてドライエッチングで半導体基板ＳＢに溝ＴＲおよびソース電極用溝ＳＴＲが形成される。この後、酸化膜ＩＬ１がＨＦ（フッ酸）水溶液などでウエットエッチングされて除去される。
図１４に示されるように、上記ウエットエッチングの後に熱酸化などにより半導体基板ＳＢの第２面ＳＳと、溝ＴＲおよびソース電極用溝ＳＴＲの各々の壁面とにシリコン酸化膜よりなる絶縁層ＩＬ２が形成される。
図１５に示されるように、絶縁層ＩＬ２の上にフィールドプレート電極ＦＰとなる多結晶シリコン層ＰＳ１がＣＶＤ（Chemical Vapor Deposition）法で堆積される。多結晶シリコン層ＰＳ１のうちフィールドプレート電極ＦＰ、ツェナーダイオードＺＤ１のｎ+領域ＦＰおよびツェナーダイオードＺＤ２のｎ+領域ＮＲとなる部分には、ｎ型の不純物がイオン注入などにより導入される。
また多結晶シリコン層ＰＳ１のうちツェナーダイオードＺＤ１のｐ-領域ＰＲ１、ツェナーダイオードＺＤ２のｐ-領域ＰＲ２、およびｐ+領域ＰＲ３となる部分には、ｐ型の不純物がイオン注入などにより導入される。
図１６に示されるように、ｎ型およびｐ型の不純物が注入された多結晶シリコン層ＰＳ１のツェナーダイオードＺＤ１、ＺＤ２となる箇所およびトレンチソース電極となる箇所を覆うレジストパターン（図示せず）が写真製版技術により形成される。このレジストパターンをマスクとして多結晶シリコン層ＰＳ１がドライエッチングされる。このときエッチング量が調整されることにより、溝ＴＲ内の多結晶シリコン層ＰＳ１はフィールドプレート電極ＦＰとなる部分、ツェナーダイオードＺＤ１、ＺＤ２となる部分などが残される。この後、レジストパターンがたとえばアッシングなどにより除去される。
図１７に示されるように、ＣＶＤ法によりたとえば酸化膜よりなる絶縁層ＩＬ３が多結晶シリコン層ＰＳ１を覆うように絶縁層ＩＬ２上に堆積される。このとき、溝ＴＲの内部は完全に絶縁層ＩＬ３で埋め込まれる。
図１８に示されるように、トレンチゲート電極および外周のガードリングコンタクトを形成する部分以外の箇所を覆うレジストパターン（図示せず）が写真製版技術により形成される。このレジストパターンをマスクとして、絶縁層ＩＬ３がドライエッチングされる。このときエッチング量が調整されることにより、溝ＴＲ内のフィールドプレート電極ＦＰ上に絶縁層ＩＬ３が残される。これにより溝ＴＲ内において絶縁層ＩＬ３に凹部ＧＴＲが形成される。また上記ドライエッチングにより、ガードリングコンタクトを形成する部分において、絶縁層ＩＬ２、ＩＬ３が除去されて、半導体基板ＳＢの第２面ＳＳが露出する。この後、レジストパターンがたとえばアッシングなどにより除去される。
図１９に示されるように、半導体基板ＳＢの第２面ＳＳおよび溝ＴＲの壁面が熱酸化により酸化され、たとえばシリコン酸化膜よりなる絶縁層ＩＬ４が形成される。溝ＴＲの壁面に形成された絶縁層ＩＬ４の部分は、ゲート絶縁層ＧＩとして機能する。この後、溝ＴＲを埋め込むように、かつ絶縁層ＩＬ３、ＩＬ４を覆うように、多結晶シリコン層ＰＳ２が形成される。この後、多結晶シリコン層ＰＳ２がドライエッチングされる。
図２０に示されるように、上記のドライエッチングにより、溝ＴＲの内部を埋め込むように（凹部ＧＴＲ内を埋め込むように）多結晶シリコン層ＰＳ２からゲート電極ＧＥが形成される。
図２１に示されるように、写真製版技術によりレジストパターン（図示せず）が形成され、このレジストパターンをマスクとしてイオン注入によりｐ型の不純物が半導体基板ＳＢの第２面ＳＳに注入される。これにより半導体基板ＳＢの第２面ＳＳにチャネル領域ＣＤが形成される。この後、このレジストパターンがたとえばアッシングなどにより除去される。
この後、写真製版技術により別のレジストパターン（図示せず）が形成され、このレジストパターンをマスクとしてイオン注入によりｎ型の不純物が半導体基板ＳＢの第２面ＳＳに注入される。これにより半導体基板ＳＢの第２面ＳＳにソース領域ＳＲおよびｎ+ガードリング用不純物領域ＮＲＧが形成される。この後、このレジストパターンもたとえばアッシングなどにより除去される。
なお上記レジストパターンの除去後には不純物活性化のためのアニール処理が行われる。
図２２に示されるように、半導体基板ＳＢの第２面ＳＳの全面上に、リンガラスなどからなる層間絶縁層ＩＩが堆積される。この後、ＣＭＰ（Chemical Mechanical Polishing）法により層間絶縁層ＩＩの表面が平坦化される。
図２３に示されるように、写真製版技術によりコンタクトホール形成用のレジストパターン（図示せず）が形成される。このレジストパターンをマスクとして層間絶縁層ＩＩなどにドライエッチングが行われる。これにより層間絶縁層ＩＩの上面からｎ+領域ＮＲに達するコンタクトホールＣＨ３と、層間絶縁層ＩＩの上面からｎ+ガードリング用不純物領域ＮＲＧに達するコンタクトホールＣＨ４とが形成される。この後、レジストパターンがたとえばアッシングなどにより除去される。
図２４に示されるように、たとえばアルミニウムなどからなる導電層が、スパッタリングなどによって半導体基板ＳＢの第２面ＳＳの全面上に堆積される。この後、写真製版技術およびドライエッチング技術により導電層がパターニングされる。これにより導電層から、ゲート配線層ＧＩＣ、ソース電極ＳＥ、ガードリングＧＲなどの配線層が形成される。
図２５に示されるように、上記配線層の上に、ポリイミドなどよりなる表面保護層ＰＦが形成される。この後、写真製版技術およびエッチング技術により、表面保護層ＰＦにパッド開口部が形成される。
その後、半導体基板ＳＢの第１面ＦＳ側から半導体基板ＳＢが所定の厚さに研削される。その研磨された半導体基板ＳＢの第１面ＦＳに、ドレイン電極ＤＥがスパッタリングなどで形成される。
以上により本実施の形態の半導体装置が製造される。
次に、本実施の形態の効果について説明する。
本実施の形態においては、図１に示す構成と同様、図３に示されるように、フィールドプレート電極ＦＰとドレイン領域ＤＲとは電気的に絶縁されている。このため、ＭＯＳトランジスタのドレイン領域ＤＲとソース領域ＳＲとの間に貫通電流が流れることはない。
また本実施の形態においては、図１に示す構成と同様、フィールドプレート電極ＦＰとソース領域ＳＲとはツェナーダイオードＺＤ１を介在して電気的に接続されている。またツェナーダイオードＺＤ１は、ソース電極ＳＥ（またはソース領域ＳＲ）からフィールドプレート電極ＦＰへ向かう方向に対して順方向に接続されている。これによりフィールドプレート電極ＦＰにホットキャリアが注入された場合でも、そのホットキャリアはツェナーダイオードＺＤ１のリーク電流としてソース電極ＳＥ（またはソース領域ＳＲ）へ排出される。このため、フィールドプレート電極ＦＰの電位がホットキャリアにより経時変動することはない。
また本実施の形態においては、図３に示されるように、フィールドプレート電極ＦＰとソース電極ＳＥ（またはソース領域ＳＲ）との間に、アノードが共通する２つのツェナーダイオードＺＤ１、ＺＤ２が電気的に接続されている。ソース−フィールドプレート間に順方向に接続されたツェナーダイオードＺＤ１はフィールドプレート電位を発生させる。また。ソース−フィールドプレート間に逆方向に接続されたツェナーダイオードＺＤ２は、負電位方向にもフィールドプレート電位を制限する。これによりフィールドプレート絶縁層ＦＩを絶縁破壊から保護することが容易となる。
また本実施の形態においては、２つのツェナーダイオードＺＤ１、ＺＤ２がフィールドプレート電極ＦＰと共通の導電層（たとえば多結晶シリコン）から形成される。このため少ない製造工程で半導体装置を製造することが可能となる。
（実施の形態２）
次に、実施の形態２における半導体装置の構成について図２６〜図２９を用いて説明する。
図２６に示されるように、本実施の形態の半導体装置の構成は、図３に示す実施の形態１の構成と比較して、フィールドプレート電極ＦＰとゲート電極ＧＥとが互いに異なる溝ＴＲ１、ＴＲ２内に配置されている点において異なっている。
本実施の形態では、互いに異なる溝ＴＲ１、ＴＲ２の各々が半導体基板ＳＢの第２面ＳＳに形成されている。溝ＴＲ１および溝ＴＲ２は互いに分離している。溝ＴＲ１、ＴＲ２の深さは異なっている。溝ＴＲ２は、溝ＴＲ１よりも深く形成されている。
図２６に示されるように、溝ＴＲ１は、半導体基板ＳＢの第２面ＳＳからチャネル領域ＣＤを貫通してドリフト領域ＤＲＩに達するように形成されている。このため溝ＴＲ１の底壁はドリフト領域ＤＲＩに接している。また溝ＴＲ１の側壁は、チャネル領域ＣＤおよびソース領域ＳＲの各々と接している。
溝ＴＲ１の内部には、ゲート電極ＧＥが配置されている。ゲート電極ＧＥと溝ＴＲ１の壁面との間にはゲート絶縁層ＧＩが配置されている。これによりゲート電極ＧＥは、チャネル領域ＣＤと絶縁しながら対向している。
溝ＴＲ２は、半導体基板ＳＢの第２面ＳＳからチャネル領域ＣＤを貫通してドリフト領域ＤＲＩに達するとともに、ドリフト領域ＤＲＩ内に深く延びるように形成されている。このため溝ＴＲ２の側壁の一部および底壁はドリフト領域ＤＲＩに接している。また溝ＴＲ２の側壁の他の部分は、チャネル領域ＣＤと接している。
溝ＴＲ２の内部には、フィールドプレート電極ＦＰが配置されている。フィールドプレート電極ＦＰと溝ＴＲ２の壁面との間には、フィールドプレート絶縁層ＦＩが配置されている。これにより、フィールドプレート電極ＦＰは、ドリフト領域ＤＲＩおよびチャネル領域ＣＤの各々と絶縁しながら対向している。
半導体基板ＳＢの第２面ＳＳ上には、層間絶縁層ＩＩが配置されている。層間絶縁層ＩＩには、コンタクトホールＣＨ１（図２６）、ＣＨ３（図２７、２８）、ＣＨ４（図２７、２８、２９）が形成されている。
コンタクトホールＣＨ１は、層間絶縁層ＩＩの上面からソース領域ＳＲおよびチャネル領域ＣＤの双方に達するように形成されている。コンタクトホールＣＨ１は、溝ＴＲ１と溝ＴＲ２とに挟まれる第２面ＳＳの領域に達している。
層間絶縁層ＩＩの上には、ソース電極ＳＥが配置されている。ソース電極ＳＥは、コンタクトホールＣＨ１を通じてソース領域ＳＲおよびチャネル領域ＣＤの双方と電気的に接続するように配置されている。
なお、上記以外の本実施の形態の構成は、図３に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の製造方法について図３０〜図３２を用いて説明する。
本実施の形態の製造方法は、まず図１２〜図１５に示す実施の形態１の工程と同様の工程を経る。この後、図３０に示されるように、溝ＴＲ（本実施の形態における溝ＴＲ２）内のドープドポリシリコンＰＳ１は深くエッチングされない。
図３１に示されるように、ＣＶＤ法によりたとえば酸化膜よりなる絶縁層ＩＬ３が多結晶シリコン層ＰＳ１を覆うように絶縁層ＩＬ２上に堆積される。
図３２に示されるように、溝ＴＲ１形成用のパターンを有するレジストパターン（図示せず）が写真製版技術により形成される。このレジストパターンをマスクとして、絶縁層ＩＬ２、ＩＬ３および半導体基板ＳＢがドライエッチングされる。これにより半導体基板ＳＢに溝ＴＲ１が形成される。この後、レジストパターンはたとえばアッシングなどにより除去される。
この後、本実施の形態の製造方法は、図１９〜図２５に示す実施の形態１の工程と同様の工程を経る。これにより図２６〜図２９に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態の効果について説明する。
本実施の形態においては、図３に示す構成と同様、図２６に示されるように、フィールドプレート電極ＦＰとドレイン領域ＤＲとは電気的に絶縁されている。このため、ＭＯＳトランジスタのドレイン領域ＤＲとソース領域ＳＲとの間に貫通電流が流れることはない。
また本実施の形態においては、図３に示す構成と同様、図２６に示されるように、フィールドプレート電極ＦＰとソース電極ＳＥ（またはソース領域ＳＲ）とはツェナーダイオードＺＤ１を介在して電気的に接続されている。またツェナーダイオードＺＤ１は、ソース電極ＳＥ（またはソース領域ＳＲ）からフィールドプレート電極ＦＰへ向かう方向に対して順方向に接続されている。これによりフィールドプレート電極ＦＰにホットキャリアが注入された場合でも、そのホットキャリアはツェナーダイオードＺＤ１のリーク電流としてソース電極ＳＥ（またはソース領域ＳＲ）へ排出される。このため、フィールドプレート電極ＦＰの電位がホットキャリアにより経時変動することはない。
また本実施の形態においては、図３に示す構成と同様、図２６に示されるように、フィールドプレート電極ＦＰとソース領域ＳＲとの間に、アノードが共通する２つのツェナーダイオードＺＤ１、ＺＤ２が電気的に接続されている。ソース−フィールドプレート間に順方向に接続されたツェナーダイオードＺＤ１はフィールドプレート電位を発生させる。また。ソース−フィールドプレート間に逆方向に接続されたツェナーダイオードＺＤ２は、負電位方向にもフィールドプレート電位を制限する。これによりフィールドプレート絶縁層ＦＩを絶縁破壊から保護することが容易となる。
また本実施の形態によれば、図２６に示されるように、ゲート電極ＧＥとフィールドプレート電極ＦＰとがそれぞれ別の溝ＴＲ１、ＴＲ２内に形成されている。これにより、精密なエッチング量の制御が必要とされるゲート電極ＧＥとフィールドプレート電極ＦＰとの間の絶縁膜の形成工程(図１８)が不要となり、半導体装置の製造が容易となる。
また本実施の形態によれば、フィールドプレート電極ＦＰとゲート電極ＧＥとの間の寄生容量Ｃｇｆが小さくなる。このためゲート−ドレイン間寄生容量Ｃｇｄも小さくなり、この寄生容量Ｃｇｄが小さくなることで高速スイッチングが可能となる。
（実施の形態３）
次に、実施の形態３における半導体装置の構成について図３３〜図３５を用いて説明する。
図３３に示されるように、本実施の形態の半導体装置の構成は、図２６〜図２９に示す実施の形態２の構成と比較して、フィールドプレート電極が第１フィールドプレート電極ＦＰ１と第２フィールドプレート電極ＦＰ２とに分かれている点において異なっている。
本実施の形態では、第１フィールドプレート電極ＦＰ１と第２フィールドプレート電極ＦＰ２とは、同一の溝ＴＲ２内に配置されている。第２フィールドプレート電極ＦＰ２は、第１フィールドプレート電極ＦＰ１と分離され、第１フィールドプレート電極ＦＰ１よりも第２面ＳＳの近くに位置している。
第１フィールドプレート電極ＦＰ１は、ツェナーダイオードＺＤ１、ＺＤ２を介在してソース領域ＳＲに電気的に接続されている。第２フィールドプレート電極ＦＰ２は、ツェナーダイオードを介在しないでソース領域ＳＲに電気的に接続されている。
第１フィールドプレート電極ＦＰ１と溝ＴＲ２の壁面との間には、第１フィールドプレート絶縁層ＦＩ１が配置されている。第２フィールドプレート電極ＦＰ２と溝ＴＲ２の壁面との間には、第２フィールドプレート絶縁層ＦＩ２が配置されている。第１フィールドプレート絶縁層ＦＩ１の厚みは、第２フィールドプレート絶縁層ＦＩ２の厚みよりも厚い。
図３４および図３５に示されるように、第２フィールドプレート電極ＦＰ２の上面上には、絶縁層ＩＬ５、ＩＬ６が配置されている。溝ＴＲ２の真上において、層間絶縁層ＩＩの上面から絶縁層ＩＬ５、ＩＬ６を貫通して第２フィールドプレート電極ＦＰ２に達するコンタクトホールＣＨ５が形成されている。このコンタクトホールＣＨ５を通じて、ソース電極ＳＥは第２フィールドプレート電極ＦＰ２と電気的に接続されている。
なお、上記以外の本実施の形態の構成は、図２６〜図２９に示す実施の形態２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
次に、本実施の形態の半導体装置の製造方法について図３６〜図４３を用いて説明する。
本実施の形態の製造方法は、まず図１２〜図１８に示す実施の形態１の工程と同様の工程を経る。この後、図３６に示されるように、半導体基板ＳＢの第２面ＳＳおよび溝ＴＲの壁面が熱酸化により酸化され、たとえばシリコン酸化膜よりなる絶縁層ＩＬ４が形成される。溝ＴＲ２の壁面に形成された絶縁層ＩＬ４の部分は、フィールドプレート絶縁層ＦＩ２として機能する。この後、溝ＴＲ２を埋め込むように、かつ絶縁層ＩＬ３、ＩＬ４を覆うように、多結晶シリコン層ＰＳ２が形成される。この後、多結晶シリコン層ＰＳ２がドライエッチングされる。
図３７に示されるように、上記のドライエッチにより、溝ＴＲ２内を埋め込むように（凹部ＧＴＲ内を埋め込むように）導電層ＰＳ２から第２フィールドプレート電極ＦＰ２が形成される。この後、溝ＴＲ１加工用のマスク層となる絶縁層ＩＬ５（たとえばシリコン酸化膜）がＣＶＤ法により堆積される。次いで写真製版技術およびエッチング技術により絶縁層ＩＬ５が溝ＴＲ１加工用のパターンを有するようにパターニングされる。この絶縁層ＩＬ５をマスクとして、絶縁層ＩＬ４および半導体基板ＳＢがエッチングされる。これにより、半導体基板ＳＢの第２面ＳＳに溝ＴＲ１が形成される。
図３８に示されるように、溝ＴＲ１内部が熱酸化される。これにより溝ＴＲ１の内壁に、たとえばシリコン酸化膜よりなるゲート絶縁層ＧＩが形成される。
図３９に示されるように、溝ＴＲ１内を埋め込むように絶縁層ＩＬ５上に、たとえば多結晶シリコンよりなる導電層ＧＥが形成される。この後、この導電層ＧＥがドライエッチングされることにより、溝ＴＲ１内にのみ導電層ＧＥが残存されて、ゲート電極ＧＥが溝ＴＲ１内に形成される。この後、半導体基板ＳＢの第２面ＳＳの全面上に、ＣＶＤ法によりたとえばシリコン酸化膜よりなる絶縁層ＩＬ６が堆積される。これにより溝ＴＲ１の開口部が絶縁層ＩＬ６により埋め込まれる。
図４０に示されるように、絶縁層ＩＬ６〜ＩＬ３などがドライエッチングされる。これにより絶縁層ＩＬ６〜ＩＬ３が半導体基板ＳＢの第２面ＳＳ上を薄く覆う。この状態で、写真製版技術によりレジストパターン（図示せず）が形成され、このレジストパターンをマスクとしてイオン注入によりｐ型の不純物が半導体基板ＳＢの第２面ＳＳに注入される。これにより半導体基板ＳＢの第２面ＳＳにチャネル領域ＣＤが形成される。この後、このレジストパターンがたとえばアッシングなどにより除去される。
この後、写真製版技術により別のレジストパターン（図示せず）が形成され、このレジストパターンをマスクとしてイオン注入によりｎ型の不純物が半導体基板ＳＢの第２面ＳＳに注入される。これにより半導体基板ＳＢの第２面ＳＳにソース領域ＳＲおよびｎ+ガードリング用不純物領域ＮＲＧが形成される。この後、このレジストパターンもたとえばアッシングなどにより除去される。
なお上記レジストパターンの除去後には不純物活性化のためのアニール処理が行われる。
図４１に示されるように、半導体基板ＳＢの第２面ＳＳの全面上に、リンガラスなどからなる層間絶縁層ＩＩが堆積される。この後、層間絶縁層ＩＩの上面がＣＭＰ法などにより平坦化される。
図４２に示されるように、写真製版技術によりコンタクトホール形成用のレジストパターン（図示せず）が形成される。このレジストパターンをマスクとして層間絶縁層ＩＩなどにドライエッチングが行われる。これにより層間絶縁層ＩＩの上面からｎ+領域ＮＲに達するコンタクトホールＣＨ３と、層間絶縁層ＩＩの上面からｎ+ガードリング用不純物領域ＮＲＧに達するコンタクトホールＣＨ４とが形成される。また層間絶縁層ＩＩの上面からソース領域ＳＲおよびチャネル領域ＣＤの双方に達するコンタクトホールＣＨ１と、層間絶縁層ＩＩの上面から第２フィールドプレート電極ＦＰ２に達するコンタクトホールＣＨ５とが形成される。
図４３に示されるように、たとえばアルミニウムなどからなる導電層が、スパッタリングなどによって半導体基板ＳＢの第２面ＳＳの全面上に堆積される。この後、写真製版技術およびドライエッチング技術により導電層がパターニングされる。これにより導電層から、ゲート配線層ＧＩＣ、ソース電極ＳＥ、ガードリングＧＲなどの配線層が形成される。
図３５に示されるように、上記配線層の上に、ポリイミドなどよりなる表面保護層ＰＦが形成される。この後、写真製版技術およびエッチング技術により、表面保護層ＰＦにパッド開口部が形成される。その後、半導体基板ＳＢの第１面ＦＳ側から半導体基板ＳＢが所定の厚さに研削される。その研磨された半導体基板ＳＢの第１面ＦＳに、ドレイン電極ＤＥがスパッタリングなどで形成される。
上記により図３３〜図３５に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態の効果について説明する。
本実施の形態においては、図３に示す構成と同様、図３３に示されるように、フィールドプレート電極ＦＰ１、ＦＰ２とドレイン領域ＤＲとは電気的に絶縁されている。このため、ＭＯＳトランジスタのドレイン領域ＤＲとソース領域ＳＲとの間に貫通電流が流れることはない。
また本実施の形態においては、図３に示す構成と同様、図３３に示されるように、フィールドプレート電極ＦＰ１とソース領域ＳＲとはツェナーダイオードＺＤ１を介在して電気的に接続されている。またツェナーダイオードＺＤ１は、ソース領域ＳＲからフィールドプレート電極ＦＰ１へ向かう方向に対して順方向に接続されている。これによりフィールドプレート電極ＦＰ１にホットキャリアが注入された場合でも、そのホットキャリアはツェナーダイオードＺＤ１のリーク電流としてソース領域ＳＲへ排出される。このため、フィールドプレート電極ＦＰ１の電位がホットキャリアにより経時変動することはない。
また本実施の形態においては、図３に示す構成と同様、図３３に示されるように、フィールドプレート電極ＦＰとソース領域ＳＲとの間に、アノードが共通する２つのツェナーダイオードＺＤ１、ＺＤ２が電気的に接続されている。ソース−フィールドプレート間に順方向に接続されたツェナーダイオードＺＤ１はフィールドプレート電位を発生させる。また。ソース−フィールドプレート間に逆方向に接続されたツェナーダイオードＺＤ２は、負電位方向にもフィールドプレート電位を制限する。これによりフィールドプレート絶縁層ＦＩを絶縁破壊から保護することが容易となる。
また本実施の形態においては、図３３に示されるように、ゲート電極ＧＥとフィールドプレート電極ＦＰ１、ＦＰ２とが互いに異なる溝ＴＲ１、ＴＲ２の内部に配置されている。このため実施の形態２と同様、精密なエッチング量の制御が必要とされるゲート電極ＧＥとフィールドプレート電極ＦＰ１、ＦＰ２間の絶縁層を形成する必要がなく、半導体装置の製造が容易である。
また本実施の形態においては、図３３に示されるように、ゲート電極ＧＥと対向する第２フィールドプレート電極ＦＰ２の電位がソース電位に固定されている。このため図２６に示される実施の形態２のようにフィールドプレート電極ＦＰの電位がドレイン電位によって可変しやすい構成と比較して、本実施の形態においてはさらに寄生容量Ｃｇｆを小さくすることが可能となる。
また本実施の形態においては、図３３に示されるように、フィールドプレート電極が第１および第２フィールドプレート電極ＦＰ１、ＦＰ２に分かれている。このため第１および第２フィールドプレート電極ＦＰ１、ＦＰ２の深さ方向の長さとフィールドプレート絶縁層ＦＩ１、ＦＩ２の厚みとを個別に調整することができる。これらの調整により本実施の形態においては、実施の形態１、２に比較してドレイン−ソース間の耐圧を大きくする(同一耐圧で、抵抗をさらに小さくする)ことができる。
また本発明者は、実施の形態２および実施の形態３の各々の構造においてドレインに同じ電圧をかけた状態でのＭＯＳトランジスタのセル内部における電位分布(等電位線)を調べた。その結果を図４４（Ａ）、（Ｂ）に示す。
図４４（Ａ）は実施の形態２の構造における電位分布を示し、図４４（Ｂ）は実施の形態３の構造における電位分布を示している。図４４（Ａ）に示されるように、実施の形態２の構造では、ドレインに近い側で等電位線の間隔が最も小さくなり、ソースに近づくにつれて等電位線同士の間隔が広がっている。等電位線同士の間隔は、半導体基板ＳＢの第２面ＳＳからの深さが３μｍ以下程度の位置で最も広がり、チャネル接合付近でまた狭くなっている。
一方、実施の形態３の構造では、図４４（Ｂ）に示されるように、等電位線同士の間隔がドレインに近い側において最も小さいのは同様であるが、ソースに近づくにつれての等電位線の間隔の変化は実施の形態２の変化に比べ緩やかで、均等な間隔に近くなっている。等電位線の間隔は電界強度を表す。このため図４４（Ａ）、（Ｂ）の結果は、実施の形態３の構造においてはドレイン電圧が印加されたときにドリフト領域中の電界強度分布がより均一に近くなることを示している。
図４５は、図４４（Ａ）における線Ｌ１および図４４（Ｂ）における線Ｌ２の各々に沿った電界強度分布を示す。図４５に示されるように、実施の形態３の構造では、実施の形態２の構造と比較して、第２フィールドプレートＦＰ２の下端付近で電界強度が強くなっている。このことから実施の形態３によれば、電界強度分布をより均一化することができ、それによって絶縁破壊をより高い電圧まで起こさないようにすることができる。
（実施の形態４）
実施の形態１〜３においてはＭＯＳトランジスタについて説明したが、上記実施の形態１〜３の構成はダイオードにも適用することができる。上記実施の形態１〜３の構成をダイオードに適用した場合にも、ＭＯＳトランジスタと同様、より導通抵抗が低く、かつ高耐圧のダイオードを得ることができる。以下、上記実施の形態をダイオードに適用した構成について説明する。
図４６は、図２６の構成をダイオードに適用した構成を示す断面図である。図４６に示された構成は、図２６に示された構成と比較して、ゲート電極とソース領域とが省略された点において主に異なっている。
図４６に示されるように、フィールドプレート型ダイオードは、ダイオードと、フィールドプレート電極ＦＰ（第１フィールドプレート電極）とを有している。
ダイオードは、カソード領域ＣＴ（第１不純物領域）と、ドリフト領域ＤＲＩと、アノード領域ＡＮとを主に有している。
カソード領域ＣＴは、ｎ型の不純物領域（ｎ+不純物領域）であって、半導体基板ＳＢの第１面ＦＳに配置されている。アノード領域ＡＮは、ｐ型の不純物領域であって、半導体基板ＳＢの第２面ＳＳに配置されている。
ドリフト領域ＤＲＩは、半導体基板ＳＢの内部であってカソード領域ＣＴとアノード領域ＡＮとの間に配置されている。ドリフト領域ＤＲＩは、ｎ型の不純物領域であって、カソード領域ＣＴよりも低いｎ型不純物濃度を有している。ドリフト領域ＤＲＩとアノード領域ＡＮとはｐｎ接合を構成している。
半導体基板ＳＢは、第２面ＳＳからドリフト領域ＤＲＩの内部に延びる溝ＴＲを有している。この溝ＴＲの側壁には、ドリフト領域ＤＲＩおよびアノード領域ＡＮの各々が接している。
半導体基板ＳＢの第１面ＦＳ上にはカソード電極ＣＥが配置されている。カソード電極ＣＥは、カソード領域ＣＴと接しており、カソード領域ＣＴと電気的に接続されている。半導体基板ＳＢの第２面ＳＳ上にはアノード電極ＡＥが配置されている。アノード電極ＡＥは、アノード領域ＡＮと接しており、アノード領域ＡＮと電気的に接続されている。
フィールドプレート電極ＦＰは、溝ＴＲの内部に配置されている。フィールドプレート電極ＦＰは、フィールドプレート絶縁層ＦＩを挟んでドリフト領域ＤＲＩと対向している。これによりフィールドプレート電極ＦＰは、ドリフト領域ＤＲＩと絶縁しながら対向している。
アノード領域ＡＮおよびフィールドプレート電極ＦＰの間に電気的に接続されたツェナーダイオードＺＤ１、ＺＤ２を有している。ツェナーダイオードＺＤ１は、ソース領域ＳＲからフィールドプレート電極ＦＰへ向かう方向に対して順方向となるように接続されている。ツェナーダイオードＺＤ２は、ソース領域ＳＲからフィールドプレート電極ＦＰへ向かう方向に対して逆方向となるように接続されている。
具体的には、ツェナーダイオードＺＤ１のカソードはフィールドプレート電極ＦＰに電気的に接続されている。ツェナーダイオードＺＤ１のアノードはツェナーダイオードＺＤ２のアノードに電気的に接続されている。ツェナーダイオードＺＤ２のカソードはアノード電極ＡＥを介在してアノード領域ＡＮに電気的に接続されている。
図４６に示す構成は、たとえば図１２〜図１５に示す製造工程と同様の工程を経て、その後に図３０および図３１に示す製造工程と同様の工程を経て、その後に図４６に示されるアノード領域ＡＮ、層間絶縁層ＩＩおよびアノード電極ＡＥが形成されることにより製造される。
図４６に示す構成によれば、図２６に示す構成とほぼ同じ効果を得ることができる。
図４７は、図４６の構成においてフィールドプレート電極ＦＰを第１フィールドプレート電極ＦＰ１と第２フィールドプレート電極ＦＰ２とに分けた構成を有している。図４７に示されるように、この構成では、第１フィールドプレート電極ＦＰ１と第２フィールドプレート電極ＦＰ２とは、同一の溝ＴＲ２内に配置されている。第２フィールドプレート電極ＦＰ２は、第１フィールドプレート電極ＦＰ１と分離され、第１フィールドプレート電極ＦＰ１よりも第２面ＳＳの近くに位置している。
第１フィールドプレート電極ＦＰ１は、ツェナーダイオードＺＤ１、ＺＤ２を介在してソース領域ＳＲに電気的に接続されている。第２フィールドプレート電極ＦＰ２は、ツェナーダイオードを介在しないでソース領域ＳＲに電気的に接続されている。
第１フィールドプレート電極ＦＰ１と溝ＴＲ２の壁面との間には、第１フィールドプレート絶縁層ＦＩ１が配置されている。これにより第１フィールドプレート電極ＦＰ１は、ドリフト領域ＤＲＩと電気的に絶縁されながら対向している。
第２フィールドプレート電極ＦＰ２と溝ＴＲ２の壁面との間には、第２フィールドプレート絶縁層ＦＩ２が配置されている。これにより第２フィールドプレート電極ＦＰ２は、ドリフト領域ＤＲＩおよびアノード領域ＡＭの各々と電気的に絶縁されながら対向している。第１フィールドプレート絶縁層ＦＩ１の厚みは、第２フィールドプレート絶縁層ＦＩ２の厚みよりも厚い。
なお、上記以外の図４７の構成は、図４６に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
図４７に示す構成は、たとえば図１２〜図２０に示す製造工程と同様の工程を経て、その後に図４７に示されるアノード領域ＡＮ、層間絶縁層ＩＩおよびアノード電極ＡＥが形成されることにより製造される。
図４７に示す構成によれば、図３３に示す構成とほぼ同じ効果を得ることができる。
また図４６、４７の構成においてアノード領域ＡＮとフィールドプレート電極ＦＰ（またはＦＰ１）との間に、図１に示されるような１つのツェナーダイオードＺＤのみが電気的に接続されてもよい。また図２６、３３の構成においてソース領域ＳＲとフィールドプレート電極ＦＰ（またはＦＰ１）との間に、図１に示されるような１つのツェナーダイオードＺＤのみが電気的に接続されてもよい。
（その他）
上記実施の形態においては、フィールドプレート型のＭＯＳトランジスタおよびダイオードについて説明したが、上記実施の形態の構成はフィールドプレート型ＩＧＢＴにも適用可能である。具体的には、実施の形態１〜３におけるドレイン領域がｐ型のコレクタ領域に置き換えられることにより、上記実施の形態１〜３の構成をフィールドプレート型ＩＧＢＴに適用することが可能である。
また上記実施の形態１〜３においてはｎチャネル型ＭＯＳトランジスタについて説明したが、ｐチャネル型ＭＯＳトランジスタに適用することもできる。これと同様に、ダイオードおよびＩＧＢＴに関しても上記実施の形態の構成を逆導電型に適用することができる。
また上記実施の形態１〜３においてはＭＯＳトランジスタについて説明したが、実施の形態１〜３の構成はＭＩＳ（Metal Insulation Semiconductor）トランジスタにももちろん適用することができる。
以上に関して、さらに以下の付記を開示する。
（付記１）
互いに対向する第１面と第２面とを有する半導体基板の前記第１面に、カソード領域である第１導電型の第１不純物領域を形成する工程と、
前記半導体基板の内部であって前記第１不純物領域の前記第２面側に、前記第１不純物領域よりも低い第１導電型の不純物濃度を有する第１導電型のドリフト領域を形成する工程と、
前記第２面から前記ドリフト領域の内部に延びる溝を前記半導体基板に形成する工程と、
前記第１不純物領域と電気的に絶縁され、かつ前記ドリフト領域と絶縁しながら対向するように前記溝の内部に第１フィールドプレート電極を形成する工程と、
前記第１不純物領域との間で前記ドリフト領域を挟み込むように前記半導体基板の前記第２面に、アノード領域である第２導電型の第２不純物領域を形成する工程と、
前記第２不純物領域および前記第１フィールドプレート電極の間に電気的に接続されたツェナーダイオードを形成する工程と、を備え、
前記ツェナーダイオードは、前記第２不純物領域から前記第１フィールドプレート電極へ向かう方向に対して順方向に接続されるように形成される、半導体装置の製造方法。
（付記２）
前記第１フィールドプレート電極と前記ツェナーダイオードは同一の導電層から形成される、付記１に記載の半導体装置の製造方法。
（付記３）
前記第１フィールドプレート電極と同一の前記溝内に第２フィールドプレート電極を形成する工程をさらに備え、
前記第２フィールドプレート電極は、前記第１フィールドプレート電極と分離され、前記第１フィールドプレート電極よりも前記第２面の近くに位置し、かつ前記ツェナーダイオードを介在しないで前記第２不純物領域に電気的に接続されるように形成される、付記１に記載の半導体装置の製造方法。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＥ アノード電極、ＡＮ アノード領域、ＣＤ チャネル領域、ＣＥ カソード電極、ＣＨ 半導体チップ、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５ コンタクトホール、ＣＴ カソード領域、ＤＥ ドレイン電極、ＤＲ ドレイン領域、ＤＲＩ ドリフト領域、ＦＩ フィールドプレート絶縁層、ＦＩ１ 第１フィールドプレート絶縁層、ＦＩ２ 第２フィールドプレート絶縁層、ＦＰ フィールドプレート電極、ＦＰ１ 第１フィールドプレート電極、ＦＰ１ 第２フィールドプレート電極、ＦＳ 第１面、ＧＥ ゲート電極、ＧＩ ゲート絶縁層、ＧＩＣ ゲート配線層、ＧＲ ガードリング、ＧＴＲ 凹部、ＩＩ 層間絶縁層、ＩＬ，ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６ 絶縁層、ＮＲ ｎ+領域、ＰＲ１，ＰＲ２ ｐ-領域、ＰＲ３ ｐ+領域、ＮＲＧ ガードリング用不純物領域、ＰＦ 表面保護層、ＰＳ１，ＰＳ２ 導電層、ＲＥ 抵抗、ＳＢ 半導体基板、ＳＥ ソース電極、ＳＲ ソース領域、ＳＳ 第２面、ＳＴＲ ソース電極用溝、ＴＲ，ＴＲ１，ＴＲ２ 溝、ＺＤ，ＺＤ１，ＺＤ２ ツェナーダイオード。

Claims (12)

  1. 互いに対向する第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面に配置されたドレイン領域である第１導電型の第１不純物領域と、
    前記半導体基板の前記第２面に配置されたソース領域である第１導電型の第２不純物領域と、
    前記半導体基板の内部であって前記第１不純物領域と前記第２不純物領域との間に配置され、かつ前記第１不純物領域よりも低い第１導電型の不純物濃度を有する第１導電型のドリフト領域と、を備え、
    前記半導体基板は、前記第２面から前記ドリフト領域の内部に延びる溝を有し、さらに
    前記第１不純物領域と電気的に絶縁され、かつ前記ドリフト領域と絶縁しながら対向するように前記溝の内部に配置された第１フィールドプレート電極と、
    前記第２不純物領域および前記第１フィールドプレート電極の間に電気的に接続された第１ツェナーダイオードと、を備え、
    前記第１ツェナーダイオードは、前記第２不純物領域から前記第１フィールドプレート電極へ向かう方向に対して順方向に接続されている、半導体装置。
  2. 前記半導体基板の内部であって前記第２不純物領域と前記ドリフト領域との間に配置された第２導電型のチャネル領域と、
    前記チャネル領域と絶縁しながら対向し、かつ前記第１フィールドプレート電極と電気的に絶縁されたゲート電極と、を備える、請求項１に記載の半導体装置。
  3. 前記第１フィールドプレート電極と前記ゲート電極とは、同じ前記溝の内部に配置されている、請求項２に記載の半導体装置。
  4. 前記溝は、第１溝部と、前記第１溝部と分離した第２溝部とを有し、
    前記第１フィールドプレート電極は前記第１溝部の内部に配置され、前記ゲート電極は前記第２溝部の内部に配置されている、請求項２に記載の半導体装置。
  5. 互いに対向する第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面に配置されたカソード領域である第１導電型の第１不純物領域と、
    前記半導体基板の前記第２面に配置されたアノード領域である第２導電型の第２不純物領域と、
    前記半導体基板の内部であって前記第１不純物領域と前記第２不純物領域との間に配置され、かつ前記第１不純物領域よりも低い第１導電型の不純物濃度を有する第１導電型のドリフト領域と、を備え、
    前記半導体基板は、前記第２面から前記ドリフト領域の内部に延びる溝を有し、さらに
    前記第１不純物領域と電気的に絶縁され、かつ前記ドリフト領域と絶縁しながら対向するように前記溝の内部に配置された第１フィールドプレート電極と、
    前記第２不純物領域および前記第１フィールドプレート電極の間に電気的に接続された第１ツェナーダイオードと、を備え、
    前記第１ツェナーダイオードは、前記第２不純物領域から前記第１フィールドプレート電極へ向かう方向に対して順方向に接続されている、半導体装置。
  6. 前記第２不純物領域は前記ドリフト領域とｐｎ接合を構成する、請求項５に記載の半導体装置。
  7. 前記第１フィールドプレート電極と同一の前記溝内に配置された第２フィールドプレート電極をさらに備え、
    前記第２フィールドプレート電極は、前記第１フィールドプレート電極と分離され、前記第１フィールドプレート電極よりも前記第２面の近くに位置し、かつ前記第１ツェナーダイオードを介在しないで前記第２不純物領域に電気的に接続されている、請求項１または請求項５に記載の半導体装置。
  8. 前記第１ツェナーダイオードと前記第２不純物領域との間に電気的に接続された第２ツェナーダイオードをさらに備え、
    前記第２ツェナーダイオードは、前記第２不純物領域から前記第１フィールドプレート電極へ向かう方向に対して逆方向に接続されている、請求項１または請求項５に記載の半導体装置。
  9. 前記第１ツェナーダイオードは、前記第１フィールドプレート電極と共通の導電層内に配置されている、請求項１または請求項５に記載の半導体装置。
  10. 互いに対向する第１面と第２面とを有する半導体基板の前記第１面に、ドレイン領域である第１導電型の第１不純物領域を形成する工程と、
    前記半導体基板の内部であって前記第１不純物領域の前記第２面側に、前記第１不純物領域よりも低い第１導電型の不純物濃度を有する第１導電型のドリフト領域を形成する工程と、
    前記第２面から前記ドリフト領域の内部に延びる溝を前記半導体基板に形成する工程と、
    前記第１不純物領域と電気的に絶縁され、かつ前記ドリフト領域と絶縁しながら対向するように前記溝の内部に第１フィールドプレート電極を形成する工程と、
    前記第１不純物領域との間で前記ドリフト領域を挟み込むように前記半導体基板の前記第２面に、ソース領域である第１導電型の第２不純物領域を形成する工程と、
    前記第２不純物領域および前記第１フィールドプレート電極の間に電気的に接続されたツェナーダイオードを形成する工程と、を備え、
    前記ツェナーダイオードは、前記第２不純物領域から前記第１フィールドプレート電極へ向かう方向に対して順方向に接続されるように形成される、半導体装置の製造方法。
  11. 前記第１フィールドプレート電極と前記ツェナーダイオードは同一の導電層から形成される、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１フィールドプレート電極と同一の前記溝内に第２フィールドプレート電極を形成する工程をさらに備え、
    前記第２フィールドプレート電極は、前記第１フィールドプレート電極と分離され、前記第１フィールドプレート電極よりも前記第２面の近くに位置し、かつ前記ツェナーダイオードを介在しないで前記第２不純物領域に電気的に接続されるように形成される、請求項１０に記載の半導体装置の製造方法。
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