TWI416732B - Semiconductor device - Google Patents

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TWI416732B
TWI416732B TW100126779A TW100126779A TWI416732B TW I416732 B TWI416732 B TW I416732B TW 100126779 A TW100126779 A TW 100126779A TW 100126779 A TW100126779 A TW 100126779A TW I416732 B TWI416732 B TW I416732B
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Kouta Tomita
Noboru Matsuda
Hideyuki Ura
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Toshiba Kk
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Description

半導體裝置
本發明係主張JP2010-173502(申請日：2010/08/02)之優先權，內容亦引用其全部內容。
本發明實施形態關於功率MOSFET等之大電力用之半導體裝置。
於功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，係形成流入電流的元件區域，及包圍該元件區域而形成於晶片外周的終端區域。於元件之終端區域，空乏層擴大至晶片端部時會導致漏電流流入晶片端部而致使元件破壞。為防止此而須使基極層與源極層終端於元件區域內。欲形成此構造時，需要增加配合分別形成基極層及源極層之區域而被實施圖案化之遮罩形成用的製造工程。為降低製造成本而要求削減該遮罩形成工程。
本發明之實施形態在於提供可抑制終端區域之元件破壞的半導體裝置。
實施形態之半導體裝置係由以下構成。第1導電型雜質濃度較上述第1半導體層為低的第1導電型之第2半導體層，係設於第1導電型之第1半導體層上。第2導電型之第3半導體層係設於上述第2半導體層上。第1導電型雜質濃度較上述第2半導體層為高的第1導電型之第4半導體層，係設於上述第3半導體層上。複數個第1溝槽，係貫穿上述第4半導體層及上述第3半導體層而到達上述第2半導體層，朝和上述第1半導體層表面平行之第1方向延伸。第1絕緣膜被設於上述第1溝槽之內壁，閘極電極介由第1絕緣膜而填埋於上述第1溝槽內。環狀構造之第2溝槽，係貫穿上述第4半導體層及上述第3半導體層而到達上述第2半導體層。上述第2溝槽，係具有：在第1區域與第2區域之間將上述第3半導體層及第4半導體層予以分割，而朝上述第1方向延伸之部分，該第1區域係於內側具有元件區域，該元件區域包含複數個形成於上述第1溝槽的上述閘極電極，該第2區域係於上述第1區域之外側將其包圍者。第2絕緣膜設於上述第2溝槽之內壁。第3絕緣膜，係設於上述第1區域及上述第2區域之上述第4半導體層上，連接於上述第1絕緣膜及上述第2絕緣膜，用於將上述第4半導體層由外部予以絕緣。閘極配線層，被設於上述第1區域之上述第3絕緣膜上，包圍上述元件區域而於上述第1溝槽之兩端被電連接於上述閘極電極。層間絕緣膜，係設於上述閘極電極、上述閘極配線層、上述第2溝槽、及上述第3絕緣膜上，用於將上述閘極電極及上述閘極配線層分別由外部予以絕緣。第1電極，係設於上述第1半導體層之對於上述第2半導體層之相反側之表面。第1開口部，係在相鄰之上述第1溝槽間，用於貫穿上述層間絕緣膜、上述第3絕緣膜及上述第4半導體層。第2開口部，係在和上述第1方向呈正交的第2方向，在上述複數個第1溝槽之中和上述閘極配線層相鄰的第1溝槽與上述閘極配線層之間，用於貫穿上述層間絕緣膜、上述第3絕緣膜、以及上述第4半導體層而延伸於上述第1方向。第2電極，係介由上述第1開口部以及上述第2開口部而被電連接於上述第3半導體層與上述第4半導體層。於上述第2方向，上述第2開口部之寬度大於上述第1開口部之寬度。
以下參照圖面說明本發明實施形態。實施形態說明中使用之圖，為說明之方便而以模式圖表示，圖中各要素之形狀、尺寸、大小關係等於實際實施時未必如圖示之限定者，在可以獲得本發明之效果範圍內可做適當變更。雖說明第1導電型為n型，第2導電型為p型，但彼等分別可為相反之導電型。半導體雖說明矽之一例，但亦適用SiC或GaN等化合物半導體裝置。絕緣膜雖說明氧化矽膜之一例，但亦可以使用氮化矽膜、矽氧氮化膜、氧化鋁等其他絕緣體。n型導電型以n+ 、n、n- 標記時n型雜質濃度依其順序變低。p型亦同樣依p+ 、p、p- 之順序其之p型雜質濃度變低。
(第1實施形態)
使用圖1說明第1實施形態。圖1表示本實施形態之半導體裝置100之重要部分模式圖，圖1(a)表示半導體裝置100之重要部分斷面圖，圖1(b)表示半導體裝置之重要部分上面圖，圖中之A-A之斷面圖為圖1(a)。圖1(c)表示圖1(b)之B-B之斷面圖。於圖1(b)之上面圖，以由半導體裝置100之中心朝端部之一方向為X方向(第2方向)，和其正交之方向為Y方向(第1方向)。以下實施形態中，亦同樣。
如圖1所示，半導體裝置100具備第1～第4半導體層，平面上看時，係具備：設於第1溝槽內之閘極電極所形成之元件區域；內部包含該元件區域的第1區域；及藉由第2溝槽被由該第1區域分離的第2區域。第1～第4半導體層係由矽構成。在n+ 型汲極層1(第1半導體層)之上設置n型雜質濃度較n+ 型汲極層1低的n- 型飄移層2(第2半導體層)。於n型飄移層2之上設置p型基極層3(第3半導體層)。於p型基極層3之上設置雜質濃度較n- 型飄移層2高的n+ 型源極層4(第4半導體層)。
由n+ 型源極層4之表面貫穿n+ 型源極層4及p型基極層3而到達n- 型飄移層2的第1溝槽。第1溝槽5，例如係於圖中Y方向以條紋狀被延伸，沿著X方向被形成複數個。於第1溝槽5之內壁形成作為閘極絕緣膜7之機能的第1絕緣膜7。閘極絕緣膜7之一例可為對第1溝槽內壁之矽實施熱氧化而成的熱氧化膜。閘極絕緣膜7不限定於熱氧化，亦可為藉由CVD等之矽氧化膜。閘極電極8係介由閘極絕緣膜7被填埋於第1溝槽5內。閘極電極8係由例如多晶矽構成。藉由上述，閘極電極8係於Y方向以條紋狀被延伸，沿著X方向被形成複數個。設置該閘極電極8的區域，係成為如後述說明之元件區域。於該元件區域，閘極電極係控制由汲極電極(第1電極)流向源極電極(第2電極)之電流。
n+ 型源極層4及p型基極層3，係分別於以元件區域包含於內側之第1區域，與包圍第1區域之外周的第2區域之間被分隔，而使環狀構造之第2溝槽6由n+ 型源極層4之表面貫穿n+ 型源極層4與p型基極層3而以包圍第1區域的方式被形成。亦即，於平面上看，係於第2溝槽6內側被形成第1區域，於第2溝槽6外側被形成第2區域。於第1區域與第2區域之間使n+ 型源極層4與p型基極層3分別藉由第2溝槽予以隔離。於第1區域內側形成有元件區域，因此元件區域亦可視為第1區域之一部分。稱呼元件區域之更外側為終端區域，除了元件區域以外之第1區域與第2區域則相當於終端區域。於終端區域，n+ 型源極層4與p型基極層3藉由第2溝槽6而被終結。
第2溝槽係和第1溝槽形成為一體，可以削減多餘之微影成像工程及蝕刻工程。第2絕緣膜9，係和第1溝槽5之閘極絕緣膜7同樣，藉由熱氧化而形成於第2溝槽6之內壁。藉由和在第1溝槽5形成閘極絕緣膜7之工程一體進行，可削減工程。
第3絕緣膜10，係覆蓋元件區域、第1區域及第2區域之n+ 型源極層4之上面，被連接於形成於第1溝槽5之內壁的閘極絕緣膜7以及形成於第2溝槽6之內壁的第2絕緣膜9，設為將n+ 型源極層4由外部予以絕緣。第3絕緣膜10，亦和閘極絕緣膜7及第2絕緣膜9同樣，可以構成為藉由熱氧化或CVD形成之矽氧化膜。第3絕緣膜10，係較閘極絕緣膜7及第2絕緣膜9形成為較厚，可以提升對於如後述說明之閘極配線層11及通道阻障層19之耐壓。
閘極配線層11，係在元件區域與第2溝槽6之間之某一第1區域內之n+ 型源極層4上，介由第3絕緣膜10被設置。閘極配線層11係包圍元件區域而形成，於未圖示部分，在閘極電極8之Y方向之兩端電連接於各閘極電極8。平面上看時，如圖1(b)所示，閘極配線層11具有：朝Y方向延伸之部分，及朝未圖示之X方向延伸之部分，在延伸於X方向之部分至少電連接於閘極電極8之兩端。
通道阻障層19，係以覆蓋第2溝槽6與第2區域之境界之段差部(角部)的方式，在由第2溝槽之底部至第2區域之n+ 型源極層4上，介由第2絕緣膜9及第3絕緣膜10被設置。閘極配線層11及通道阻障層19係由多晶矽構成，與閘極電極8被形成為一體。
矽氧化膜構成之層間絕緣膜12，係於閘極電極8上、第3絕緣膜10上、閘極配線層11上以及通道阻障層19上被設置，將閘極電極8、閘極配線層11及通道阻障層19由外部予以絕緣。
溝槽形狀之第1開口部14，係於元件區域內之相鄰閘極電極8之間貫穿層間絕緣膜12、第3絕緣膜10及n+ 型源極層4而到達p型基極層3而被設置。在露出第1開口部之p型基極層之表面設置p+ 型接觸層22。
溝槽形狀之第2開口部15，係於元件區域之最位於第2區域側的閘極電極8以及第2區域側會合，以貫穿層間絕緣膜12、第3絕緣膜10及n+ 型源極層4而到達p型基極層3而被設置。第2開口部15設於元件區域與終端區域之境界。在由第2開口部15露出之p型基極層3之表面設置p+ 型接觸層22。
溝槽形狀之閘極配線開口部16，係以貫穿層間絕緣膜12到達閘極配線層11內部的方式被設置。在由閘極配線開口部16露出之閘極配線層11之表面設置p+ 型接觸層22。
溝槽形狀之開口部20，係於第2區域上以貫穿層間絕緣膜12到達通道阻障層19內部的方式被設置。在由開口部20露出之通道阻障層19之表面設置p+ 型接觸層22。
沿著第2區域之最外周部之半導體裝置100之晶片端部，以貫穿層間絕緣膜12、第3絕緣膜10以及n+ 型源極層4到達p型基極層3的方式設置開口部25。半導體裝置100之晶片端部係由開口部25露出。該開口部作為半導體裝置100之個片化時作為劃片線使用。在由開口部25露出之p型基極層之表面設置p+ 型接觸層22。
上述第1開口部14、第2開口部15、閘極配線開口部16及開口部20、25可以一體形成，在由各開口部露出之部分被被設置之p+ 型接觸層22，可藉由同一離子植入及擴散工程一體形成。
汲極電極13(第1電極)，係設於n+ 型汲極層1之對於n- 型飄移層2之相反側表面，和n+ 型汲極層1呈歐姆接觸。
源極電極17(第2電極)，係通過第1開口部及第2開口部接合於p+ 型接觸層22而設置。和p+ 型接觸層22呈歐姆接觸，源極電極17被電連接於p型基極層3。相較於第1開口部，第2開口部之X方向之寬度設為較寬。
閘極金屬配線層18，係通過閘極配線開口部16接合於p+ 型接觸層22而設置。和p+ 型接觸層22呈歐姆接觸，閘極金屬配線層18被電連接於閘極配線層11。閘極金屬配線層18係由閘極配線開口部16延伸至第2溝槽之底部，以覆蓋第1區域與第2溝槽之境界部之段差(角部)的方式設於層間絕緣膜12上。
通道阻障電極21，係通過開口部20接合於p+ 型接觸層22而設置。和p+ 型接觸層22呈歐姆接觸，通道阻障電極21被電連接於通道阻障層19。通道阻障電極21係由開口部20至涵蓋第2溝槽之範圍延伸於層間絕緣膜12上，以覆蓋第2溝槽6與第2區域之境界部之段差(角部)的方式被設置。另外，通道阻障電極21係由開口部20朝向晶片端部延伸於層間絕緣膜12上，被電連接於由開口部25露出之p+ 型接觸層22而呈歐姆接觸。晶片端部係藉由切片而存在破碎層變為容易通電。因此，通道阻障層19係介由通道阻障電極21、p+ 型接觸層22及晶片端部而和汲極電極13成為等電位。
如圖1(b)所示，第2開口部15與第2溝槽6之於X方向之間隔，係朝向Y方向交互具有寬幅部分及窄幅部分。配合此而形成閘極配線層11之平面形狀。第2開口部15係沿著Y方向被分割為複數個，由複數個分割部構成。在第2開口部15之各分割部之於Y方向之兩側，和第2開口部15之各分割部呈分離，而由鄰接於閘極配線層11之第1溝槽5朝向閘極配線層11在第1溝槽5之延伸部分，介由閘極絕緣膜而形成被填埋有閘極電極的閘極引出部8a。圖1(c)表示閘極引出部8a與閘極配線層11連接部分之斷面圖，如圖所示，在第2開口部15與第2溝槽6之於X方向之間隔之寬幅部分，該閘極引出部8a被電連接於上述閘極配線層11。
在第2開口部15與第2溝槽6之於X方向之間隔之窄幅部分，第2開口部15係具有朝X方向之第2區域突出之凸部。平面上看時，上述閘極配線層11之形狀係具有：和朝該X方向之第2區域突出之凸部的第2開口部15之凸部呈對向，朝X方向之第2區域凹陷的凹部。
如上述說明，構成本實施形態之半導體裝置100。以下說明該半導體裝置之動作及效果。
於閘極金屬配線層18，在未圖示之區域形成閘極電極焊墊。於該閘極電極焊墊介由接合導線被供給閘極電壓。供給之閘極電壓係介由閘極配線層11供給至元件區域之閘極電極8。汲極電極13對於源極電極17為正電壓時，閘極電壓超出臨限值時(以下稱ON狀態)，電流由汲極電極流向源極電極。
閘極電壓在臨限值以下時(以下稱OFF狀態)，由汲極電極13流向源極電極17之電流被遮斷。此時，藉由施加於汲極/源極間之電壓，由p型基極層3與n- 型飄移層2之界面朝n- 型飄移層2而擴大空乏層。以使該空乏層不延伸至半導體裝置100之晶片端部之劃片線的方式，需要使p型基極層3終結於第1區域與第2區域之境界。通常，於n- 型飄移層2之表面介由遮罩藉由p型雜質之離子植入及雜質擴散，而僅於元件區域或其附近形成p型基極層3。
但是，本實施形態中不使用遮罩，而於n- 型飄移層2之表面全面進行p型雜質之離子植入及擴散，而於n- 型飄移層2之表面全面形成p型基極層3。n+ 型源極層4亦同樣於p型基極層3之表面全面形成。欲使p型基極層3及n+ 型源極層4終端於元件區域周邊，而形成第2溝槽，於第1區域與第2區域使p型基極層3及n+ 型源極層4被隔離。結果，於n型飄移層2與p型基極層3之pn接合被施加逆偏壓者僅為第1區域，第2區域不被施加逆偏壓。因此，空乏層之終端區域位於第2溝槽下部。為抑制空乏層之終端區域之電場集中引起之耐壓降低，不僅閘極金屬配線層18被形成於和閘極配線層11呈電連接之閘極配線開口部16，亦延伸至第2溝槽6之底部而形成於層間絕緣膜12上。閘極金屬配線層18，係以p型基極層3之第1區域之端部介由層間絕緣膜12予以覆蓋而被形成。如此則，空乏層之終端區域，可由p型基極層3之第1區域端部沿著第2溝槽6之底部朝晶片端部擴散，可提升半導體裝置100之終端區域之耐壓。欲防止空乏層由第2溝槽6更朝晶片端部擴散時，於第2區域之晶片端部，如上述說明使通道阻障層19及通道阻障電極21被形成。
本實施形態之半導體裝置100，具有：將p型基極層3及n+ 型源極層4形成於n- 型飄移層2上之全面，在終端區域藉由貫穿p型基極層3及n+ 型源極層4之第2溝槽6使p型基極層3及n+ 型源極層4予以終端之構造。如此則，可減少製造工程。
汲極/源極間電壓超出耐壓時會引起雪崩電壓(Avalanche Voltage)。雪崩電壓產生之電子會介由n+ 型汲極層1由汲極電極13被排出。產生之電洞，於元件區域時會由p型基極層3介由第1開口部14由源極電極17被排出，於元件區域外側之第1區域時會由p型基極層3介由第2開口部15由源極電極17被排出。本實施形態中構成為，將p型基極層3及n+ 型源極層4形成於n- 型飄移層2上之全面，於終端區域藉由貫穿p型基極層3及n+型源極層4之第2溝槽6，將p型基極層3及n+型源極層4予以終端之構造。因此，於元件區域外側之第1區域、亦即，於第2溝槽6與第2開口部15之間，存在由n- 型飄移層2、p型基極層3及n+ 型源極層4構成之寄生電晶體，於該寄生電晶體之上介由第3絕緣膜10而形成閘極配線層11。
施加於終端區域之汲極/源極間電壓超出耐壓而引起雪崩時，於第1區域中之第2開口部15與第2溝槽6之間，因為雪崩而產生之電洞，會行經n+ 型源極層4正下方之p型基極層3而由第2開口部15被排出至源極電極，電洞產生之電流引起之電壓下降會使p型基極層3與n+ 型源極層4之pn接合被施加順偏壓，寄生電晶體成為ON狀態。結果，介由汲極電極13、n+ 型汲極層1、n- 型飄移層2、p型基極層3、n+ 型源極層4、及源極電極17使大電流於半導體裝置100之終端區域流通，破壞半導體裝置100。雪崩產生之電洞行經p型基極層3之距離越長，寄生電晶體越容易成為ON。於元件區域中，上述寄生電晶體係挾持閘極電極8而形成，但和上述終端區域中之寄生電晶體比較，雪崩產生之電洞之行走距離極短，寄生電晶體難以變為ON。因此，以使終端區域之寄生電晶體難以變為ON的方式，在第2開口部15與第2溝槽6之間，縮短雪崩產生之電洞至源極電極為止之行走距離乃必要者。
本實施形態中，藉由設置以下特徵來縮短雪崩產生之電洞至源極電極為止之行走距離。相較於元件區域之第1開口部14，使位於元件區域與終端區域之境界的第2開口部15之圖中X方向之寬度變寬而形成。如此則，第2開口部15與第2溝槽6之於X方向之間隔變窄，雪崩產生之電洞行經第2開口部15與第2溝槽6之間之p型基極層3中之距離會變短，可以抑制寄生電晶體之成為ON。結果，可提升終端區域之雪崩耐壓，可抑制終端區域之元件破壞。
另外，本實施形態中，在朝鄰接於閘極配線層11之第1溝槽5之閘極配線層11延伸之部分，使閘極引出部8a介由上述第1絕緣膜被填埋，沿著Y方向被分離而形成複數個。第2開口部15係由沿著Y方向被分離之複數個分割部構成。閘極引出部8a，係在第2開口部15之各分割部之於Y方向之兩側(圖中之上下)，和各分割部呈分離配置，朝閘極配線層11延伸，而被電連接於閘極配線層11。藉由該複數個閘極引出部8a，可以減少閘極配線層11和與其鄰接之第1溝槽5之間之閘極電阻。
另外，本實施形態中，第2開口部15與第2溝槽6之於X方向之間隔，係朝向Y方向交互具有寬幅部分及窄幅部分。對應於此，閘極配線層11亦朝向Y方向交互具有X方向之寬幅部分及窄幅部分。於該寬幅部分，閘極引出部8a被電連接於閘極配線層11。第2開口部15之沿著Y方向被分割為複數個之分割部，係在第2開口部15與第2溝槽6之於X方向之間隔之窄幅部分，分別具有朝X方向之第2區域突出之凸部，閘極配線層11係對應於該凸部而具有朝X方向之第2區域凹陷的凹部。如此則，於第2開口部15具有：因為凸部而於X方向寬度變寬之部分，以及在凸部以外的X方向寬度變窄之部分。閘極配線層11，於第2開口部15之凸部，X方向之寬度變窄，在其以外之區域，X方向之寬度變寬。
Y方向亦同樣，第2開口部15之X方向之寬度形成較寬，則對應於此，閘極配線層11之X方向之寬度亦和Y方向同樣必須形成較窄。結果，雪崩產生之電洞於p型基極層3中之行走距離變短，寄生電晶體不容易變ON，但反面為導致閘極配線層11之閘極電阻增大之問題。為迴避此，本實施形態中，使第2開口部15與第2溝槽6間之X方向間隔如上述說明沿著Y方向予以分布，以和第2開口部15之凸部呈對向的方式，形成閘極配線層11之凹部。亦即，於第2開口部之凸部，雪崩產生之電洞於p型基極層3中之行走距離變短，可抑制寄生電晶體之ON之同時，可抑制在第2開口部15之凸部以外區域，閘極配線層之Y方向之閘極電阻之增大。另外，閘極引出部8a所連接之部分之閘極配線層11之Y方向寬度，係較閘極引出部8a寬。藉由該構造可以減少閘極配線層11之Y方向之閘極電阻之同時，可減少閘極引出部8a之閘極電阻。
本實施形態之半導體裝置100係說明，延伸於Y方向之條紋狀第1溝槽，係於元件區域沿著X方向被形成複數個，於其中具有介由閘極絕緣膜7被填埋之條紋狀閘極電極8之例。但是，複數個第1溝槽之相鄰之第1溝槽，係藉由互相延伸於X方向之複數個溝槽予以連接，如此則，可於該第1溝槽內介由閘極絕緣膜7將被填埋之閘極電極形成為格子狀或交錯格子狀。此於以下其他實施形態亦同樣。
(第2實施形態)
依據圖2說明第2實施形態之半導體裝置200。圖2表示本實施形態之半導體裝置200之重要部分模式圖，圖2(a)表示半導體裝置200之重要部分斷面圖，圖2(b)表示半導體裝置之重要部分上面圖，圖中之C-C之斷面圖為圖2(a)。和第1實施形態說明之構成同一之構成部分附加同一參照符號而省略其說明。主要說明和第1實施形態之差異點。
第2實施形態之半導體裝置200，係和第1實施形態同樣，第2開口部15係由沿著Y方向被分離之複數個分割部構成。但是，本實施形態中，第2開口部15係不具備朝X方向之第2區域突出之凸部。另外，第2開口部15與第2溝槽6之於X方向之間隔，係沿著Y方向成為一定。對應於此，閘極配線層11之寬度亦沿著Y方向成為一定。彼等之點為本實施形態之半導體裝置200與第1實施形態之半導體裝置100之差異。
本實施形態之半導體裝置200，亦和第1實施形態之半導體裝置100同樣，相較於元件區域之第1開口部14，使位於元件區域與終端區域之境界的第2開口部15之圖中X方向之寬度變寬而形成。如此則，第2開口部15與第2溝槽6之間隔變窄，雪崩產生之電洞行經第2開口部15與第2溝槽6之間之p型基極層3中之距離會變短，可以抑制寄生電晶體之成為ON。結果，可提升終端區域之雪崩耐壓，可抑制終端區域之元件破壞。但是，Y方向亦同樣，使第2開口部之X方向之寬度形成為較寬，對應於此，閘極配線層11之X方向之寬度亦沿著Y方向同樣被形成為較窄。結果，雪崩產生之電洞在p型基極層3中之行走距離變短，可以抑制寄生電晶體之成為ON，但反面是閘極配線層11之閘極電阻增大之問題存在，和第1實施形態比較較為不佳。
(第3實施形態)
依據圖3說明第3實施形態之半導體裝置300。圖3表示本實施形態之半導體裝置300之重要部分模式圖，圖3(a)表示半導體裝置300之重要部分斷面圖，圖3(b)表示半導體裝置之重要部分上面圖，圖中之D-D之斷面圖為圖3(a)。和第1實施形態說明之構成同一之構成部分附加同一參照符號而省略其說明。主要說明和第1實施形態之差異點。
第3實施形態之半導體裝置300，係和第1實施形態之半導體裝置100同樣，第2開口部15與第2溝槽6之於X方向之間隔，係朝向Y方向交互具有寬幅部分及窄幅部分。對應於此，閘極配線層11亦沿著Y方向交互具有X方向之寬幅部分及窄幅部分。第2開口部15，係在第2開口部15與第2溝槽6之於X方向之間隔之窄幅部分，具有朝X方向之第2區域突出之凸部，閘極配線層11係對應於該凸部而具有朝X方向之第2區域凹陷的凹部。如此則，於第2開口部15具有：因為凸部而於X方向寬度變寬之部分，以及在凸部以外的寬度變窄之部分。閘極配線層11，於第2開口部15之凸部，X方向之寬度變窄，在第2開口部15之凸部以外，則X方向之寬度變寬。但是以下之點和第1實施形態之半導體裝置100不同。本實施形態之半導體裝置300，不具備：將鄰接於閘極配線層11之第1溝槽5內所形成之閘極電極8，和閘極配線層11予以連接的閘極引出部8a。亦即，鄰接於閘極配線層11之第1溝槽5內所形成之閘極電極8，係僅具有延伸於Y方向之條紋狀。另外，半導體裝置300，其之第2開口部15並非沿著Y方向被分離為複數個，而是形成為一體。
本實施形態之半導體裝置300，亦和第1實施形態之半導體裝置100同樣，相較於元件區域之第1開口部14，使位於元件區域與終端區域之境界的第2開口部15之圖中X方向之寬度變寬而形成。如此則，第2開口部15與第2溝槽6之間隔變窄，雪崩產生之電洞在第2開口部15與第2溝槽6之間之p型基極層3中行走之距離變短，可以抑制寄生電晶體之成為ON。結果，可提升終端區域之雪崩耐壓，可抑制終端區域之元件破壞。如上述說明，使第2開口部15與第2溝槽6之X方向之間隔，沿著Y方向呈分布，而以和第2開口部15之凸部呈對向的方式，形成閘極配線層11之凹部。結果，於第2開口部之凸部，雪崩產生之電洞在p型基極層3中行走之距離變為更短，可以抑制寄生電晶體之成為ON之同時，於第2開口部之凸部以外之部分，可以抑制閘極配線層之Y方向之閘極電阻增大之問題。但是，本實施形態之半導體裝置300不具備：用於將鄰接於閘極配線層11之第1溝槽5和閘極配線層11予以連接的閘極引出部8a。因此，和第1實施形態之半導體裝置100比較，閘極配線層11和其所鄰接之第1溝槽5之間之閘極電阻變大。
(第4實施形態)
依據圖4說明第4實施形態之半導體裝置400。圖4表示本實施形態之半導體裝置400之重要部分模式圖，圖4(a)表示半導體裝置400之重要部分斷面圖，圖4(b)表示半導體裝置之重要部分上面圖，圖中之E-E之斷面圖為圖4(a)。和第1實施形態說明之構成同一之構成部分附加同一參照符號而省略其說明。主要說明和第1實施形態之差異點。
本實施形態之半導體裝置400，第2開口部15係不具備朝X方向之第2區域突出之凸部。第2開口部15與第2溝槽6之於X方向之間隔，係沿著Y方向成為一定。對應於此，閘極配線層11之寬度亦沿著Y方向成為一定。另外，半導體裝置400不具備：用於將鄰接於閘極配線層11之第1溝槽5和閘極配線層11予以連接的閘極引出部8a。半導體裝置400，其之第2開口部15並非沿著Y方向被分離為複數個，而是形成為一體。彼等之點為本實施形態之半導體裝置400與第1實施形態之半導體裝置100之差異。
本實施形態之半導體裝置400，亦和第1實施形態之半導體裝置100同樣，相較於元件區域之第1開口部14，使位於元件區域與終端區域之境界的第2開口部15之圖中X方向之寬度變寬而形成。如此則，第2開口部15與第2溝槽6之間隔變窄，雪崩產生之電洞行經第2開口部15與第2溝槽6之間之p型基極層3中之距離會變短，可以抑制寄生電晶體之成為ON。結果，可提升終端區域之雪崩耐壓，可抑制終端區域之元件破壞。
但是，Y方向亦同樣，使第2開口部15之X方向之寬度形成為較寬，對應於此，閘極配線層11之X方向之寬度亦沿著Y方向同樣被形成為較窄。結果，雪崩產生之電洞在p型基極層3中之行走距離變短，可以抑制寄生電晶體之成為ON，但反面是閘極配線層11之閘極電阻增大之問題存在，和第1實施形態比較較為不佳。
(第5實施形態)
依據圖5說明第5實施形態之半導體裝置500。圖5表示本實施形態之半導體裝置500之重要部分模式圖，圖5(a)表示半導體裝置500之重要部分斷面圖，圖5(b)表示半導體裝置之重要部分上面圖，圖中之F-F之斷面圖為圖5(a)。和第1實施形態說明之構成同一之構成部分附加同一參照符號而省略其說明。主要說明和第1實施形態之差異點。
第5實施形態之半導體裝置500，係和第1實施形態之半導體裝置100同樣，第2開口部15與第2溝槽6之於X方向之間隔，係沿著Y方向交互具有寬幅部分及窄幅部分。對應於此，閘極配線層11亦沿著Y方向交互具有X方向之寬幅部分及窄幅部分。但是以下之點和第1實施形態之半導體裝置100不同。第2溝槽6，係在第2開口部15與第2溝槽6之於X方向之間隔之窄幅部分，具有朝X方向之元件區域突出之凸部，閘極配線層11係對應於該凸部而具有朝X方向之元件區域凹陷的凹部。如此則，於第2溝槽6具有：寬度在凸部之X方向變寬之部分，以及寬度在凸部以外之X方向變窄之部分。閘極配線層11，於第2溝槽6之凸部，X方向之寬度變窄，在第2溝槽6之凸部以外，則X方向之寬度變寬。另外，第2開口部15，係和第1實施形態之半導體裝置100同樣，沿著Y方向被分割為複數個，相較於元件區域內之第1開口部14，X方向之寬度被形成為較寬。但是，X方向之寬度沿著Y方向成為一樣之點係和半導體裝置100不同。
本實施形態之半導體裝置500，亦和第1實施形態之半導體裝置100同樣，相較於元件區域之第1開口部14，使位於元件區域與終端區域之境界的第2開口部15之圖中X方向之寬度變寬而形成。如此則，第2開口部15與第2溝槽6之間隔變窄，雪崩產生之電洞在第2開口部15與第2溝槽6之間之p型基極層3中行走之距離變短，可以抑制寄生電晶體之成為ON。結果，可提升終端區域之雪崩耐壓，可抑制終端區域之元件破壞。另外，如上述說明，使第2開口部15與第2溝槽6之X方向之間隔，沿著Y方向呈分布，而以和第2溝槽6之凸部呈對向的方式，形成閘極配線層11之凹部。結果，於第2溝槽6之凸部，雪崩產生之電洞在p型基極層3中行走之距離變為更短，可以抑制寄生電晶體之成為ON之同時，於第2溝槽6之凸部以外之部分，可以抑制閘極配線層之Y方向之閘極電阻之增大。
(第6實施形態)
依據圖6說明第6實施形態之半導體裝置600。圖6表示本實施形態之半導體裝置600之重要部分模式圖，圖6(a)表示半導體裝置600之重要部分斷面圖，圖6(b)表示半導體裝置600之晶片上面圖，圖中之G-G之斷面圖為圖6(a)。和第1實施形態說明之構成同一之構成部分附加同一參照符號而省略其說明。未特別說明之情況下乃和第1實施形態之半導體裝置100為同一構造。圖1(b)之重要部分上面圖，對於本實施形態之半導體裝置600或半導體裝置100均為同樣，具有同一構造之閘極電極8、第1開口部14、第2開口部15、閘極配線層11、及第2溝槽6者，因此省略說明。主要說明和第1實施形態之差異點。
第6實施形態之半導體裝置600，其和第1實施形態之半導體裝置100之差異如下。半導體裝置600，係於第1區域上，另於第2溝槽6與閘極配線層11之間，以貫穿層間絕緣膜12、第3絕緣膜10以及n+ 型源極層4到達p型基極層3的方式設置溝槽狀之第3開口部23。在由第3開口部23露出之p型基極層3之表面，和第1開口部14及第2開口部15同樣設置p+ 型接觸層22。
閘極金屬配線層18，係不延伸至第2溝槽而較上述第3開口部更靠近元件區域側被配置。和源極電極17由同一金屬材料構成之場板電極(field plate electrode)24，係介由第3開口部23而和p+ 型接觸層22呈歐姆接觸，被電連接於p型基極層3。另外，場板電極24，係連接於源極電極17，以由第3開口部23延伸至第2溝槽6的方式被形成於層間絕緣膜12上。場板電極24與源極電極17可以形成為一體。場板電極24，係以覆蓋第1區域與第2溝槽6之境界部之段差的方式，由第3開口部23至第2溝槽6被形成於層間絕緣膜12上，如此則，空乏層之端部由第1區域與第2溝槽6之境界部之段差擴散至第2區域。結果。可提升終端區域之耐壓。
第3開口部23，僅於圖中Y方向沿著閘極配線層11或閘極金屬配線層18被形成為條紋狀亦可，或者，不僅於Y方向，如圖6(b)所示，沿著在晶片之上端及下端分別沿著X方向被形成之閘極金屬配線層18，而於X方向另外被形成亦可。亦即，第3開口部23，可於X方向及Y方向，沿著閘極金屬配線層18呈分離而連續形成。
除上述以外，半導體裝置600具有和半導體裝置100同樣之構造。另外，於圖6(b)之平面圖表示源極電極17、閘極金屬配線層18、場板電極24及通道阻障電極21之平面圖案，但其僅為一例，必要時可使用其他平面圖案。
如上述說明，本實施形態之半導體裝置600，係於第1區域上，除第2開口部15以外另外具備挾持閘極配線層11和第2開口部15呈對向配置之第3開口部23。第3開口部23，係和第2開口部15同樣，在產生雪崩時可以發揮將雪崩產生之電洞由第3開口部23介由場板電極24排出至源極電極17之機能。於第1實施形態之半導體裝置100，於閘極配線層11正下方雪崩產生之電洞僅由第2開口部15被排出。因此，電洞沿著X方向在p型基極層3中之行走距離，最大大略相等於第2開口部15與第2溝槽6之於X方向之間隔。相對於此，本實施形態之半導體裝置600，雪崩產生之電洞，在閘極配線層11之元件區域側係由第2開口部15，在第2區域側則由第3開口部可以被排出。因此，於半導體裝置600，電洞沿著X方向在p型基極層3中之行走距離，最大亦僅大略相等於第2開口部15與第2溝槽6之於X方向之間隔之一半。因此，相較於半導體裝置100，半導體裝置600更能抑制寄生電晶體之成為ON，更能提升終端區域之雪崩耐壓量，更能提高信賴性。
本實施形態之半導體裝置600，係說明具有第1實施形態之閘極電極8、第1開口部14、第2開口部15、閘極配線層11、及第2溝槽6者，但並不限定於此，亦可將本實施形態之第3開口部23組合於第2～第5實施形態之半導體裝置。
另外，亦可將第1～第4實施形態組合於第5實施形態。上述第1～第6之各實施形態，必要時可以互相組合而實施。
以上說明本發明幾個實施形態，但彼等實施形態僅為一例，並非用來限定本發明。彼等實施形態可以各種其他形態實施，在不脫離本發明要旨之情況下可做各種省略、替換、變更實施。彼等實施形態或其變形，亦包含於發明之範圍或要旨之同時，亦包含於和申請專利範圍記載之發明及其均等範圍內。
(發明效果)
依據本發明之實施形態，可以提供可抑制終端區域之元件破壞的半導體裝置。
1．．．n+ 型汲極層
2‧‧‧n- 型飄移層
3‧‧‧p型基極層
4‧‧‧n+ 型源極層
5‧‧‧第1溝槽
6‧‧‧第2溝槽
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極
9‧‧‧第2絕緣膜
10‧‧‧第3絕緣膜
11‧‧‧閘極配線層
12‧‧‧層間絕緣膜
13‧‧‧汲極電極
14‧‧‧第1開口部
15‧‧‧第2開口部
16‧‧‧閘極配線開口部
17‧‧‧源極電極
18‧‧‧閘極金屬配線層
19‧‧‧通道阻障層
20‧‧‧開口部
21‧‧‧通道阻障電極
22‧‧‧p+ 型接觸層
8a‧‧‧閘極引出部
圖1表示第1實施形態之半導體裝置之重要部分模式圖，(a)表示重要部分斷面圖，(b)表示重要部分上面圖，(c)表示重要部分之另一斷面圖。
圖2表示第2實施形態之半導體裝置之重要部分模式圖，(a)表示重要部分斷面圖，(b)表示重要部分上面圖。
圖3表示第3實施形態之半導體裝置之重要部分模式圖，(a)表示重要部分斷面圖，(b)表示重要部分上面圖。
圖4表示第4實施形態之半導體裝置之重要部分模式圖，(a)表示重要部分斷面圖，(b)表示重要部分上面圖。
圖5表示第5實施形態之半導體裝置之重要部分模式圖，(a)表示重要部分斷面圖，(b)表示重要部分上面圖。
圖6表示第6實施形態之半導體裝置之重要部分模式圖，(a)表示重要部分斷面圖，(b)表示晶片上面圖。
1．．．n+ 型汲極層
2．．．n- 型飄移層
3．．．p型基極層
4．．．n+ 型源極層
5．．．第1溝槽
6．．．第2溝槽
7．．．閘極絕緣膜
8．．．閘極電極
9．．．第2絕緣膜
10．．．第3絕緣膜
11．．．閘極配線層
12．．．層間絕緣膜
13．．．汲極電極
14．．．第1開口部
15．．．第2開口部
16．．．閘極配線開口部
17．．．源極電極
18．．．閘極金屬配線層
19．．．通道阻障層
20．．．開口部
21．．．通道阻障電極
22．．．p+ 型接觸層
8a．．．閘極引出部
100．．．半導體裝置

Claims (20)

  1. 一種半導體裝置，其特徵為：具備：第1導電型之第1半導體層；第1導電型之第2半導體層，設於上述第1半導體層上，其之第1導電型雜質濃度較上述第1半導體層為低；第2導電型之第3半導體層，設於上述第2半導體層上；第1導電型之第4半導體層，設於上述第3半導體層上，其之第1導電型雜質濃度較上述第2半導體層為高；第1絕緣膜，設於貫穿上述第4半導體層及上述第3半導體層而到達上述第2半導體層，朝和上述第1半導體層表面平行之第1方向延伸的複數個第1溝槽之內壁；閘極電極，隔著上述第1絕緣膜而填埋於上述第1溝槽內；第2絕緣膜，設於貫穿上述第4半導體層及上述第3半導體層而到達上述第2半導體層的第2溝槽之內壁，該第2溝槽，係具有在第1區域與第2區域之間將上述第3半導體層及上述第4半導體層分別予以分割，而朝上述第1方向延伸之部分的環狀構造者，該第1區域係於內側具有包含複數個上述閘極電極之元件區域者，該第2區域係於上述第1區域之外側將其包圍者； 第3絕緣膜，設於上述第1區域及上述第2區域之上述第4半導體層上，連接於上述第1絕緣膜及上述第2絕緣膜，用於將上述第4半導體層由外部予以絕緣；閘極配線層，被設於上述第1區域之上述第3絕緣膜上，包圍上述元件區域而於上述第1溝槽之兩端被電連接於上述閘極電極；層間絕緣膜，設於上述閘極電極、上述閘極配線層、上述第2溝槽、及上述第3絕緣膜上，用於將上述閘極電極及上述閘極配線層分別由外部予以絕緣；第1電極，設於上述第1半導體層之於上述第2半導體層之相反側之表面；及第2電極，其經由第1開口部以及第2開口部而被電連接於上述第3半導體層與上述第4半導體層，該第1開口部，係在相鄰之上述第1溝槽間，用於貫穿上述層間絕緣膜、上述第3絕緣膜、上述第4半導體層者，上述第2開口部，係在和上述第1方向呈正交的第2方向，在上述複數個第1溝槽之中和上述閘極配線層相鄰的第1溝槽與上述閘極配線層之間，用於貫穿上述層間絕緣膜、上述第3絕緣膜、上述第4半導體層而延伸於上述第1方向者；於上述第2方向，上述第2開口部之寬度大於上述第1開口部之寬度。
  2. 如申請專利範圍第1項之半導體裝置，其中上述第2開口部，係具有沿著上述第1方向被分離的複數個分割部； 上述閘極電極，係另具有：於上述第1方向中之上述第2開口部之上述分割部兩側和上述分割部呈分離，在朝向和上述閘極配線層相鄰之上述第1溝槽之上述閘極配線層延伸之部分隔著上述第1絕緣膜而被填埋的閘極引出部；上述閘極引出部，係電連接於上述閘極配線層。
  3. 如申請專利範圍第2項之半導體裝置，其中上述第2方向中之上述第2開口部與上述第2溝槽間之間隔，係朝上述第1方向而交互具有寬幅部分與窄幅部分，於上述寬幅部分，上述閘極引出部係被電連接於上述閘極配線層。
  4. 如申請專利範圍第3項之半導體裝置，其中在上述第2方向中之上述第2開口部與上述第2溝槽間之上述間隔之上述窄幅部分，上述第2開口部具有朝上述第2區域突出之凸部，上述閘極配線層具有朝上述第2區域凹陷之凹部。
  5. 如申請專利範圍第3項之半導體裝置，其中在上述第2方向中之上述第2開口部與上述第2溝槽間之上述間隔之上述窄幅部分，上述第2溝槽具有朝上述元件區域突出之凸部，上述閘極配線層具有朝上述元件區域凹陷之凹部。
  6. 如申請專利範圍第1項之半導體裝置，其中上述第2方向中之上述第2開口部與上述第2溝槽間之間隔，係朝上述第1方向而交互具有寬幅部分與窄幅部分 。
  7. 如申請專利範圍第6項之半導體裝置，其中在上述第2方向中之上述第2開口部與上述第2溝槽間之上述間隔之上述窄幅部分，上述第2開口部具有朝上述第2區域突出之凸部，上述閘極配線層具有朝上述第2區域凹陷之凹部。
  8. 如申請專利範圍第6項之半導體裝置，其中在上述第2方向中之上述第2開口部與上述第2溝槽間之上述間隔之上述窄幅部分，上述第2溝槽具有朝上述元件區域突出之凸部，上述閘極配線層具有朝上述元件區域凹陷之凹部。
  9. 如申請專利範圍第4項之半導體裝置，其中上述第2開口部之朝上述第2區域突出之上述凸部之前端，相較於上述閘極配線層之於上述第2方向中之上述元件區域側之端部，係更靠近上述第2區域側而設置。
  10. 如申請專利範圍第7項之半導體裝置，其中上述第2開口部之朝上述第2區域突出之上述凸部之前端，相較於上述閘極配線層之於上述第2方向中之上述元件區域側之端部，係更靠近上述第2區域側而設置。
  11. 如申請專利範圍第5項之半導體裝置，其中上述第2溝槽之朝上述元件區域突出之上述凸部之前端，相較於上述閘極配線層之於上述第2方向中之上述第2區域側之端部，係更靠近上述元件區域側而設置。
  12. 如申請專利範圍第8項之半導體裝置，其中 上述第2溝槽之朝上述元件區域突出之上述凸部之前端，相較於上述閘極配線層之於上述第2方向中之上述第2區域側之端部，係更靠近上述元件區域側而設置。
  13. 如申請專利範圍第1項之半導體裝置，其中相較於上述閘極配線層在更靠近上述第2區域側之上述第1區域上，另外具有：經由貫穿上述層間絕緣膜、上述第3絕緣膜以及上述第4半導體層的第3開口部，而將上述第3半導體層與上述第4半導體層予以電連接，將上述第2電極予以電連接的場板電極(field plate electrode)。
  14. 如申請專利範圍第13項之半導體裝置，其中上述第3開口部，係沿著上述閘極配線層連續形成。
  15. 如申請專利範圍第13項之半導體裝置，其中上述場板電極，係自上述第3開口部直至上述第2溝槽之底部而覆蓋上述第3絕緣膜及上述第2絕緣膜上。
  16. 如申請專利範圍第13項之半導體裝置，其中上述第2開口部，係具有沿著上述第1方向被分離的複數個分割部；上述閘極電極，係另具有：於上述第1方向中之上述第2開口部之上述分割部兩側和上述分割部呈分離，在朝向和上述閘極配線層相鄰之上述第1溝槽之上述閘極配線層延伸之部分介由上述第1絕緣膜而被填埋的閘極引出部；上述閘極引出部，係電連接於上述閘極配線層。
  17. 如申請專利範圍第16項之半導體裝置，其中 上述第2方向中之上述第2開口部與上述第2溝槽間之間隔，係朝上述第1方向而交互具有寬幅部分與窄幅部分，於上述寬幅部分，上述閘極引出部係被電連接於上述閘極配線層，在上述窄幅部分，上述第2開口部具有朝上述第2區域突出之凸部，上述閘極配線層具有朝上述第2區域凹陷之凹部。
  18. 如申請專利範圍第13項之半導體裝置，其中上述第2方向中之上述第2開口部與上述第2溝槽間之間隔，係朝上述第1方向而交互具有寬幅部分與窄幅部分。
  19. 如申請專利範圍第18項之半導體裝置，其中在上述第2方向中之上述第2開口部與上述第2溝槽間之上述間隔之上述窄幅部分，上述第2開口部具有朝上述第2區域突出之凸部，上述閘極配線層具有朝上述第2區域凹陷之凹部。
  20. 如申請專利範圍第1項之半導體裝置，其中上述複數個第1溝槽之中相鄰之第1溝槽，係被延伸於上述第2方向之複數個溝槽連接，上述閘極電極，係設為格子狀或交錯格子狀。
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