JP2019067804A - セラミックス回路基板 - Google Patents

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Abstract

【課題】大電流に対する耐久性、放熱性、及び耐熱衝撃性を備えるセラミックス回路基板を提供すること。【解決手段】セラミックス基材1と、セラミックス基材1の両面に設けられた金属層2a,2bと、を備え、金属層2a,2bが、Alを含む第一金属層22a.22b及びCuを含む第二金属層23a,23bをセラミックス基材1からこの順に有しており、金属層2a,2bのうちの少なくとも一方が金属回路を形成している、セラミックス回路基板101。【選択図】図1

Description

本発明は、セラミックス回路基板に関し、特にパワーモジュール等の大電力電子部品の実装に好適なセラミックス回路基板に関する。
近年、ロボット、モーター等の産業機器の高性能化に伴い、インバータの大電流化及び高効率化が求められている。このような状況の下、インバータに使用されるパワーモジュールにおいて、半導体素子から発生する熱も増加の一途をたどっている。半導体素子から発生する熱を効率的に拡散させるため、良好な熱伝導性を有するセラミックス回路基板が用いられている。
パワーモジュールは、一般に、セラミックス回路基板と、セラミックス回路基板の一方の面上に設けられた半導体素子と、セラミックス回路基板の他方の面上に半田付け等により設けられ、熱伝導性に優れるCu、Cu−Mo、Cu−C、Al、Al−SiC、Al−C等からなるベース板と、ベース板のセラミックス回路基板とは反対側の面上にねじ止め等により設けられた放熱フィンと、を備える。
パワーモジュールは、当初、簡単な工作機械に使用されてきたが、最近では溶接機、電車の駆動部、電気自動車のように、より厳しい環境条件下での耐久性と更なる小型化が要求される用途で使用されるようになっている。
このような要求に対応するため、パワーモジュールに使用される半導体素子においては、従来のSiに代わる材料としてSiCの開発が進められ、セラミックス回路基板においては、金属回路の厚みを増加させるなど、電流密度を上げるための試みがなされている。また、セラミックス回路基板の金属回路部分の材料としては、数千ボルトの高電圧、数百アンペアの高電流に対応するため、Cuが主として用いられている。
しかし、このようなパワーモジュールにおいては、例えば−45℃から235℃までの熱衝撃を繰り返し加えると、Cuとセラミックスとの熱膨張率差に起因する熱応力による歪みがCuの粒界に蓄積し、この歪みがCuの粒界のずれを引き起こすことで、金属回路表面の表面粗さを増加させる。金属回路表面の表面粗さが増加すると、SiC半導体素子との接合性が低下し、パワーモジュールが正常に作動しなくなることが懸念される。これに対し、金属回路部分の厚みを小さくすることで、熱衝撃に伴う金属回路表面の表面粗さの増加を抑制する(耐熱衝撃性を向上させる)ことが可能とされている(例えば、非特許文献1参照)。
国立研究開発法人新エネルギー・産業技術総合開発機構、「低酸素社会を実現する新素材パワー半導体プロジェクト」事業原簿(公開)、p.III−572(平成27年7月13日)
セラミックス回路基板における金属回路部分の厚みを小さくすることにより、熱衝撃に伴う金属回路表面の表面粗さの増加をある程度抑制することが可能となるものの、本発明者等の検討によれば、このようなセラミックス回路基板は、大電流に対する耐久性の低下や、放熱性の低下が起こることが判明した。
本発明は、このような実情に鑑みてなされたものであって、大電流に対する耐久性、放熱性、及び耐熱衝撃性を備えるセラミックス回路基板を提供することを目的とする。
本発明は、セラミックス基材と、セラミックス基材の両面に設けられた金属層と、を備え、金属層は、Alを含む第一金属層及びCuを含む第二金属層をセラミックス基材からこの順に有しており、金属層のうちの少なくとも一方が金属回路を形成している、セラミックス回路基板を提供する。
セラミックス回路基板は、235℃の環境に30分放置した後に−45℃の環境に30分放置する操作を1サイクルとして、1000サイクルのヒートサイクル試験後において、金属層のセラミックス基材と反対側の面の表面粗さRaが1μm以下であってもよい。
セラミックス基材は、AlN、Si又はAlで形成されていてもよく、厚みが0.2〜1.5mmであってもよい。
金属層の厚みは、0.1〜6mmであってもよい。
第一金属層の端面と第二金属層の端面とは面一であってもよく、第一金属層の端面が第二金属層の端面よりも外側にはみ出していてもよい。
本発明によれば、大電流に対する耐久性、放熱性及び耐熱衝撃性を備えるセラミックス回路基板を提供することが可能となる。
セラミックス回路基板の一実施形態を示す断面図である。 セラミックス回路基板の一実施形態を示す断面図である。 パワーモジュールの一実施形態を示す断面図である。
以下、本発明のいくつかの実施形態について詳細に説明する。ただし、本発明は以下の実施形態に限定されるものではない。
図1は、セラミックス回路基板の一実施形態を示す断面図である。図1に示すように、セラミックス回路基板101は、セラミックス基材1と、セラミックス基材1の両面に設けられた金属層2a,2bとを有する。金属層2a,2bは、それぞれ、セラミックス基材1上に接し、Alを含む第一金属層22a,22b、及び第一金属層22a,22b上に形成された、Cuを含む第二金属層23a,23bから構成されている。すなわち、セラミックス基材、第一金属層及び第二金属層がこの順に積層している。金属層2a,2bのうちの少なくとも一方は、電気回路(金属回路)を形成している。
このような特徴を有するセラミックス回路基板が、熱衝撃を繰り返し加えた後であっても、金属回路表面の表面粗さの増加を抑制できる理由を、本発明者等は以下のように考えている。
まず、従来のセラミックス回路基板は、セラミックス基材にCuを含む金属層を接合したものであるが、上述したように熱衝撃を繰り返し受けると、Cuとセラミックスとの熱膨張率差に起因する熱応力による歪みがCuの粒界に蓄積し、この歪みがCuの粒界のずれを引き起こすことで、金属回路表面の表面粗さを増加させる。これに対し、本発明に係るセラミックス回路基板は、セラミックス基材上にまずAlを含む第一金属層が接合しており、当該第一金属層を介してCuを含む第二金属層が形成されている。Alとセラミックスとの熱膨張率差は大きいものの、Alは柔らかい金属であるため、熱衝撃を繰り返し受けた場合であっても、Cuを含む第二金属層とセラミックス基材との間に発生する熱応力を緩衝させることができると考えられる。結果としてCuの粒界のずれを抑制し、金属回路表面の表面粗さの増加を抑制することができたと本発明者等は考えている。
また、本発明に係るセラミックス回路基板は、上記構成とすることで金属回路表面の表面粗さの増加を抑制することができることから、従来のように金属回路部分の厚みを小さくする必要がなく、当該厚みを小さくすることに起因する大電流に対する耐久性の低下や、放熱性の低下も抑えることができると考えられる。
このようなセラミックス回路基板101を得るためには、例えば、セラミックス基材1は、AlN、Si又はAlで形成されていることが好ましい。セラミックス基材1の厚みは、0.2〜1.5mmであることが好ましく、0.25〜1.0mmであることがより好ましい。セラミックス基材1の厚みが0.2mm未満であると耐熱衝撃性が低下し、1.5mmを超えると放熱性が低下する傾向がある。
また、第一金属層22a,22bはAlを含むが、Alを主成分として含んでいればよい。ここで、「主成分」とは、第一金属層22a,22bの全体質量を基準として、70質量%以上含まれる成分を意味する。主成分の割合は、90質量%以上であってもよく、95質量%以上であってもよい。また、第一金属層は、微量の不可避的不純物を含んでいてもよい。
第一金属層22a,22bに含まれる他の成分としては、本発明の効果を損なわない範囲であれば特に制限されるものではないが、例えば、Cu、Cu及びMoを含む合金、Cu及びWを含む合金等が挙げられる。第一金属層22a,22bは、それぞれ同種の材料で形成されていても、異種の材料で形成されていてもよいが、セラミックス回路基板の製造を容易にする観点から、同種の材料で形成されていることが好ましい。
第一金属層22a,22bの厚みは、0.1〜3mmであることが好ましく、0.15〜1mmであることがより好ましい。第一金属層22a,22bの厚みが0.1mm未満であると、Cuを含む第二金属層とセラミックス基材との間に発生する熱応力を緩衝することができず、3mmを超えると、セラミックス回路基板の厚みが必要以上に大きくなり、パワーモジュールの小型化の実現が困難となる。なお、第一金属層22a,22bの厚みは、それぞれ実質的に同じでも異なっていてもよいが、セラミックス回路基板の製造を容易にする観点から、実質的に同じであることが好ましい。
第二金属層23a,23bは、Cuを含むが、Cuを主成分として含んでいればよい。ここで、「主成分」とは、第二金属層23a,23bの全体質量を基準として、70質量%以上含まれる成分を意味する。主成分の割合は、90質量%以上であってもよく、95質量%以上であってもよい。また、第二金属層は、微量の不可避的不純物を含んでいてもよい。
第二金属層23a,23bに含まれる他の成分としては、本発明の効果を損なわない範囲であれば特に制限されるものではないが、例えば、Al、Al及びMoを含む合金、Cu及びWを含む合金等が挙げられる。第二金属層23a,23bは、それぞれ同種の材料で形成されていても、異種の材料で形成されていてもよいが、セラミックス回路基板の製造を容易にする観点から、同種の材料で形成されていることが好ましい。
第二金属層23a,23bの厚みは、0.2〜3mmであることが好ましく、0.3〜2mmであることがより好ましい。第二金属層23a,23bの厚みが0.2mm未満であると、大電流を流すことが困難となり、3mmを超えると、発生する熱応力が大きくなり、Alを含む第一金属層で熱応力を緩衝することが難しくなる可能性がある。なお、第二金属層23a,23bの厚みは、それぞれ実質的に同じでも異なっていてもよいが、セラミックス回路基板の製造を容易にする観点から、実質的に同じであることが好ましい。
また、金属層2a,2bの厚みは、0.1〜6mmであることが好ましく、0.2〜3mmであることがより好ましく、0.4〜2mmであることが更に好ましく、0.5〜1mmであることが特に好ましい。金属層2a,2bの厚みが0.1mm未満であると流せる電流が制限され、6mmを超えると耐熱衝撃性が低下する傾向がある。金属層2a,2bの厚みは、それぞれ実質的に同じでも異なっていてもよいが、セラミックス回路基板の製造を容易にする観点から、実質的に同じであることが好ましい。
上述した本実施形態に係るセラミックス回路基板101は、235℃の環境に30分放置した後に−45℃の環境に30分放置する操作を1サイクルとして、1000サイクルのヒートサイクル試験後において、金属層の前記セラミックス基材と反対側の面の表面粗さRaの増加を抑制することができる。上記ヒートサイクル試験後におけるRaの値は、例えば1μm以下であってよく、0.9μm以下であってよく、0.5μm以下であってよい。上記Raの下限値は特に制限されるものではないが、例えば0.1μm以上である。
本明細書において、金属層のセラミックス基材と反対側の面における表面粗さRaは、表面粗さ測定機を用いて、JIS−B0601−1994に準拠した方法により測定することができる。表面粗さ測定機としては、例えば、株式会社ミツトヨ製の商品名「SJ−400」を用いることができる。
セラミックス回路基板101は、例えば、セラミックス基材1と第一金属層22a,22bとを接合し、その後第二金属層23a,23bをそれぞれ第一金属層22a,22b上に形成させることにより得ることができる。
セラミックス基材1と第一金属層22a,22bとを接合する方法としては、接着剤を用いて両者を接着させる接着法、活性金属法、溶射法等を単独で又は複数を組み合わせて用いる方法が挙げられる。
接着法は、接着剤を用いて両者を接着させる方法であり、セラミックス基材の両面に、例えばアクリル系接着剤で金属板を接着した後、所望によりエッチング法で回路を形成する方法である。
活性金属法は、例えば、Al−Cu−Mgクラッド箔をろう材として用い、温度630℃でセラミックス基材の両面にAl板を接合した後、所望によりエッチング法で回路を形成する方法が挙げられる。
溶射法(コールドスプレー法)は、例えば、複数の金属粒子から構成される金属紛体を10〜270℃に加熱するとともに250〜1050m/sの速度まで加速してから吹き付けることにより、セラミックス基材上に金属層を形成させる工程と、セラミックス基材及びセラミックス基材上に形成された金属層を不活性ガス雰囲気下で加熱処理する工程とを備える。溶射法によりAlを含む第一金属層を形成する場合は、金属紛体を構成する金属としてAl粒子を用いればよい。
また、第二金属層23a,23bをそれぞれ第一金属層22a,22b上に形成させる方法としては、上記第一金属層と同様、接着剤を用いて両者を接着させる接着法、活性金属法、溶射法等を単独で又は複数を組み合わせて用いる方法が挙げられ、ここでは重複する説明を省略する。
なお、活性金属法において、Cuを含む第二金属層を形成する方法としては、例えば、Ag(90%)−Cu(10%)−TiH(3.5%)のろう材を用いて、温度800℃で上記第一金属層上にCu板を接合した後、所望によりエッチング法で回路を形成する方法が挙げられる。
上述した実施形態では、金属層2a,2bは、それぞれ、第一金属層22a,22b及び第二金属層23a,23bを有する場合について説明したが、本発明は、上記実施形態に限らず、例えば第一金属層及び第二金属層の間に他の金属層を有する等、金属層2a,2bがそれぞれ三層以上の金属層を有していてもよい。このような他の金属層を有する場合、当該金属層は、例えばNiを含む金属層が挙げられる。他の金属層を有することにより、Alを含む第一金属層とCuを含む第二金属層との高温環境下における反応を抑制することができる。
また、図1に示すセラミックス回路基板101においては、第一金属層22a,22bの端面22Eと第二金属層23a,23bの端面23Eとが面一になっているが、セラミックス回路基板がより優れた耐熱衝撃性を有する観点から、図2に示すセラミックス回路基板102のように、第一金属層22a,22bの端面22Eが、第二金属層23a,23bの端面23Eよりも外側、すなわちセラミックス基材1の端部側にはみ出していてもよい。端面22Eが、端面23Eよりもはみ出している部分の幅は、例えば1〜1000μmであってもよい。
以上説明したセラミックス回路基板は、パワーモジュールにおいて好適に用いられ、大電流に対する耐久性の低下や、放熱性の低下を抑えることができる。
図3は、パワーモジュールの一実施形態を示す断面図である。図3に示すように、パワーモジュール200は、ベース板3と、ベース板3上に第1の半田4を介して接合されたセラミックス回路基板103と、セラミックス回路基板103上に第2の半田5を介して接合された半導体素子6とを備えている。
セラミックス回路基板103は、セラミックス基材1と、セラミックス基材1の両面に設けられた金属層2a,2bとを備えている。ベース板3は、第1の半田4を介して金属層2bに接合されている。半導体素子6は、第2の半田5を介して金属層2aの所定の部分に接合されるとともに、アルミワイヤ(アルミ線)等の金属ワイヤ7で金属層2aの所定の部分に接合されている。なお、図3に示すパワーモジュールにおいて、金属層2aは、電気回路(金属回路)を形成している。金属層2bは、金属回路を形成していてもしていなくともよい。
ベース板3上に設けられた上記の各構成要素は、例えば一面が開口した中空箱状の樹脂製の筐体8で蓋され、筐体8内に収容されている。ベース板3と筐体8との間の中空部分には、シリコーンゲル等の充填剤9が充填されている。金属層2aの所定部分には、筐体8の外部と電気的な接続が可能なように、筐体8を貫通する電極10が第3の半田11を介して接合されている。
ベース板3の縁部には、パワーモジュール200に例えば放熱部品を取り付ける際のネジ止め用の取付け穴3aが形成されている。取付け穴3aの数は、例えば4個以上である。ベース板3の縁部には、取付け穴3aに代えて、ベース板3の側壁が断面U字状となるような取付け溝が形成されていてもよい。
パワーモジュール200は、上述した本実施形態に係るセラミックス回路基板を備えるため、高耐圧、高出力等が要望される電車又は自動車の駆動インバータとして好適に用いられる。
以下、実施例を挙げて本発明について更に具体的に説明する。ただし、本発明はこれら実施例に限定されるものではない。
[実施例1]
セラミックス基材として、窒化アルミニウム(AlN)基材(サイズ:50mm×60mm×0.635mmt)を用いた。Al−Cu−Mgクラッド箔をろう材として用い、セラミックス基材の両面に温度630℃にてAl板(厚み0.2mm)を接合し、エッチングによりAl回路を形成した。続いて、溶射法(コールドスプレー法)で厚み0.3mmのCu回路を積層し、温度300℃でアニール処理を行った後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[実施例2]
実施例1と同様のセラミックス基材の両面に溶射法(コールドスプレー法)で厚み0.2mmのAl回路を積層し、温度500℃でアニール処理を行った。続いて、溶射法(コールドスプレー法)で厚み0.3mmのCu回路を積層し、温度300℃でアニール処理を行った後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[実施例3]
実施例1と同様のセラミックス基材の両面に溶射法(コールドスプレー法)で厚み0.2mmのAl回路を積層し、温度500℃でアニール処理を行った後、エッチングにより回路を形成した。続いて、アクリル系接着剤でAl板に回路パターンを形取ったCu板(厚み0.3mm)を接着した後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[比較例1]
Ag−Cu−TiHろう材を用い、実施例1と同様のセラミックス基材の両面に温度800℃にてCu板(厚み0.3mm)を接合し、エッチングによりCu回路を形成した後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[比較例2]
セラミックス基材として、窒化珪素(Si)基材(サイズ:50mm×60mm×0.32mmt)を用いた。Ag−Cu−TiHろう材を用い、セラミックス基材の両面に温度800℃にてCu板(厚み0.3mm)を接合し、エッチングによりCu回路を形成した後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[比較例3]
アクリル系接着剤を用い、比較例2と同様のセラミック基材の両面にCu板(厚み0.3mm)を接着し、エッチングによりCu回路を形成した後、無電解Niめっきを施し、セラミックス回路基板を作製した。
[比較例4]
実施例1と同様のセラミックス基材の両面に溶射法(コールドスプレー法)で厚み0.3mmのAl回路を積層し、温度500℃でアニール処理を行った後、無電解Niめっきを施し、セラミックス回路基板を作製した。
各実施例及び比較例のセラミックス回路基板の詳細を表1に示す。
Figure 2019067804
<表面粗さRaの測定>
得られたセラミックス回路基板に対し、235℃の環境に30分放置した後に、−40℃の環境に30分放置する操作を1サイクルとして、1000サイクルのヒートサイクル試験を行った。ヒートサイクル試験後の実施例1〜3及び比較例2〜4のセラミックス回路基板に対し、表面粗さ測定機(株式会社ミツトヨ社、商品名「SJ−400」を用いて、JIS−B0601−1994に準拠した方法により表面粗さRaを測定した。実施例1〜3のセラミックス回路基板は、ヒートサイクル試験後においても比較例2〜4のセラミックス回路基板と比較して、表面粗さRaの増加を抑制することができ、耐熱衝撃性が良好であることが示された。なお、比較例1のセラミックス回路基板は、ヒートサイクル試験後に回路の剥離、セラミックス基材の破損が認められ、表面粗さRaを測定することができなかった。
セラミックス回路基板の評価結果を、表2に示す。
Figure 2019067804
実施例1〜3及び比較例1〜4のセラミックス回路基板に、Si半導体素子及び電極を高温半田で接合した後、Al−SiC製ベース板を、共晶半田を用いてセラミックス回路基板に更に接合した。次に、Al線をSi半導体素子とセラミックス回路基板に超音波接合して配線した後、樹脂筐体をベース板に接着剤で接着した後、樹脂筐体内にシリコーンゲルを充填してパワーモジュールを作製した。
次に、このパワーモジュールを、6本のM6の取り付けボルトで140mm×190mm×50mmの透明樹脂ブロックに締め付け、トルク10Nで取り付けた。得られたパワーモジュールに対し、温度−45℃×30分と温度235℃×30分を1サイクルとして1000サイクルのヒートサイクル試験後、通電試験を行ったところ、比較例1〜4のセラミックス回路基板を用いたパワーモジュールでは、大電流に対する耐久性及び放熱性が十分とはいえず、半導体素子の温度が急上昇し、誤作動を起こした。
1…セラミックス基材、2a,2b…金属層、22a,22b…第一金属層、23a,23b…第二金属層、22E…第一金属層の端面、23E…第二金属層の端面、101,102…セラミックス回路基板。

Claims (6)

  1. セラミックス基材と、前記セラミックス基材の両面に設けられた金属層と、を備え、前記金属層が、Alを含む第一金属層及びCuを含む第二金属層を前記セラミックス基材からこの順に有しており、
    前記金属層のうちの少なくとも一方が金属回路を形成している、セラミックス回路基板。
  2. 235℃の環境に30分放置した後に−45℃の環境に30分放置する操作を1サイクルとして、1000サイクルのヒートサイクル試験後において、前記金属層の前記セラミックス基材と反対側の面の表面粗さRaが1μm以下である、請求項1に記載のセラミックス回路基板。
  3. 前記セラミックス基材が、AlN、Si又はAlで形成されている、請求項1又は2に記載のセラミックス回路基板。
  4. 前記セラミックス基材の厚みが0.2〜1.5mmである、請求項1〜3のいずれか一項に記載のセラミックス回路基板。
  5. 前記金属層の厚みが0.1〜6mmである、請求項1〜4のいずれか一項に記載のセラミックス回路基板。
  6. 前記第一金属層の端面と前記第二金属層の端面とが面一である、又は、前記第一金属層の端面が前記第二金属層の端面よりも外側にはみ出ている、請求項1〜5のいずれか一項に記載のセラミックス回路基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022163658A1 (ja) * 2021-01-27 2022-08-04 京セラ株式会社 発熱素子配置用基板、加熱モジュール及び加熱装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013018190A (ja) * 2011-07-11 2013-01-31 Nhk Spring Co Ltd 積層体及び積層体の製造方法
JP2015086085A (ja) * 2013-10-28 2015-05-07 日本発條株式会社 積層体、絶縁性冷却板、パワーモジュールおよび積層体の製造方法
JP2015211125A (ja) * 2014-04-25 2015-11-24 三菱マテリアル株式会社 パワーモジュール用基板及びヒートシンク付パワーモジュール用基板並びにヒートシンク付パワーモジュール
WO2017006661A1 (ja) * 2015-07-09 2017-01-12 株式会社東芝 セラミックス金属回路基板およびそれを用いた半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013018190A (ja) * 2011-07-11 2013-01-31 Nhk Spring Co Ltd 積層体及び積層体の製造方法
JP2015086085A (ja) * 2013-10-28 2015-05-07 日本発條株式会社 積層体、絶縁性冷却板、パワーモジュールおよび積層体の製造方法
JP2015211125A (ja) * 2014-04-25 2015-11-24 三菱マテリアル株式会社 パワーモジュール用基板及びヒートシンク付パワーモジュール用基板並びにヒートシンク付パワーモジュール
WO2017006661A1 (ja) * 2015-07-09 2017-01-12 株式会社東芝 セラミックス金属回路基板およびそれを用いた半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022163658A1 (ja) * 2021-01-27 2022-08-04 京セラ株式会社 発熱素子配置用基板、加熱モジュール及び加熱装置

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