JP2018182038A - 固体撮像素子 - Google Patents

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Abstract

【課題】光学特性の悪化を防ぎ、画質を向上させた固体撮像素子を提供する。【解決手段】固体撮像素子は、カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、画素アレイの下方にある、第１の半導体チップと第２の半導体チップとの接合部で、第１電極パッドおよび第２電極パッドが電気的に接続され、第１電極パッドおよび第２電極パッドは、カラーフィルタを透過する入射光のうち、最も短波長の入射光が照射される画素の下方に配置される。【選択図】図７

Description

本技術は、固体撮像素子に関し、特に、複数の半導体チップのそれぞれの電極同士を電気的に接合して構成される固体撮像素子の技術に関する。
従来から、半導体部材で構成される半導体素子同士を接合して３次元集積回路や固体撮像素子等を作製する場合には、半導体素子の接合面に設けられたＣｕ電極同士を直接接合する方法が用いられ、接合されたＣｕ電極は、配線として利用されている。この様な方法により作製する固体撮像素子の一例として、特許文献１には、半導体の第１基板および第２基板が、それぞれの前面に配置されたＣｕ電極を介して接合され、接合時に、第１基板の背面が上に配置され、第１基板の背面の最上部にマイクロレンズを備える固体撮像素子が開示されている。特許文献１の技術によれば、固体撮像素子の性能を大きく向上させることができるとされている。ただし、特許文献１に記載の固体撮像素子において、半導体基板の接合面に対するＣｕ電極の被覆率が低い場合には、接合面の平坦性が悪くなる可能性があり、半導体基板同士の貼り合せが不十分となるおそれも考えられる。
一方、例えば、特許文献２では、一方の半導体部材の第１配線層と、もう一方の半導体部材の第２配線層との接合面にＣｕからなるダミー電極を配置することにより、第１配線層と第２配線層とをダミー電極によって接合させる半導体装置が提案されている。特許文献２の技術によれば、第１配線層と第２配線層との接合面において、金属接合が行われる面積を増大させることができるため、第１配線層と第２配線層との接合強度を向上させることが可能であるとされている。
特開２００６−１９１０８１号公報 特開２０１２−２５６７３６号公報
しかしながら、特許文献１に開示された固体撮像素子が備える半導体基板の接合面に特許文献２で提案されたダミー電極を配置しても、規則性なく配置されると画素間で結合容量が異なり、ダミー電極が出力画像に映り込む可能性が考えられる。
そこで、本技術は、このような状況に鑑みてなされたものであり、光学特性の悪化を防ぎ、画質を向上させた固体撮像素子を提供することを目的とする。
上記課題を解決するため、本技術の一例である固体撮像素子は、カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、画素アレイの下方にある、第１の半導体チップと第２の半導体チップとの接合部で、第１電極パッドおよび第２電極パッドが電気的に接続され、第１電極パッドおよび第２電極パッドは、カラーフィルタを透過する入射光のうち、最も短波長の入射光が照射される画素の下方に配置される。
また、本技術の他の例である固体撮像素子は、カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、画素アレイの下方にある、第１の半導体チップと第２の半導体チップとの接合部で、第１電極パッドおよび第２電極パッドが電気的に接続され、第１電極パッドおよび第２電極パッドは、画素アレイ中の画素数が多い色の画素、または、カラーフィルタを透過する入射光のうち最も長波長の入射光が照射される画素、の下方に配置される。
また、本技術の他の例である固体撮像素子は、画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、画素アレイの下方にある、第１の半導体チップと第２の半導体チップとの接合部で、第１電極パッドおよび第２電極パッドが電気的に接続され、第１電極パッドおよび第２電極パッドは、画素アレイ中の全ての画素の下方に配置される。
本技術によれば、光学特性の悪化を防ぎ、画質を向上させた固体撮像素子を提供することができる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術に係る固体撮像素子の構成例を示すブロック図である。 本技術に係る固体撮像素子の積層構造を示す模式図である。 Ａは本技術に係る第１実施形態の固体撮像素子の垂直信号線を表す平面配置図であり、Ｂは画素アレイ中の各画素の回路構成図であり、Ｃは半導体素子の上チップの配線を表す部分拡大図である。 Ａは本技術に係る第１実施形態の固体撮像素子の回路ブロックの平面配置を表す配置図であり、Ｂは半導体素子の上チップを表す配置図であり、Ｃは半導体素子の下チップを表す配置図である。 Ａは本技術に係る第１実施形態の変形例における固体撮像素子の回路ブロックの平面配置を表す配置図であり、Ｂは半導体素子の上チップを表す配置図であり、Ｃは半導体素子の下チップを表す配置図である。 Ａは従来の固体撮像素子の赤色画素からの入射光を表す断面図であり、Ｂは緑色画素からの入射光を表す断面図であり、Ｃは青色画素からの入射光を表す断面図である。 本技術に係る第１実施形態の固体撮像素子の断面構造を表す概略断面図である。 Ａは本技術に係る第１実施形態の固体撮像素子の垂直信号線を表す平面配置図であり、Ｂは電極パッドの配置を表す概略構成図であり、Ｃは半導体素子の上チップの配線を表す部分拡大図である。 第２実施形態の画素アレイおよび電極パッドを表す拡大平面図である。 第３実施形態の画素アレイおよび電極パッドを表す拡大平面図である。 第４実施形態の画素アレイおよび電極パッドを表す拡大平面図である。 第５実施形態の画素アレイおよび電極パッドを表す拡大平面図である。 Ａは第６実施形態の固体撮像素子の垂直信号線を表す平面配置図であり、Ｂは半導体素子の上チップの配線を表す部分拡大図である。 Ａは第６実施形態の固体撮像素子の赤色画素からの入射光を表す断面図であり、Ｂは緑色画素からの入射光を表す断面図であり、Ｃは青色画素からの入射光を表す断面図である。 Ａは第７実施形態の固体撮像素子の垂直信号線を表す平面配置図であり、Ｂは電極パッドの配置を表す概略構成図である。 第８実施形態の固体撮像素子の電極パッドの配置を表す概略構成図である。 第９実施形態の固体撮像素子の電極パッドの配置を表す概略構成図である。 第９実施形態の固体撮像素子の断面構造を表す概略断面図である。 Ａは第１０実施形態の固体撮像素子の垂直信号線を表す平面配置図であり、Ｂは電極パッドの配置を表す概略構成図である。 第１１実施形態の固体撮像素子の電極パッドの配置を表す概略構成図である。 第１２実施形態の電極パッドの配置を表す概略構成図である。 第１３実施形態の画素アレイおよび電極パッドを表す拡大平面図である。 第１４実施形態の画素アレイおよび電極パッドを表す拡大平面図である。 第１４実施形態の固体撮像素子の断面構造を表す概略断面図である。 第１５実施形態の電子機器の概略構成図である。
以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
なお、説明は以下の順序で行う。
１．固体撮像素子の構成例
２．固体撮像素子の積層構造例
３．第１実施形態の固体撮像素子
４．第２実施形態の固体撮像素子
５．第３実施形態の固体撮像素子
６．第４実施形態の固体撮像素子
７．第５実施形態の固体撮像素子
８．第６実施形態の固体撮像素子
９．第７実施形態の固体撮像素子
１０．第８実施形態の固体撮像素子
１１．第９実施形態の固体撮像素子
１２．第１０実施形態の固体撮像素子
１３．第１１実施形態の固体撮像素子
１４．第１２実施形態の固体撮像素子
１５．第１３実施形態の固体撮像素子
１６．第１４実施形態の固体撮像素子
１７．第１５実施形態の電子機器
＜１．固体撮像素子の構成例＞
図１は、本技術に係る固体撮像素子の構成例を示すブロック図である。
図１に示すように、固体撮像素子１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。固体撮像素子１は、図示しない半導体基板（例えばＳｉ基板）に複数の画素２が規則的に２次元アレイ状に配列された画素領域（画素アレイ）３と、周辺回路部とを有する。
画素２は、光電変換部（例えばフォトダイオード）と、複数の画素トランジスタ（ＭＯＳトランジスタ）を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができる。また、複数の画素トランジスタは、選択トランジスタを追加して４つのトランジスタで構成することもできる。なお、単位画素の等価回路は周知な技術と同様であるので、詳細な説明は省略する。
また、画素２は、１つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョン（ＦＤ）、および複数の転送トランジスタ以外の他のトランジスタを共有する構造である。すなわち、共有画素では、複数の単位画素を構成するフォトダイオードおよび転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８を有する。
垂直駆動回路４は、例えばシフトレジスタによって構成される。垂直駆動回路４は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素アレイ３の各画素２を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路４は、垂直信号線９を通して各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路５に供給する。
カラム信号処理回路５は、例えば画素２の列毎に配置される。カラム信号処理回路５は、１行分の画素２から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling）や、信号増幅、Ａ／Ｄ（Analog / Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成される。水平駆動回路６は、水平走査パルスを順次出力することによって、カラム信号処理回路５それぞれを順番に選択し、カラム信号処理回路５それぞれからの画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
制御回路８は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像素子１の内部情報等のデータを出力する。また、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５および水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６等に入力する。
入出力端子１２は、外部と信号のやりとりをする。
＜２．固体撮像素子の積層構造例＞
図２Ａから２Ｃは、本技術に係る固体撮像素子の積層構造例を示す模式図である。図２Ａから２Ｃを用いて、本技術が適用される固体撮像素子の積層構造例について説明する。
第１の例として、図２Ａに示される固体撮像素子１ａは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３と制御回路２４が搭載される。第２の半導体基板２２には、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての固体撮像素子１ａが構成される。
第２の例として、図２Ｂに示される固体撮像素子１ｂは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３が搭載される。第２の半導体基板２２には、制御回路２４と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての固体撮像素子１ｂが構成される。
第３の例として、図２Ｃに示される固体撮像素子１ｃは、第１の半導体基板２１と第２の半導体基板２２とから構成される。第１の半導体基板２１には、画素アレイ２３と、画素アレイ２３を制御する制御回路２４−１が搭載される。第２の半導体基板２２には、ロジック回路２５を制御する制御回路２４−２と、信号処理回路を含むロジック回路２５が搭載される。そして、第１の半導体基板２１と第２の半導体基板２２とが相互に電気的に接続されることで、１つの半導体チップとしての固体撮像素子１ｃが構成される。
図示しないが、ＣＭＯＳイメージセンサの構成によっては、２つ以上の半導体チップ部を貼り合わせて構成することもできる。例えば、上記の第１および第２の半導体チップ部以外に、メモリ素子アレイを備えた半導体チップ部、その他の回路素子を備えた半導体チップ部などを追加して３つ以上の半導体チップ部を貼り合わせて、１つのチップとしたＣＭＯＳイメージセンサを構成することもできる。
＜３．第１実施形態の固体撮像素子＞
［固体撮像素子の構成例］
図３を用いて、本技術に係る第１実施形態の固体撮像素子（イメージセンサ）の一部の構成例について説明する。図３Ａは、本実施形態の固体撮像素子が備える第１の半導体チップ（上チップ）の垂直信号線を表す平面配置図である。図３Ｂは、第１の半導体チップが備える画素アレイ中の各画素の回路構成図であり、図３Ｃは、第１の半導体チップの配線を表す部分拡大図である。なお、本実施形態の固体撮像素子は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサや、ＣＣＤ（Charge Coupled Device）イメージセンサ等の、被写体を撮像し、撮像画像のデジタルデータを得ることができる固体撮像素子である。
図３Ａに示すように、第１の半導体チップ３１は、画素アレイ領域３２と、Ｃｕ−Ｃｕ電極接合領域（ＣＣ接合領域）３４と、垂直信号線である出力線（ＶＳＬ）３５、３６と、を有する。出力線（ＶＳＬ）３５、３６は、第１の半導体チップ３１の中央部で分割され、上側出力線（ＶＳＬ）３５と、下側出力線（ＶＳＬ）３６と、に分かれている。
画素アレイ領域３２は、フォトダイオード等の光電変換素子を有する画素構成がアレイ（行列）状に配置される画素領域である。画素アレイ領域３２は、図示されていない制御部によって制御され、各画素で被写体の光を受光し、その入射光を光電変換して電荷を蓄積し、所定のタイミングにおいて、各画素に蓄積された電荷を画素信号として出力する。
図３Ｂに示すように、画素アレイ領域３２に配置されている画素３８は、一例として、フォトダイオード（ＰＤ）、転送スイッチ（ＴＲＧ）、フローティングディフュージョン（ＦＤ）、ＭＯＳアンプ（Ａｍｐ）、選択スイッチ（ＳＥＬ）およびリセットスイッチ（ＲＳＴ）により構成されている。そして、画素３８は、電源電圧（ＶＤＤ）に接続されている。
図３Ｃは、図３Ａの領域Ａ３内の配線の様子を表している。まず、図３Ｃに示すように、図３Ｂの構成を有する画素３８は、画素アレイ領域３２において、例えば、画素１ないし画素５のようにカラム（列）毎に連続して配置されている。
次に、図３Ｂおよび図３Ｃに示すように、画素アレイ領域３２には、一例として、１カラム毎に、４本（４系統）の出力線（ＶＳＬ）が設けられている。図３Ｃの各画素１から５の回路は、４行ずつそれぞれの系統の出力線ＶＳＬ１からＶＳＬ４に接続される。すなわち、各画素１から５の回路は、４画素を１単位として、４行おきに同じ系統の出力線ＶＳＬ１からＶＳＬ４に接続される。図３Ｃにおいて、画素４は、第１の出力線（ＶＳＬ１）に接続され、画素３は、第２の出力線（ＶＳＬ２）に接続され、画素２は、第３の出力線（ＶＳＬ３）に接続され、画素１および画素５は、第４の出力線（ＶＳＬ４）に接続されている。
［固体撮像素子の積層例］
図４および５を用いて、本実施形態の固体撮像素子の一部の積層例について説明する。図４Ａは本実施形態の固体撮像素子の回路ブロックの平面配置を表す配置図であり、図４Ｂは半導体素子の上チップを表す配置図であり、図４Ｃは半導体素子の下チップを表す配置図である。
まず、従来の固体撮像素子上に形成するトランジスタの形状は、製造上ばらつき、特にリソグラフィ工程における製造上のばらつきによって、その形状が、設計通りの形状とはならず、その寸法が、分散を持って分布してしまうことがあった。また、一般的には、形成する複数個のトランジスタを配置する領域が小さいと上記分散が小さく、形成する複数個のトランジスタを配置する領域が大きいと上記分散が大きい、という傾向がある。さらに、固体撮像素子に用いる信号処理回路と、メモリと、を比較すると、トランジスタが規則正しく繰り返し配列されているメモリは、トランジスタ各部寸法の分散が小さくなり、様々な大きさのトランジスタが不規則に配置された信号処理回路は、トランジスタ各部寸法の分散が大きくなりやすい。そして、アナログ信号処理回路とデジタル信号処理回路とを比較すると、トランジスタが設計通りの形状とならなかった場合に、そのことが回路の特性へ及ぼす悪影響は、デジタル信号処理回路よりも、アナログ信仰処理回路の方が、深刻である。
そこで、図４Ａに示すように、本実施形態の固体撮像素子であるＣＭＯＳイメージセンサ（ＣＩＳ）４１は、画素アレイ４４を備える第１の半導体チップ４２と、信号処理回路の少なくとも一部を備える第２の半導体チップ４３と、を含む複数のチップを接合して積層した構成を備える。
図４Ａおよび図４Ｂに示すように、第１の半導体チップ４２には、画素アレイ４４が主に配置されている。図４Ａおよび図４Ｃに示すように、第２の半導体チップ４３は、第１の半導体チップ４２の下方に配置される。この第２の半導体チップ４３には、画素アレイ４４の中央部の下方となる領域に、ＡＤ変換部（ＡＤＣ：Analog Digital Converter）４５、および、ＡＤ変換部４５の幅方向の外側にロジック回路４６、アナログ信号処理回路を集めて配置している。
図４Ａに示すように、第１の半導体チップ４２と第２の半導体チップ４３とは、それぞれが有する電極パッドが接合されたＣｕ−Ｃｕ電極接合部（ＣＣ接合部）４９によって接続されている。第１の半導体チップ４２の出力線は、導電ビア４８およびＣＣ接合部４９を介して、第２の半導体チップ４３のＡＤ変換部４５と接続されている。
すなわち、第２の半導体チップ（下チップ）４３は、画素アレイ４４の各列を繰り返し単位としてこれに対応させて、あるいは、複数個の画素が１個のフローティングディフュージョン（ＦＤ）を共有する画素共有構造を備える場合には、その共有単位の幅を繰り返し単位としてこれに対応させて、画素から読み出した信号をＡＤ変換するＡＤＣ４５などのアナログ回路を、繰り返し単位毎に備える（以後便宜上、上記繰り返し単位毎に備わるアナログ回路を「列信号処理回路」という。）。
さらに第２の半導体チップ４３は、列信号処理回路とは別に、信号処理用のデジタル回路を、上記繰り返し単位毎に備えるか、上記繰り返し単位の複数個に渡って共有する構成で備えるか、画素アレイ４４全体で共有する構成で備える。
あるいは、第２の半導体チップ４３は、メモリを、上記繰り返し単位毎に備えるか、上記繰り返し単位の複数個に渡って共有する構成で備えるか、画素アレイ４４全体で共有する構成で備える。
そして、第２の半導体チップ４３は、画素アレイ４４の面積と同じ大きさの長方形を、画素アレイ４４の垂直信号線が延在する方向に、第１から第４の領域へと４等分した場合に、前記長方形の外側に配置される第１および第４の領域において、第１および第４の領域中に列信号処理回路が占める面積の割合よりも、前記長方形の内側に配置される第２および第３の領域において、第２および第３の領域中に列信号処理回路が占める面積の割合の方が、大きくなるように、列信号処理回路を配置している。
上記配置により、本実施形態のＣＭＯＳイメージセンサ４１は、従来の技術よりも、列信号処理回路が狭い領域に集中して配置される。これにより、従来の技術よりも、列信号処理回路に備わるトランジスタの形状が、設計値に近いものとなり、これにより、従来の技術よりも、列信号処理回路の特性が、設計値に近いものとなる、という作用効果を有する。
さらに、上記構成により、本実施形態のＣＭＯＳイメージセンサ４１は、半導体チップのサイズを小さくすることができ、コストを削減することができる。また、配線層のスペースに余裕ができるので、配線の引き回しも容易になる。さらに、複数チップ化をすることにより、各チップをそれぞれ最適化することができる。例えば、画素チップにおいては、配線層による光学的な反射による量子効率の低下を防ぐためにより少ない配線層で低背化を実現し、下チップ４３においては配線間カップリング対策など最適化を可能にするために配線層の多層化を実現することができる。
また、裏面照射型の固体撮像素子の場合、配線層による光学的な反射は生じないが、不要な配線層数の増大を抑制することにより、配線工程数の増大等を抑制し、コストの削減を実現することができる。
なお、本技術を適用した固体撮像素子は、上述した構成に限らず、他の構成であってもよい。
図５Ａは本実施形態の変形例における固体撮像素子の回路ブロックの平面配置を表す配置図であり、図５Ｂは半導体素子の上チップを表す配置図であり、図５Ｃは半導体素子の下チップを表す配置図である。
図５Ａに示すように、本実施形態の変形例のＣＭＯＳイメージセンサ５１では、第１の半導体チップ４２の画素アレイ４４中の全ての画素が、導電ビア４８およびＣＣ接合部５２を介して、第２の半導体チップ４３のＡＤ変換部４５およびロジック回路４６と接続されている。
ＣＭＯＳイメージセンサ５１は、画素アレイ４４の全領域にＣＣ接合部５２を配置し、第２の半導体チップ４３と接続する構成とすることで、垂直信号線の負荷を削減し、高速化を実現することができる。
［従来の固体撮像素子の断面構造］
図６Ａは、従来の固体撮像素子の赤色画素からの入射光を表す断面図であり、図６Ｂは、従来の固体撮像素子の緑色画素からの入射光を表す断面図であり、図６Ｃは、従来の固体撮像素子の青色画素からの入射光を表す断面図である。
図６Ａに示すように、従来の裏面照射型のＣＭＯＳ固体撮像素子６１は、画素アレイと制御回路が形成された第１の半導体チップ部６２と、ロジック回路が形成された第２の半導体チップ部６３とが貼り合わされた積層半導体チップを有して構成される。
第１の半導体チップ部６２は、シリコンによる第１の半導体基板６４に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタからなる画素アレイが形成される。さらに画素アレイ上にカラーフィルタ６６およびオンチップレンズ６７が形成される。第２の半導体チップ部６３は、シリコンによる第２の半導体基板６５の各半導体チップ部となる領域に、周辺回路を構成するロジック回路が形成される。
第１の半導体チップ部６２には、第２の半導体チップ部６３との接合面６０９に臨んで、メタルの第１電極パッド６０２が形成される。第２の半導体チップ部６３には、第１の半導体チップ部６２との接合面６０９に臨んで、メタルの第２電極パッド６０６が形成される。そして、第１の半導体チップ部６２と第２の半導体チップ部６３とは、互いの多層配線層が向かい合うようにして、接合面６０９に臨む第１電極パッド６０２および第２電極パッド６０６を直接接合して、電気的に接続されている。
図６Ａにおいて、カラーフィルタ６６の紙面に向かって左端は赤色画素を表し、左端から赤色画素と緑色画素とが交互に配置され、右端には緑色画素が配置されている。同様に、図６Ｂにおいて、カラーフィルタ６６の紙面に向かって左端は緑色画素を表し、左端から緑色画素と青色画素とが交互に配置され、右端には青色画素が配置されている。また、図６Ｃにおいて、カラーフィルタ６６の紙面に向かって左端は青色画素を表し、左端から青色画素と緑色画素とが交互に配置され、右端には緑色画素が配置されている。そして、赤色画素、緑色画素および青色画素のいずれの画素下にも第１電極パッド６０２および第２電極パッド６０６のＣｕ−Ｃｕ電極接合部（ＣＣ接合部）が配置されている。
このような構成の固体撮像素子６１のフォトダイオードＰＤへ入射した光は、その一部がフォトダイオードＰＤで光電変換されずに、図６ＡからＣの矢印で示すようにフォトダイオードＰＤを透過する。このとき、透過光の光量は長波長の光ほど多いため、図６Ａに示す赤色の光量が最も多く、次に図６Ｂに示す緑色の光量が多く、図６Ｃに示す青色の光量が最も少ない。
そして、フォトダイオードＰＤの下方に上記ＣＣ接合部が配置されていると、上記透過光がＣＣ接合部で反射して、フォトダイオードＰＤへ再入射する。このフォトダイオードＰＤへ再入射した光は、光が入射した自画素の感度上昇を招き、さらに入射角度によっては自画素と異なる他画素へ再入射して混色を招くおそれがある。この自画素の感度上昇および他画素への混色の発生量は、長波長が入射する画素ほど顕著である。すなわち、図６において、赤色画素が最も顕著に表れ、次に緑色画素に表れやすく、青色画素は最も影響が少ない。このように、感度のバラつきや画素間の混色の発生量が多くなると、固体撮像素子から出力される画像において、画質が低下する可能性が考えられる。
［固体撮像素子の断面構造例］
図７を用いて、本実施形態に係る固体撮像素子の断面構造の一例について説明する。図７に、本実施形態に係る固体撮像素子、すなわち、裏面照射型のＣＭＯＳ固体撮像素子の第１実施形態を示す。裏面照射型のＣＭＯＳ固体撮像素子は、受光部が回路部の上部に配置され、表面照射型に比べて高感度で低ノイズのＣＭＯＳ固体撮像素子である。第１実施形態に係る固体撮像素子７１は、図２Ａの固体撮像素子１ａと同様の、画素アレイ２３と制御回路２４が形成された第１の半導体チップ部７２と、ロジック回路２５が形成された第２の半導体チップ部７３とが貼り合わされた積層半導体チップを有して構成される。第１の半導体チップ部７２と第２の半導体チップ部７３とは、後述する互いの多層配線層が向かい合うようにして、かつ接続配線が直接接合するように、貼り合わされる。
第１の半導体チップ部７２は、薄膜化されたシリコンによる第１の半導体基板７４に、半導体ウェル領域７１０を形成している。半導体ウェル領域７１０には、各画素の光電変換部となるフォトダイオードＰＤと複数の画素トランジスタＴｒ１からなる複数の画素を列状に２次元配列した画素アレイが形成される。また、図示しないが、第１の半導体基板７４に制御回路２４を構成する複数のＭＯＳトランジスタが形成される。第１の半導体基板７４の表面側には、層間絶縁膜７０４を介して複数、本実施形態では３層のメタルによる配線を配置した多層配線層７０１が形成される。配線は、一例として、デュアルダマシン法で形成された銅（Ｃｕ）配線が用いられる。第１の半導体基板７４の裏面側には、絶縁膜７８を介して遮光膜が形成され、さらに平坦化膜７９を介して有効画素アレイ上にカラーフィルタ７６およびオンチップレンズ７７が形成される。
図７において、画素トランジスタＴｒ１は、複数の画素トランジスタを代表して示している。第１の半導体チップ部７２の多層配線層７０１では、対応する画素トランジスタＴｒ１と配線との間、隣り合う上下層の配線間が、導電ビア７０３を介して接続される。さらに、第２の半導体チップ部７３との接合面７０９に臨んで、４層目の配線層となる銅（Ｃｕ）の第１電極パッド７０２が形成される。第１電極パッド７０２は、青色画素の下方において、導電ビア７０３を介して３層目のメタルによる所望の配線に接続される。また、４層目の配線層には、第１電極パッド７０２が形成されない青色画素の下方に、第１電極パッド７０２と同じ大きさかつ同じ材料で形成した第１ダミーパッド７０２ｄが形成されている。
第２の半導体チップ部７３は、シリコンによる第２の半導体基板７５の各半導体チップ部となる領域に、周辺回路を構成する図示しないロジック回路が形成される。ロジック回路は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタＴｒ２で形成される。第２の半導体基板７５の表面側上には、層間絶縁膜７０８を介して複数層、本実施形態では３層のメタルによる配線を配置した多層配線層７０５が形成される。配線は、一例として、デュアルダマシン法による銅（Ｃｕ）配線が用いられる。
図７において、ＭＯＳトランジスタＴｒ２は、ロジック回路の複数のＭＯＳトランジスタを代表して示している。第２の半導体チップ部７３の多層配線層７０５では、ＭＯＳトランジスタＴｒ２と配線との間、隣り合う上下層の配線間が、導電ビア７０７を介して接続される。さらに、第１の半導体チップ部７２との接合面７０９に臨んで、４層目の配線層となる銅（Ｃｕ）の第２電極パッド７０６が形成される。第２電極パッド７０６は、導電ビア７０７を介して３層目のメタルによる所望の配線に接続される。また、４層目の配線層には、第２電極パッド７０６が形成されない青色画素の下方に、第２電極パッド７０６と同じ大きさかつ同じ材料で形成した第２ダミーパッド７０６ｄが形成されている。
第１の半導体チップ部７２と第２の半導体チップ部７３とは、互いの多層配線層７０１および７０５５９が向かい合うようにして、接合面７０９に臨む第１電極パッド７０２および第２電極パッド７０６を直接接合したＣＣ接合部により、電気的に接続される。接合付近の層間絶縁膜は、例えば、Ｃｕ配線のＣｕ拡散を防止するためのＣｕ拡散バリア性絶縁膜とＣｕ拡散バリア性を有しない絶縁膜の組み合わせで形成される。Ｃｕ配線による接続配線の直接接合は、例えば、熱拡散接合で行う。接続配線以外の層間絶縁膜同士の接合は、例えば、プラズマ接合あるいは接着剤で行う。
本実施形態では、第１の半導体チップ部７２に配置された画素アレイが備える垂直信号線と、第２の半導体チップ部７３に配置された列信号処理回路と、を接続する接続部となるＣＣ接合部を、カラーフィルタ７６の青色画素の下方にのみ配置している。なお、第１の半導体チップ部７２の画素アレイを構成する１つの画素列に、複数本の垂直信号線を備える場合は、その画素列に含まれる複数個の青色画素の下方に、それらの垂直信号線の接続部となるＣＣ接合部を配置することができる。また、画素アレイがベイヤ―配列の場合において、青色画素を含まない画素の列に配置された垂直信号線は、隣の列に配置された青色画素の下方にまでその垂直信号線を延在させて、上記隣の列に配置された青色画素の下方に、ＣＣ接合部を配置することができる。
［固体撮像素子の画素配置例］
図８を用いて、本実施形態に係る固体撮像素子の画素配置の一例について説明する。図８Ａは、図３Ａと同様に、本実施形態の固体撮像素子の垂直信号線を表す平面配置図である。図８Ｂは、図８Ａの画素アレイ内の領域Ａ８におけるＣＣ接合部の配置を表す概略構成図である。図８Ｃは、図３Ｃと同様に、第１の半導体チップの配線を表す部分拡大図である。図８Ｃにおいて、画素４は、第１の出力線（ＶＳＬ１）に接続され、画素３は、第２の出力線（ＶＳＬ２）に接続され、画素２は、第３の出力線（ＶＳＬ３）に接続され、画素１は、第４の出力線（ＶＳＬ４）に接続されている。
図８Ｂに示すように、本実施形態の固体撮像素子７１の画素アレイ８１は、１つの赤色画素８２と、２つの緑色画素８３、８４と、１つの青色画素８５とが、緑色画素８３、８４を対角線の位置に配置して、正方形状に配列されている。言い換えると、１カラムに緑色画素８４と赤色画素８２とを交互に配列し、これに隣接するカラムに青色画素８５と緑色画素８３とを交互に配列している。そして、青色画素８５の下方にのみダミーパッドによるＣＣ接合部８６または第１電極パッド７０２および第２電極パッド７０６を直接接合したＣＣ接合部８７が配置されている。
以上の構成により、本実施形態に係る固体撮像素子７１は、赤色画素、緑色画素および青色画素のいずれの画素の下方にもＣＣ接合部を配置する構成と比較して、フォトダイオードＰＤを透過した透過光がＣＣ接合部８６、８７の表面で反射してフォトダイオードへ再入射する光量を抑制することができるため、自画素の感度上昇および他画素への混色を低減することができる。
また、本実施形態では、画素アレイ８１中央部の青色画素８５の下方にのみ、ＣＣ接合部８６、８７を配置している。ただし、青色画素８５であっても、画素上方からフォトダイオードＰＤへ入射して、フォトダイオードＰＤで光電変換されずに透過する光が、全くないとは限らない。そこで、青色画素８５を透過する光がある場合でも、画素の下方に第１電極パッド７０２および第２電極パッド７０６を直接接合したＣＣ接合部８７が配置されている青色画素８５と、画素の下方にＣＣ接合部８７が配置されていない青色画素８５と、の間で感度差が生じないようにするため、ＣＣ接合部８７が配置されていない青色画素８５については、第１ダミーパッド７０２ｄおよび第２ダミーパッド７０６ｄを接合したＣＣ接合部８６を配置している。この構成により、上述の効果に加え、さらに、同色画素間で第１電極パッド７０２および第２電極パッド７０６を配置する画素と配置しない画素とが存在することによる同色画素間の感度差を低減することができる。
［固体撮像素子の製造方法例］
次に、本実施形態に係る固体撮像素子７１の製造方法の一例を示す。
まず、例えばシリコンによる第１の半導体基板７４の各半導体チップ部となる領域に半導体ウェル領域７１０を形成し、半導体ウェル領域７１０に各画素の光電変換部となるフォトダイオードＰＤを形成する。一例として、素子分離領域を最初に形成して置くことができる。各フォトダイオードＰＤは、半導体ウェル領域７１０の深さ方向に延長して形成される。フォトダイオードＰＤは、画素アレイを構成する有効画素アレイおよびオプティカルブラック領域に形成する。
さらに、半導体ウェル領域７１０の表面側に各画素を構成する複数の画素トランジスタＴｒ１を形成する。画素トランジスタＴｒ１は、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。ここでは、前述したように、画素トランジスタＴｒ１を代表して示す。各画素トランジスタＴｒ１は、一例として、一対のソース・ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。
第１の半導体基板７４の表面側の上部には、層間絶縁膜７０４を介して複数層、本実施形態では３層メタルによる配線層７０１を、導電ビア７０３を含めて形成する。配線層７０１は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜７０４にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビア７０３と一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ｓｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。この工程を繰り返して、３層のメタルによる配線層７０１を形成する。
次に、Ｃｕ拡散バリア性を有しない第１絶縁膜、Ｃｕ拡散バリア性を有しない第２絶縁膜およびＣｕ拡散バリア性絶縁膜を順次形成する。第１絶縁膜と第２絶縁膜は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。また、Ｃｕバリア性絶縁膜としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。これらＣｕ拡散バリア性絶縁膜、第１絶縁膜、第２絶縁膜は、層間絶縁膜７０４に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜および第２絶縁膜および第１絶縁膜をパターニングしビア孔を選択的に形成する。その後、第２絶縁膜部をパターニングし選択的に開口部を形成する。すなわち、形成すべき遮光部７１（開口部７３を除く部分）に対応する部分の開口部７８と、形成すべき第１電極パッド７０２および第１ダミーパッド７０２ｄに対応する部分の開口部と、ビア孔と、を有するようにパターニングする。
次に、前述と同様に、デュアルダマシン法を用いて開口部およびビア孔内にＣｕ材料を埋め込むようにして、配線に接続する導電ビア７０３および第１電極パッド７０２と、第１ダミーパッド７０２ｄとを形成する。第１電極パッド７０２および第１ダミーパッド７０２ｄは、４層目のメタルにより形成する。これによって、メタルによる配線、第１電極パッド７０２および第１ダミーパッド７０２ｄ、層間絶縁膜７０４、絶縁膜、により、多層配線層７０１が形成される。
さらに、第１電極パッド７０２および第１ダミーパッド７０２ｄの上部には、極めて薄い均一な絶縁性薄膜を成膜することができる。
一方、例えばシリコンによる第２の半導体基板７５の各半導体チップ部となる領域に半導体ウェル領域を形成する。この半導体ウェル領域にロジック回路を構成する複数のＭＯＳトランジスタＴｒ２を形成する。ここでは、前述したように、ＭＯＳトランジスタＴｒ２を代表して示す。一例として、素子分離領域を最初に形成して置くことができる。
第２の半導体基板７５の表面側の上部には、層間絶縁膜７０８を介して複数層、本実施形態では３層のメタルによる配線を、導電ビア７０７を含めて形成する。配線層７０５は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜７０８にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビア７０７と一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ｓｉＣＮ，ＳｉＯＮ等の絶縁膜、を用いることができる。この工程を繰り返して、３層のメタルによる配線層７０５を形成する。
次に、Ｃｕ拡散バリア性を有しない第１絶縁膜、Ｃｕ拡散バリア性を有しない第２絶縁膜およびＣｕ拡散バリア性絶縁膜を順次形成する。第１絶縁膜と第２絶縁膜は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。またＣｕバリア性絶縁膜としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜を用いることができる。これらＣｕ拡散バリア性絶縁膜、第１絶縁膜、第２絶縁膜は、層間絶縁膜７０８に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜および第２絶縁膜および第１絶縁膜をパターニングしビア孔を選択的に形成する。その後、第２絶縁膜部をパターニングし選択的に開口部を形成する。開口部は、第１の半導体チップ部７２側の第１電極パッド７０２の開口部を覆う位置に形成する。この開口部は、後に第１の半導体基板７４と第２の半導体基板７５を接合するとき、合わせずれによる光洩れがないように、第１電極パッド７０２の開口部を覆いかつ第１電極パッド７０２に一部重なる大きさに形成することが望ましい。すなわち、形成すべき第１電極パッド７０２に対応する部分の開口部と、ビア孔とを有するようにパターニングする。
次に、前述と同様に、デュアルダマシン法を用いて開口部およびビア孔内にＣｕ材料を埋め込むようにして、配線に接続する導電ビア７０７と、第２電極パッド７０６および第２ダミーパッド７０６ｄとを形成する。第２電極パッド７０６および第２ダミーパッド７０６ｄは、４層目のメタルにより形成する。これによって、メタルによる配線、第２電極パッド７０６および第２ダミーパッド７０６ｄ、層間絶縁膜７０８、絶縁膜と、により、多層配線層７０５が形成される。
さらに、第２電極パッド７０６および第２ダミーパッド７０６ｄの上部には、極めて薄い均一な絶縁性薄膜を成膜する第２電極パッド７０６および第２ダミーパッド７０６ｄ
次に、第１の半導体基板７４と第２の半導体基板７５との互いの多層配線層が向かい合って双方の第１電極パッド７０２および第２電極パッド７０６が直接接触して電気的に接続されるように、第１の半導体基板７４および第２の半導体基板７５を接合する。つまり、第１および第２の半導体基板７４および７５を物理的に接合し、かつ電気的に接続する。このとき、第１電極パッド７０２および第２電極パッド７０６も、重なる部分で直接接合する。すなわち、熱処理により第１電極パッド７０２および第２電極パッド７０６同士を熱拡散接合する。このときの熱処理温度は、１００℃〜５００℃程度とすることができる。また、層間絶縁膜である絶縁膜同士を表面処理してプラズマ接合する。なお、層間絶縁膜である絶縁膜同士は、接着剤により接合することもできる。
このように、第１電極パッド７０２および第２電極パッド７０６は、初めに接合面７０９に絶縁膜を挟んでおき、その後熱を加えることにより導電体である銅を結晶成長させて繋げられるため、接合面７０９付近で電気的に接続されている。したがって、第１電極パッド７０２および第２電極パッド７０６は、それぞれ第１の半導体チップ部７２および第２の半導体チップ７３に形成されたロジック回路および配線よりも接合面７０９側に配置されている。
次に、第１の半導体基板７４を、裏面側からフォトダイオードＰＤの必要膜厚が残るようにＣＭＰ法等を用いて研削、研磨して薄膜化する。
次に、薄膜化した表面上に絶縁膜を介して、オプティカルブラック領域に対応するフォトダイオードＰＤ上を含んで遮光膜を形成する。また、平坦化膜７９を介して有効画素アレイに対応するフォトダイオードＰＤ上にカラーフィルタ６６およびオンチップレンズ７７を形成する。
次いで、接合された第１の半導体基板７４および第２の半導体基板７５を各半導体チップに分離する半導体チップ化を行い、図７に示す目的の固体撮像素子７１を得る。
第１電極パッド７０２および第２電極パッド７０６、第１電極パッド７０２および第１ダミーパッド７０２ｄ、これらと同層の配線となるメタルとしては、導電性が高く、遮光性が高い材料で且つ接合し易い材料が望ましい。このような性質を有する材料としては、Ｃｕ以外に、Ａｌ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｒｕ等の単一材料、あるいは合金を用いることができる。
本実施形態における第１電極パッド７０２および第２電極パッド７０６の膜厚は、発光する第２の半導体チップ７３側の光の波長にわせて決めるのが望ましい。一例として、第１電極パッド７０２および第２電極パッド７０６の膜厚は、５０ｎｍ〜８００ｎｍ程度とすることができる。
本実施形態に係る固体撮像素子７１の製造方法によれば、第１電極パッド７０２および第２電極パッド７０６が配線層としてメタルで形成されるので、従来技術に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像素子７１をより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像素子７１を提供することができる。
また、本実施形態に係る固体撮像素子７１の製造方法によれば、配線、接続配線、電極パッド、ダミーパッドを同時に形成することができるので、製造工程数の削減、材料費の削減が行え、低コストで暗電流およびランダムノイズの少ない固体撮像素子を製造することができる。
＜４．第２実施形態の固体撮像素子＞
図９を用いて、本技術に係る固体撮像素子の第２実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素アレイが縦２画素共有構造を備えている点である。
図９に修正に示すように、本実施形態に係る固体撮像素子の画素アレイ９１は、各カラムの上下に位置する２つの画素で、フローティングディフュージョン（ＦＤ）９２を共有する縦２画素共有構造を形成している。すなわち、図９に示すように、緑色画素８４と赤色画素８２とで１つのＦＤ９２を共有し、青色画素８５と緑色画素８３とで１つのＦＤ９２を共有している。上記構成により、本実施形態の固体撮像素子も、第１実施形態の固体撮像素子７１と同様の効果を得ることができる。
＜５．第３実施形態の固体撮像素子＞
図１０を用いて、本技術に係る固体撮像素子の第３実施形態について説明する。本実施形態が、第１および第２実施形態と相違する点は、画素アレイが４画素共有構造を備えている点である。なお、本技術に係る画素アレイの画素共有構造は、縦２画素共有構造および４画素共有構造に限らず、他の共有構造であってもよい。
図１０に示すように、本実施形態に係る固体撮像素子の画素アレイ１０１は、正方形状に配列された４つの画素の中央部で、フローティングディフュージョン（ＦＤ）１０２を共有する２行２列の４画素共有構造を形成している。すなわち、図１０に示すように、正方形状に配列された、赤色画素８２、緑色画素８３、８４、および青色画素８５で１つのＦＤ１０２を共有している。上記構成により、本実施形態の固体撮像素子も、第１実施形態の固体撮像素子７１と同様の効果を得ることができる。
＜６．第４実施形態の固体撮像素子＞
図１１を用いて、本技術に係る固体撮像素子の第４実施形態について説明する。本実施形態が、第１実施形態と相違する点は、ＣＣ接合部の一部が青色画素以外の画素下にも形成されている点である。
図１１に示すように、本実施形態に係る固体撮像素子の画素アレイ１１１において、第１電極パッド７０２および第２電極パッド７０６が接合されたＣＣ接合部１１２は、青色画素８５の下方に配置されているが、その一部が緑色画素８４の下方に延在している。なお、ＣＣ接合部１１２の延在方向は、これに限らず、緑色画素８３の下方であってもよい。上記構成により、本実施形態の固体撮像素子も、第１実施形態の固体撮像素子７１と同様の効果を得ることができる。
＜７．第５実施形態の固体撮像素子＞
図１２を用いて、本技術に係る固体撮像素子の第５実施形態について説明する。本実施形態が、第１実施形態と相違する点は、青色画素の下方に複数個のＣＣ接合部が配置されている点である。
図１２に示すように、本実施形態に係る固体撮像素子の画素アレイ１２１において、第１電極パッド７０２および第２電極パッド７０６が接合されたＣＣ接合部１２２は、青色画素８５の下方に２行２列で４個配置されている。なお、ＣＣ接合部１１２の個数は４個に限らず、２個以上の複数個であればよい。
上記構成により、本実施形態の固体撮像素子も、第１実施形態の固体撮像素子７１と同様の効果を得ることができる。さらに、本実施形態の固体撮像素子は、１つの青色画素８５に配置するＣＣ接合部の数が第１実施形態よりも多いので、画素アレイ１２１の一定の面積において、第１実施形態よりも多くの垂直信号線を配置することができる。これにより、本実施形態の固体撮像素子は、第１実施形態の固体撮像素子７１よりも、垂直信号線の寄生容量を小さくして、垂直信号線の分割数を大きくできるため、より高速に動作することが可能となる。
＜８．第６実施形態の固体撮像素子＞
図１３および図１４を用いて、本技術に係る固体撮像素子の第６実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素に備えられた配線をＦＤ上に配置し、かつ、ＦＤに低電圧を与えた遮光シールド構造を備えている点である。図１３Ａは、図３Ａと同様に、本実施形態に係る固体撮像素子の第１の半導体チップ部１３１を表す平面配置図である。図１３Ｂは、図８Ｃと同様に、本実施形態に係る固体撮像素子のＣＣ接合領域を表す図１３Ａの領域Ａ１３における部分拡大図である。図１４Ａは本実施形態に係る固体撮像素子の赤色画素からの入射光を表す断面図であり、図１４Ｂは緑色画素からの入射光を表す断面図であり、図１４Ｃは青色画素からの入射光を表す断面図である。
図１４Ａに示すように、本実施形態に係る固体撮像素子１４１は、画素アレイと制御回路が形成された第１の半導体チップ部１４２と、ロジック回路が形成された第２の半導体チップ部１４３とが貼り合わされた積層半導体チップを有して構成される。
第１の半導体チップ部１４２は、シリコンによる第１の半導体基板１４４に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタからなる画素アレイが形成されている。さらに画素アレイ上にカラーフィルタ１４６およびオンチップレンズ１４７が形成されている。第２の半導体チップ部１４３は、図示していないが、シリコンによる第２の半導体基板の各半導体チップ部となる領域に、周辺回路を構成するロジック回路が形成されている。
図１４Ｂおよび図１４Ｃに示すように、第１の半導体チップ部１４２には、第２の半導体チップ部１４３との接合面１４０９に臨んで、メタルの第１電極パッド１４１２が形成されている。第２の半導体チップ部１４３には、第１の半導体チップ部１４２との接合面１４０９に臨んで、メタルの第２電極パッド１４１６が形成されている。そして、第１の半導体チップ部１４２と第２の半導体チップ部１４３とは、互いの多層配線層が向かい合うようにして、接合面１４０９に臨む第１電極パッド１４１２および第２電極パッド１４１６を直接接合して、電気的に接続されている。さらに、第１の半導体チップ部１４２および第２の半導体チップ部１４３には、それぞれ接合面１４０９で接合する第１のダミーパッド１４０２および第２のダミーパッド１４０６が形成されている。
図１４Ａにおいて、カラーフィルタ１４６の紙面に向かって左端は赤色画素を表し、左端から赤色画素と緑色画素とが交互に配置され、右端には緑色画素が配置されている。同様に、図１４Ｂにおいて、カラーフィルタ１４６の紙面に向かって左端は緑色画素を表し、左端から緑色画素と青色画素とが交互に配置され、右端には青色画素が配置されている。また、図１４Ｃにおいて、カラーフィルタ１４６の紙面に向かって左端は青色画素を表し、左端から青色画素と緑色画素とが交互に配置され、右端には緑色画素が配置されている。
固体撮像素子１４１には、青色画素の下方にのみ第１電極パッド１４１２および第２電極パッド１４１６のＣｕ−Ｃｕ電極接合部（ＣＣ接合部）、または、第１のダミーパッド１４０２および第２のダミーパッド１４０６のＣＣ接合部が配置されている。さらに、固体撮像素子１４１は、画素アレイの隣接する２つの画素が共有するＦＤ１４１０を備え、ＦＤ１４１０の下方に遮光シールド配線１４１１を備えている。なお、ＦＤ１４１０の配置は、２つの画素が共有する場合に限らず、１つの画素がＦＤ１４１０を有する単画素構造の配置であってもよい。
本実施形態の固体撮像素子１４１のように、青色画素の下方のみにＣＣ接合部を配置して緑色画素と赤色画素の下方にＣＣ接合部を配置しないと、青色画素は、緑色画素および赤色画素と比較して、画素内に配置された配線の面積が大きくなる。また、画素内に配置された配線は、画素内の第１の半導体基板１４４中に形成されたＦＤ１４１０との間で、ＦＤ１４１０に寄生する寄生容量を形成する。ただし、青色画素内に配置された配線の面積が、緑色画素内および赤色画素内に配置された配線の面積よりも大きくなると、青色画素は、緑色画素および赤色画素よりも、寄生容量を含めたFD容量が大きくなってしまう可能性がある。これにより、画素に備わるフォトダイオードＰＤで発生した一定の信号電荷を、ＦＤ１４１０において電荷−電圧変換して出力電圧を得る際に、青色画素は、緑色画素および赤色画素と出力電圧が揃わない可能性がある。
そこで、本実施形態の固体撮像素子１４１は、ＣＣ接合部を配置することで画素に備わる配線の面積が大きくなった青色画素と、ＣＣ接合部を配置しない緑色画素および赤色画素との間で、ＦＤ１４１０の寄生容量を等しくするために、画素に備えられた配線の中で、ＦＤ１４１０に最も近い配線層を用いて、この配線をＦＤ１４１０上に配置して、かつ、ＦＤ１４１０に低電圧を与えた遮光シールド配線１４１１を備えている。
上記構成により、本実施形態の固体撮像素子も、第１実施形態の固体撮像素子７１と同様の効果を得ることができる。さらに、このような遮光シールド構造を備えることで、固体撮像素子１４１は、遮光シールド配線１４１１よりもＦＤ１４１０から遠い側に形成された配線が、ＦＤ１４１０との間で寄生容量を形成することがなくなる。これにより、青色画素にＣＣ接合部を配置し、緑色画素および赤色画素にＣＣ接合部を配置しないことで、青色画素と、緑色画素および赤色画素との間で、画素に備わる配線の面積に差が生じても、配線とＦＤ１４１０との間には寄生容量が生じず、ＦＤ１４１０の容量を一定に保つことができる。
＜９．第７実施形態の固体撮像素子＞
図１５を用いて、本技術に係る固体撮像素子の第７実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素アレイ中央部の青色画素、緑色画素および赤色画素のいずれの画素の下方にもＣＣ接合部を配置している点である。図１５Ａは、図３Ａと同様に、本実施形態に係る固体撮像素子の第１の半導体チップ部１５０を表す平面配置図であり、図１５Ｂは、図１５Ａの第１の半導体チップ部１５０の領域Ａ１５における画素アレイ１５１の配置を表す概略構成図である。
図１５Ａおよび図１５Ｂに示すように、本実施形態に係る固体撮像素子は、第１の半導体チップ部１５０に配置された画素アレイ１５１に備えられた垂直信号線と、第２の半導体チップ部に配置された列信号処理回路と、を接続する接続部であるＣＣ接合部を、画素アレイ１５１の中央部の青色画素、緑色画素および赤色画素の各画素の下方に配置している。さらに、本実施形態に係る固体撮像素子は、画素アレイ１５１内において、ＣＣ接合部が配置されない画素の下方に、ＣＣ接合部と同じ大きさかつ同じ材料で形成したダミーパターンを配置している。
上記構成により、本実施形態の固体撮像素子は、フォトダイオードＰＤを透過した光が、ＣＣ接合部の表面で反射してフォトダイオードＰＤへ再入射することによって発生する、他画素への混色を、信号処理によって補正できるため、同色画素間の感度差を低減することができる。
また、本実施形態の固体撮像素子は、固体撮像素子に備えられた信号処理回路を用いて、混色が発生する画素の出力を、混色を含まない出力へと補正する補正手段をさらに備えてもよい。例えば、ある画素へ光が入射した際に、その画素から得られる出力と隣接画素へ混色する光量との関係を、入射光量毎に予め求めておき、実際の使用時に、撮影によって得られた各画素の出力を、上記関係を用いて補正してもよい。このような補正手段を備えることにより、本実施形態の固体撮像素子は、隣接する画素への混色が固体撮像素子から出力される画像に表れることを低減することができる。
＜１０．第８実施形態の固体撮像素子＞
図１６を用いて、本技術に係る固体撮像素子の第８実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素アレイ中央部の緑色画素の下方にのみＣＣ接合部を配置している点である。
図１６に示すように、本実施形態に係る固体撮像素子の画素アレイ１６１には、緑色画素８３および８４の下方にのみ、ダミーパッドであるＣＣ接合部１６２または接続パッドであるＣＣ接合部１６３が配置されている。
上記構成により、本実施形態の固体撮像素子は、ＣＣ接合部１６２またはＣＣ接合部１６３を、全ての画素に配置する場合よりも、赤色画素８２から隣接画素への混色を低減することができる。また、本実施形態の固体撮像素子は、ＣＣ接合部１６２またはＣＣ接合部１６３を、青色画素８５のみに配置する場合よりも、固体撮像素子を製造するウエハー工程において、研磨法を用いて第１の半導体チップ部と第２の半導体チップ部のそれぞれの表面にＣＣ接合部を形成する際に、ウエハー全体におけるＣＣ接合部の面積が大きいことによってＣＣ接合部の肩落ちなどのＣＣ接合部の表面の平坦性の悪化を発生しにくくすることができる。
＜１１．第９実施形態の固体撮像素子＞
図１７および図１８を用いて、本技術に係る固体撮像素子の第９実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素アレイ中央部の赤色画素の下方にのみＣＣ接合部を配置している点である。
図１７に示すように、本実施形態に係る固体撮像素子の画素アレイ１７１には、赤色画素８２の下方にのみ、ダミーパッドであるＣＣ接合部１７２または接続パッドであるＣＣ接合部１７３が配置されている。
図１８に示すように、本実施形態に係る固体撮像素子１８１は、画素アレイ１７１と制御回路が形成された第１の半導体チップ部１８２と、ロジック回路が形成された第２の半導体チップ部１８３とが貼り合わされた積層半導体チップを有して構成される。
第１の半導体チップ部１８２は、シリコンによる第１の半導体基板１８４に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタからなる画素アレイ１７１が形成されている。さらに画素アレイ１７１上にカラーフィルタ１８６およびオンチップレンズ１８７が形成されている。第２の半導体チップ部１８３は、図示していないが、シリコンによる第２の半導体基板の各半導体チップ部となる領域に、周辺回路を構成するロジック回路が形成されている。
図１８に示すように、第１の半導体チップ部１８２には、第２の半導体チップ部１８３との接合面１８０９に臨んで、メタルの第１電極パッド１８１２が形成されている。第２の半導体チップ部１８３には、第１の半導体チップ部１８２との接合面１８０９に臨んで、メタルの第２電極パッド１８１６が形成されている。そして、第１の半導体チップ部１８２と第２の半導体チップ部１８３とは、互いの多層配線層が向かい合うようにして、接合面１８０９に臨む第１電極パッド１８１２および第２電極パッド１８１６を直接接合して、電気的に接続されている。さらに、第１の半導体チップ部１８２および第２の半導体チップ部１８３には、それぞれ接合面１８０９で接合する第１のダミーパッド１８０２および第２のダミーパッド１８０６が形成されている。
図１８において、カラーフィルタ１８６の紙面に向かって左端は赤色画素を表し、左端から赤色画素と緑色画素とが交互に配置され、右端には緑色画素が配置されている。また、固体撮像素子１８１には、赤色画素８２の下方にのみ、第１のダミーパッド１８０２および第２のダミーパッド１８０６のＣＣ接合部１７２、または、第１電極パッド１８１２および第２電極パッド１８１６のＣｕ−Ｃｕ電極接合部（ＣＣ接合部）１７３が配置されている。
上記構成により、本実施形態の固体撮像素子は、入射した光の反射光が自画素へ再入射すると画素の感度を向上させることができる。したがって、本実施形態の固体撮像素子は、入射光がほぼ垂直に近く、その反射光が自画素へ再入射する場合や配線層での混色を防ぐ構造を形成することで、自画素へ反射させて画素の感度を向上させることができる。
＜１２．第１０実施形態の固体撮像素子＞
図１９を用いて、本技術に係る固体撮像素子の第１０実施形態について説明する。本実施形態が、第１実施形態と相違する点は、固体撮像素子がカラーフィルタを備えず、かつ、全ての画素の下方にＣＣ接合部を備えている点である。図１９Ａは、図３Ａと同様に、本実施形態に係る固体撮像素子の第１の半導体チップ部１９０を表す平面配置図である。図１９Ｂは、図８Ｂと同様に、図１９Ａの画素アレイ１９１内の領域Ａ１７におけるＣＣ接合部の配置を表す概略構成図である。
図１９Ｂに示すように、本実施形態の固体撮像素子の画素アレイ１９１には、全てカラーフィルタがない画素１９２から１９５が配列されている。また、全ての画素の下方に、ダミーパッドによるＣＣ接合部１９６または接続パッドであるＣＣ接合部１９７が配置されている。
本実施形態に係る固体撮像素子は、カラーフィルタを備えていないことにより、入射した光に対しての反射光の光量は一定になるので、色毎に補正をかけることが可能となる。なお、カラーフィルタがなくても画素毎に出力はバラつくため、色毎に補正をかけることが必要となる。
＜１３．第１１実施形態の固体撮像素子＞
図２０を用いて、本技術に係る固体撮像素子の第１１実施形態について説明する。本実施形態が、第１０実施形態と相違する点は、画素と画素との境界線上の下方にＣＣ接合部を備えている点である。
図２０に示すように、本実施形態の固体撮像素子の画素アレイ２０１には、一例として、正方形状に配置した４つの画素１９２から１９５の中央部の下方に、ダミーパッドによるＣＣ接合部２０２または接続パッドであるＣＣ接合部２０３が配置されている。上記構成により、本実施形態の固体撮像素子も、第１０実施形態の固体撮像素子と同様の効果を得ることができる。
＜１４．第１２実施形態の固体撮像素子＞
図２１を用いて、本技術に係る固体撮像素子の第１２実施形態について説明する。本実施形態が、第１１実施形態と相違する点は、ＣＣ接合部の上方にＦＤを配置している点である。
図２１に示すように、本実施形態の固体撮像素子の画素アレイ２１１には、一例として、正方形状に配置した４つの画素１９２から１９５の中央部の下方に、ダミーパッドまたは接続パッドのＣＣ接合部２１２が配置されている。そして、ＣＣ接合部２１２の上方には、ＦＤ２１３が配置されている。このように、本実施形態の固体撮像素子は、カラーフィルタがないことにより、入射した光に対しての反射光の光量は一定であるため、ＣＣ接合部２１２を、透過光が少ない画素１９２から１９５の間の境界線上に配置してもよい。上記構成により、本実施形態の固体撮像素子も、第１０実施形態の固体撮像素子と同様の効果を得ることができる。
＜１５．第１３実施形態の固体撮像素子＞
図２２を用いて、本技術に係る固体撮像素子の第１３実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素アレイ中の全ての画素の下方にＣＣ接合部が配置され、半導体チップ同士の接合面に対するＣＣ接合部の表面積の大きさが画素の色毎に異なっている点である。
図２２に示すように、本実施形態に係る固体撮像素子の画素アレイ２２１は、全ての画素２２２から２２５の下方にＣＣ接合部２２６から２２９が配置されている。ここで、半導体チップ同士の接合面に対するＣＣ接合部の表面積の大きさは、最も長波長の入射光が照射される画素の下方に配置されたＣＣ接合部が最も小さく、入射光の波長が短くなるにつれて、順番に大きくなっている。すなわち、ＣＣ接合部の表面積の大きさは、カラーフィルタなしの画素２２２の下方に配置されたＣＣ接合部２２６が最も小さく、入射光の波長が長い赤色画素２２３の下方に配置されたＣＣ接合部２２７、入射光の波長が赤色よりも短い緑色画素２２４の下方に配置されたＣＣ接合部２２８、の順に大きくなっている。そして、最も短波長の入射光が照射される青色画素２２５の下方に配置されたＣＣ接合部２２９の表面積が最も大きくなっている。
本実施形態に係る固体撮像素子では、ＣＣ接合部の面積が小さい画素２２２から２２４は信号線の引き出しとして使用せず、最も光学影響の小さい青色画素２２５のＣＣ接合部２２９のみを接続パッドとして使用する。また、青色画素２２５がないカラム（列）については、上下方向にずらした青色画素２２５のＣＣ接合部２２９を使用する。以上の構成により、本実施形態の固体撮像素子も、第１実施形態の固体撮像素子７１と同様の効果を得ることができる。さらに、本実施形態に係る固体撮像素子は、信号線の接続に使うＣＣ接合部を最も大きくすることで信号線の抵抗を下げることができる。また、本実施形態に係る固体撮像素子は、青色画素２２５以外の画素部にもＣＣ接合部を配置することでＣＣ接合部の面積密度を調整することが可能となるため、ＣＣ接合面の平坦性を容易に調整することができる。
＜１６．第１４実施形態の固体撮像素子＞
図２３および図２４を用いて、本技術に係る固体撮像素子の第１４実施形態について説明する。本実施形態が、第１実施形態と相違する点は、画素アレイ中の全ての画素の下方にＣＣ接合部が配置され、画素の色毎に配置されるＣＣ接合部の数が異なっている点である。
図２３に示すように、本実施形態に係る固体撮像素子の画素アレイ２３１は、全ての画素２２２から２２５の下方にＣＣ接合部２３２から２３５が配置されている。ここで、ＣＣ接合部の数は、最も長波長の入射光が照射される画素の下方に配置されたＣＣ接合部が最も少なく、入射光の波長が短くなるにつれて、順番に多くなっている。すなわち、ＣＣ接合部の数は、一例として、カラーフィルタなしの画素２２２の四隅に配置されたＣＣ接合部２３２および入射光の波長が長い赤色画素２２３の各辺中央に配置されたＣＣ接合部２３３が４個ずつで最も少なく、入射光の波長が赤色よりも短い緑色画素２２４の各辺の周辺に配置されたＣＣ接合部２３４が８個でより多くなっている。そして、最も短波長の入射光が照射される青色画素２２５の下方に３行３列で配置されたＣＣ接合部２３５が９個で最も多くなっている。なお、ＣＣ接合部の数は、本実施形態に限らない。さらに、画素アレイ２３１内の画素２２３から２３５は、それらの中央に配置されたＦＤを共有する２行２列の４画素共有構造を形成している。
図２４Ａに示すように、本実施形態に係る固体撮像素子２４１は、画素アレイ２３１と制御回路が形成された第１の半導体チップ部２４２と、ロジック回路が形成された第２の半導体チップ部２４３とが貼り合わされた積層半導体チップを有して構成される。
第１の半導体チップ部２４２は、シリコンによる第１の半導体基板２４４に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタからなる画素アレイ２３１が形成されている。さらに画素アレイ２３１上にカラーフィルタ２４６およびオンチップレンズ２４７が形成されている。第２の半導体チップ部２４３は、図示していないが、シリコンによる第２の半導体基板の各半導体チップ部となる領域に、周辺回路を構成するロジック回路が形成されている。
図２４Ａに示すように、第１の半導体チップ部２４２には、第２の半導体チップ部２４３との接合面２４０９に臨んで、メタルの第１電極パッド２４０２が形成されている。第２の半導体チップ部２４３には、第１の半導体チップ部２４２との接合面２４０９に臨んで、メタルの第２電極パッド２４０６が形成されている。そして、第１の半導体チップ部２４２と第２の半導体チップ部２４３とは、互いの多層配線層が向かい合うようにして、接合面２４０９に臨む第１電極パッド２４０２および第２電極パッド２４０６を直接接合して、電気的に接続されている。さらに、第１の半導体チップ部１８２および第２の半導体チップ部１８３には、それぞれ接合面１８０９で互いに向かい合う多層配線層２４０１および２４０５が形成されている。
図２４Ａにおいて、カラーフィルタ２４６の紙面に向かって左端はカラーフィルタなしの画素２２２を表し、左端から画素２２２と青色画素２２５とが交互に配置され、右端には青色画素２２５が配置されている。同様に、図２４Ｂにおいて、カラーフィルタ２４６の紙面に向かって左端は赤色画素２２３を表し、左端から赤色画素２２３と緑色画素２２４とが交互に配置され、右端には緑色画素２２４が配置されている。
図２３、図２４Ａおよび図２４Ｂに示すように、本実施形態の固体撮像素子は、上記構成により、入射光が最も抜ける画素２２２のＣＣ接合部２３２の数を少なくし、かつ最も光が入りにくい四隅の部分のみにＣＣ接合部２３２を配置することで反射や混色による影響を調整することができる。同様に、色毎にＣＣ接合部の数を変えることで反射量や混色を調整することができる。また、本技術は、第１３実施形態のＣＣ接合部の大きさを変更した場合と同様に、画素２２２以外の画素部にもＣＣ接合部を配置することでＣＣ接合部の面積密度を調整することが可能となるため、ＣＣ接合面の平坦性の自由度を高くすることができる。
＜１７．第１５実施形態の電子機器＞
図２５を用いて、本技術に係る固体撮像素子の第１５実施形態について説明する。図２５は、本技術に係る電子機器を示す図である。上述の本技術に係る固体撮像素子は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
図２５に、本技術に係る電子機器の一例としてカメラに適用した第１５実施形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態に係るカメラ３０１は、固体撮像素子３０２と、固体撮像素子３０２の受光センサ部に入射光を導く光学系３０３と、シャッタ装置３０４を有する。さらに、固体撮像素子３０２を駆動する駆動回路３０５と、固体撮像素子３０２の出力信号を処理する信号処理回路３０６とを有する。
固体撮像素子３０２は、上述した各実施形態の固体撮像素子のいずれかが適用される。光学系（光学レンズ）３０３は、被写体からの像光（入射光）を固体撮像素子３０２の撮像面上に結像させる。これにより、固体撮像素子３０２内に、一定期間信号電荷が蓄積される。光学系３０３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置３０４は、固体撮像素子３０２への光照射期間および遮光期間を制御する。駆動回路３０５は、固体撮像素子３０２の転送動作およびシャッタ装置３０４のシャッタ動作を制御する駆動信号を供給する。駆動回路３０５から供給される駆動信号（タイミング信号）により、固体撮像素子３０２の信号転送を行う。信号処理回路３０６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいは、モニタに出力される。
第１６実施形態に係る電子機器によれば、上述の本技術における裏面照射型の固体撮像素子３０２を備えるので、ロジック回路のＭＯＳトランジスタからのホットキャリアで発光した光が画素アレイ側に入射されず、暗電流、ランダムノイズを抑制することができる。従って、高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した複数の実施形態の全てまたは一部を組み合わせた形態を採用することができる。
また、本技術は、以下のような構成を取ることができる。
（１）カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、
前記第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、
前記画素アレイの下方にある、前記第１の半導体チップと前記第２の半導体チップとの接合部で、前記第１電極パッドおよび前記第２電極パッドが電気的に接続され、
前記第１電極パッドおよび前記第２電極パッドは、前記カラーフィルタを透過する入射光のうち、最も短波長の入射光が照射される画素の下方に配置された固体撮像素子。
（２）前記第１電極パッドおよび前記第２電極パッドは、少なくとも一部が前記画素アレイの下方に配置された上記（１）に記載の固体撮像素子。
（３）前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中央部の画素の下方にのみ配置された上記（１）に記載の固体撮像素子。
（４）前記接合部にダミーパッドがさらに形成され、
前記第１電極パッドおよび前記第２電極パッド、または、前記ダミーパッドは、少なくとも前記最も短波長の入射光を透過する画素の下方に配置された上記（１）に記載の固体撮像素子。
（５）前記画素アレイ中の一つの画素の下方に複数の前記第１電極パッドまたは前記第２電極パッドが配置された上記（１）に記載の固体撮像素子。
（６）前記画素アレイ中の一つの画素が有するフローティングディフージョンをさらに備え、
前記フローティングディフージョンと前記第１電極パッドまたは前記第２電極パッドとの間に遮光シールドが形成された上記（１）に記載の固体撮像素子。
（７）前記画素アレイは、複数の画素共有構造を形成している上記（１）に記載の固体撮像素子。
（８）前記複数の画素が共有するフローティングディフージョンをさらに備え、
前記フローティングディフージョンと前記第１電極パッドまたは前記第２電極パッドとの間に遮光シールドが形成された上記（７）に記載の固体撮像素子。
（９）前記最も短波長の入射光が照射される画素は、青色の画素である上記（１）に記載の固体撮像素子。
（１０）前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中央部の各画素の下方に配置され、
前記画素アレイ内の当該電極パッドが配置されていない画素の下方には、ダミーパッドが配置された上記（１）に記載の固体撮像素子。
（１１）前記ダミーパッドは、前記電極パッドと同じ大きさかつ同じ材料である上記（１０）に記載の固体撮像素子。
（１２）前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の全ての画素の下方に配置され、接合面に対する表面積の大きさが画素の色毎に異なる上記（１）に記載の固体撮像素子。
（１３）前記接合面に対する表面積は、前記最も短波長の入射光が照射される画素の下方に配置された前記第１電極パッドおよび前記第２電極パッドが最も大きい上記（１２）に記載の固体撮像素子。
（１４）前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の全ての画素の下方に配置され、画素の色毎に配置される数が異なる上記（１）に記載の固体撮像素子。
（１５）前記画素の色毎に配置される数は、前記最も短波長の入射光が照射される画素の下方に配置された前記第１電極パッドおよび前記第２電極パッドが最も多い上記（１４）に記載の固体撮像素子。
（１６）カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、
前記第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、
前記画素アレイの下方にある、前記第１の半導体チップと前記第２の半導体チップとの接合部で、前記第１電極パッドおよび前記第２電極パッドが電気的に接続され、
前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の画素数が多い色の画素、または、前記カラーフィルタを透過する入射光のうち最も長波長の入射光が照射される画素、の下方に配置された固体撮像素子。
（１７）画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、
前記第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、
前記画素アレイの下方にある、前記第１の半導体チップと前記第２の半導体チップとの接合部で、前記第１電極パッドおよび前記第２電極パッドが電気的に接続され、
前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の全ての画素の下方に配置された固体撮像素子。
（１８）前記第１電極パッドおよび前記第２電極パッドは、隣接する画素間の境界線上に配置された上記（１７）に記載の固体撮像素子。
（１９）前記画素アレイは複数の画素共有構造を形成し、前記画素アレイ中の複数の画素が共有する１つのフローティングディフージョンをさらに備え、
前記第１電極パッドおよび前記第２電極パッドは、前記フローティングディフージョンの下方に配置された上記（１７）に記載の固体撮像素子。
１、１ａ〜１ｃ、４１、５１、６１、１４１、２４１ 固体撮像素子
２ 画素
３、２３ 画素アレイ（画素領域）
４ 垂直駆動回路
５ カラム信号処理回路
６ 水平駆動回路
７ 出力回路
８、２４、２４−１、２４−２ 制御回路
９ 垂直信号線（ＶＳＬ）
１０ 水平信号線
１２ 入出力端子
２１、６４、７４，１４４、１８４、２４４ 第１の半導体基板
２２、６５、７５ 第２の半導体基板
２５、４６ ロジック回路
３１、４２、６２、７２、１３１、１４２、１５０、１８２、１９０、２４２ 第１の半導体チップ部（上チップ）
３２ 画素アレイ領域
３４ Ｃｕ−Ｃｕ電極接合領域（ＣＣ接合領域）
３５、３６ 垂直信号線（ＶＳＬ）
３８ 画素
４１ ＣＭＯＳイメージセンサ（ＣＩＳ）
４３、６３、７３、１４３、１８３、２４３ 第２の半導体チップ部（下チップ）
４４、８１、９１、１０１、１１１、１２１、１５１、１６１、１７１、１９１、２０１、２１１、２２１、２３１ 画素アレイ
４５ ＡＤ変換部
４８ 導電ビア
４９、５２、８６、８７，１１２、１２２、１５２，１５３、１６２、１６３、１７２、１７３、１９６、１９７、２０２、２０３、２１２、２２６〜２２９、２３２〜２３５ Ｃｕ−Ｃｕ電極接合部（ＣＣ接合部）
６６、７６、１４６、１８６、２４６ カラーフィルタ
６７、７７、１４７、１８７、２４７ オンチップレンズ
７８ 絶縁膜
７９ 平坦化膜
８２、２２３ 赤色画素
８３、８４、２２４ 緑色画素
８５、２２５ 青色画素
９２、１０２、２１３、１４１０ フローティングディフュージョン（ＦＤ）
１９２〜１９５、２２２ 白黒画素
７０１、７０５、２４０１、２４０５ 多層配線層
６０２、７０２，１４０２、１４１２、１８０２、２４０２ 第１電極パッド（第１の導電体）
７０２ｄ、７０６ｄ ダミーパッド
７０３、７０７ 導電ビア
７０４、７０８ 層間絶縁膜
６０６、７０６、１４０６，１４１６、１８０６、２４０６ 第２電極パッド（第１の導電体）
６０９、７０９、１４０９、１８０９、２４０９ 接合面
７１０ 半導体ウェル領域
１４１１ 遮光シールド配線
Ｔｒ１、Ｔｒ２ トランジスタ
３０１ カメラ
３０２ 固体撮像素子
３０３ 光学系
３０４ シャッタ装置
３０５ 駆動回路
３０６ 信号処理回路

Claims (19)

  1. カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、
    前記第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、
    前記画素アレイの下方にある、前記第１の半導体チップと前記第２の半導体チップとの接合部で、前記第１電極パッドおよび前記第２電極パッドが電気的に接続され、
    前記第１電極パッドおよび前記第２電極パッドは、前記カラーフィルタを透過する入射光のうち、最も短波長の入射光が照射される画素の下方に配置された固体撮像素子。
  2. 前記第１電極パッドおよび前記第２電極パッドは、少なくとも一部が前記画素アレイの下方に配置された請求項１に記載の固体撮像素子。
  3. 前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中央部の画素の下方にのみ配置された請求項１に記載の固体撮像素子。
  4. 前記接合部にダミーパッドがさらに形成され、
    前記第１電極パッドおよび前記第２電極パッド、または、前記ダミーパッドは、少なくとも前記最も短波長の入射光を透過する画素の下方に配置された請求項１に記載の固体撮像素子。
  5. 前記画素アレイ中の一つの画素の下方に複数の前記第１電極パッドまたは前記第２電極パッドが配置された請求項１に記載の固体撮像素子。
  6. 前記画素アレイ中の一つの画素が有するフローティングディフージョンをさらに備え、
    前記フローティングディフージョンと前記第１電極パッドまたは前記第２電極パッドとの間に遮光シールドが形成された請求項１に記載の固体撮像素子。
  7. 前記画素アレイは、複数の画素共有構造を形成している請求項１に記載の固体撮像素子。
  8. 前記複数の画素が共有するフローティングディフージョンをさらに備え、
    前記フローティングディフージョンと前記第１電極パッドまたは前記第２電極パッドとの間に遮光シールドが形成された請求項７に記載の固体撮像素子。
  9. 前記最も短波長の入射光が照射される画素は、青色の画素である請求項１に記載の固体撮像素子。
  10. 前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中央部の各画素の下方に配置され、
    前記画素アレイ内の当該電極パッドが配置されていない画素の下方には、ダミーパッドが配置された請求項１に記載の固体撮像素子。
  11. 前記ダミーパッドは、前記電極パッドと同じ大きさかつ同じ材料である請求項１０に記載の固体撮像素子。
  12. 前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の全ての画素の下方に配置され、接合面に対する表面積の大きさが画素の色毎に異なる請求項１に記載の固体撮像素子。
  13. 前記接合面に対する表面積は、前記最も短波長の入射光が照射される画素の下方に配置された前記第１電極パッドおよび前記第２電極パッドが最も大きい請求項１２に記載の固体撮像素子。
  14. 前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の全ての画素の下方に配置され、画素の色毎に配置される数が異なる請求項１に記載の固体撮像素子。
  15. 前記画素の色毎に配置される数は、前記最も短波長の入射光が照射される画素の下方に配置された前記第１電極パッドおよび前記第２電極パッドが最も多い請求項１４に記載の固体撮像素子。
  16. カラーフィルタと画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、
    前記第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、
    前記画素アレイの下方にある、前記第１の半導体チップと前記第２の半導体チップとの接合部で、前記第１電極パッドおよび前記第２電極パッドが電気的に接続され、
    前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の画素数が多い色の画素、または、前記カラーフィルタを透過する入射光のうち最も長波長の入射光が照射される画素、の下方に配置された固体撮像素子。
  17. 画素アレイと第１の配線層と第１電極パッドとを積層して形成された第１の半導体チップと、
    前記第１の半導体チップと接合され、第２電極パッドと第２の配線層とロジック回路とを積層して形成された第２の半導体チップと、を有し、
    前記画素アレイの下方にある、前記第１の半導体チップと前記第２の半導体チップとの接合部で、前記第１電極パッドおよび前記第２電極パッドが電気的に接続され、
    前記第１電極パッドおよび前記第２電極パッドは、前記画素アレイ中の全ての画素の下方に配置された固体撮像素子。
  18. 前記第１電極パッドおよび前記第２電極パッドは、隣接する画素間の境界線上に配置された請求項１７に記載の固体撮像素子。
  19. 前記画素アレイは複数の画素共有構造を形成し、前記画素アレイ中の複数の画素が共有する１つのフローティングディフージョンをさらに備え、
    前記第１電極パッドおよび前記第２電極パッドは、前記フローティングディフージョンの下方に配置された請求項１７に記載の固体撮像素子。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020183965A1 (ja) * 2019-03-14 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法、並びに電子機器
CN112133712A (zh) * 2019-06-24 2020-12-25 佳能株式会社 半导体装置和装备
WO2020262132A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
WO2021157386A1 (ja) * 2020-02-03 2021-08-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
CN113473050A (zh) * 2020-03-31 2021-10-01 佳能株式会社 光电转换装置、光电转换***和移动物体
WO2022004269A1 (ja) * 2020-06-29 2022-01-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置、及び電子機器
JP2022007971A (ja) * 2020-03-31 2022-01-13 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
US11393864B2 (en) 2019-08-12 2022-07-19 Samsung Electronics Co., Ltd. Image sensor
WO2022265059A1 (ja) * 2021-06-16 2022-12-22 ソニーセミコンダクタソリューションズ株式会社 光検出装置、光検出装置の製造方法、及び電子機器
KR20230066265A (ko) 2020-09-11 2023-05-15 니토 보세키 가부시기가이샤 유리섬유 강화 수지판
WO2023132002A1 (ja) * 2022-01-05 2023-07-13 キヤノン株式会社 光電変換装置、光電変換システム、移動体
US11849238B2 (en) 2021-02-04 2023-12-19 Canon Kabushiki Kaisha Photoelectric conversion apparatus, photoelectric conversion system, moving body

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7321724B2 (ja) 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
JP2022003672A (ja) * 2020-06-23 2022-01-11 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
JP2022018705A (ja) * 2020-07-16 2022-01-27 キヤノン株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013187360A (ja) * 2012-03-08 2013-09-19 Sony Corp 固体撮像装置、及び、電子機器
JP2015195235A (ja) * 2014-03-31 2015-11-05 ソニー株式会社 固体撮像素子、電子機器、および撮像方法
WO2016136488A1 (ja) * 2015-02-27 2016-09-01 ソニー株式会社 半導体装置、固体撮像素子、撮像装置、並びに電子機器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100610481B1 (ko) 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법
ATE543215T1 (de) * 2009-03-24 2012-02-15 Sony Corp Festkörper-abbildungsvorrichtung, ansteuerverfahren für festkörper- abbildungsvorrichtung und elektronische vorrichtung
JP5696513B2 (ja) 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP5919653B2 (ja) 2011-06-09 2016-05-18 ソニー株式会社 半導体装置
JP6633850B2 (ja) 2015-07-08 2020-01-22 キヤノン株式会社 積層型固体撮像素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013187360A (ja) * 2012-03-08 2013-09-19 Sony Corp 固体撮像装置、及び、電子機器
JP2015195235A (ja) * 2014-03-31 2015-11-05 ソニー株式会社 固体撮像素子、電子機器、および撮像方法
WO2016136488A1 (ja) * 2015-02-27 2016-09-01 ソニー株式会社 半導体装置、固体撮像素子、撮像装置、並びに電子機器

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020183965A1 (ja) * 2019-03-14 2020-09-17 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及びその製造方法、並びに電子機器
CN112133712A (zh) * 2019-06-24 2020-12-25 佳能株式会社 半导体装置和装备
DE102020116357B4 (de) 2019-06-24 2024-06-27 Canon Kabushiki Kaisha Halbleitervorrichtung und -ausrüstung
US11978755B2 (en) 2019-06-24 2024-05-07 Canon Kabushiki Kaisha Semiconductor apparatus and equipment
WO2020262132A1 (ja) * 2019-06-26 2020-12-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
US11393864B2 (en) 2019-08-12 2022-07-19 Samsung Electronics Co., Ltd. Image sensor
WO2021157386A1 (ja) * 2020-02-03 2021-08-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
JP2022007971A (ja) * 2020-03-31 2022-01-13 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
CN113473050A (zh) * 2020-03-31 2021-10-01 佳能株式会社 光电转换装置、光电转换***和移动物体
WO2022004269A1 (ja) * 2020-06-29 2022-01-06 ソニーセミコンダクタソリューションズ株式会社 光検出装置、及び電子機器
KR20230066265A (ko) 2020-09-11 2023-05-15 니토 보세키 가부시기가이샤 유리섬유 강화 수지판
US11849238B2 (en) 2021-02-04 2023-12-19 Canon Kabushiki Kaisha Photoelectric conversion apparatus, photoelectric conversion system, moving body
WO2022265059A1 (ja) * 2021-06-16 2022-12-22 ソニーセミコンダクタソリューションズ株式会社 光検出装置、光検出装置の製造方法、及び電子機器
WO2023132002A1 (ja) * 2022-01-05 2023-07-13 キヤノン株式会社 光電変換装置、光電変換システム、移動体

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