KR102525714B1 - 고체 촬상 소자 - Google Patents

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KR102525714B1
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토모미 이토
아츠히코 야마모토
아츠시 마사가키
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

촬상 소자는 제1의 칩(72)을 포함한다. 상기 제1의 칩은, 입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역(PD)을 각각 포함하는 제1 및 제2의 화소를 포함한다. 상기 제1의 칩은, 상기 제1의 칩을 제2의 칩(73)에 접합시키기 위한 제1의 접속 영역(702, 702d)을 포함하고, 상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함한다. 상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광한다. 상기 제1의 접속부는, 상기 제2의 접속부에 의해 겹쳐진 상기 제2의 광전변환 영역의 면적보다 큰 상기 제1의 광전변환 영역의 면적에 겹친다.

Description

고체 촬상 소자
<관련 출원의 상호 참조>
본 출원은 2017년 4월 12일에 출원된 일본 우선권 특허출원 JP2017-078701의 이익을 주장하고, 그 전체 내용은 본원에 참고로서 인용된다.
본 기술은, 고체 촬상 소자에 관한 것으로, 특히, 복수의 반도체 칩의 각각의 전극 사이를 전기적으로 접합하여 구성된 고체 촬상 소자의 기술에 관한 것이다.
종래로부터, 반도체 부재로 구성되는 반도체 소자끼리를 접합하여 3차원 집적 회로나 고체 촬상 소자 등을 제작하는 경우에는, 반도체 소자의 접합면에 마련된 Cu 전극끼리를 직접 접합하는 방법이 이용되고, 접합된 Cu 전극은, 배선으로서 이용되고 있다. 이와 같은 방법에 의해 제작하는 고체 촬상 소자의 한 예로서, 특허문헌 1에는, 반도체의 제1 기판 및 제2 기판이, 각각의 전면(前面)에 배치된 Cu 전극을 통하여 접합되고, 접합시에, 제1 기판의 배면이 위에 배치되고, 제1 기판의 배면의 최상부에 마이크로 렌즈를 구비하는 고체 촬상 소자가 개시되어 있다. 특허문헌 1의 기술에 의하면, 고체 촬상 소자의 성능을 크게 향상시킬 수가 있다고 되어 있다. 단, 특허문헌 1에 기재된 고체 촬상 소자에서, 반도체 기판의 접합면에 대한 Cu 전극의 피복율이 낮은 경우에는, 접합면이 평탄성이 나빠질 가능성이 있고, 반도체 기판끼리의 첩합(貼合)이 불충분하게 될 우려도 생각된다.
한편, 예를 들면, 특허문헌 2에서는, 일방의 반도체 부재의 제1 배선층과, 또 일방의 반도체 부재의 제2 배선층과의 접합면에 Cu로 이루어지는 더미 전극을 배치함에 의해, 제1 배선층과 제2 배선층을 더미 전극에 의해 접합시키는 반도체 장치가 제안되어 있다. 특허문헌 2의 기술에 의하면, 제1 배선층과 제2 배선층과의 접합면에서, 금속 접합이 행해지는 면적을 증대시킬 수 있기 때문에, 제1 배선층과 제2 배선층과의 접합 강도를 향상시키는 것이 가능하다고 되어 있다.
일본 특개2006-191081호 공보 일본 특개2012-256736호 공보
그렇지만, 특허문헌 1에 개시된 고체 촬상 소자가 구비하는 반도체 기판의 접합면에 특허문헌 2에서 제안된 더미 전극을 배치하여도, 규칙성 없이 배치되면 화소 사이에서 결합 용량이 달라, 더미 전극이 출력 화상에 비칠 가능성이 생각된다.
그래서, 본 기술은, 이와 같은 상황을 감안하여 이루어진 것이고, 광학 특성의 악화를 막고(또는, 줄이고), 화질을 향상시킨 고체 촬상 소자를 제공하는 것을 목적으로 한다.
본 기술의 한 실시의 형태에 관하여, 촬상 소자는 제1의 칩을 구비하고, 상기 제1의 칩은, 입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및 상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고, 상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함한다. 상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광한다. 평면에서 보아, 상기 제1의 접속부는, 상기 제2의 접속부에 의해 겹쳐진 상기 제2의 광전변환 영역의 면적보다 큰 상기 제1의 광전변환 영역의 면적에 겹친다.
또한, 본 기술의 또 다른 예인 촬상 소자는, 제1의 칩을 구비하고, 상기 제1의 칩은, 입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및 상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고, 상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 복수의 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 복수의 제2의 접속부를 포함한다. 상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광하고, 상기 복수의 제1의 접속수의 수는 상기 복수의 제2의 접속부의 수보다 크다.
또한, 본 기술의 또 다른 예인 촬상 소자는, 제1의 칩을 구비하고, 상기 제1의 칩은, 입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고, 상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역에 겹쳐진 제1의 접속부를 포함한다. 상기 제1의 광전변환 영역은 제1의 파장의 입사광을 광젼변환하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 광전변환한다. 상기 제1의 접속부는 상기 제1의 광전변환 영역의 적어도 일부 및 상기 제2의 광전변환 영역의 적어도 일부에 겹친다.
또한, 본 기술의 또 다른 예인 촬상 소자는, 제1의 칩을 구비하고, 상기 제1의 칩은, 입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및 상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고, 상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함한다. 상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역은, 제1의 파장의 입사광을 수광하고, 평면에서 보아, 상기 제1의 접속부는, 상기 제2의 접속부에 의해 겹쳐진 상기 제2의 광전변환 영역의 면적과 동일한 상기 제1의 광전변환 영역의 면적에 겹친다.
본 기술에 의하면, 광학 특성의 악화를 막고(또는, 줄이고), 화질을 향상시킨 고체 촬상 소자를 제공할 수 있다. 또한, 본 기술의 효과는, 반드시 상기한 효과로 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 본 기술에 관한 고체 촬상 소자의 구성례를 도시하는 블록도.
도 2는 본 기술에 관한 고체 촬상 소자의 적층 구조를 도시하는 모식도.
도 3A는 본 기술에 관한 제1 실시 형태의 고체 촬상 소자의 수직 신호선을 도시하는 평면 배치도, B는 화소 어레이 중의 각 화소의 회로 구성도, C는 반도체 소자의 상칩의 배선을 도시하는 부분 확대도.
도 4A는 본 기술에 관한 제1 실시 형태의 고체 촬상 소자의 회로 블록의 평면 배치를 도시하는 배치도, B는 반도체 소자의 상칩을 도시하는 배치도, C는 반도체 소자의 하칩을 도시하는 배치도.
도 5A는 본 기술에 관한 제1 실시 형태의 변형례에서의 고체 촬상 소자의 회로 블록의 평면 배치를 도시하는 배치도, B는 반도체 소자의 상칩을 도시하는 배치도, C는 반도체 소자의 하칩을 도시하는 배치도.
도 6A는 종래의 고체 촬상 소자의 적색 화소로부터의 입사광을 도시하는 단면도, B는 녹색 화소로부터의 입사광을 도시하는 단면도, C는 청색 화소로부터의 입사광을 도시하는 단면도.
도 7은 본 기술에 관한 제1 실시 형태의 고체 촬상 소자의 단면 구조를 도시하는 개략 단면도.
도 8A는 본 기술에 관한 제1 실시 형태의 고체 촬상 소자의 수직 신호선을 도시하는 평면 배치도, B는 전극 패드의 배치를 도시하는 개략 구성도, C는 반도체 소자의 상칩의 배선을 도시하는 부분 확대도.
도 9는 제2 실시 형태의 화소 어레이 및 전극 패드를 도시하는 확대 평면도.
도 10은 제3 실시 형태의 화소 어레이 및 전극 패드를 도시하는 확대 평면도.
도 11은 제4 실시 형태의 화소 어레이 및 전극 패드를 도시하는 확대 평면도.
도 12는 제5 실시 형태의 화소 어레이 및 전극 패드를 도시하는 확대 평면도.
도 13A는 제6 실시 형태의 고체 촬상 소자의 수직 신호선을 도시하는 평면 배치도, B는 반도체 소자의 상칩의 배선을 도시하는 부분 확대도.
도 14A는 제6 실시 형태의 고체 촬상 소자의 적색 화소로부터의 입사광을 도시하는 단면도, B는 녹색 화소로부터의 입사광을 도시하는 단면도, C는 청색 화소로부터의 입사광을 도시하는 단면도.
도 15A는 제7 실시 형태의 고체 촬상 소자의 수직 신호선을 도시하는 평면 배치도, B는 전극 패드의 배치를 도시하는 개략 구성도.
도 16은 제8 실시 형태의 고체 촬상 소자의 전극 패드의 배치를 도시하는 개략 구성도.
도 17은 제9 실시 형태의 고체 촬상 소자의 전극 패드의 배치를 도시하는 개략 구성도.
도 18은 제9 실시 형태의 고체 촬상 소자의 단면 구조를 도시하는 개략 단면도.
도 19A는 제10 실시 형태의 고체 촬상 소자의 수직 신호선을 도시하는 평면 배치도, B는 전극 패드의 배치를 도시하는 개략 구성도.
도 20은 제11 실시 형태의 고체 촬상 소자의 전극 패드의 배치를 도시하는 개략 구성도.
도 21은 제12 실시 형태의 전극 패드의 배치를 도시하는 개략 구성도.
도 22는 제13 실시 형태의 화소 어레이 및 전극 패드를 도시하는 확대 평면도.
도 23은 제14 실시 형태의 화소 어레이 및 전극 패드를 도시하는 확대 평면도.
도 24는 제14 실시 형태의 고체 촬상 소자의 단면 구조를 도시하는 개략 단면도.
도 25는 제15 실시 형태의 전자 기기의 개략 구성도.
이하, 본 기술을 실시하기 위한 알맞은 형태에 관해 도면을 참조하면서 설명한다. 또한, 이하에 설명하는 실시 형태는, 본 기술의 대표적인 실시 형태의 한 예를 나타낸 것으로, 이에 의해 본 기술의 범위가 좁게 해석되는 일은 없다.
또한, 설명은 이하의 순서로 행한다.
1. 고체 촬상 소자의 구성례
2. 고체 촬상 소자의 적층 구조례
3. 제1 실시 형태의 고체 촬상 소자
4. 제2 실시 형태의 고체 촬상 소자
5. 제3 실시 형태의 고체 촬상 소자
6. 제4 실시 형태의 고체 촬상 소자
7. 제5 실시 형태의 고체 촬상 소자
8. 제6 실시 형태의 고체 촬상 소자
9. 제7 실시 형태의 고체 촬상 소자
10. 제8 실시 형태의 고체 촬상 소자
11. 제9 실시 형태의 고체 촬상 소자
12. 제10 실시 형태의 고체 촬상 소자
13. 제11 실시 형태의 고체 촬상 소자
14. 제12 실시 형태의 고체 촬상 소자
15. 제13 실시 형태의 고체 촬상 소자
16. 제14 실시 형태의 고체 촬상 소자
17. 제15 실시 형태의 전자 기기
<1. 고체 촬상 소자의 구성례>
도 1은, 본 기술에 관한 고체 촬상 소자의 구성례를 도시하는 블록도이다.
도 1에 도시하는 바와 같이, 고체 촬상 소자(1)는, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로서 구성된다. 고체 촬상 소자(1)는, (도시하지 않은) 반도체 기판(예를 들면 Si 기판)에 복수의 화소(2)가 규칙적으로 2차원 어레이형상으로 배열된 화소 영역(화소 어레이)(3)과, 주변 회로부를 갖는다.
화소(2)는, 광전변환부(예를 들면 포토 다이오드)와, 복수의 화소 트랜지스터(MOS 트랜지스터)를 갖는다. 복수의 화소 트랜지스터는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 또한, 복수의 화소 트랜지스터는, 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 또한, 단위화소의 등가 회로는 주지의 기술과 마찬가지이기 때문에, 상세한 설명은 생략한다.
또한, 화소(2)는, 하나의 단위화소로서 구성할 수도 있고, 공유 화소 구조로 할 수도 있다. 이 화소 공유 구조는, 복수의 포토 다이오드가, 플로팅 디퓨전(FD), 및 복수의 전송 트랜지스터 이외의 다른 트랜지스터를 공유하는 구조이다. 즉, 공유 화소에서는, 복수의 단위화소를 구성하는 포토 다이오드 및 전송 트랜지스터가, 다른 하나씩의 화소 트랜지스터를 공유하여 구성된다.
주변 회로부는, 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 수평 구동 회로(6), 출력 회로(7), 및 제어 회로(8)를 갖는다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성된다. 수직 구동 회로(4)는, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(4)는, 화소 어레이(3)의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사한다. 그리고, 수직 구동 회로(4)는, 수직 신호선(9)을 통하여 각 화소(2)의 광전변환부에서 수광량에 응하여 생성된 신호 전하에 의거한 화소 신호를, 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 예를 들면 화소(2)의 열마다 배치된다. 칼럼 신호 처리 회로(5)는, 1행분의 화소(2)로부터 출력되는 신호에 대해 화소열마다, 노이즈 제거 등의 신호 처리를 행한다. 구체적으로는, 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling)나, 신호 증폭, A/D(Analog / Digital) 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는, 수평 선택 스위치(도시 생략)가 수평 신호선(10)과의 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성된다. 수평 구동 회로(6)는, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5) 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5) 각각으로부터의 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 출력 회로(7)는, 예를 들면, 버퍼링만 행하는 경우도 있고, 흑레벨 조정, 열(列) 편차 보정, 각종 디지털 신호 처리 등을 행하는 경우도 있다.
제어 회로(8)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수취하고, 또한 고체 촬상 소자(1)의 내부 정보 등의 데이터를 출력한다. 또한, 제어 회로(8)는, 수직 동기 신호, 수평 동기 신호, 및 마스터 클록에 의거하여, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 제어 회로(8)는, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5), 및 수평 구동 회로(6) 등에 입력한다.
입출력 단자(12)는, 외부와 신호의 교환을 한다.
<2. 고체 촬상 소자의 적층 구조례>
도 2A부터 2C는, 본 기술에 관한 고체 촬상 소자의 적층 구조례를 도시하는 모식도이다. 도 2A부터 2C를 이용하여, 본 기술이 적용되는 고체 촬상 소자의 적층 구조례에 관해 설명한다.
제1의 예로서, 도 2A에 도시되는 고체 촬상 소자(1a)는, 제1의 반도체 기판(21)과 제2의 반도체 기판(22)으로 구성된다. 제1의 반도체 기판(21)에는, 화소 어레이(23)와 제어 회로(24)가 탑재된다. 제2의 반도체 기판(22)에는, 신호 처리 회로를 포함하는 로직 회로(25)가 탑재된다. 그리고, 제1의 반도체 기판(21)과 제2의 반도체 기판(22)이 서로 전기적으로 접속됨으로써, 하나의 반도체 칩으로서의 고체 촬상 소자(1a)가 구성된다.
제2의 예로서, 도 2B에 도시되는 고체 촬상 소자(1b)는, 제1의 반도체 기판(21)과 제2의 반도체 기판(22)으로 구성된다. 제1의 반도체 기판(21)에는, 화소 어레이(23)가 탑재된다. 제2의 반도체 기판(22)에는, 제어 회로(24)와, 신호 처리 회로를 포함하는 로직 회로(25)가 탑재된다. 그리고, 제1의 반도체 기판(21)과 제2의 반도체 기판(22)이 서로 전기적으로 접속됨으로써, 하나의 반도체 칩으로서의 고체 촬상 소자(1b)가 구성된다.
제3의 예로서, 도 2C에 도시되는 고체 촬상 소자(1c)는, 제1의 반도체 기판(21)과 제2의 반도체 기판(22)으로 구성된다. 제1의 반도체 기판(21)에는, 화소 어레이(23)와, 화소 어레이(23)를 제어하는 제어 회로(24-1)가 탑재된다. 제2의 반도체 기판(22)에는, 로직 회로(25)를 제어하는 제어 회로(24-2)와, 신호 처리 회로를 포함하는 로직 회로(25)가 탑재된다. 그리고, 제1의 반도체 기판(21)과 제2의 반도체 기판(22)이 서로 전기적으로 접속됨으로써, 하나의 반도체 칩으로서의 고체 촬상 소자(1c)가 구성된다.
도시하지 않지만, CMOS 이미지 센서의 구성에 따라서는, 2개 이상의 반도체 칩부를 첩합하여 구성할 수도 있다. 예를 들면, 상기한 제1 및 제2의 반도체 칩부 이외에, 메모리 소자 어레이를 구비한 반도체 칩부, 그 밖의 회로 소자를 구비한 반도체 칩부 등을 추가하여 3개 이상의 반도체 칩부를 첩합하여, 하나의 칩으로 한 CMOS 이미지 센서를 구성할 수도 있다.
고체 촬상 소자의 구성례
<3. 제1 실시 형태의 고체 촬상 소자>
도 3을 이용하여, 본 기술에 관한 제1 실시 형태의 고체 촬상 소자(이미지 센서)의 일부의 구성례에 관해 설명한다. 도 3A는, 본 실시 형태의 고체 촬상 소자가 구비하는 제1의 반도체 칩(상칩)의 수직 신호선을 도시하는 평면 배치도이다. 도 3B는, 제1의 반도체 칩이 구비하는 화소 어레이 중의 각 화소의 회로 구성도이고, 도 3C는, 제1의 반도체 칩의 배선을 도시하는 부분 확대도이다. 또한, 본 실시 형태의 고체 촬상 소자는, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서나, CCD(Charge Coupled Device) 이미지 센서 등의, 피사체를 촬상하고, 촬상 화상의 디지털 데이터를 얻을 수 있는 고체 촬상 소자이다.
도 3A에 도시하는 바와 같이, 제1의 반도체 칩(31)은, 화소 어레이 영역(32)과, Cu-Cu 전극 접합 영역(CC 접합 영역)(34)과, 수직 신호선인 출력선(VSL)(35, 36)을 갖는다. 출력선(VSL)(35, 36)은, 제1의 반도체 칩(31)의 중앙부로 분할되고, 상측 출력선(VSL)(35)과, 하측 출력선(VSL)(36)으로 나뉘어져 있다.
화소 어레이 영역(32)은, 포토 다이오드 등의 광전변환 소자를 갖는 화소 구성이 어레이(행렬)형상으로 배치되는 화소 영역이다. 화소 어레이 영역(32)은, (도시되지 않은) 제어부에 의해 제어되고, 각 화소에서 피사체의 광을 수광하고, 그 입사광을 광전변환하여 전하를 축적하고, 소정의(또는, 희망하는) 타이밍에서, 각 화소에 축적된 전하를 화소 신호로서 출력한다.
도 3B에 도시하는 바와 같이, 화소 어레이 영역(32)에 배치되어 있는 화소(38)는, 한 예로서, 포토 다이오드(PD), 전송 스위치(TRG), 플로팅 디퓨전(FD), MOS 앰프(Amp), 선택 스위치(SEL) 및 리셋 스위치(RST)에 의해 구성되어 있다. 그리고, 화소(38)는, 전원 전압(VDD)에 접속되어 있다.
도 3C는, 도 3A의 영역(A3) 내의 배선의 양상을 도시하고 있다. 우선, 도 3C에 도시하는 바와 같이, 도 3B의 구성을 갖는 화소(38)는, 화소 어레이 영역(32)에서, 예를 들면, 화소(1) 내지 화소(5)와 같이 칼럼(열)마다 연속해서 배치되어 있다.
다음에, 도 3B 및 도 3C에 도시하는 바와 같이, 화소 어레이 영역(32)에는, 한 예로서, 1칼럼마다, 4(4계통)개의 출력선(VSL)이 마련되어 있다. 도 3C의 각 화소(1부터 5)의 회로는, 4행씩 각각의 계통의 출력선(VSL1부터 VSL4)에 접속된다. 즉, 각 화소(1부터 5)의 회로는, 4화소를 1단위로 하여, 4행 걸러서 같은 계통의 출력선(VSL1부터 VSL4)에 접속된다. 도 3C에서, 화소(4)는, 제1의 출력선(VSL1)에 접속되고, 화소(3)는, 제2의 출력선(VSL2)에 접속되고, 화소(2)는, 제3의 출력선(VSL3)에 접속되고, 화소(1) 및 화소(5)는, 제4의 출력선(VSL4)에 접속되어 있다.
고체 촬상 소자의 적층례
도 4 및 5를 이용하여, 본 실시 형태의 고체 촬상 소자의 일부의 적층례에 관해 설명한다. 도 4A는 본 실시 형태의 고체 촬상 소자의 회로 블록의 평면 배치를 도시하는 배치도이고, 도 4B는 반도체 소자의 상칩을 도시하는 배치도이고, 도 4C는 반도체 소자의 하칩을 도시하는 배치도이다.
우선, 종래의 고체 촬상 소자상에 형성하는 트랜지스터의 형상은, 제조상 편차, 특히 리소그래피 공정에서의 제조상의 편차에 의해, 그 형상이, 설계된 바와 같은 형상으로는 되지 않고, 그 치수가, 분산(分散)을 갖고서 분포하여 버리는 일이 있다. 또한, 일반적으로는, 형성하는 복수개의 트랜지스터를 배치하는 영역이 작으면 상기 분산이 작고, 형성하는 복수개의 트랜지스터를 배치하는 영역이 크면 상기 분산이 크다라는 경향이 있다. 또한, 고체 촬상 소자에 이용하는 신호 처리 회로와, 메모리를 비교하면, 트랜지스터가 규칙적으로 반복 배열되어 있는 메모리는, 트랜지스터 각 부분 치수의 분산이 작아지고, 다양한 크기의 트랜지스터가 불규칙하게 배치된 신호 처리 회로는, 트랜지스터 각 부분 치수의 분산이 커지기 쉽다. 그리고, 아날로그 신호 처리 회로와 디지털 신호 처리 회로를 비교하면, 트랜지스터가 설계된 바와 같은 형상으로 되지 않은 경우에, 그것이 회로의 특성에 미치는 악영향은, 디지털 신호 처리 회로보다도, 아날로그 신호 처리 회로의 쪽이, 심각하다.
그래서, 도 4A에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자인 CMOS 이미지 센서(CIS41)는, 화소 어레이(44)를 구비하는 제1의 반도체 칩(42)과, 신호 처리 회로의 적어도 일부를 구비하는 제2의 반도체 칩(43)을 포함하는 복수의 칩을 접합하여 적층한 구성을 구비한다.
도 4A 및 도 4B에 도시하는 바와 같이, 제1의 반도체 칩(42)에는, 화소 어레이(44)가 주로 배치되어 있다. 도 4A 및 도 4C에 도시하는 바와 같이, 제2의 반도체 칩(43)은, 제1의 반도체 칩(42)의 하방에 배치된다. 이 제2의 반도체 칩(43)에는, 화소 어레이(44)의 중앙부의 하방이 되는 영역에, AD 변환부(ADC : Analog Digital Converter)(45), 및, AD 변환부(45)의 폭방향의 외측에 로직 회로(46), 아날로그 신호 처리 회로를 모아서 배치하고 있다.
도 4A에 도시하는 바와 같이, 제1의 반도체 칩(42)과 제2의 반도체 칩(43)은, 각각이 갖는 전극 패드가 접합된 Cu-Cu 전극 접합부(CC 접합부)(49)에 의해 접속되어 있다. 제1의 반도체 칩(42)의 출력선은, 도전 비아(48) 및 CC 접합부(49)를 통하여, 제2의 반도체 칩(43)의 AD 변환부(45)와 접속되어 있다.
즉, 제2의 반도체 칩(하칩)(43)은, 화소 어레이(44)의 각 열을 반복 단위로서 이것에 대응시키고, 또는, 복수개의 화소가 1개의 플로팅 디퓨전(FD)을 공유하는 화소 공유 구조를 구비하는 경우에는, 그 공유 단위의 폭을 반복 단위로 하여 이것에 대응시키고, 화소로부터 판독한 신호를 AD 변환한 ADC(45) 등의 아날로그 회로를, 반복 단위마다 구비한다(이후 편의상, 상기 반복 단위마다 구비되는 아날로그 회로를 "열(列) 신호 처리 회로"라고 한다).
또한 제2의 반도체 칩(43)은, 열 신호 처리 회로와는 달리, 신호 처리용의 디지털 회로를, 상기 반복 단위마다 구비하든지, 상기 반복 단위의 복수개에 걸쳐서 공유하는 구성으로 구비하든지, 화소 어레이(44) 전체에서 공유하는 구성으로 구비한다.
또는, 제2의 반도체 칩(43)은, 메모리를, 상기 반복 단위마다 구비하든지, 상기 반복 단위의 복수개에 걸쳐서 공유하는 구성으로 구비하든지, 화소 어레이(44) 전체에서 공유하는 구성으로 구비한다.
그리고, 제2의 반도체 칩(43)은, 화소 어레이(44)의 면적과 같은 크기의 장방형을, 화소 어레이(44)의 수직 신호선이 연재하는 방향으로, 제1부터 제4의 영역으로 4등분한 경우에, 상기 장방형의 외측에 배치되는 제1 및 제4의 영역에서, 제1 및 제4의 영역 중에 열 신호 처리 회로가 점하는 면적의 비율보다도, 상기 장방형의 내측에 배치되는 제2 및 제3의 영역에서, 제2 및 제3의 영역 중에 열 신호 처리 회로가 점하는 면적의 비율의 쪽이, 커지도록, 열 신호 처리 회로를 배치하고 있다.
상기 배치에 의해, 본 실시 형태의 CMOS 이미지 센서(41)는, 종래의 기술보다도, 열 신호 처리 회로가 좁은 영역에 집중하여 배치된다. 이에 의해, 종래의 기술보다도, 열 신호 처리 회로에 구비되는 트랜지스터의 형상이, 설계치에 가까운 것으로 되고, 이에 의해, 종래의 기술보다도, 열 신호 처리 회로의 특성이, 설계치에 가까운 것으로 된다, 라는 작용 효과를 갖는다.
또한, 상기 구성에 의해, 본 실시 형태의 CMOS 이미지 센서(41)는, 반도체 칩의 사이즈를 작게 할 수 있고, 비용을 삭감할 수 있다. 또한, 배선층의 스페이스에 여유가 생기기 때문에, 배선의 라우팅도 용이해진다. 또한, 복수 칩화(化)를 함에 의해, 각 칩을 각각 최적화할 수 있다. 예를 들면, 화소 칩에서는, 배선층에 의한 광학적인 반사에 의한 양자 효율의 저하를 막기(또는, 완화시키기) 위해 보다 적은 배선층으로 저배화를 실현하고, 하칩(43)에서는 배선 사이 커플링 대책 등 최적화를 가능하게 하기 위해 배선층의 다층화를 실현할 수 있다.
또한, 이면 조사형의 고체 촬상 소자인 경우, 배선층에 의한 광학적인 반사는 생기지 않지만, 불필요한 배선층수의 증대를 억제함(또는, 줄임)에 의해, 배선 공정수의 증대 등을 억제하고, 비용의 삭감을 실현할 수 있다.
또한, 본 기술을 적용한 고체 촬상 소자는, 상술한 구성으로 한하지 않고, 다른 구성이라도 좋다.
도 5A는 본 실시 형태의 변형례에서의 고체 촬상 소자의 회로 블록의 평면 배치를 도시하는 배치도이고, 도 5B는 반도체 소자의 상칩을 도시하는 배치도이고, 도 5C는 반도체 소자의 하칩을 도시하는 배치도이다.
도 5A에 도시하는 바와 같이, 본 실시 형태의 변형례의 CMOS 이미지 센서(51)에서는, 제1의 반도체 칩(42)의 화소 어레이(44) 중의 모든 화소가, 도전 비아(48) 및 CC 접합부(52)를 통하여, 제2의 반도체 칩(43)의 AD 변환부(45) 및 로직 회로(46)와 접속되어 있다.
CMOS 이미지 센서(51)는, 화소 어레이(44)의 전 영역에 CC 접합부(52)를 배치하고, 제2의 반도체 칩(43)과 접속하는 구성으로 함으로써, 수직 신호선의 부하를 삭감하고, 고속화를 실현할 수 있다.
종래의 고체 촬상 소자의 단면 구조
도 6A는, 종래의 고체 촬상 소자의 적색 화소로부터의 입사광을 도시하는 단면도이고, 도 6B는, 종래의 고체 촬상 소자의 녹색 화소로부터의 입사광을 도시하는 단면도이고, 도 6C는, 종래의 고체 촬상 소자의 청색 화소로부터의 입사광을 도시하는 단면도이다.
도 6A에 도시하는 바와 같이, 종래의 이면 조사형의 CMOS 고체 촬상 소자(61)는, 화소 어레이와 제어 회로가 형성된 제1의 반도체 칩부(62)와, 로직 회로가 형성된 제2의 반도체 칩부(63)가 첩합된 적층 반도체 칩을 갖고서 구성된다.
제1의 반도체 칩부(62)는, 실리콘에 의한 제1의 반도체 기판(64)에, 광전변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터로 이루어지는 화소 어레이가 형성된다. 또한 화소 어레이상에 컬러 필터(66) 및 온 칩 렌즈(67)가 형성된다. 제2의 반도체 칩부(63)는, 실리콘에 의한 제2의 반도체 기판(65)의 각 반도체 칩부가 되는 영역에, 주변 회로를 구성하는 로직 회로가 형성된다.
제1의 반도체 칩부(62)에는, 제2의 반도체 칩부(63)와의 접합면(609)에 임하여, 메탈의 제1 전극 패드(602)가 형성된다. 제2의 반도체 칩부(63)에는, 제1의 반도체 칩부(62)와의 접합면(609)에 임하여, 메탈의 제2 전극 패드(606)가 형성된다. 그리고, 제1의 반도체 칩부(62)와 제2의 반도체 칩부(63)는, 서로의 다층 배선층이 마주 대하도록 하여, 접합면(609)에 임하는 제1 전극 패드(602) 및 제2 전극 패드(606)를 직접 접합하여, 전기적으로 접속되어 있다.
도 6A에서, 컬러 필터(66)의 지면(紙面)을 향하여 좌단(左端)은 적색 화소를 나타내고, 좌단부터 적색 화소와 녹색 화소가 교대로 배치되고, 우단에는 녹색 화소가 배치되어 있다. 마찬가지로, 도 6B에서, 컬러 필터(66)의 지면을 향하여 좌단은 녹색 화소를 나타내고, 좌단부터 녹색 화소와 청색 화소가 교대로 배치되고, 우단에는 청색 화소가 배치되어 있다. 또한, 도 6C에서, 컬러 필터(66)의 지면을 향하여 좌단은 청색 화소를 나타내고, 좌단부터 청색 화소와 녹색 화소가 교대로 배치되고, 우단에는 녹색 화소가 배치되어 있다. 그리고, 적색 화소, 녹색 화소 및 청색 화소의 어느 화소 아래에도 제1 전극 패드(602) 및 제2 전극 패드(606)의 Cu-Cu 전극 접합부(CC 접합부)가 배치되어 있다.
이와 같은 구성의 고체 촬상 소자(61)의 포토 다이오드(PD)에 입사한 광은, 그 일부가 포토 다이오드(PD)에서 광전변환되지 않고, 도 6A부터 C의 화살표로 도시하는 바와 같이 포토 다이오드(PD)를 투과한다. 이때, 투과광의 광량은 장파장 광일수록 많기 때문, 도 6A에 도시하는 적색의 광량이 가장 많고, 다음으로 도 6B에 도시하는 녹색의 광량이 많고, 도 6C에 도시하는 청색의 광량이 가장 적다.
그리고, 포토 다이오드(PD)의 하방에 상기 CC 접합부가 배치되어 있으면, 상기 투과광이 CC 접합부에서 반사하여, 포토 다이오드(PD)에 재입사한다. 이 포토 다이오드(PD)에 재입사한 광은, 광이 입사한 자화소(自畵素)의 감도 상승을 초래하고, 또한 입사각도에 따라서는 자화소와 다른 타화소에 재입사하여 혼색을 초래할 우려가 있다. 이 자화소의 감도 상승 및 타화소에의 혼색의 발생량은, 장파장이 입사하는 화소일수록 현저하다. 즉, 도 6에서, 적색 화소가 가장 현저하게 나타나고, 다음으로 녹색 화소에 나타나기 쉽고, 청색 화소는 가장 영향이 적다. 이와 같이, 감도의 편차나 화소 사이의 혼색의 발생량이 많아지면, 고체 촬상 소자로부터 출력되는 화상에서, 화질이 저하될 가능성이 생각된다.
[고체 촬상 소자의 단면 구조례]
도 7을 이용하여, 본 실시 형태에 관한 고체 촬상 소자의 단면 구조의 한 예에 관해 설명한다. 도 7에, 본 실시 형태에 관한 고체 촬상 소자, 즉, 이면 조사형의 CMOS 고체 촬상 소자의 제1 실시 형태를 도시한다. 이면 조사형의 CMOS 고체 촬상 소자는, 수광부가 회로부의 상부에 배치되고, 표면 조사형에 비하여 고감도이며 저 노이즈의 CMOS 고체 촬상 소자이다. 제1 실시 형태에 관한 고체 촬상 소자(71)는, 도 2A의 고체 촬상 소자(1a)와 같은, 화소 어레이(23)와 제어 회로(24)가 형성된 제1의 반도체 칩부(72)와, 로직 회로(25)가 형성된 제2의 반도체 칩부(73)가 첩합된 적층 반도체 칩을 갖고서 구성된다. 제1의 반도체 칩부(72)와 제2의 반도체 칩부(73)는, 후술하는 서로의 다층 배선층이 마주 대하도록 하여, 또한 접속 배선이 직접 접합하도록, 첩합된다.
제1의 반도체 칩부(72)는, 박막화된 실리콘에 의한 제1의 반도체 기판(74)에, 반도체 웰 영역(710)을 형성하고 있다. 반도체 웰 영역(710)에는, 각 화소의 광전변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터(Tr1)로 이루어지는 복수의 화소를 열형상으로 2차원 배열한 화소 어레이가 형성된다. 또한, 도시하지 않지만, 제1의 반도체 기판(74)에 제어 회로(24)를 구성하는 복수의 MOS 트랜지스터가 형성된다. 제1의 반도체 기판(74)의 표면측에는, 층간 절연막(704)을 통하여 복수, 본 실시 형태에서는 3층의 메탈에 의한 배선을 배치한 다층 배선층(701)이 형성된다. 배선은, 한 예로서, 듀얼다마신법으로 형성된 구리(Cu) 배선이 이용된다. 제1의 반도체 기판(74)의 이면측에는, 절연막(78)을 통하여 차광막이 형성되고, 또한 평탄화막(79)을 통하여 유효 화소 어레이상(上)에 컬러 필터(76) 및 온 칩 렌즈(77)가 형성된다.
도 7에서, 화소 트랜지스터(Tr1)는, 복수의 화소 트랜지스터를 대표하여 나타내고 있다. 제1의 반도체 칩부(72)의 다층 배선층(701)에서는, 대응하는 화소 트랜지스터(Tr1)와 배선과의 사이, 이웃하는 상하층의 배선 사이가, 도전 비아(703)를 통하여 접속된다. 또한, 제2의 반도체 칩부(73)와의 접합면(709)에 임하여, 4층째의 배선층이 되는 구리(Cu)의 제1 전극 패드(702)가 형성된다. 제1 전극 패드(702)는, 청색 화소의 하방에서, 도전 비아(703)를 통하여 3층째의 메탈에 의한 소망하는 배선에 접속된다. 또한, 4층째의 배선층에는, 제1 전극 패드(702)가 형성되지 않는 청색 화소의 하방에, 제1 전극 패드(702)와 같은 크기이면서 같은 재료로 형성한 제1 더미 패드(702d)가 형성되어 있다.
제2의 반도체 칩부(73)는, 실리콘에 의한 제2의 반도체 기판(75)의 각 반도체 칩부가 되는 영역에, 주변 회로를 구성하는 (도시하지 않은) 로직 회로가 형성된다. 로직 회로는, CMOS 트랜지스터를 포함하는 복수의 MOS 트랜지스터(Tr2)로 형성된다. 제2의 반도체 기판(75)의 표면측상에는, 층간 절연막(708)을 통하여 복수층, 본 실시 형태에서는 3층의 메탈에 의한 배선을 배치한 다층 배선층(705)이 형성된다. 배선은, 한 예로서, 듀얼다마신법에 의한 구리(Cu) 배선이 이용된다.
도 7에서, MOS 트랜지스터(Tr2)는, 로직 회로의 복수의 MOS 트랜지스터를 대표하여 나타내고 있다. 제2의 반도체 칩부(73)의 다층 배선층(705)에서는, MOS 트랜지스터(Tr2)와 배선과의 사이, 이웃하는 상하층의 배선 사이가, 도전 비아(707)를 통하여 접속된다. 또한, 제1의 반도체 칩부(72)와의 접합면(709)에 임하여, 4층째의 배선층이 되는 구리(Cu)의 제2 전극 패드(또는 접속부)(706)가 형성된다. 제2 전극 패드(706)는, 도전 비아(707)를 통하여 3층째의 메탈에 의한 소망하는 배선에 접속된다. 또한, 4층째의 배선층에는, 제2 전극 패드(706)가 형성되지 않는 청색 화소의 하방에, 제2 전극 패드(706)와 같은 크기이면서 같은 재료로 형성한 제2 더미 패드(706d)가 형성되어 있다.
제1의 반도체 칩부(72)와 제2의 반도체 칩부(73)는, 서로의 다층 배선층(701 및 70559)가 마주 대하도록 하여, 접합면(709)에 임하는 제1 전극 패드(702) 및 제2 전극 패드(706)를 직접 접합한 CC 접합부에 의해, 전기적으로 접속된다. 접합 부근의 층간 절연막은, 예를 들면, Cu 배선의 Cu 확산을 방지하기(또는, 완화하기) 위한 Cu 확산 배리어성 절연막과 Cu 확산 배리어성을 갖지 않는 절연막의 조합으로 형성된다. Cu 배선에 의한 접속 배선의 직접 접합은, 예를 들면, 열 확산 접합으로 행한다. 접속 배선 이외의 층간 절연막 사이의 접합은, 예를 들면, 플라즈마 접합 또는 접착제로 행한다.
본 실시 형태에서는, 제1의 반도체 칩부(72)에 배치된 화소 어레이가 구비하는 수직 신호선과, 제2의 반도체 칩부(73)에 배치된 열 신호 처리 회로를 접속하는 접속부가 되는 CC 접합부를, 컬러 필터(76)의 청색 화소의 하방에만 배치하고 있다. 또한, 제1의 반도체 칩부(72)의 화소 어레이를 구성하는 하나의 화소열에, 복수개의 수직 신호선을 구비하는 경우는, 그 화소열에 포함되는 복수개의 청색 화소의 하방에, 그들의 수직 신호선의 접속부가 되는 CC 접합부를 배치할 수 있다. 또한, 화소 어레이가 베이어 배열인 경우에 있어서, 청색 화소를 포함하지 않는 화소의 열에 배치된 수직 신호선은, 옆의 열에 배치된 청색 화소의 하방까지 그 수직 신호선을 연재시켜, 상기 옆의 열에 배치된 청색 화소의 하방에, CC 접합부를 배치할 수 있다.
고체 촬상 소자의 화소 배치례
도 8을 이용하여, 본 실시 형태에 관한 고체 촬상 소자의 화소 배치의 한 예에 관해 설명한다. 도 8A는, 도 3A와 마찬가지로, 본 실시 형태의 고체 촬상 소자의 수직 신호선을 도시하는 평면 배치도이다. 도 8B는, 도 8A의 화소 어레이 내의 영역(A8)에서의 CC 접합부의 배치를 도시하는 개략 구성도이다. 도 8C는, 도 3C와 마찬가지로, 제1의 반도체 칩의 배선을 도시하는 부분 확대도이다. 도 8C에서, 화소(4)는, 제1의 출력선(VSL1)에 접속되고, 화소(3)는, 제2의 출력선(VSL2)에 접속되고, 화소(2)는, 제3의 출력선(VSL3)에 접속되고, 화소(1)는, 제4의 출력선(VSL4)에 접속되어 있다.
도 8B에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자(71)의 화소 어레이(81)는, 하나의 적색 화소(82)와, 2개의 녹색 화소(83, 84)와, 하나의 청색 화소(85)가, 녹색 화소(83, 84)를 대각선의 위치에 배치하여, 정방형상으로 배열되어 있다. 환언하면, 1칼럼에 녹색 화소(84)와 적색 화소(82)를 교대로 배열하고, 이것에 인접하는 칼럼에 청색 화소(85)와 녹색 화소(83)를 교대로 배열하고 있다. 그리고, 청색 화소(85)의 하방에만 더미 패드에 의한 CC 접합부(접속부)(86) 또는 제1 전극 패드(702) 및 제2 전극 패드(706)를 직접 접합한 CC 접합부(87)가 배치되어 있다.
이상의 구성에 의해, 본 실시 형태에 관한 고체 촬상 소자(71)는, 적색 화소, 녹색 화소 및 청색 화소의 어느 화소의 하방에도 CC 접합부를 배치한 구성과 비교하여, 포토 다이오드(PD)를 투과한 투과광이 CC 접합부(86, 87)의 표면에서 반사하여 포토 다이오드에 재입사하는 광량을 억제할 수 있기 때문에, 자화소의 감도 상승 및 타화소에의 혼색을 저감할 수 있다.
또한, 본 실시 형태에서는, 화소 어레이(81) 중앙부의 청색 화소(85)의 하방에만, CC 접합부(86, 87)를 배치하고 있다. 단, 청색 화소(85)라도, 화소 상방부터 포토 다이오드(PD)에 입사하고, 포토 다이오드(PD)에서 광전변환되지 않고서 투과하는 광이, 완전히 없다고는 한하지 않는다. 그래서, 청색 화소(85)를 투과하는 광이 있는 경우에도, 화소의 하방에 제1 전극 패드(702) 및 제2 전극 패드(706)를 직접 접합한 CC 접합부(87)가 배치되어 있는 청색 화소(85)와, 화소의 하방에 CC 접합부(87)가 배치되지 않은 청색 화소(85)의 사이에서 감도차가 생기지 않도록(또는, 줄어들도록) 하기 위해, CC 접합부(87)가 배치되지 않은 청색 화소(85)에 관해서는, 제1 더미 패드(702d) 및 제2 더미 패드(706d)를 접합한 CC 접합부(86)를 배치하고 있다. 이 구성에 의해, 상술한 효과에 더하여, 또한, 동색 화소 사이에서 제1 전극 패드(702) 및 제2 전극 패드(706)를 배치한 화소와 배치하지 않은 화소가 존재함에 의한 동색 화소 사이의 감도차를 저감할 수 있다.
고체 촬상 소자의 제조 방법례
다음에, 본 실시 형태에 관한 고체 촬상 소자(71)의 제조 방법의 한 예를 나타낸다.
우선, 예를 들면 실리콘에 의한 제1의 반도체 기판(74)의 각 반도체 칩부가 되는 영역에 반도체 웰 영역(710)을 형성하고, 반도체 웰 영역(710)에 각 화소의 광전변환부가 되는 포토 다이오드(PD)를 형성한다. 한 예로서, 소자 분리 영역을 최초에 형성하여 둘 수 있다. 각 포토 다이오드(PD)는, 반도체 웰 영역(710)의 깊이 방향으로 연장하여 형성된다. 포토 다이오드(PD)는, 화소 어레이를 구성하는 유효 화소 어레이 및 광학 블랙 영역에 형성한다.
또한, 반도체 웰 영역(710)의 표면측에 각 화소를 구성하는 복수의 화소 트랜지스터(Tr1)를 형성한다. 화소 트랜지스터(Tr1)는, 예를 들면, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 선택 트랜지스터로 구성할 수 있다. 여기서는, 전술한 바와 같이, 화소 트랜지스터(Tr1)를 대표하여 나타낸다. 각 화소 트랜지스터(Tr1)는, 한 예로서, 한 쌍의 소스/드레인 영역과, 게이트 절연막을 통하여 형성한 게이트 전극을 갖고서 형성된다.
제1의 반도체 기판(74)의 표면측의 상부에는, 층간 절연막(704)을 통하여 복수층, 본 실시 형태에서는 3층 메탈에 의한 배선층(701)을, 도전 비아(703)를 포함하여 형성한다. 배선층(701)은, 듀얼다마신법으로 형성할 수 있다. 즉, 층간 절연막(704)에 비아 퍼스트에 의한 접속 구멍과 배선홈을 동시에 형성하고, Cu 확산을 방지하기 위한 Cu 확산 배리어성 메탈막과 Cu 시드막을 형성한 후, 도금법에 의해 Cu 재료층을 매입한다. Cu 확산 배리어성 메탈막으로서는, 예를 들면 Ta, TaN, Ti, TiN, W, WN, Ru, TiZrN, 이들을 포함하는 합금막을 들 수 있다. 뒤이어, CMP(화학 기계 연마)법에 의해 잉여의 Cu 재료층을 제거하고, 평탄화된 도전 비아(703)와 일체의 Cu 배선이 형성된다. 그 후, 도시하지 않지만 Cu 확산 배리어성 절연막을 성막한다. Cu 배리어성 절연막으로서는, 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이 공정을 반복하여, 3층의 메탈에 의한 배선층(701)을 형성한다.
다음에, Cu 확산 배리어성을 갖지 않는 제1 절연막, Cu 확산 배리어성을 갖지 않는 제2 절연막 및 Cu 확산 배리어성 절연막을 순차적으로 형성한다. 제1 절연막과 제2 절연막은, SiO2막, SiCOH막 등으로 형성된다. 또한, Cu 배리어성 절연막으로서는, 전술한 바와 마찬가지로 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이들 Cu 확산 배리어성 절연막, 제1 절연막, 제2 절연막은, 층간 절연막(704)에 상당한다. 뒤이어, 리소그래피 및 에칭 기술을 이용하여 비아 퍼스트이며, 최표면의 Cu 확산 배리어성 절연막 및 제2 절연막 및 제1 절연막을 패터닝하여 비아구멍을 선택적으로 형성한다. 그 후, 제2 절연막부를 패터닝하여 선택적으로 개구부를 형성한다. 즉, 형성하여야 할 차광부(71)(개구부(73)를 제외한 부분)에 대응하는 부분의 개구부(78)와, 형성하여야 할 제1 전극 패드(702) 및 제1 더미 패드(702d)에 대응하는 부분의 개구부와, 비아구멍을 갖도록 패터닝한다.
다음에, 전술한 바와 마찬가지로, 듀얼다마신법을 이용하여 개구부 및 비아구멍 내에 Cu 재료를 매입하도록 하여, 배선에 접속하는 도전 비아(703) 및 제1 전극 패드(702)와, 제1 더미 패드(702d)를 형성한다. 제1 전극 패드(702) 및 제1 더미 패드(702d)는, 4층째의 메탈에 의해 형성한다. 이에 의해, 메탈에 의한 배선, 제1 전극 패드(702) 및 제1 더미 패드(702d), 층간 절연막(704), 절연막에 의해, 다층 배선층(701)이 형성된다.
또한, 제1 전극 패드(702) 및 제1 더미 패드(702d)의 상부에는, 극히 얇은 균일한 절연성 박막을 성막할 수 있다.
한편, 예를 들면 실리콘에 의한 제2의 반도체 기판(75)의 각 반도체 칩부가 되는 영역에 반도체 웰 영역을 형성한다. 이 반도체 웰 영역에 로직 회로를 구성하는 복수의 MOS 트랜지스터(Tr2)를 형성한다. 여기서는, 전술한 바와 같이, MOS 트랜지스터(Tr2)를 대표하여 나타낸다. 한 예로서, 소자 분리 영역을 최초에 형성하여 둘 수 있다.
제2의 반도체 기판(75)의 표면측의 상부에는, 층간 절연막(708)을 통하여 복수층, 본 실시 형태에서는 3층의 메탈에 의한 배선을, 도전 비아(707)를 포함하여 형성한다. 배선층(705)은, 듀얼다마신법으로 형성할 수 있다. 즉, 층간 절연막(708)에 비아 퍼스트에 의한 접속 구멍과 배선홈을 동시에 형성하고, Cu 확산을 방지하기 위한 Cu 확산 배리어성 메탈막과 Cu 시드막을 형성한 후, 도금법에 의하여 Cu 재료층을 매입한다. Cu 확산 배리어성 메탈막으로서는, 예를 들면 Ta, TaN, Ti, TiN, W, WN, Ru, TiZrN, 이들을 포함하는 합금막을 들 수 있다. 뒤이어, CMP(화학 기계 연마)법에 의해 잉여의 Cu 재료층을 제거하고, 평탄화된 도전 비아(707)와 일체의 Cu 배선이 형성된다. 그 후, (도시하지 않지만) Cu 확산 배리어성 절연막을 성막한다. Cu 배리어성 절연막으로서는, 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이 공정을 반복하여, 3층의 메탈에 의한 배선층(705)을 형성한다.
다음에, Cu 확산 배리어성을 갖지 않는 제1 절연막, Cu 확산 배리어성을 갖지 않는 제2 절연막 및 Cu 확산 배리어성 절연막을 순차적으로 형성한다. 제1 절연막과 제2 절연막은, SiO2막, SiCOH막 등으로 형성된다. 또한 Cu 배리어성 절연막으로서는, 전술한 바와 마찬가지로 예를 들면, SiN, SiC, SiCN, SiON 등의 절연막을 이용할 수 있다. 이들 Cu 확산 배리어성 절연막, 제1 절연막, 제2 절연막은, 층간 절연막(708)에 상당한다. 뒤이어, 리소그래피 및 에칭 기술을 이용하여 비아 퍼스트로, 최표면의 Cu 확산 배리어성 절연막 및 제2 절연막 및 제1 절연막을 패터닝하여 비아구멍을 선택적으로 형성한다. 그 후, 제2 절연막부를 패터닝하여 선택적으로 개구부를 형성한다. 개구부는, 제1의 반도체 칩부(72)측의 제1 전극 패드(702)의 개구부를 덮는 위치에 형성한다. 이 개구부는, 후에 제1의 반도체 기판(74)과 제2의 반도체 기판(75)을 접합할 때, 맞춤 어긋남에 의한 광 누설이 없도록, 제1 전극 패드(702)의 개구부를 덮으면서 제1 전극 패드(702)에 일부 겹쳐지는 크기로 형성하는 것이 바람직하다. 즉, 형성하여야 할 제1 전극 패드(702)에 대응하는 부분의 개구부와, 비아구멍을 갖도록 패터닝한다.
다음에, 전술한 바와 마찬가지로, 듀얼다마신법을 이용하여 개구부 및 비아구멍 내에 Cu 재료를 매입하도록 하여, 배선에 접속하는 도전 비아(707)와, 제2 전극 패드(706) 및 제2 더미 패드(706d)를 형성한다. 제2 전극 패드(706) 및 제2 더미 패드(706d)는, 4층째의 메탈에 의해 형성한다. 이에 의해, 메탈에 의한 배선, 제2 전극 패드(706) 및 제2 더미 패드(706d), 층간 절연막(708), 절연막에 의해, 다층 배선층(705)이 형성된다.
또한, 제2 전극 패드(706) 및 제2 더미 패드(706d)의 상부에는, 극히 얇은 균일한 절연성 박막을 성막한다.
다음에, 제1의 반도체 기판(74)과 제2의 반도체 기판(75)의 서로의 다층 배선층이 마주 대하여 쌍방의 제1 전극 패드(702) 및 제2 전극 패드(706)가 직접 접촉하여 전기적으로 접속되도록, 제1의 반도체 기판(74) 및 제2의 반도체 기판(75)을 접합한다. 즉, 제1 및 제2의 반도체 기판(74 및 75)을 물리적으로 접합하고, 또한 전기적으로 접속한다. 이때, 제1 전극 패드(702) 및 제2 전극 패드(706)도, 겹쳐지는 부분에서 직접 접합한다. 즉, 열처리에 의해 제1 전극 패드(702) 및 제2 전극 패드(706)끼리를 열 확산 접합한다. 이때의 열처리 온도는, 100℃∼500℃ 정도로 할 수 있다. 또한, 층간 절연막인 절연막끼리를 표면 처리하고 플라즈마 접합한다. 또한, 층간 절연막인 절연막끼리는, 접착제에 의해 접합할 수도 있다.
이와 같이, 제1 전극 패드(702) 및 제2 전극 패드(706)는, 최초에 접합면(709)에 절연막을 끼워 두고, 그 후열을 가함에 의해 도전체인 동을 결정 성장시키고 연결되기 때문에, 접합면(709) 부근에서 전기적으로 접속되어 있다. 따라서 제1 전극 패드(702) 및 제2 전극 패드(706)는, 각각 제1의 반도체 칩부(72) 및 제2의 반도체 칩(73)에 형성된 로직 회로 및 배선보다도 접합면(709)측에 배치되어 있다.
다음에, 제1의 반도체 기판(74)을, 이면측부터 포토 다이오드(PD)의 필요 막두께가 남도록 CMP법 등을 이용하여 연삭, 연마하여 박막화한다.
다음에, 박막화한 표면상에 절연막을 통하여, 광학 블랙 영역에 대응하는 포토 다이오드(PD)상을 포함하여 차광막을 형성한다. 또한, 평탄화막(79)을 통하여 유효 화소 어레이에 대응하는 포토 다이오드(PD)상에 컬러 필터(66) 및 온 칩 렌즈(77)를 형성한다.
뒤이어, 접합된 제1의 반도체 기판(74) 및 제2의 반도체 기판(75)을 각 반도체 칩으로 분리하는 반도체 칩화를 행하고, 도 7에 도시하는 목적하는 고체 촬상 소자(71)를 얻는다.
제1 전극 패드(702) 및 제2 전극 패드(706), 제1 전극 패드(702) 및 제1 더미 패드(702d), 이들과 동층의 배선이 되는 메탈로서는, 도전성이 높고, 차광성이 높은 재료이면서 접합하기 쉬운 재료가 바람직하다. 이와 같은 성질을 갖는 재료로서는, Cu 이외에, Al, W, Ti, Ta, Mo, Ru 등의 단일 재료, 또는 합금을 사용할 수 있다.
본 실시 형태에서의 제1 전극 패드(702) 및 제2 전극 패드(706)의 막두께는, 발광하는 제2의 반도체 칩(73)측의 광의 파장에 맞추어서 정하는 것이 바람직하다. 한 예로서, 제1 전극 패드(702) 및 제2 전극 패드(706)의 막두께는, 50㎚∼800㎚ 정도로 할 수 있다.
본 실시 형태에 관한 고체 촬상 소자(71)의 제조 방법에 의하면, 제1 전극 패드(702) 및 제2 전극 패드(706)가 배선층으로서 메탈로 형성되기 때문에, 종래 기술에 비하여 접합된 반도체 칩 전체의 두께를 작게 할 수 있고, 고체 촬상 소자(71)를 보다 박형화할 수 있다. 이에 의해 반도체 칩 전체의 두께를 늘리지 않고서 암전류, 랜덤 노이즈가 적은 고체 촬상 소자(71)를 제공할 수 있다.
또한, 본 실시 형태에 관한 고체 촬상 소자(71)의 제조 방법에 의하면, 배선, 접속 배선, 전극 패드, 더미 패드를 동시에 형성할 수 있기 때문에, 제조 공정수의 삭감, 재료비의 삭감을 행할 수 있고, 저비용으로 암전류 및 랜덤 노이즈가 적은 고체 촬상 소자를 제조할 수 있다.
<4. 제2 실시 형태의 고체 촬상 소자>
도 9를 이용하여, 본 기술에 관한 고체 촬상 소자의 제2 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소 어레이가 세로(縱) 2화소 공유 구조를 구비하고 있는 점이다.
도 9에 상세히 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(91)는, 각 칼럼의 상하에 위치하는 2개의 화소에서, 플로팅 디퓨전(FD)(92)을 공유하는 세로 2화소 공유 구조를 형성하고 있다. 즉, 도 9에 도시하는 바와 같이, 녹색 화소(84)와 적색 화소(82)에서 하나의 FD(92)를 공유하고, 청색 화소(85)와 녹색 화소(83)에서 하나의 FD(92)를 공유하고 있다. 상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제1 실시 형태의 고체 촬상 소자(71)와 같은 효과를 얻을 수 있다.
<5. 제3 실시 형태의 고체 촬상 소자>
도 10을 이용하여, 본 기술에 관한 고체 촬상 소자의 제3 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 및 제2 실시 형태와 상위한 점은, 화소 어레이가 4화소 공유 구조를 구비하고 있는 점이다. 또한, 본 기술에 관한 화소 어레이의 화소 공유 구조는, 세로 2화소 공유 구조 및 4화소 공유 구조로 한하지 않고, 다른 공유 구조라도 좋다.
도 10에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(101)는, 정방형상으로 배열된 4개의 화소의 중앙부에서, 플로팅 디퓨전(FD102)을 공유하는 2행2열의 4화소 공유 구조를 형성하고 있다. 즉, 도 10에 도시하는 바와 같이, 정방형상으로 배열된, 적색 화소(82), 녹색 화소(83, 84), 및 청색 화소(85)에서 하나의 FD(102)를 공유하고 있다. 상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제1 실시 형태의 고체 촬상 소자(71)와 같은 효과를 얻을 수 있다.
<6. 제4 실시 형태의 고체 촬상 소자>
도 11을 이용하여, 본 기술에 관한 고체 촬상 소자의 제4 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, CC 접합부의 일부가 청색 화소 이외의 화소 하에도 형성되어 있는 점이다.
도 11에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(111)에서, 제1 전극 패드(702) 및 제2 전극 패드(706)가 접합된 CC 접합부(접속부)(112)는, 청색 화소(85)의 하방에 배치되어 있지만, 그 일부가 녹색 화소(84)의 하방으로 연재되어 있다. 또한, CC 접합부(112)의 연재 방향은, 이것으로 한하지 않고, 녹색 화소(83)의 하방이라도 좋다. 상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제1 실시 형태의 고체 촬상 소자(71)와 같은 효과를 얻을 수 있다. 이와 같이, 평면에서 보아, CC 접합부(112)는 적색 화소(82) 및 녹색 화소(83)에 겹치지 않는다. 또한, CC 접합부(112)의 제1부분은 화소(83)에 겹치고, CC 접합부(112)의 제2부분은 화소(84)에 겹친다. 여기서, 제1부분은 평면에서 보아 제2부분보다 크다.
<7. 제5 실시 형태의 고체 촬상 소자>
도 12를 이용하여, 본 기술에 관한 고체 촬상 소자의 제5 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 청색 화소의 하방에 복수개의 CC 접합부가 배치되어 있는 점이다.
도 12에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(121)에서, 제1 전극 패드(702) 및 제2 전극 패드(706)가 접합된 CC 접합부(122)는, 청색 화소(85)의 하방에 2행2열로 4개 배치되어 있다. 또한, CC 접합부(112)의 개수는 4개로 한하지 않고, 2개 이상의 복수개라면 좋다.
상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제1 실시 형태의 고체 촬상 소자(71)와 같은 효과를 얻을 수 있다. 또한, 본 실시 형태의 고체 촬상 소자는, 하나의 청색 화소(85)에 배치한 CC 접합부의 수가 제1 실시 형태보다도 많기 때문에, 화소 어레이(121)의 일정한 면적에서, 제1 실시 형태보다도 많은 수직 신호선을 배치할 수 있다. 이에 의해, 본 실시 형태의 고체 촬상 소자는, 제1 실시 형태의 고체 촬상 소자(71)보다도, 수직 신호선의 기생 용량을 작게 하고, 수직 신호선의 분할수를 크게 할 수 있기 때문에, 보다 고속으로 동작하는 것이 가능해진다.
<8. 제6 실시 형태의 고체 촬상 소자>
도 13 및 도 14를 이용하여, 본 기술에 관한 고체 촬상 소자의 제6 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소에 구비된 배선을 FD 위에 배치하고, 또한, FD에 저전압을 준 차광 실드 구조를 구비하고 있는 점이다. 도 13A는, 도 3A와 마찬가지로, 본 실시 형태에 관한 고체 촬상 소자의 제1의 반도체 칩부(131)를 도시하는 평면 배치도이다. 도 13B는, 도 8C와 마찬가지로, 본 실시 형태에 관한 고체 촬상 소자의 CC 접합 영역을 도시하는 도 13A의 영역(A13)에서의 부분 확대도이다. 도 14A는 본 실시 형태에 관한 고체 촬상 소자의 적색 화소로부터의 입사광을 도시하는 단면도이고, 도 14B는 녹색 화소로부터의 입사광을 도시하는 단면도이고, 도 14C는 청색 화소로부터의 입사광을 도시하는 단면도이다.
도 14A에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자(141)는, 화소 어레이와 제어 회로가 형성된 제1의 반도체 칩부(142)와, 로직 회로가 형성된 제2의 반도체 칩부(143)가 첩합된 적층 반도체 칩을 갖고서 구성된다.
제1의 반도체 칩부(142)는, 실리콘에 의한 제1의 반도체 기판(144)에, 광전변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터로 이루어지는 화소 어레이가 형성되어 있다. 또한 화소 어레이상에 컬러 필터(146) 및 온 칩 렌즈(147)가 형성되어 있다. 제2의 반도체 칩부(143)는, 도시하지 않지만, 실리콘에 의한 제2의 반도체 기판의 각 반도체 칩부가 되는 영역에, 주변 회로를 구성하는 로직 회로가 형성되어 있다.
도 14B 및 도 14C에 도시하는 바와 같이, 제1의 반도체 칩부(142)에는, 제2의 반도체 칩부(143)와의 접합면(1409)에 임하여, 메탈의 제1 전극 패드(1412)가 형성되어 있다. 제2의 반도체 칩부(143)에는, 제1의 반도체 칩부(142)와의 접합면(1409)에 임하여, 메탈의 제2 전극 패드(1416)가 형성되어 있다. 그리고, 제1의 반도체 칩부(142)와 제2의 반도체 칩부(143)는, 서로의 다층 배선층이 마주 대하도록 하여, 접합면(1409)에 임하는 제1 전극 패드(1412) 및 제2 전극 패드(1416)를 직접 접합하여, 전기적으로 접속되어 있다. 또한, 제1의 반도체 칩부(142) 및 제2의 반도체 칩부(143)에는, 각각 접합면(1409)에 접합하는 제1의 더미 패드(또는 접속부)(1402) 및 제2의 더미 패드(또는 접속부)(1406)가 형성되어 있다.
도 14A에서, 컬러 필터(146)의 지면을 향하여 좌단은 적색 화소를 나타내고, 좌단부터 적색 화소와 녹색 화소가 교대로 배치되고, 우단에는 녹색 화소가 배치되어 있다. 마찬가지로, 도 14B에서, 컬러 필터(146)의 지면을 향하여 좌단은 녹색 화소를 나타내고, 좌단부터 녹색 화소와 청색 화소가 교대로 배치되고, 우단에는 청색 화소가 배치되어 있다. 또한, 도 14C에서, 컬러 필터(146)의 지면을 향하여 좌단은 청색 화소를 나타내고, 좌단부터 청색 화소와 녹색 화소가 교대로 배치되고, 우단에는 녹색 화소가 배치되어 있다.
고체 촬상 소자(141)에는, 청색 화소의 하방에만 제1 전극 패드(1412) 및 제2 전극 패드(1416)의 Cu-Cu 전극 접합부(CC 접합부), 또는, 제1의 더미 패드(1402) 및 제2의 더미 패드(1406)의 CC 접합부가 배치되어 있다. 또한, 고체 촬상 소자(141)는, 화소 어레이가 인접하는 2개의 화소가 공유하는 FD(1410)를 구비하고, FD(1410)의 하방에 차광 실드 배선(1411)을 구비하고 있다. 또한, FD(1410)의 배치는, 2개의 화소가 공유하는 경우로 한하지 않고, 하나의 화소가 FD(1410)를 갖는 단화소 구조의 배치라도 좋다.
본 실시 형태의 고체 촬상 소자(141)와 같이, 청색 화소의 하방에만 CC 접합부를 배치하고 녹색 화소와 적색 화소의 하방에 CC 접합부를 배치하지 않으면, 청색 화소는, 녹색 화소 및 적색 화소와 비교하여, 화소 내에 배치된 배선의 면적이 커진다. 또한, 화소 내에 배치된 배선은, 화소 내의 제1의 반도체 기판(144) 중에 형성된 FD(1410)와의 사이에서, FD(1410)에 기생하는 기생 용량을 형성한다. 단, 청색 화소 내에 배치된 배선의 면적이, 녹색 화소 내 및 적색 화소 내에 배치된 배선의 면적보다도 커지면, 청색 화소는, 녹색 화소 및 적색 화소보다도, 기생 용량을 포함하는 FD 용량이 커져 버릴 가능성이 있다. 이에 의해, 화소에 구비되는 포토 다이오드(PD)에서 발생한 일정한 신호 전하를, FD(1410)에서의 전하-전압 변환하여 출력 전압을 얻을 때에, 청색 화소는, 녹색 화소 및 적색 화소와 출력 전압이 정돈되지 않을 가능성이 있다.
그래서, 본 실시 형태의 고체 촬상 소자(141)는, CC 접합부를 배치함으로써 화소에 구비되는 배선의 면적이 커진 청색 화소와, CC 접합부를 배치하지 않는 녹색 화소 및 적색 화소와의 사이에서, FD(1410)의 기생 용량을 동등하게 하기 위해, 화소에 구비된 배선 중에서, FD(1410)에 가장 가까운 배선층을 이용하여, 이 배선을 FD(1410)상에 배치하고, 또한, FD(1410)에 저전압을 준 차광 실드 배선(1411)을 구비하고 있다.
상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제1 실시 형태의 고체 촬상 소자(71)와 같은 효과를 얻을 수 있다. 또한, 이와 같은 차광 실드 구조를 구비함으로써, 고체 촬상 소자(141)는, 차광 실드 배선(1411)보다도 FD(1410)로부터 먼 측에 형성된 배선이, FD(1410)와의 사이에서 기생 용량을 형성하는 일이 없어진다. 이에 의해, 청색 화소에 CC 접합부를 배치하고, 녹색 화소 및 적색 화소에 CC 접합부를 배치하지 않음으로써, 청색 화소와, 녹색 화소 및 적색 화소와의 사이에서, 화소에 구비되는 배선의 면적으로 차가 생겨도, 배선과 FD(1410)와의 사이에는 기생 용량이 생기지 않고, FD(1410)의 용량을 일정하게 유지할 수 있다.
<9. 제7 실시 형태의 고체 촬상 소자>
도 15를 이용하여, 본 기술에 관한 고체 촬상 소자의 제7 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소 어레이 중앙부의 청색 화소, 녹색 화소 및 적색 화소의 어느 화소의 하방에도 CC 접합부를 배치하고 있는 점이다. 도 15A는, 도 3A와 마찬가지로, 본 실시 형태에 관한 고체 촬상 소자의 제1의 반도체 칩부(150)를 도시하는 평면 배치도이고, 도 15B는, 도 15A의 제1의 반도체 칩부(150)의 영역(A15)에서의 화소 어레이(151)의 배치를 도시하는 개략 구성도이다.
도 15A 및 도 15B에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자는, 제1의 반도체 칩부(150)에 배치된 화소 어레이(151)에 구비된 수직 신호선과, 제2의 반도체 칩부에 배치된 열 신호 처리 회로를 접속하는 접속부인 CC 접합부를, 화소 어레이(151)의 중앙부의 청색 화소, 녹색 화소 및 적색 화소의 각 화소의 하방에 배치하고 있다. 또한, 본 실시 형태에 관한 고체 촬상 소자는, 화소 어레이(151) 내에서, CC 접합부가 배치되지 않은 화소의 하방에, CC 접합부와 같은 크기면서 같은 재료로 형성한 더미 패턴(또는 접속부)을 배치하고 있다.
상기 구성에 의해, 본 실시 형태의 고체 촬상 소자는, 포토 다이오드(PD)를 투과한 광이, CC 접합부의 표면에서 반사하여 포토 다이오드(PD)에 재입사함에 의해 발생하는, 타화소에의 혼색을, 신호 처리에 의해 보정할 수 있기 때문에, 동색(同色) 화소 사이의 감도차를 저감할 수 있다.
또한, 본 실시 형태의 고체 촬상 소자는, 고체 촬상 소자에 구비된 신호 처리 회로를 이용하여, 혼색이 발생하는 화소의 출력을, 혼색을 포함하지 않는 출력으로 보정하는 보정 수단을 또한 구비하여도 좋다. 예를 들면, 어느 화소에 광이 입사한 때에, 그 화소로부터 얻어지는 출력과 인접 화소에 혼색하는 광량과의 관계를, 입사광량마다 미리 구하고 두고, 실제의 사용시에, 촬영에 의해 얻어진 각 화소의 출력을, 상기 관계를 이용하여 보정하여도 좋다. 이와 같은 보정 수단을 구비함에 의해, 본 실시 형태의 고체 촬상 소자는, 인접하는 화소에의 혼색이 고체 촬상 소자로부터 출력된 화상에 표시되는 것을 막을(저감할) 수 있다.
<10. 제8 실시 형태의 고체 촬상 소자>
도 16을 이용하여, 본 기술에 관한 고체 촬상 소자의 제8 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소 어레이 중앙부의 녹색 화소의 하방에만 CC 접합부를 배치하고 있는 점이다.
도 16에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(161)에는, 녹색 화소(83 및 84)의 하방에만, 더미 패드인 CC 접합부(접속부)(162) 또는 접속 패드인 CC 접합부(접속부)(163)가 배치되어 있다.
상기 구성에 의해, 본 실시 형태의 고체 촬상 소자는, CC 접합부(162) 또는 CC 접합부(163)를, 모든 화소에 배치하는 경우보다도, 적색 화소(82)로부터 인접 화소에의 혼색을 저감할 수 있다. 또한, 본 실시 형태의 고체 촬상 소자는, CC 접합부(162) 또는 CC 접합부(163)를, 청색 화소(85)에만 배치하는 경우보다도, 고체 촬상 소자를 제조하는 웨이퍼 공정에서, 연마법을 이용하여 제1의 반도체 칩부와 제2의 반도체 칩부의 각각의 표면에 CC 접합부를 형성할 때에, 웨이퍼 전체에서의 CC 접합부의 면적이 큰 것에 의해 CC 접합부의 어깨 떨어짐(shoulder dropout) 등의 CC 접합부의 표면이 평탄성의 악화를 발생하기 어렵게 할 수 있다.
<11. 제9 실시 형태의 고체 촬상 소자>
도 17 및 도 18을 이용하여, 본 기술에 관한 고체 촬상 소자의 제9 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소 어레이 중앙부의 적색 화소의 하방에만 CC 접합부를 배치하고 있는 점이다.
도 17에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(171)에는, 적색 화소(82)의 하방에만, 더미 패드인 CC 접합부(접속부)(172) 또는 접속 패드인 CC 접합부(접속부)(173)가 배치되어 있다.
도 18에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자(181)는, 화소 어레이(171)와 제어 회로가 형성된 제1의 반도체 칩부(182)와, 로직 회로가 형성된 제2의 반도체 칩부(183)가 첩합된 적층 반도체 칩을 갖고서 구성된다.
제1의 반도체 칩부(182)는, 실리콘에 의한 제1의 반도체 기판(184)에, 광전변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터로 이루어지는 화소 어레이(171)가 형성되어 있다. 또한 화소 어레이(171)상에 컬러 필터(186) 및 온 칩 렌즈(187)가 형성되어 있다. 제2의 반도체 칩부(183)는, 도시하지 않지만, 실리콘에 의한 제2의 반도체 기판의 각 반도체 칩부가 되는 영역에, 주변 회로를 구성하는 로직 회로가 형성되어 있다.
도 18에 도시하는 바와 같이, 제1의 반도체 칩부(182)에는, 제2의 반도체 칩부(183)와의 접합면(1809)에 임하여, 메탈의 제1 전극 패드(1812)가 형성되어 있다. 제2의 반도체 칩부(183)에는, 제1의 반도체 칩부(182)와의 접합면(1809)에 임하여, 메탈의 제2 전극 패드(1816)가 형성되어 있다. 그리고, 제1의 반도체 칩부(182)와 제2의 반도체 칩부(183)는, 서로의 다층 배선층이 마주 대하도록 하여, 접합면(1809)에 임하는 제1 전극 패드(1812) 및 제2 전극 패드(1816)를 직접 접합하여, 전기적으로 접속되어 있다. 또한, 제1의 반도체 칩부(182) 및 제2의 반도체 칩부(183)에는, 각각 접합면(1809)에 접합하는 제1의 더미 패드(접속부)(1802) 및 제2의 더미 패드(접속부)(1806)가 형성되어 있다.
도 18에서, 컬러 필터(186)의 지면을 향하여 좌단은 적색 화소를 나타내고, 좌단부터 적색 화소와 녹색 화소가 교대로 배치되고, 우단에는 녹색 화소가 배치되어 있다. 또한, 고체 촬상 소자(181)에는, 적색 화소(82)의 하방에만, 제1의 더미 패드(1802) 및 제2의 더미 패드(1806)의 CC 접합부(172), 또는, 제1 전극 패드(1812) 및 제2 전극 패드(1816)의 Cu-Cu 전극 접합부(CC 접합부)(173)가 배치되어 있다.
상기 구성에 의해, 본 실시 형태의 고체 촬상 소자는, 입사한 광의 반사광이 자화소에 재입사하면 화소의 감도를 향상시킬 수 있다. 따라서 본 실시 형태의 고체 촬상 소자는, 입사광이 거의 수직에 가깝고, 그 반사광이 자화소에 재입사한 경우나 배선층에서의 혼색을 막는(또는, 줄이는) 구조를 형성함으로써, 자화소에 반사시켜서 화소의 감도를 향상시킬 수 있다.
<12. 제10 실시 형태의 고체 촬상 소자>
도 19를 이용하여, 본 기술에 관한 고체 촬상 소자의 제10 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 고체 촬상 소자가 컬러 필터를 구비하지 않고, 또한, 모든 화소의 하방에 CC 접합부를 구비하고 있는 점이다. 도 19A는, 도 3A와 마찬가지로, 본 실시 형태에 관한 고체 촬상 소자의 제1의 반도체 칩부(190)를 도시하는 평면 배치도이다. 도 19B는, 도 8B와 마찬가지로, 도 19A의 화소 어레이(191) 내의 영역(A17)에서의 CC 접합부의 배치를 도시하는 개략 구성도이다.
도 19B에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자의 화소 어레이(191)에는, 전부 컬러 필터가 없는 화소(192부터 195)가 배열되어 있다. 또한, 모든 화소의 하방에, 더미 패드에 의한 CC 접합부(접속부)(196) 또는 접속 패드인 CC 접합부(접속부)(197)가 배치되어 있다.
본 실시 형태에 관한 고체 촬상 소자는, 컬러 필터를 구비하지 않음에 의해, 입사한 광에 대한 반사광의 광량은 일정하게 되기 때문에, 색마다 보정을 행할 수 있는 것이 가능해진다. 또한, 컬러 필터가 없어도 화소마다 출력은 흐트러지기 때문에, 색마다 보정을 행할 것이 필요해진다.
<13. 제11 실시 형태의 고체 촬상 소자>
도 20을 이용하여, 본 기술에 관한 고체 촬상 소자의 제11 실시 형태에 관해 설명한다. 본 실시 형태가, 제10 실시 형태와 상위한 점은, 화소와 화소와의 경계선상의 하방에 CC 접합부를 구비하고 있는 점이다.
도 20에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자의 화소 어레이(201)에는, 한 예로서, 정방형상으로 배치한 4개의 화소(192부터 195)의 중앙부의 하방에, 더미 패드에 의한 CC 접합부(접속부)(202) 또는 접속 패드인 CC 접합부(203)가 배치되어 있다. 상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제10 실시 형태의 고체 촬상 소자와 같은 효과를 얻을 수 있다.
<14. 제12 실시 형태의 고체 촬상 소자>
도 21을 이용하여, 본 기술에 관한 고체 촬상 소자의 제12 실시 형태에 관해 설명한다. 본 실시 형태가, 제11 실시 형태와 상위한 점은, CC 접합부의 상방에 FD를 배치하고 있는 점이다.
도 21에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자의 화소 어레이(211)에는, 한 예로서, 정방형상으로 배치한 4개의 화소(192부터(195))의 중앙부의 하방에, 더미 패드 또는 접속 패드의 CC 접합부(212)가 배치되어 있다. 그리고, CC 접합부(212)의 상방에는, FD(213)가 배치되어 있다. 이와 같이, 본 실시 형태의 고체 촬상 소자는, 컬러 필터가 없음에 의해, 입사한 광에 대한 반사광의 광량은 일정하기 때문에, CC 접합부(212)를, 투과광이 적은 화소(192부터 195)의 사이의 경계선상에 배치하여도 좋다. 상기 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제10 실시 형태의 고체 촬상 소자와 같은 효과를 얻을 수 있다.
<15. 제13 실시 형태의 고체 촬상 소자>
도 22를 이용하여, 본 기술에 관한 고체 촬상 소자의 제13 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소 어레이 중의 모든 화소의 하방에 CC 접합부가 배치되고, 반도체 칩 사이의 접합면에 대한 CC 접합부의 표면적의 크기가 화소의 색마다 다른 점이다.
도 22에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(221)는, 모든 화소(222부터 225)의 하방에 CC 접합부(접속부)(226부터 229)가 배치되어 있다. 여기서, 반도체 칩 사이의 접합면에 대한 CC 접합부의 표면적의 크기는, 가장 장파장 입사광이 조사되는 화소의 하방에 배치된 CC 접합부가 가장 작고, 입사광의 파장이 짧아짐에 따라, 순번대로 커지고 있다. 즉, CC 접합부의 표면적의 크기는, 컬러 필터 없음의 화소(222)의 하방에 배치된 CC 접합부(226)가 가장 작고, 입사광의 파장이 긴 적색 화소(223)의 하방에 배치된 CC 접합부(227), 입사광의 파장이 적색보다도 짧은 녹색 화소(224)의 하방에 배치된 CC 접합부(228)의 순서로 커지고 있다. 그리고, 가장 단파장의 입사광이 조사되는 청색 화소(225)의 하방에 배치된 CC 접합부(229)의 표면적이 가장 크게 되어 있다. 즉, 평면에서 보아, CC 접합부(229)는, CC 접합부(226/224/228)에 의해 겹쳐진 화소(222/223/224)의 면적보다 큰 화소(225)의 면적에 겹친다.
본 실시 형태에 관한 고체 촬상 소자에서는, CC 접합부의 면적이 작은 화소(222부터 224)는 신호선의 인출로서 사용하지 않고, 가장 광학 영향이 작은 청색 화소(225)의 CC 접합부(229)만을 접속 패드로서 사용한다. 또한, 청색 화소(225)가 없는 칼럼(열)에 관해서는, 상하 방향으로 비켜 놓은 청색 화소(225)의 CC 접합부(229)를 사용한다. 이상의 구성에 의해, 본 실시 형태의 고체 촬상 소자도, 제1 실시 형태의 고체 촬상 소자(71)와 같은 효과를 얻을 수 있다. 또한, 본 실시 형태에 관한 고체 촬상 소자는, 신호선의 접속에 사용한 CC 접합부를 가장 크게 함으로써 신호선의 저항을 내릴 수 있다. 또한, 본 실시 형태에 관한 고체 촬상 소자는, 청색 화소(225) 이외의 화소부에도 CC 접합부를 배치함으로써 CC 접합부의 면적 밀도를 조정하는 것이 가능해지기 때문에, CC 접합면이 평탄성을 용이하게 조정할 수 있다.
<16. 제14 실시 형태의 고체 촬상 소자>
도 23 및 도 24를 이용하여, 본 기술에 관한 고체 촬상 소자의 제14 실시 형태에 관해 설명한다. 본 실시 형태가, 제1 실시 형태와 상위한 점은, 화소 어레이 중의 모든 화소의 하방에 CC 접합부가 배치되고, 화소의 색마다 배치된 CC 접합부의 수가 다른 점이다.
도 23에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자의 화소 어레이(231)는, 모든 화소(222부터 225)의 하방에 CC 접합부(232부터 235)가 배치되어 있다. 여기서, CC 접합부의 수는, 가장 장파장 입사광이 조사되는 화소의 하방에 배치된 CC 접합부가 가장 적고, 입사광의 파장이 짧아짐에 따라, 순번대로 많게 되어 있다. 즉, CC 접합부의 수는, 한 예로서, 컬러 필터 없음의 화소(222)의 4모퉁이에 배치된 CC 접합부(232) 및 입사광의 파장이 긴 적색 화소(223)의 각 변 중앙에 배치된 CC 접합부(233)가 4개씩으로 가장 적고, 입사광의 파장이 적색보다도 짧은 녹색 화소(224)의 각 변의 주변에 배치된 CC 접합부(234)가 8개로 보다 많게 되어 있다. 그리고, 가장 단파장의 입사광이 조사되는 청색 화소(225)의 하방에 3행3열로 배치된 CC 접합부(235)가 9개로 가장 많게 되어 있다. 또한, CC 접합부의 수는, 본 실시 형태로 한하지 않는다. 또한, 화소 어레이(231) 내의 화소(223부터 235)는, 그들의 중앙에 배치된 FD를 공유하는 2행2열의 4화소 공유 구조를 형성하고 있다.
도 24A에 도시하는 바와 같이, 본 실시 형태에 관한 고체 촬상 소자(241)는, 화소 어레이(231)와 제어 회로가 형성된 제1의 반도체 칩부(242)와, 로직 회로가 형성된 제2의 반도체 칩부(243)가 첩합된 적층 반도체 칩을 갖고서 구성된다.
제1의 반도체 칩부(242)는, 실리콘에 의한 제1의 반도체 기판(244)에, 광전변환부가 되는 포토 다이오드(PD)와 복수의 화소 트랜지스터로 이루어지는 화소 어레이(231)가 형성되어 있다. 또한 화소 어레이(231)상에 컬러 필터(246) 및 온 칩 렌즈(247)가 형성되어 있다. 제2의 반도체 칩부(243)는, 도시하지 않지만, 실리콘에 의한 제2의 반도체 기판의 각 반도체 칩부가 되는 영역에, 주변 회로를 구성하는 로직 회로가 형성되어 있다.
도 24A에 도시하는 바와 같이, 제1의 반도체 칩부(242)에는, 제2의 반도체 칩부(243)와의 접합면(2409)에 임하여, 메탈의 제1 전극 패드(또는 접속부)(2402)가 형성되어 있다. 제2의 반도체 칩부(243)에는, 제1의 반도체 칩부(242)와의 접합면(2409)에 임하여, 메탈의 제2 전극 패드(또는 접속부)(2406)가 형성되어 있다. 그리고, 제1의 반도체 칩부(242)와 제2의 반도체 칩부(243)는, 서로의 다층 배선층이 마주 대하도록 하여, 접합면(2409)에 임하는 제1 전극 패드(2402) 및 제2 전극 패드(2406)를 직접 접합하여, 전기적으로 접속되어 있다. 또한, 제1의 반도체 칩부(182) 및 제2의 반도체 칩부(183)에는, 각각 접합면(1809)에서 서로를 마주 보는 다층 배선층(2401 및 2405)이 형성되어 있다.
도 24A에서, 컬러 필터(246)의 지면을 향하여 좌단은 컬러 필터 없음의 화소(222)를 나타내고, 좌단부터 화소(222)와 청색 화소(225)가 교대로 배치되고, 우단에는 청색 화소(225)가 배치되어 있다. 마찬가지로, 도 24B에서, 컬러 필터(246)의 지면을 향하여 좌단은 적색 화소(223)를 나타내고, 좌단부터 적색 화소(223)와 녹색 화소(224)가 교대로 배치되고, 우단에는 녹색 화소(224)가 배치되어 있다.
도 23, 도 24A 및 도 24B에 도시하는 바와 같이, 본 실시 형태의 고체 촬상 소자는, 상기 구성에 의해, 입사광이 가장 투과하는 화소(222)의 CC 접합부(232)의 수를 적게 하고, 또한 가장 광이 들어가기 어려운 4모퉁이의 부분에만 CC 접합부(232)를 배치함으로써 반사나 혼색에 의한 영향을 조정할 수 있다. 마찬가지로, 색마다 CC 접합부의 수를 바꿈으로써 반사량이나 혼색을 조정할 수 있다. 또한, 본 기술은, 제13 실시 형태의 CC 접합부의 크기를 변경하는 경우와 마찬가지로, 화소(222) 이외의 화소부에도 CC 접합부를 배치함으로써 CC 접합부의 면적 밀도를 조정하는 것이 가능해지기 때문에, CC 접합면이 평탄성의 자유도를 높게 할 수 있다.
<17. 제15 실시 형태의 전자 기기>
도 25를 이용하여, 본 기술에 관한 고체 촬상 소자의 제15 실시 형태에 관해 설명한다. 도 25는, 본 기술에 관한 전자 기기를 도시하는 도면이다. 상술한 본 기술에 관한 고체 촬상 소자는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 촬상 기능을 갖는 휴대 전화, 또는 촬상 기능을 구비하는 다른 기기, 등의 전자 기기에 적용할 수 있다.
도 25에, 본 기술에 관한 전자 기기의 한 예로서 카메라에 적용한 제15 실시 형태를 도시한다. 본 실시 형태례에 관한 카메라는, 정지화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한 것이다. 본 실시 형태에 관한 카메라(301)는, 고체 촬상 소자(302)와, 고체 촬상 소자(302)의 수광 센서부에 입사광을 유도하는 광학계(303)와, 셔터 장치(304)를 갖는다. 또한, 고체 촬상 소자(302)를 구동하는 구동 회로(305)와, 고체 촬상 소자(302)의 출력 신호를 처리하는 신호 처리 회로(306)를 갖는다.
고체 촬상 소자(302)는, 상술한 각 실시 형태의 고체 촬상 소자의 어느 하나가 적용된다. 광학계(광학 렌즈)(303)는, 피사체로부터의 상광(입사광)을 고체 촬상 소자(302)의 촬상면상에 결상시킨다. 이에 의해, 고체 촬상 소자(302) 내에, 일정 기간 신호 전하가 축적된다. 광학계(303)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(304)는, 고체 촬상 소자(302)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(305)는, 고체 촬상 소자(302)의 전송 동작 및 셔터 장치(304)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(305)로부터 공급된 구동 신호(타이밍 신호)에 의해, 고체 촬상 소자(302)의 신호 전송을 행한다. 신호 처리 회로(306)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
제16 실시 형태에 관한 전자 기기에 의하면, 상술한 본 기술에서의 이면 조사형의 고체 촬상 소자(302)를 구비하기 때문에, 로직 회로의 MOS 트랜지스터로부터의 핫 캐리어에서 발광한 광이 화소 어레이측으로 입사되지 않아, 암전류, 랜덤 노이즈를 억제할 수 있다. 따라서, 고화질의 전자 기기를 제공할 수가 있다. 예를 들면, 화질을 향상한 카메라 등을 제공할 수 있다.
또한, 본 기술의 실시 형태는, 상술한 실시 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다. 예를 들면, 상술한 복수의 실시 형태의 전부 또는 일부를 조합시킨 형태를 채용할 수 있다.
또한, 본 기술은, 이하와 같은 구성을 취할 수 있다.
(1) 컬러 필터와 화소 어레이와 제1의 배선층과 제1 전극 패드를 적층하여 형성된 제1의 반도체 칩과,
상기 제1의 반도체 칩과 접합되고, 제2 전극 패드와 제2의 배선층과 로직 회로를 적층하여 형성된 제2의 반도체 칩을 가지며,
상기 화소 어레이의 하방에 있는, 상기 제1의 반도체 칩과 상기 제2의 반도체 칩과의 접합부에서, 상기 제1 전극 패드 및 상기 제2 전극 패드가 전기적으로 접속되고,
상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 컬러 필터를 투과하는 입사광 중, 가장 단파장의 입사광이 조사되는 화소의 하방에 배치된 고체 촬상 소자.
(2) 상기 제1 전극 패드 및 상기 제2 전극 패드는, 적어도 일부가 상기 화소 어레이의 하방에 배치된 상기 (1)에 기재된 고체 촬상 소자.
(3) 상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 화소 어레이 중앙부의 화소의 하방에만 배치된 상기 (1)에 기재된 고체 촬상 소자.
(4) 상기 접합부에 더미 패드가 또한 형성되고,
상기 제1 전극 패드 및 상기 제2 전극 패드, 또는, 상기 더미 패드는, 적어도 상기 가장 단파장의 입사광을 투과하는 화소의 하방에 배치된 상기 (1)에 기재된 고체 촬상 소자.
(5) 상기 화소 어레이 중의 하나의 화소의 하방에 복수의 상기 제1 전극 패드 또는 상기 제2 전극 패드가 배치된 상기 (1)에 기재된 고체 촬상 소자.
(6) 상기 화소 어레이 중의 하나의 화소가 갖는 플로팅 디퓨전을 또한 구비하고,
상기 플로팅 디퓨전과 상기 제1 전극 패드 또는 상기 제2 전극 패드와의 사이에 차광 실드가 형성된 상기 (1)에 기재된 고체 촬상 소자.
(7) 상기 화소 어레이는, 복수의 화소 공유 구조를 형성하고 있는 상기 (1)에 기재된 고체 촬상 소자.
(8) 상기 복수의 화소가 공유하는 플로팅 디퓨전을 또한 구비하고,
상기 플로팅 디퓨전과 상기 제1 전극 패드 또는 상기 제2 전극 패드와의 사이에 차광 실드가 형성된 상기 (7)에 기재된 고체 촬상 소자.
(9) 상기 가장 단파장의 입사광이 조사되는 화소는, 청색의 화소인 상기 (1)에 기재된 고체 촬상 소자.
(10) 상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 화소 어레이 중앙부의 각 화소의 하방에 배치되고,
상기 화소 어레이 내의 당해 전극 패드가 배치되지 않은 화소의 하방에는, 더미 패드가 배치된 상기 (1)에 기재된 고체 촬상 소자.
(11) 상기 더미 패드는, 상기 전극 패드와 같은 크기면서 같은 재료인 상기 (10)에 기재된 고체 촬상 소자.
(12) 상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 화소 어레이 중의 모든 화소의 하방에 배치되고, 접합면에 대한 표면적의 크기가 화소의 색마다 다른 상기 (1)에 기재된 고체 촬상 소자.
(13) 상기 접합면에 대한 표면적은, 상기 가장 단파장의 입사광이 조사되는 화소의 하방에 배치된 상기 제1 전극 패드 및 상기 제2 전극 패드가 가장 큰 상기 (12)에 기재된 고체 촬상 소자.
(14) 상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 화소 어레이 중의 모든 화소의 하방에 배치되고, 화소의 색마다 배치되는 수가 다른 상기 (1)에 기재된 고체 촬상 소자.
(15) 상기 화소의 색마다 배치되는 수는, 상기 가장 단파장의 입사광이 조사되는 화소의 하방에 배치된 상기 제1 전극 패드 및 상기 제2 전극 패드가 가장 많은 상기 (14)에 기재된 고체 촬상 소자.
(16) 컬러 필터와 화소 어레이와 제1의 배선층과 제1 전극 패드를 적층하여 형성된 제1의 반도체 칩과,
상기 제1의 반도체 칩과 접합되고, 제2 전극 패드와 제2의 배선층과 로직 회로를 적층하여 형성된 제2의 반도체 칩을 가지며,
상기 화소 어레이의 하방에 있는, 상기 제1의 반도체 칩과 상기 제2의 반도체 칩과의 접합부에서, 상기 제1 전극 패드 및 상기 제2 전극 패드가 전기적으로 접속되고,
상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 화소 어레이 중의 화소수가 많은 색의 화소, 또는, 상기 컬러 필터를 투과하는 입사광 중 가장 장파장 입사광이 조사되는 화소의 하방에 배치된 고체 촬상 소자.
(17) 화소 어레이와 제1의 배선층과 제1 전극 패드를 적층하여 형성된 제1의 반도체 칩과,
상기 제1의 반도체 칩과 접합되고, 제2 전극 패드와 제2의 배선층과 로직 회로를 적층하여 형성된 제2의 반도체 칩을 가지며,
상기 화소 어레이의 하방에 있는, 상기 제1의 반도체 칩과 상기 제2의 반도체 칩과의 접합부에서, 상기 제1 전극 패드 및 상기 제2 전극 패드가 전기적으로 접속되고,
상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 화소 어레이 중의 모든 화소의 하방에 배치된 고체 촬상 소자.
(18) 상기 제1 전극 패드 및 상기 제2 전극 패드는, 인접하는 화소 사이의 경계선상에 배치된 상기 (17)에 기재된 고체 촬상 소자.
(19) 상기 화소 어레이는 복수의 화소 공유 구조를 형성하고, 상기 화소 어레이 중의 복수의 화소가 공유하는 하나의 플로팅 디퓨전을 또한 구비하고,
상기 제1 전극 패드 및 상기 제2 전극 패드는, 상기 플로팅 디퓨전의 하방에 배치된 상기 (17)에 기재된 고체 촬상 소자.
(20)
제1의 칩을 구비하고,
상기 제1의 칩은,
입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및
상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고,
상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함하고,
상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광하고,
평면에서 보아, 상기 제1의 접속부는, 상기 제2의 접속부에 의해 겹쳐진 상기 제2의 광전변환 영역의 면적보다 큰 상기 제1의 광전변환 영역의 면적에 겹치는 촬상 소자.
(21)
제2의 칩을 더 구비하고,
상기 제2의 칩은,
상기 제1의 칩과 접합되고,
상기 제1 및 제2의 화소로부터의 상기 화소 신호를 연산하는 로직 회로 및
평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제3의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제4의 접속부를 포함하는 제2의 접속 영역을 포함하고,
상기 제1의 접속부는 상기 제3의 접속부에 접합되고, 상기 제2의 접속부는 상기 제4의 접속부에 접합되는 상기 (20)에 기재된 촬상 소자.
(22)
상기 제1, 제2, 제3, 및 제4의 접속부는, 본딩 패드인 상기 (21)에 기재된 촬상 소자.
(23)
상기 본딩 패드는, 구리를 포함하는 상기 (22)에 기재된 촬상 소자.
(24)
상기 제1의 접속부 및 상기 제2의 접속부 중 하나는, 더미 본딩 패드인 상기 (22)에 기재된 촬상 소자.
(25)
상기 제1, 제2, 제3, 및 제4의 접속부는, 각각 복수의 접속부를 포함하는 상기 (21)에 기재된 촬상 소자.
(26)
상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역은, 플로팅 디퓨전을 공유하는 상기 (20)에 기재된 촬상 소자.
(27)
상기 제1의 칩은,
상기 제1의 접속부와 상기 제1의 광전변환 영역 사이에 배선을 포함하고,
상기 배선은, 상기 플로팅 디퓨전의 기생 용량을 조절하도록 전압을 수신하는 노드에 연결되어 있는 상기 (26)에 기재된 촬상 소자.
(28)
상기 제1의 파장은 청색광에 대응하고, 상기 제2의 파장은 적색광 또는 녹색광에 대응하는 상기 (20)에 기재된 촬상 소자.
(29)
상기 제1의 화소 및 상기 제2의 화소는, 상기 제1의 칩의 중심 영역에의 행렬에 배열된 복수의 화소의 부분이고, 상기 제1의 접속부 및 상기 제2의 접속부는, 상기 제1의 칩의 상기 중심 영역에의 행렬에 배열된 복수의 접속부의 부분인 상기 (20)에 기재된 촬상 소자.
(30)
제1의 칩을 구비하고,
상기 제1의 칩은,
입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및
상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고,
상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 복수의 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 복수의 제2의 접속부를 포함하고,
상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광하고,
상기 복수의 제1의 접속수의 수는 상기 복수의 제2의 접속부의 수보다 큰 촬상 소자.
(31)
제2의 칩을 더 구비하고,
상기 제2의 칩은,
상기 제1의 칩과 접합되고,
상기 제1 및 제2의 화소로부터의 상기 화소 신호를 연산하는 로직 회로 및
평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 복수의 제3의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 복수의 제4의 접속부를 포함하는 제2의 접속 영역을 포함하고,
상기 복수의 제1의 접속부는 상기 복수의 제3의 접속부에 접합되고, 상기 복수의 제2의 접속부는 상기 복수의 제4의 접속부에 접합되는 상기 (30)에 기재된 촬상 소자.
(32)
상기 제1 및 제3의 접속부는, 상기 제2 및 제4의 접속부와 다른 크기를 갖는 상기 (31)에 기재된 촬상 소자.
(33)
상기 제1의 파장은 청색광에 대응하고, 상기 제2의 파장은 적색광 또는 녹색광에 대응하는 상기 (30)에 기재된 촬상 소자.
(34)
제1의 칩을 구비하고,
상기 제1의 칩은,
입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및
제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고,
상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역에 겹쳐진 제1의 접속부를 포함하고,
상기 제1의 광전변환 영역은 제1의 파장의 입사광을 광젼변환하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 광전변환하고,
상기 제1의 접속부는 상기 제1의 광전변환 영역의 적어도 일부 및 상기 제2의 광전변환 영역의 적어도 일부에 겹치는 촬상 소자.
(35)
제2의 칩을 더 구비하고,
상기 제2의 칩은,
상기 제1의 칩과 접합되고,
상기 제1 및 제2의 화소로부터의 상기 화소 신호를 연산하는 로직 회로 및
평면에서 보아 상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함하는 제2의 접속 영역을 포함하고,
상기 제1의 접속부는 상기 제2의 접속부에 접합되는 상기 (34)에 기재된 촬상 소자.
(36)
상기 제1의 파장은 청색광에 대응하고, 상기 제2의 파장은 적색광 또는 녹색광에 대응하는 상기 (34)에 기재된 촬상 소자.
(37)
상기 제1의 접속부의 제1의 부분은 상기 제1의 광전변환 영역에 겹치고, 상기 제1의 접속부의 제2의 부분은 상기 제2의 광전변환 영역에 겹치고, 평면에서 보아 상기 제1의 접속부의 상기 제1의 부분은 상기 제1의 접속부의 상기 제2의 부분보다 큰 상기 (34)에 기재된 촬상 소자.
(38)
제1의 칩을 구비하고,
상기 제1의 칩은,
입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및
상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고,
상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함하고,
상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역은, 제1의 파장의 입사광을 수광하고,
평면에서 보아, 상기 제1의 접속부는, 상기 제2의 접속부에 의해 겹쳐진 상기 제2의 광전변환 영역의 면적과 동일한 상기 제1의 광전변환 영역의 면적에 겹치는 촬상 소자.
(39)
평면에서 보아, 상기 제1의 접속부 및 상기 제2의 접속부는 동일한 크기인 상기 (38)에 기재된 촬상 소자.
(40)
상기 제1의 파장은 청색광에 대응하는 상기 (38)에 기재된 촬상 소자.
(41)
상기 제1의 칩은,
입사광을 전하로 변환하는 제3 및 제4의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제3 및 제4의 화소를 더 구비하고,
상기 제3의 광전변환 영역은 제2의 파장의 입사광을 수광하고, 상기 제4의 광전변환 영역은 제3의 파장의 입사광을 수광하고,
평면에서 보아, 상기 제1의 접속부는, 상기 제3의 광전변환 영역 및 상기 제4의 광전변환 영역에 겹치지 않는 상기 (38)에 기재된 촬상 소자.
(42)
상기 제2의 파장은 적색광에 대응하고, 상기 제3의 파장은 녹색광에 대응하는 상기 (41)에 기재된 촬상 소자.
1, 1a 내지 1c, 41, 51, 61, 141, 241 : 고체 촬상 소자
2 : 화소
3, 23 : 화소 어레이(화소 영역)
4 : 수직 구동 회로
5 : 칼럼 신호 처리 회로
6 : 수평 구동 회로
7 : 출력 회로
8, 24, 24-1, 24-2 : 제어 회로
9 : 수직 신호선(VSL)
10 : 수평 신호선
12 : 입출력 단자
21, 64, 74, 144, 184, 244 : 제1의 반도체 기판
22, 65, 75 : 제2의 반도체 기판
25, 46 : 로직 회로
31, 42, 62, 72, 131, 142, 150, 182, 190, 242 : 제1의 반도체 칩부(상칩)
32 : 화소 어레이 영역
34 Cu-Cu : 전극 접합 영역(CC 접합 영역)
35, 36 : 수직 신호선(VSL)
38 : 화소
41 : CMOS 이미지 센서(CIS)
43, 63, 73, 143, 183, 243 : 제2의 반도체 칩부(하칩)
44, 81, 91, 101, 111, 121, 151, 161, 171, 191, 201, 211, 221, 231 : 화소 어레이
45 : AD 변환부
48 : 도전 비아
49, 52, 86, 87, 112, 122, 152, 153, 162, 163, 172, 173, 196, 197, 202, 203, 212, 226 내지 229, 232 내지 235 : Cu-Cu 전극 접합부(CC 접합부)
66, 76, 146, 186, 246 : 컬러 필터
67, 77, 147, 187, 247 : 온 칩 렌즈
78 : 절연막
79 : 평탄화막
82, 223 : 적색 화소
83, 84, 224 : 녹색 화소
85, 225 : 청색 화소
92, 102, 213, 1410 : 플로팅 디퓨전(FD)
192 내지 195, 222 : 흑백 화소
701, 705, 2401, 2405 : 다층 배선층
602, 702, 1402, 1412, 1802, 2402 : 제1 전극 패드(제1의 도전체)
702d, 706d : 더미 패드
703, 707 : 도전 비아
704, 708 : 층간 절연막
606, 706, 1406, 1416, 1806, 2406 : 제2 전극 패드(제2의 도전체)
609, 709, 1409, 1809, 2409 : 접합면
710 : 반도체 웰 영역
1411 : 차광 실드 배선
Tr1, Tr2 : 트랜지스터
301 : 카메라
302 : 고체 촬상 소자
303 : 광학계
304 : 셔터 장치
305 : 구동 회로
306 : 신호 처리 회로

Claims (23)

  1. 제1의 칩을 구비하고,
    상기 제1의 칩은,
    입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및
    상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고,
    상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제2의 접속부를 포함하고,
    상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광하고,
    평면에서 보아, 상기 제1의 접속부는, 상기 제2의 접속부에 의해 겹쳐진 상기 제2의 광전변환 영역의 면적보다 큰 상기 제1의 광전변환 영역의 면적에 겹치는 것을 특징으로 하는 촬상 소자.
  2. 제1항에 있어서,
    제2의 칩을 더 구비하고,
    상기 제2의 칩은,
    상기 제1의 칩과 접합되고,
    상기 제1 및 제2의 화소로부터의 상기 화소 신호를 연산하는 로직 회로 및
    평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 제3의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 제4의 접속부를 포함하는 제2의 접속 영역을 포함하고,
    상기 제1의 접속부는 상기 제3의 접속부에 접합되고, 상기 제2의 접속부는 상기 제4의 접속부에 접합되는 것을 특징으로 하는 촬상 소자.
  3. 제2항에 있어서,
    상기 제1, 제2, 제3, 및 제4의 접속부는, 본딩 패드인 것을 특징으로 하는 촬상 소자.
  4. 제3항에 있어서,
    상기 본딩 패드는, 구리를 포함하는 것을 특징으로 하는 촬상 소자.
  5. 제3항에 있어서,
    상기 제1의 접속부 및 상기 제2의 접속부 중 하나는, 더미 본딩 패드인 것을 특징으로 하는 촬상 소자.
  6. 제2항에 있어서,
    상기 제1, 제2, 제3, 및 제4의 접속부는, 각각 복수의 접속부를 포함하는 것을 특징으로 하는 촬상 소자.
  7. 제1항에 있어서,
    상기 제1의 광전변환 영역 및 상기 제2의 광전변환 영역은, 플로팅 디퓨전을 공유하는 것을 특징으로 하는 촬상 소자.
  8. 제7항에 있어서,
    상기 제1의 칩은,
    상기 제1의 접속부와 상기 제1의 광전변환 영역 사이에 배선을 포함하고,
    상기 배선은, 상기 플로팅 디퓨전의 기생 용량을 조절하도록 전압을 수신하는 노드에 연결되어 있는 것을 특징으로 하는 촬상 소자.
  9. 제1항에 있어서,
    상기 제1의 파장은 청색광에 대응하고, 상기 제2의 파장은 적색광 또는 녹색광에 대응하는 것을 특징으로 하는 촬상 소자.
  10. 제1항에 있어서,
    상기 제1의 화소 및 상기 제2의 화소는, 상기 제1의 칩의 중심 영역에의 행렬에 배열된 복수의 화소의 부분이고, 상기 제1의 접속부 및 상기 제2의 접속부는, 상기 제1의 칩의 상기 중심 영역에의 행렬에 배열된 복수의 접속부의 부분인 것을 특징으로 하는 촬상 소자.
  11. 제1의 칩을 구비하고,
    상기 제1의 칩은,
    입사광을 전하로 변환하는 제1 및 제2의 광전변환 영역을 각각 포함하고, 상기 전하에 근거하여 화소 신호를 출력하는 제1 및 제2의 화소 및
    상기 제1의 칩을 제2의 칩에 접합시키기 위한 제1의 접속 영역을 포함하고,
    상기 제1의 접속 영역은, 평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 복수의 제1의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 복수의 제2의 접속부를 포함하고,
    상기 제1의 광전변환 영역은 제1의 파장의 입사광을 수광하고, 상기 제2의 광전변환 영역은 상기 제1의 파장보다 큰 제2의 파장의 입사광을 수광하고,
    상기 복수의 제1의 접속부의 수는 상기 복수의 제2의 접속부의 수보다 큰 것을 특징으로 하는 촬상 소자.
  12. 제11항에 있어서,
    제2의 칩을 더 구비하고,
    상기 제2의 칩은,
    상기 제1의 칩과 접합되고,
    상기 제1 및 제2의 화소로부터의 상기 화소 신호를 연산하는 로직 회로 및
    평면에서 보아 상기 제1의 광전변환 영역에 겹쳐진 복수의 제3의 접속부, 및 평면에서 보아 상기 제2의 광전변환 영역에 겹쳐진 복수의 제4의 접속부를 포함하는 제2의 접속 영역을 포함하고,
    상기 복수의 제1의 접속부는 상기 복수의 제3의 접속부에 접합되고, 상기 복수의 제2의 접속부는 상기 복수의 제4의 접속부에 접합되는 것을 특징으로 하는 촬상 소자.
  13. 제12항에 있어서,
    상기 제1 및 제3의 접속부는, 상기 제2 및 제4의 접속부와 다른 크기를 갖는 것을 특징으로 하는 촬상 소자.
  14. 제11항에 있어서,
    상기 제1의 파장은 청색광에 대응하고, 상기 제2의 파장은 적색광 또는 녹색광에 대응하는 것을 특징으로 하는 촬상 소자.
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