WO2018116559A1 - 固体撮像装置、固体撮像装置の製造方法および電子機器 - Google Patents
固体撮像装置、固体撮像装置の製造方法および電子機器 Download PDFInfo
- Publication number
- WO2018116559A1 WO2018116559A1 PCT/JP2017/034408 JP2017034408W WO2018116559A1 WO 2018116559 A1 WO2018116559 A1 WO 2018116559A1 JP 2017034408 W JP2017034408 W JP 2017034408W WO 2018116559 A1 WO2018116559 A1 WO 2018116559A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- electrode pad
- semiconductor chip
- wiring
- state imaging
- imaging device
- Prior art date
Links
- 238000003384 imaging method Methods 0.000 title claims abstract description 119
- 238000000034 method Methods 0.000 title claims description 38
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 220
- 238000013461 design Methods 0.000 abstract description 12
- 238000005549 size reduction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 96
- 239000010410 layer Substances 0.000 description 62
- 239000010949 copper Substances 0.000 description 55
- 239000000758 substrate Substances 0.000 description 49
- 239000011229 interlayer Substances 0.000 description 27
- 238000005516 engineering process Methods 0.000 description 26
- 238000012545 processing Methods 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 23
- 239000002184 metal Substances 0.000 description 23
- 230000004888 barrier function Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 14
- 239000004020 conductor Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 230000003287 optical effect Effects 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14634—Assemblies, i.e. Hybrid structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/1469—Assemblies, i.e. hybrid integration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/095—Material
- H01L2224/09505—Bonding areas having different materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80009—Pre-treatment of the bonding area
- H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
- H01L2224/80013—Plasma cleaning
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/8085—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
Definitions
- the present technology relates to a solid-state imaging device, a manufacturing method of the solid-state imaging device, and an electronic apparatus, and particularly relates to a technology of a solid-state imaging device configured by joining a plurality of semiconductor chips.
- connection electrode In order to connect the Cu electrodes in a plane, the connection electrode needs to be routed. Depending on the type of the constituent circuit, the connection electrode is wired. Therefore, there is a possibility that the area occupied by the semiconductor device becomes large, and the miniaturization of the semiconductor device may be hindered.
- Patent Document 1 for example, a semiconductor layer having an active region, a semiconductor element configured using the active region, and an island shape in which a part of the semiconductor layer is isolated from the active region A connection region formed by metallization, an insulating film provided so as to cover one main surface side of the semiconductor layer, and an electrode disposed to face the semiconductor element and the connection region via the insulating film; A semiconductor device including a contact provided selectively penetrating through the insulating film at a required portion among the portions connecting the semiconductor element or the connection region and the electrode is proposed.
- a desired circuit can be formed by selecting the arrangement of contacts, not only by routing the wiring, it is possible to reduce the size of the semiconductor device. Has been.
- the present technology has been made in view of such a situation, and a solid-state imaging device capable of reducing the number of wiring layers by a free layout design and reducing the cost by further downsizing the device.
- the purpose is to provide.
- a solid-state imaging device that is an example of the present technology includes a first electrode pad, a first wiring that is connected to the first electrode pad via a first via, and a logic circuit.
- a second semiconductor chip formed with a semiconductor chip, a second electrode pad bonded to the first semiconductor chip, a second wiring connected to the second electrode pad via a second via, and a pixel array; And the first electrode pad and the second electrode pad are bonded to each other at the bonding surface between the first semiconductor chip and the second semiconductor chip, and the first and second electrode pads are bonded to each other.
- the total length in the extending direction of the wiring having a long pitch is twice or more the length in the extending direction of the wiring having a long pitch.
- the first electrode pad, the first wiring connected to the first electrode pad via the first via, and the logic circuit are formed in the first semiconductor chip.
- the total length of the first and second electrode pads in the extending direction of the wiring having a long pitch among the first and second wirings is twice or more the length in the extending direction of the wiring having a long pitch.
- an electronic device that is an example of the present technology includes a first semiconductor chip in which a first electrode pad, a first wiring connected to the first electrode pad through a first via, and a logic circuit are formed; And a second semiconductor chip formed with a second electrode pad, a second wiring connected to the second electrode pad through a second via, and a pixel array.
- the first electrode pad and the second electrode pad are bonded to each other at the bonding surface between the semiconductor chip and the second semiconductor chip, and the first and second electrode pads of the first and second electrode pads bonded to each other are displaced.
- the total length in the extending direction of the wiring having a long pitch among the wirings is provided with a solid-state imaging device that is at least twice as long as the extending direction of the wiring having a long pitch.
- the present technology it is possible to reduce the number of wiring layers and reduce the size of the solid-state imaging device by a free layout design.
- the effects of the present technology are not necessarily limited to the above effects, and may be any of the effects described in the present disclosure.
- FIG. 1 is a schematic cross-sectional view illustrating a main part of a first embodiment of a solid-state imaging device according to the present technology. It is an expanded sectional view showing the important section of the joined portion of a 1st embodiment. It is an enlarged plan view which shows the principal part of the junction part of 1st Embodiment.
- FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging device according to the present technology.
- the solid-state imaging device 1 is configured as, for example, a CMOS (Complementary Metal Metal Oxide Semiconductor) image sensor.
- the solid-state imaging device 1 includes a pixel region (pixel array) 3 in which a plurality of pixels 2 are regularly arranged in a two-dimensional array on a semiconductor substrate (for example, Si substrate) (not shown), and a peripheral circuit unit.
- CMOS Complementary Metal Metal Oxide Semiconductor
- the pixel 2 has a photoelectric conversion unit (for example, a photodiode) and a plurality of pixel transistors (MOS transistors).
- the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor.
- the plurality of pixel transistors can be configured by four transistors by adding selection transistors. Since the equivalent circuit of the unit pixel is the same as that of a well-known technique, detailed description thereof is omitted.
- the pixel 2 can be configured as one unit pixel or a shared pixel structure.
- This pixel sharing structure is a structure in which a plurality of photodiodes share a transistor other than the floating diffusion and the plurality of transfer transistors. That is, in the shared pixel, a photodiode and a transfer transistor that form a plurality of unit pixels are configured by sharing each other pixel transistor.
- the peripheral circuit section has a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, and a control circuit 8.
- the vertical drive circuit 4 is constituted by a shift register, for example.
- the vertical drive circuit 4 selects a pixel drive wiring, supplies a pulse for driving the pixel to the selected pixel drive wiring, and drives the pixels in units of rows. That is, the vertical drive circuit 4 selectively scans each pixel 2 of the pixel array 3 in the vertical direction sequentially in units of rows.
- the vertical drive circuit 4 supplies the column signal processing circuit 5 with a pixel signal based on the signal charge generated according to the amount of received light in the photoelectric conversion unit of each pixel 2 through the vertical signal line 9.
- the column signal processing circuit 5 is arranged for each column of the pixels 2, for example.
- the column signal processing circuit 5 performs signal processing such as noise removal for each pixel column on the signal output from the pixels 2 for one row.
- the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) for removing fixed pattern noise unique to the pixel 2, signal amplification, A / D (Analog / Digital) conversion, and the like.
- CDS Correlated Double Sampling
- a / D Analog / Digital
- the horizontal drive circuit 6 is constituted by a shift register, for example.
- the horizontal drive circuit 6 sequentially selects the column signal processing circuits 5 by sequentially outputting horizontal scanning pulses, and outputs the pixel signals from the column signal processing circuits 5 to the horizontal signal line 10.
- the output circuit 7 performs signal processing on the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 10 and outputs the signals.
- the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, and the like.
- the control circuit 8 receives an input clock and data for instructing an operation mode, and outputs data such as internal information of the solid-state imaging device 1. In addition, the control circuit 8 receives a clock signal and a control signal that serve as a reference for operations of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6 and the like based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock. Generate. The control circuit 8 inputs these signals to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
- the input / output terminal 12 exchanges signals with the outside.
- Example of laminated structure of solid-state imaging device> 2A to 2C are schematic views illustrating a stacked structure example of the solid-state imaging device according to the present technology. A stacked structure example of a solid-state imaging device to which the present technology is applied will be described with reference to FIGS. 2A to 2C.
- the solid-state imaging device 1a shown in FIG. 2A includes a first semiconductor substrate 21 and a second semiconductor substrate 22.
- a pixel array 23 and a control circuit 24 are mounted on the first semiconductor substrate 21.
- a logic circuit 25 including a signal processing circuit is mounted on the second semiconductor substrate 22. Then, the first semiconductor substrate 21 and the second semiconductor substrate 22 are electrically connected to each other, whereby the solid-state imaging device 1a as one semiconductor chip is configured.
- the solid-state imaging device 1b shown in FIG. 2B includes a first semiconductor substrate 21 and a second semiconductor substrate 22.
- a pixel array 23 is mounted on the first semiconductor substrate 21.
- a control circuit 24 and a logic circuit 25 including a signal processing circuit are mounted on the second semiconductor substrate 22.
- the first semiconductor substrate 21 and the second semiconductor substrate 22 are electrically connected to each other, whereby the solid-state imaging device 1b as one semiconductor chip is configured.
- the solid-state imaging device 1c shown in FIG. 2C includes a first semiconductor substrate 21 and a second semiconductor substrate 22.
- a pixel array 23 and a control circuit 24-1 for controlling the pixel array 23 are mounted on the first semiconductor substrate 21.
- a control circuit 24-2 for controlling the logic circuit 25 and a logic circuit 25 including a signal processing circuit are mounted on the second semiconductor substrate 22.
- the 1st semiconductor substrate 21 and the 2nd semiconductor substrate 22 are electrically connected mutually, and the solid-state imaging device 1c as one semiconductor chip is comprised.
- CMOS image sensor two or more semiconductor chip portions may be bonded together.
- a semiconductor chip portion having a memory element array, a semiconductor chip portion having other circuit elements, and the like are added, and three or more semiconductor chip portions are pasted.
- a CMOS image sensor formed as one chip can be configured.
- FIG. 3 shows a first embodiment of a solid-state imaging device (image sensor) according to the present technology, that is, a back-illuminated CMOS image sensor.
- the backside-illuminated CMOS image sensor is a CMOS image sensor having a light receiving portion disposed above the circuit portion and higher sensitivity and lower noise than the frontside illuminated type.
- the first semiconductor chip unit 26 in which the logic circuit 55 is formed, and the pixel array 23 and the control circuit 24 similar to the solid-state imaging device 1a in FIG. 2A are formed.
- the first semiconductor chip part 26 and the second semiconductor chip part 28 are bonded together so that their respective multilayer wiring layers, which will be described later, face each other and their electrode pads are directly bonded to each other.
- a logic circuit 55 constituting a peripheral circuit is formed in a region to be each semiconductor chip portion of the first semiconductor substrate made of silicon.
- the logic circuit 55 is formed by a plurality of MOS transistors including CMOS transistors.
- CMOS transistors complementary metal-oxide-semiconductors
- a multilayer wiring layer is formed in which wirings 35a to 35c are formed and wiring (lower layer wiring) 36 made of one layer of aluminum (Al) is arranged. Copper (Cu) wiring by a dual damascene method is used for the wirings 35a to 35c.
- each MOS transistor is formed in the semiconductor well region on the surface side of the first semiconductor substrate with a gate electrode through a pair of source / drain regions and a gate insulating film.
- Each MOS transistor is isolated by, for example, an element isolation region having an STI structure.
- the MOS transistor and the wiring 35a and the adjacent upper and lower wirings 35a to 35c are connected through the conductive first via 52. Further, a metal first electrode pad (first conductor) 71 is formed facing the joint surface 40 with the second semiconductor chip portion 28. The first electrode pad 71 is connected to a required wiring (lower wiring) 36 made of aluminum (Al) in the fourth layer through the first via 52. The first electrode pad 71 is used as a wiring.
- the second semiconductor chip unit 28 is a pixel array in which a plurality of pixels including a photodiode PD serving as a photoelectric conversion unit and a plurality of pixel transistors are two-dimensionally arrayed on a second semiconductor substrate made of thinned silicon. Is formed. Although not shown, a plurality of MOS transistors constituting the control circuit 24 are formed on the second semiconductor substrate. On the surface side (lower side in FIG. 3) of the second semiconductor substrate, a multilayer wiring layer is formed in which a plurality of wirings 57a, 57b and 58 made of metal in this embodiment are arranged via an interlayer insulating film 54. Is done.
- the wirings 57a, 57b and 58 copper (Cu) wiring formed by a dual damascene method is used.
- the color filter 44 and the on-semiconductor chip are formed on the effective pixel array via an insulating film and a planarizing film in a region of a CIS (CMOS image sensor) 46.
- a lens 45 is formed. Further, although not shown, the on-semiconductor chip lens 45 can be formed on the optical black region formed through the insulating film of the CIS 46 on the back surface side of the second semiconductor substrate.
- the corresponding pixel transistor and the wiring 57a and the adjacent upper and lower wirings 57a, 57b and 58 are connected via the conductive second via 64. Is done. Furthermore, a metal second electrode pad (second conductor) 72 is formed facing the joint surface 40 with the first semiconductor chip portion 26. The second electrode pad 72 is connected to a required wiring (upper layer wiring) 58 made of the third layer metal through the second via 64. The second electrode pad 72 is used as a wiring.
- the first semiconductor chip portion 26 and the second semiconductor chip portion 28 are formed by directly bonding the first electrode pad 71 and the second electrode pad 72 facing the bonding surface 40 so that the multilayer wiring layers face each other. Electrically connected.
- An interlayer insulating film 53 is formed near the junction of the first semiconductor chip portion 26.
- An interlayer insulating film 56 is formed near the junction of the second semiconductor chip portion 28. Interlayer insulating films 53 and 56 are joined to interlayer insulating films 33 and 54 via insulating layers 30 and 50, respectively.
- Interlayer insulating films 53 and 56 are, as will be described later, a Cu diffusion barrier insulating film for preventing Cu diffusion in first electrode pad 71 and second electrode pad 72 and an insulating material having no Cu diffusion barrier property. It is formed by a combination of films. Direct bonding of the first electrode pad 71 and the second electrode pad 72 is performed by thermal diffusion bonding. The interlayer insulating films 53 and 56 other than the first electrode pad 71 and the second electrode pad 72 are bonded by plasma bonding or an adhesive.
- an extremely thin uniform insulating thin film (not shown) is formed on the surface of each multilayer wiring layer. It is also possible to use a method in which a film is formed and bonded by plasma bonding or the like.
- the electrode pads or the connection wirings are joined so that their joint surfaces coincide with each other.
- the first electrode pad 71 and the second electrode pad 72 are joined with their mutual joining surfaces shifted. ing.
- FIG. 4 is an enlarged cross-sectional view showing a joint portion between the first semiconductor chip portion 26 and the second semiconductor chip portion 28 of the present embodiment.
- FIG. 5 is an enlarged plan view showing a joint portion between the first semiconductor chip portion 26 and the second semiconductor chip portion 28 of the present embodiment.
- FIG. 6 is an enlarged configuration diagram showing a joint portion between the first semiconductor chip portion 26 and the second semiconductor chip portion 28 of the present embodiment.
- the first electrode pad 71 of the present embodiment is connected to the lower Al wiring 36 that is the first wiring through the first via 52. Further, the second electrode pad 72 of the present embodiment is connected to the upper layer Cu wiring 58 which is the second wiring through the second via 64.
- the first electrode pad 71 and the second electrode pad 72 are bonded to each other on the bonding surface 40 in a shifted manner. As shown in FIGS. 5 and 6, the first electrode pad 71 and the second electrode pad 72 are both rectangular in shape, and are partially overlapped and bonded so that their longitudinal directions coincide with each other. Yes.
- the length in the longitudinal direction of the second electrode pad 72 is L1
- the length in the longitudinal direction of the portion of the first electrode pad 71 not overlapping the second electrode pad 72 is L2. That is, the total length from end to end in the longitudinal direction of the first electrode pad 71 and the second electrode pad 72 bonded to each other is L1 + L2.
- the first wiring 36 and the second wiring 58 having a long pitch are the first wirings 36, and therefore the length of the first wirings 36 in the extending direction is L.
- the longitudinal direction of the first electrode pad 71 and the second electrode pad 72 bonded to each other is aligned with the extending direction of the first wiring 36.
- the total length (L1 + L2) in the longitudinal direction of the first electrode pad 71 and the second electrode pad 72 bonded to each other in the shifted direction is equal to the extending direction of the first wiring 36.
- the first electrode pad 71, the second electrode pad 72, and the first wiring 36 are arranged so as to be twice or more the length (L) (L1 + L2 ⁇ 2L).
- “more than twice the length in the extending direction” of the first wiring is synonymous with the minimum pitch of the first wiring
- the total length (L1 + L2) is a length of the minimum pitch or more. If there is not, the adjacent first wirings 36 cannot be connected to each other by electrode pads.
- the length of the first wirings 36 in the extending direction (L) is required to be at least twice.
- the length of the second wiring 58 in the extending direction is set to L, and the first electrode pad 71, the second wiring 58.
- the electrode pad 72 and the second wiring 58 are disposed.
- the solid-state imaging device 31 of the present embodiment is arranged as described above, it is possible to perform a free layout design, and thus the number of wiring layers can be reduced. Further, the length can be made shorter than the conventional structure in which the wiring is formed with the same upper and lower Cu electrode pads. As a result, the device can be further reduced in size, and the material cost can be reduced.
- the area (So) of the joint between the first electrode pad 71 and the second electrode pad 72 is the sum of the first via 52 and the second via 64 connected to the first electrode pad 71 and the second electrode pad 72, respectively.
- Sv indicates the connection area of the vias.
- the voltage drop of the electrode pad can be made smaller than the voltage drop of the via, and the resistance value in the circuit design can be controlled by the via, so that the voltage drop due to the high resistance can be avoided. Further, the resistance value of the electrode pad can be given a degree of freedom. As a result, a large current can flow with a low resistance value, and the electrode pad can be used as a wiring more effectively.
- FIG. 7 is an enlarged configuration diagram showing a joint portion of the first semiconductor chip portion 26 and the second semiconductor chip portion 28 in a modification of the present embodiment.
- the modification of FIG. 7 differs from the present embodiment of FIG. 6 in that the width of the first electrode pad 73 is narrower than that of the first electrode pad 71.
- the total length in the longitudinal direction of the first electrode pad 73 and the second electrode pad 72 bonded in a shifted manner are equal to or greater than twice the length (L) in the extending direction of the first wiring 36 having the longer pitch.
- a semiconductor well region is formed in a region that becomes each semiconductor chip portion of a second semiconductor wafer (hereinafter referred to as a semiconductor substrate) made of silicon, and a photodiode PD that becomes a photoelectric conversion portion of each pixel is formed in this semiconductor well region.
- the element isolation region can be formed and placed first.
- Each photodiode PD is formed extending in the depth direction of the semiconductor well region.
- the photodiode PD is formed in the effective pixel array and the optical black region that constitute the pixel array.
- the pixel transistor can be composed of, for example, a transfer transistor, a reset transistor, an amplification transistor, and a selection transistor.
- the pixel transistor is shown as a representative.
- Each pixel transistor is formed to have a pair of source / drain regions and a gate electrode formed through a gate insulating film.
- wirings 57a, 57b, and 58 made of a three-layer metal in this embodiment including the second via 64 are formed via the interlayer insulating film.
- the wirings 57a, 57b, and 58 can be formed by a dual damascene method. That is, via holes and wiring trenches are simultaneously formed in the interlayer insulating film 54, a Cu diffusion barrier metal film and a Cu seed film for preventing Cu diffusion are formed, and then a Cu material layer is embedded by plating.
- the Cu diffusion barrier metal film include Ta, TaN, Ti, TiN, W, WN, Ru, TiZrN, and alloy films containing these.
- an excessive Cu material layer is removed by a CMP (Chemical Mechanical Polishing) method, and a Cu wiring integrated with the planarized conductive via is formed. Thereafter, a Cu diffusion barrier insulating film is formed.
- a Cu diffusion barrier insulating film for example, an insulating film such as SiN, SiC, SiCN, or SiON can be used.
- wirings 57a, 57b, and 58 made of three layers of metal are formed.
- a first insulating film not having a Cu diffusion barrier property, a second insulating film not having a Cu diffusion barrier property, and a Cu diffusion barrier insulating film are sequentially formed.
- the first insulating film and the second insulating film are formed of a SiO2 film, a SiCOH film, or the like.
- an insulating film such as SiN, SiC, SiCN, or SiON can be used as described above.
- the Cu diffusion barrier insulating film, the first insulating film, and the second insulating film correspond to the interlayer insulating film 54.
- via holes are selectively opened.
- the second insulating film portion is patterned to selectively form openings. That is, patterning is performed so as to have an opening at a portion corresponding to the second electrode pad 72 to be formed and a via hole.
- the second electrode pad 72 having the opening and the second via 64 connected to the wiring 58 are formed by embedding a Cu material in the opening and the via hole by using the dual damascene method.
- the second electrode pad 72 is formed of a fourth layer of metal.
- a multilayer wiring layer is formed by the metal wirings 57a, 57b, 58, the second electrode pad 72, the interlayer insulating film 54, and the insulating film.
- an extremely thin uniform insulating thin film can be formed on the second electrode pad 72.
- a semiconductor well region is formed in a region to be each semiconductor chip portion of a first semiconductor wafer (hereinafter referred to as a semiconductor substrate) made of, for example, silicon.
- a plurality of MOS transistors constituting the logic circuit 55 are formed in the semiconductor well region.
- a MOS transistor is representatively shown.
- the element isolation region can be formed and placed first.
- wirings 35a, 35b, and 35c made of a plurality of layers, in this embodiment three layers, are formed through the interlayer insulating film 33, including the first via 52.
- the wirings 35a, 35b, and 35c can be formed by a dual damascene method. In other words, via-first connection holes and wiring grooves are simultaneously formed in the interlayer insulating film, a Cu diffusion barrier metal film and a Cu seed film for preventing Cu diffusion are formed, and then a Cu material layer is embedded by plating.
- the Cu diffusion barrier metal film include Ta, TaN, Ti, TiN, W, WN, Ru, TiZrN, and alloy films containing these.
- an excessive Cu material layer is removed by a CMP (Chemical Mechanical Polishing) method, and a Cu wiring integrated with the planarized conductive via is formed. Thereafter, although not shown, a Cu diffusion barrier insulating film is formed.
- a Cu diffusion barrier insulating film for example, an insulating film such as SiN, SiC, SiCN, or SiON can be used. By repeating this process, wirings 35a to 35c made of three layers of metal are formed.
- a first insulating film not having a Cu diffusion barrier property, a second insulating film not having a Cu diffusion barrier property, and a Cu diffusion barrier insulating film are sequentially formed.
- the first insulating film and the second insulating film are formed of a SiO2 film, a SiCOH film, or the like.
- an insulating film such as SiN, SiC, SiCN, or SiON can be used as described above.
- the Cu diffusion barrier insulating film, the first insulating film, and the second insulating film correspond to the interlayer insulating film 33.
- via holes are selectively opened.
- the second insulating film portion is patterned to selectively form openings.
- the opening is formed at a position covering the opening of the second electrode pad 72 on the second semiconductor chip portion 28 side.
- the opening covers the opening of the second electrode pad 72 and is flush with the first electrode pad 71 so that there is no light leakage due to misalignment when the first semiconductor substrate and the second semiconductor substrate are bonded later. It is desirable to form in the size which overlaps. That is, patterning is performed so as to have a portion of the opening corresponding to the first electrode pad 71 to be formed and a via hole.
- the first electrode pad 71, the first via 52 connected to the first electrode pad 71, and the first via are formed by embedding a Cu material in the opening and the via hole using the dual damascene method.
- One wiring 36 is formed.
- the first electrode pad 71 is formed of a fifth layer metal.
- a multilayer wiring layer is formed by the metal wirings 35a to 35c, the first wiring 36, the first electrode pad 71, the interlayer insulating film 33, and the insulating film.
- an extremely thin uniform insulating thin film can be formed on the first electrode pad 71.
- the first semiconductor substrate and the second semiconductor substrate are electrically connected so that the multilayer wiring layers face each other and the first electrode pad 71 and the second electrode pad 72 are in direct contact with each other.
- the first semiconductor substrate and the second semiconductor substrate are bonded together. That is, the first and second semiconductor substrates are physically joined and electrically connected.
- the first electrode pad 71 and the second electrode pad 72 are also directly joined at the overlapping portion. That is, the first electrode pad 71 and the second electrode pad 72 are thermally diffusion bonded by heat treatment.
- the heat treatment temperature at this time can be about 100 ° C. to 500 ° C.
- the insulating films that are interlayer insulating films are subjected to surface treatment to perform plasma bonding. Note that the insulating films which are interlayer insulating films can be bonded to each other with an adhesive.
- the total length (L1 + L2) in the longitudinal direction of the first electrode pad 71 and the second electrode pad 72 is at least twice the length (L) in the extending direction of the first wiring 36 having the longer pitch.
- the first electrode pad 71 and the second electrode pad 72 are shifted and joined so as to satisfy (L1 + L2 ⁇ 2L).
- the first conductor of the first electrode pad 71 and the second conductor of the second electrode pad 72 are made conductive by first placing an insulating film between the bonding surfaces 40 and then applying heat. Since copper as a body is crystal-grown and connected, it is electrically connected in the vicinity of the joint surface 40. Therefore, the first conductor and the second conductor are arranged closer to the bonding surface 40 than the logic circuit 55 and the wiring 58 formed in the first semiconductor chip part 26 and the second semiconductor chip part 28, respectively. ing.
- the second semiconductor substrate is thinned by grinding and polishing using a CMP method or the like so that the required film thickness of the photodiode PD remains from the back side.
- a light shielding film is formed on the thinned surface through the insulating film so as to cover the photodiode PD corresponding to the optical black region. Further, the color filter 44 and the on-semiconductor chip lens 45 are formed on the photodiode PD corresponding to the effective pixel array via the planarizing film.
- the bonded first semiconductor substrate and second semiconductor substrate are separated into semiconductor chips to obtain semiconductor chips 31 of interest as shown in FIG.
- the first electrode pad 71 and the second electrode pad 72, and the metal used as the wiring in the same layer as these a material having high conductivity, high light shielding property and easy joining is desirable.
- a material having such properties in addition to Cu, a single material such as Al, W, Ti, Ta, Mo, Ru, or an alloy can be used.
- the film thicknesses of the first electrode pad 71 and the second electrode pad 72 in the present embodiment are desirably determined according to the wavelength of light on the side of the first semiconductor chip 26 that emits light.
- the film thickness of the electrode pad since it is necessary to block light emitted from hot carriers of the MOS transistor of the first semiconductor chip portion 26, it is necessary to design the film thickness of the electrode pad for light having a wavelength of about 1 ⁇ m.
- the film thickness of the first electrode pad 71 and the second electrode pad 72 can be about 50 nm to 800 nm.
- the entire semiconductor chip bonded compared to the prior art is manufactured.
- the thickness can be reduced, and the solid-state imaging device 31 can be made thinner.
- the solid-state imaging device 31 with less dark current and random noise can be provided without increasing the thickness of the entire semiconductor chip.
- the wiring, the connection wiring, and the electrode pad can be formed at the same time. Therefore, the number of manufacturing processes can be reduced and the material cost can be reduced. A solid-state imaging device with less dark current and random noise can be manufactured.
- Solid-State Imaging Device of Second Embodiment> A second embodiment of the solid-state imaging device according to the present technology will be described with reference to FIGS. 8 to 11.
- the present embodiment is different from the first embodiment of FIG. 6 in that the first electrode pad 81 and the second electrode pad 72 are joined in directions in which the respective longitudinal directions are orthogonal to each other.
- the length in the longitudinal direction of the second electrode pad 72 is L1
- the length in the longitudinal direction of the portion of the first electrode pad 81 that does not overlap the second electrode pad 72 is L2.
- the length of the first wiring 36 having a long pitch among the first wiring 36 and the second wiring 58 in the extending direction is L.
- the total length (L1 + L2) in the longitudinal direction of the first electrode pad 81 and the second electrode pad 72 bonded to each other is 2 which is the length (L) in the extending direction of the first wiring 36.
- the first electrode pad 81, the second electrode pad 72, and the first wiring 36 are arranged so as to be twice or more (L1 + L2 ⁇ 2L).
- the solid-state imaging device 31 of the present embodiment can also obtain the same effects as the solid-state imaging device 31 of the first embodiment. Furthermore, since the degree of freedom in layout design in the two-dimensional direction is increased and the layout can be bent at a desired position, there is an advantage that the amount of wiring can be reduced.
- FIG. 11 is an enlarged configuration diagram showing a joint portion of the first semiconductor chip portion 26 and the second semiconductor chip portion 28 in a modification of the present embodiment.
- the modified example of FIG. 11 is different from the present embodiment of FIG. 10 in that the width of the first electrode pad 83 is narrower than that of the first electrode pad 81.
- the total length in the longitudinal direction of the first electrode pad 83 and the second electrode pad 72 bonded in a shifted manner are equal to or greater than twice the length (L) in the extending direction of the first wiring 36 with the longer pitch (L 1 + L 2 ⁇ 2L).
- a third embodiment of the solid-state imaging device according to the present technology will be described with reference to FIGS. 12 and 13.
- This embodiment is different from the first embodiment of FIG. 6 in that the first via 52 and the second via 64 are connected via a plurality of first electrode pads 71a and 71b and second electrode pads 72a and 72b. It is a connected point.
- the number of the first electrode pads and the second electrode pads is not limited to this embodiment, and either one may be one, or three or more.
- the lengths of the second electrode pads 72a and 72b in the longitudinal direction are L1, and the lengths of the portions of the first electrode pads 71a and 71b that do not overlap the second electrode pads 72a and 72b in the longitudinal direction. Is L2.
- the length of the first wiring 36 having a long pitch among the first wiring 36 and the second wiring 58 in the extending direction is L.
- the total length (L1 ⁇ 2 + L2 ⁇ 2) in the longitudinal direction of the first electrode pads 71a and 71b and the second electrode pads 72a and 72b bonded in a shifted manner is the extending direction of the first wiring 36.
- the first electrode pad 81, the second electrode pad 72, and the first wiring 36 are arranged so that the length (L) is twice or more (L1 ⁇ 2 + L2 ⁇ 2 ⁇ 2L).
- the solid-state imaging device 31 of the present embodiment can also obtain the same effects as the solid-state imaging device 31 of the first embodiment. Moreover, since the length per one Cu electrode pad can be shortened, the lifetime of EM and SM can be improved. Moreover, since the CuCu bonding area increases, the bonding strength can be increased. Furthermore, since it can be bent at a right angle where desired, there is an advantage that the degree of freedom in layout design is expanded.
- Solid-State Imaging Device of Fourth Embodiment> A fourth embodiment of the solid-state imaging device according to the present technology will be described with reference to FIGS. 14 and 15. This embodiment is different from the first embodiment of FIG. 6 in that an electrode pad exists only in the first semiconductor chip portion 26, and the first vias 52a and 52b are provided in the electrode pad (first electrode pad 71). Two first wirings 36a are connected to each other.
- the length of the first electrode pad 71 in the longitudinal direction is L2, and the length of the first wiring 36 in the extending direction is L.
- the length (L2) in the longitudinal direction of the first electrode pad 71 is not less than twice the length (L) in the extending direction of the first wiring 36 (L2 ⁇ 2L).
- One electrode pad 71 and two first wirings 36 are arranged.
- the number of first wirings 36 and first vias 52 is not limited to two.
- the solid-state imaging device 31 of the present embodiment can also obtain the same effects as the solid-state imaging device 31 of the first embodiment. Further, since the Cu electrode pad exists only in the semiconductor chip portion on one side, there is an advantage that there is no short-circuit between the Cu electrode pads due to misalignment. Furthermore, the cost of the Cu electrode pad can be reduced.
- FIG. 16 is a schematic cross-sectional view showing a main part of the solid-state imaging device 100 having a multilayer stacked structure in which the CIS 46, the logic circuit 55, the DRAM 101, and the logic circuit 102 are joined.
- the solid-state imaging device 100 includes a second semiconductor chip unit 28 in which a CIS 46 is formed, a first semiconductor chip unit 26 in which a logic circuit 55 is formed, and a third semiconductor in which a DRAM 101 is formed.
- the chip portion 103 and the fourth semiconductor chip portion 104 on which the logic circuit 102 is formed are configured to have a laminated semiconductor chip bonded in this order.
- the first semiconductor chip unit 26 and the second semiconductor chip unit 28, and the third semiconductor chip unit 103 and the fourth semiconductor chip unit 104 are arranged such that their multilayer wiring layers face each other and each other's electrode pads. They are pasted together so that they are directly joined together.
- the first semiconductor chip part 26 and the third semiconductor chip part 103 are bonded to each other so that the mutual wirings are directly joined.
- the first semiconductor chip unit 26 and the second semiconductor chip unit 28 of the present embodiment include the wiring 58 of the second semiconductor chip unit 28 and the wiring of the first semiconductor chip unit 26 in addition to the bonding shown in FIG. 901 is connected to the second semiconductor chip portion 28 via the via 64.
- the wiring 902 of the first semiconductor chip unit 26 and the wiring 903 of the third semiconductor chip unit 103 are connected by the bonding surface 41.
- the first semiconductor chip unit 26 and the third semiconductor chip unit 103 of the present embodiment include an interlayer insulating film 803 below the insulating layer 801 located below the logic circuit 55 of the first semiconductor chip unit 26 and the first semiconductor chip unit 26.
- the interlayer insulating film 804 above the insulating layer 802 located above the DRAM 101 of the third semiconductor chip portion 103 is connected by the bonding surface 41.
- the DRAM 101 is formed on a third semiconductor substrate made of thinned silicon.
- a plurality of wirings 113a to 113c made of metal and, in this embodiment, wiring made of aluminum (Al) of one layer (upper layer wiring) via an interlayer insulating film 106. ) 107 is formed.
- Al aluminum
- 106. interlayer insulating film
- the third semiconductor substrate and the wiring 113 c and the adjacent upper and lower wirings 113 a, 113 b and 113 c are connected via the conductive via 105.
- a metal third electrode pad (third conductor) 115 is formed under the insulating layer 108 so as to face the bonding surface 42 with the fourth semiconductor chip portion 104.
- the third electrode pad 115 is connected to a required wiring (upper layer wiring) 107 made of aluminum (Al) in the fourth layer through the via 114.
- the third electrode pad 115 is used as a wiring.
- a logic circuit 102 constituting a peripheral circuit is formed on a fourth semiconductor substrate made of silicon.
- the logic circuit 102 is formed by a plurality of MOS transistors including CMOS transistors.
- CMOS transistors including CMOS transistors.
- a wiring layer is formed.
- copper (Cu) wiring by a dual damascene method is used for the wirings 118a to 118c.
- the MOS transistor and the wiring 118c, and the adjacent upper and lower wirings 118a to 118c are connected through the conductive via 119.
- a metal fourth electrode pad (fourth conductor) 116 is formed in the upper layer of the insulating layer 111 so as to face the joint surface 42 with the third semiconductor chip portion 103.
- the fourth electrode pad 116 is connected to a required wiring (lower layer wiring) 118c made of metal in the first layer through a conductive via 117.
- the fourth electrode pad 116 is used as a wiring.
- the third semiconductor chip portion 103 and the fourth semiconductor chip portion 104 are formed by directly bonding the third electrode pad 115 and the fourth electrode pad 116 facing the bonding surface 42 so that the multilayer wiring layers face each other. Electrically connected.
- An interlayer insulating film 109 is formed near the junction of the third semiconductor chip portion 103.
- An interlayer insulating film 110 is formed near the junction of the fourth semiconductor chip portion 104. Interlayer insulating films 109 and 110 are joined to interlayer insulating films 106 and 112 through insulating layers 108 and 111, respectively.
- the third electrode pad 115 and the fourth electrode pad 116 shown in FIG. As a result, even in the solid-state imaging device 100 of the present embodiment, it is possible to perform a free layout design.
- the electrode pads and the wirings 36 of each other are so arranged that the total length in the longitudinal direction of the electrode pads bonded to each other is at least twice the length of the long pitch wiring in the extending direction. Is arranged.
- the solid-state imaging device 100 of this embodiment can also obtain the same effect as the solid-state imaging device 31 of the first embodiment.
- the processing speed can be increased.
- the solid-state imaging device 100 is configured by stacking semiconductor chips having various functions, it is possible to increase the functionality of processing.
- the stacked structure of the solid-state imaging device 100 is not limited to four layers, and may be any number of layers.
- the solid-state imaging device of the present embodiment can be applied to any semiconductor device by including the above arrangement.
- FIG. 17 is a diagram illustrating an electronic apparatus according to the present technology.
- the above-described solid-state imaging device according to the present technology can be applied to electronic devices such as a camera system such as a digital camera or a video camera, a mobile phone having an imaging function, or other devices having an imaging function. .
- FIG. 17 shows a sixth embodiment applied to a camera as an example of an electronic apparatus according to the present technology.
- the camera according to the present embodiment is an example of a video camera capable of capturing still images or moving images.
- a camera 201 according to this embodiment includes a solid-state imaging device 202, an optical system 203 that guides incident light to a light receiving sensor unit of the solid-state imaging device 202, and a shutter device 204. Furthermore, a drive circuit 205 that drives the solid-state imaging device 202 and a signal processing circuit 206 that processes an output signal of the solid-state imaging device 202 are included.
- the optical system (optical lens) 203 forms image light (incident light) from the subject on the imaging surface of the solid-state imaging device 202. Thereby, signal charges are accumulated in the solid-state imaging device 202 for a certain period.
- the optical system 203 may be an optical lens system including a plurality of optical lenses.
- the shutter device 204 controls a light irradiation period and a light shielding period for the solid-state imaging device 202.
- the drive circuit 205 supplies a drive signal that controls the transfer operation of the solid-state imaging device 202 and the shutter operation of the shutter device 204.
- Signal transfer of the solid-state imaging device 202 is performed by a drive signal (timing signal) supplied from the drive circuit 205.
- the signal processing circuit 206 performs various signal processing.
- the video signal subjected to the signal processing is stored in a storage medium such as a memory or output to a monitor.
- the back-illuminated solid-state imaging device 202 since the back-illuminated solid-state imaging device 202 according to the present technology described above is provided, the light emitted from the hot carrier from the MOS transistor of the logic circuit is not incident on the pixel array side. , Dark current and random noise can be suppressed. Therefore, a high-quality electronic device can be provided. For example, a camera with improved image quality can be provided.
- this technique can take the following structures.
- a second semiconductor chip bonded to the first semiconductor chip and having a second electrode pad, a second wiring connected to the second electrode pad via a second via, and a pixel array;
- the first electrode pad and the second electrode pad are bonded to each other at a bonding surface between the first semiconductor chip and the second semiconductor chip,
- the total length of the first and second electrode pads bonded in the shifted direction in the extending direction of the wiring having a long pitch among the first and second wirings is the extension of the wiring having the long pitch.
- a solid-state imaging device that is at least twice the length in the direction.
- the area of the junction between the first and second electrode pads is larger than the total junction area of the first and second vias connected to the first and second electrode pads, respectively.
- the solid-state imaging device according to (1) (3) The solid-state imaging device according to (2), wherein a size of the first electrode pad is different from a size of the second electrode pad.
- the shape of the surface where the first and second electrode pads are bonded to each other is a rectangle, and the first electrode pad and the second electrode pad are bonded so that their longitudinal directions are orthogonal to each other.
- the total length of the length in the longitudinal direction of the first electrode pad and the length in the longitudinal direction of the second electrode pad at a portion not joined to the first electrode pad is the length of the wiring having a long pitch.
- the solid-state imaging device wherein the length of the first electrode pad in the extending direction of the first wiring is at least twice as long as the length of the first wiring in the extending direction.
- a method for manufacturing a solid-state imaging device wherein the total length in the extending direction of the wiring with a long pitch is at least twice the length in the extending direction of the wiring with a long pitch.
- the first electrode pad and the second electrode pad are bonded to each other at a bonding surface between the first semiconductor chip and the second semiconductor chip,
- the total length of the first and second electrode pads bonded in the shifted direction in the extending direction of the wiring having a long pitch among the first and second wirings is the extension of the wiring having the long pitch.
- An electronic apparatus including a solid-state imaging device that is twice or more the length in the direction.
- Solid-state imaging device Pixel 3, 23 Pixel array (pixel region) 4 vertical drive circuit 5 column signal processing circuit 6 horizontal drive circuit 7 output circuit 8, 24, 24-1, 24-2 control circuit 9 vertical signal line 10 horizontal signal line 12 input / output terminal 21 first semiconductor substrate 22 second Semiconductor substrate 25, 55, 102 Logic circuit 26 First semiconductor chip portion 28 Second semiconductor chip portion 30, 50, 108, 111, 801, 802 Insulating layer 32 Multilayer semiconductor chips 35a-35c, 36, 36a, 57a 57b, 58, 107, 113a to 113c, 118a to 118c, 901 to 903 Wiring 40, 41, 42 Bonding surface 44 Color filter 45 On-semiconductor chip lens 46 CIS (CMOS image sensor) 52, 52a, 52b, 64, 105, 114, 117, 119 Via 33, 53, 54, 56, 106, 109, 110, 112, 803, 804 Interlayer insulating film 71, 71a, 71b, 73,
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
自由なレイアウト設計により、配線層の数を削減し、小型化を図ることができる固体撮像装置を提供する。 固体撮像装置は、第1電極パッド、第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、第1の半導体チップと第2の半導体チップとの接合面で、第1電極パッドと第2電極パッドとが互いにずれて接合され、ずれて接合された第1および第2電極パッドの、第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの2倍以上である。
Description
本技術は、固体撮像装置、固体撮像装置の製造方法および電子機器に関し、特に、複数の半導体チップを接合して構成される固体撮像装置の技術に関する。
従来から、半導体部材で構成される半導体装置同士を接合して3次元集積回路や固体撮像装置等を作製する場合には、半導体装置の接合面に設けられたCu電極同士を直接接合する方法が用いられている。この様な方法により接合されるCu電極は、配線として利用されているが、Cu電極同士を平面内で繋ぐために接続電極の引き回しが必要で、構成回路の種類によっては、接続電極を配線するための占有面積が大きくなり、半導体装置の小型化が阻害されるおそれがあった。
これに対し、例えば、特許文献1では、アクティブ領域を有する半導体層と、前記アクティブ領域を用いて構成された半導体素子と、前記半導体層の一部を前記アクティブ領域に対して孤立させた島状に金属化してなる接続領域と、前記半導体層の一主面側を覆って設けられた絶縁膜と、前記絶縁膜を介して前記半導体素子と前記接続領域とに対向して配置された電極と、前記半導体素子または前記接続領域と前記電極との間を接続する各部位のうち、必要に応じた部位に選択的に前記絶縁膜を貫通して設けられたコンタクトとを備えた半導体装置が提案されている。特許文献1の技術によれば、配線の引き回しのみによらずに、コンタクトの配置の選択よって所望の回路を形成することができるようになるため、半導体装置の小型化を図ることが可能となるとされている。
しかしながら、特許文献1で提案された技術では、設計自由度が制限され、自由なレイアウト設計ができず、半導体装置および固体撮像装置のサイズを小さくすることによるコストダウンが図れないおそれがある。
そこで、本技術は、このような状況に鑑みてなされたものであり、自由なレイアウト設計により、配線層の数を削減し、更なる装置の小型化によりコストダウンを図ることができる固体撮像装置を提供することを目的とする。
上記課題を解決するため、本技術の一例である固体撮像装置は、第1電極パッド、第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、第1の半導体チップと第2の半導体チップとの接合面で、第1電極パッドと第2電極パッドとが互いにずれて接合され、ずれて接合された第1および第2電極パッドの、第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの2倍以上である。
また、本技術の一例である固体撮像装置の製造方法は、第1電極パッド、第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路を第1の半導体チップに形成するステップと、第1の半導体チップと接合され、第2電極パッド、第2電極パッドに第2ビアを介して接続された第2配線および画素アレイを第2の半導体チップに形成するステップと、第1の半導体チップと第2の半導体チップとが接合面で接合するステップと、を含み、接合面で、第1電極パッドと第2電極パッドとが互いにずれて接合され、ずれて接合された第1および第2電極パッドの、第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの2倍以上である。
また、本技術の一例である電子機器は、第1電極パッド、第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、第1の半導体チップと接合され、第2電極パッド、第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、第1の半導体チップと第2の半導体チップとの接合面で、第1電極パッドと第2電極パッドとが互いにずれて接合され、ずれて接合された第1および第2電極パッドの、第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置を備える。
本技術によれば、自由なレイアウト設計により、配線層の数を削減し、固体撮像装置の小型化を図ることが可能となる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
なお、説明は以下の順序で行う。
1.固体撮像装置の構成例
2.固体撮像装置の積層構造例
3.第1実施形態の固体撮像装置
4.第2実施形態の固体撮像装置
5.第3実施形態の固体撮像装置
6.第4実施形態の固体撮像装置
7.第5実施形態の固体撮像装置
8.第6実施形態の電子機器
1.固体撮像装置の構成例
2.固体撮像装置の積層構造例
3.第1実施形態の固体撮像装置
4.第2実施形態の固体撮像装置
5.第3実施形態の固体撮像装置
6.第4実施形態の固体撮像装置
7.第5実施形態の固体撮像装置
8.第6実施形態の電子機器
<1.固体撮像装置の構成例>
図1は、本技術に係る固体撮像装置の構成例を示すブロック図である。
図1は、本技術に係る固体撮像装置の構成例を示すブロック図である。
図1に示すように、固体撮像装置1は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサとして構成される。固体撮像装置1は、図示しない半導体基板(例えばSi基板)に複数の画素2が規則的に2次元アレイ状に配列された画素領域(画素アレイ)3と、周辺回路部とを有する。
画素2は、光電変換部(例えばフォトダイオード)と、複数の画素トランジスタ(MOSトランジスタ)を有する。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの3つのトランジスタで構成することができる。また、複数の画素トランジスタは、選択トランジスタを追加して4つのトランジスタで構成することもできる。なお、単位画素の等価回路は周知な技術と同様であるので、詳細な説明は省略する。
また、画素2は、1つの単位画素として構成することもできるし、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、フローティングディフュージョン、および複数の転送トランジスタ以外の他のトランジスタを共有する構造である。すなわち、共有画素では、複数の単位画素を構成するフォトダイオードおよび転送トランジスタが、他の1つずつの画素トランジスタを共有して構成される。
周辺回路部は、垂直駆動回路4、カラム信号処理回路5、水平駆動回路6、出力回路7、および制御回路8を有する。
垂直駆動回路4は、例えばシフトレジスタによって構成される。垂直駆動回路4は、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路4は、画素アレイ3の各画素2を行単位で順次垂直方向に選択走査する。そして、垂直駆動回路4は、垂直信号線9を通して各画素2の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、カラム信号処理回路5に供給する。
カラム信号処理回路5は、例えば画素2の列毎に配置される。カラム信号処理回路5は、1行分の画素2から出力される信号に対して画素列毎に、ノイズ除去などの信号処理を行う。具体的には、カラム信号処理回路5は、画素2固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling)や、信号増幅、A/D(Analog/Digital)変換等の信号処理を行う。カラム信号処理回路5の出力段には、水平選択スイッチ(図示せず)が水平信号線10との間に接続されて設けられる。
水平駆動回路6は、例えばシフトレジスタによって構成される。水平駆動回路6は、水平走査パルスを順次出力することによって、カラム信号処理回路5それぞれを順番に選択し、カラム信号処理回路5それぞれからの画素信号を水平信号線10に出力させる。
出力回路7は、カラム信号処理回路5の各々から水平信号線10を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路7は、例えば、バッファリングだけ行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
制御回路8は、入力クロックと、動作モード等を指令するデータを受け取り、また固体撮像装置1の内部情報等のデータを出力する。また、制御回路8は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路4、カラム信号処理回路5および水平駆動回路6等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路8は、これらの信号を垂直駆動回路4、カラム信号処理回路5、および水平駆動回路6等に入力する。
入出力端子12は、外部と信号のやりとりをする。
<2.固体撮像装置の積層構造例>
図2AないしCは、本技術に係る固体撮像装置の積層構造例を示す模式図である。図2AないしCを用いて、本技術が適用される固体撮像装置の積層構造例について説明する。
図2AないしCは、本技術に係る固体撮像装置の積層構造例を示す模式図である。図2AないしCを用いて、本技術が適用される固体撮像装置の積層構造例について説明する。
第1の例として、図2Aに示される固体撮像装置1aは、第1の半導体基板21と第2の半導体基板22とから構成される。第1の半導体基板21には、画素アレイ23と制御回路24が搭載される。第2の半導体基板22には、信号処理回路を含むロジック回路25が搭載される。そして、第1の半導体基板21と第2の半導体基板22とが相互に電気的に接続されることで、1つの半導体チップとしての固体撮像装置1aが構成される。
第2の例として、図2Bに示される固体撮像装置1bは、第1の半導体基板21と第2の半導体基板22とから構成される。第1の半導体基板21には、画素アレイ23が搭載される。第2の半導体基板22には、制御回路24と、信号処理回路を含むロジック回路25が搭載される。そして、第1の半導体基板21と第2の半導体基板22とが相互に電気的に接続されることで、1つの半導体チップとしての固体撮像装置1bが構成される。
第3の例として、図2Cに示される固体撮像装置1cは、第1の半導体基板21と第2の半導体基板22とから構成される。第1の半導体基板21には、画素アレイ23と、画素アレイ23を制御する制御回路24-1が搭載される。第2の半導体基板22には、ロジック回路25を制御する制御回路24-2と、信号処理回路を含むロジック回路25が搭載される。そして、第1の半導体基板21と第2の半導体基板22とが相互に電気的に接続されることで、1つの半導体チップとしての固体撮像装置1cが構成される。
図示しないが、CMOSイメージセンサの構成によっては、2つ以上の半導体チップ部を貼り合わせて構成することもできる。例えば、上記の第1および第2の半導体チップ部以外に、メモリ素子アレイを備えた半導体チップ部、その他の回路素子を備えた半導体チップ部などを追加して3つ以上の半導体チップ部を貼り合わせて、1つのチップとしたCMOSイメージセンサを構成することもできる。
<3.第1実施形態の固体撮像装置>
[固体撮像装置の構成例]
図3に、本技術に係る固体撮像装置(イメージセンサ)、すなわち、裏面照射型のCMOSイメージセンサの第1実施形態を示す。裏面照射型のCMOSイメージセンサは、受光部が回路部の上部に配置され、表面照射型に比べて高感度で低ノイズのCMOSイメージセンサである。第1実施形態に係る固体撮像装置31は、ロジック回路55が形成された第1の半導体チップ部26と、図2Aの固体撮像装置1aと同様の、画素アレイ23と制御回路24が形成された第2の半導体チップ部28とが貼り合わされた積層半導体チップ32を有して構成される。第1の半導体チップ部26と第2の半導体チップ部28とは、後述する互いの多層配線層が向かい合うようにして、かつ互いの電極パッド同士が直接接合するように、張り合わされる。
[固体撮像装置の構成例]
図3に、本技術に係る固体撮像装置(イメージセンサ)、すなわち、裏面照射型のCMOSイメージセンサの第1実施形態を示す。裏面照射型のCMOSイメージセンサは、受光部が回路部の上部に配置され、表面照射型に比べて高感度で低ノイズのCMOSイメージセンサである。第1実施形態に係る固体撮像装置31は、ロジック回路55が形成された第1の半導体チップ部26と、図2Aの固体撮像装置1aと同様の、画素アレイ23と制御回路24が形成された第2の半導体チップ部28とが貼り合わされた積層半導体チップ32を有して構成される。第1の半導体チップ部26と第2の半導体チップ部28とは、後述する互いの多層配線層が向かい合うようにして、かつ互いの電極パッド同士が直接接合するように、張り合わされる。
第1の半導体チップ部26は、シリコンによる第1の半導体基板の各半導体チップ部となる領域に、周辺回路を構成するロジック回路55が形成される。ロジック回路55は、CMOSトランジスタを含む複数のMOSトランジスタで形成される。図3に示される、ロジック回路55が形成された第1の半導体基板の表面側(図3の上方側)上には、層間絶縁膜33を介して複数層、本実施形態では3層のメタルによる配線35a~35cおよび1層のアルミニウム(Al)による配線(下層配線)36を配置した多層配線層が形成されている。配線35a~35cには、デュアルダマシン法による銅(Cu)配線が用いられている。
第1の半導体チップ部26では、第1の半導体基板の表面側の半導体ウェル領域に、各MOSトランジスタが一対のソース・ドレイン領域とゲート絶縁膜を介してゲート電極を有して形成される。各MOSトランジスタは、例えば、STI構造の素子分離領域で分離される。
第1の半導体チップ部26の多層配線層では、MOSトランジスタと配線35aとの間、隣り合う上下層の配線35a~35cの間が、導電性の第1ビア52を介して接続される。さらに、第2の半導体チップ部28との接合面40に臨んで、メタルの第1電極パッド(第1の導電体)71が形成される。第1電極パッド71は、第1ビア52を介して4層目のアルミニウム(Al)による所要の配線(下層配線)36に接続される。第1電極パッド71は、配線として利用される。
第2の半導体チップ部28は、薄膜化されたシリコンによる第2の半導体基板に、光電変換部となるフォトダイオードPDと複数の画素トランジスタからなる複数の画素を列状に2次元配列した画素アレイが形成される。また、図示しないが、第2の半導体基板に制御回路24を構成する複数のMOSトランジスタが形成される。第2の半導体基板の表面側(図3の下方側)には、層間絶縁膜54を介して複数、本実施形態では3層のメタルによる配線57a、57bおよび58を配置した多層配線層が形成される。配線57a、57bおよび58は、デュアルダマシン法で形成された銅(Cu)配線が用いられる。第2の半導体基板の裏面側(図3の上方側)には、CIS(CMOSイメージセンサ)46の領域に、絶縁膜および平坦化膜を介して有効画素アレイ上にカラーフィルタ44およびオン半導体チップレンズ45が形成されている。また、第2の半導体基板の裏面側には、図示しないが、CIS46の絶縁膜を介して形成されたオプティカルブラック領域上にオン半導体チップレンズ45を形成することもできる。
第2の半導体チップ部28の多層配線層では、対応する画素トランジスタと配線57aとの間、隣り合う上下層の配線57a、57bおよび58の間が、導電性の第2ビア64を介して接続される。さらに、第1の半導体チップ部26との接合面40に臨んで、メタルの第2電極パッド(第2の導電体)72が形成される。第2電極パッド72は、第2ビア64を介して3層目のメタルによる所要の配線(上層配線)58に接続される。第2電極パッド72は、配線として利用される。
第1の半導体チップ部26と第2の半導体チップ部28とは、互いの多層配線層が向かい合うようにして、接合面40に臨む第1電極パッド71および第2電極パッド72を直接接合して、電気的に接続される。第1の半導体チップ部26の接合付近には、層間絶縁膜53が形成されている。第2の半導体チップ部28の接合付近には、層間絶縁膜56が形成されている。層間絶縁膜53および56は、それぞれ絶縁層30および50を介して層間絶縁膜33および54に接合されている。
層間絶縁膜53および56は、後述の製法で示すように、第1電極パッド71および第2電極パッド72のCu拡散を防止するためのCu拡散バリア性絶縁膜とCu拡散バリア性を有しない絶縁膜の組み合わせで形成される。第1電極パッド71および第2電極パッド72の直接接合は、熱拡散接合で行う。第1電極パッド71および第2電極パッド72以外の層間絶縁膜53および56の接合は、プラズマ接合、あるいは接着剤で行う。
上記のように、接合面40に臨む第1電極パッド71および第2電極パッド72を直接接合する方法以外に、互いの多層配線層の表面に、極めて薄い均一な絶縁性薄膜(図示せず)を成膜して、プラズマ接合等で接合する方法でも可能である。
ここで、従来の技術では、Cu電極を配線として利用する場合に、電極パッド同士または接続配線同士を互いの接合面が一致するように接合されていた。これに対し、本実施形態では、特に、図3および図4(要部の拡大図)に示すように、第1電極パッド71および第2電極パッド72は、互いの接合面がずれて接合されている。これにより、本実施形態の固体撮像装置31では、自由なレイアウト設計を行うことが可能となる。
[固体撮像装置の要部の構成例]
図4ないし図7を用いて、本実施形態の固体撮像装置の要部について説明する。図4は、本実施形態の第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大断面図である。図5は、本実施形態の第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大平面図である。図6は、本実施形態の第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大構成図である。
図4ないし図7を用いて、本実施形態の固体撮像装置の要部について説明する。図4は、本実施形態の第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大断面図である。図5は、本実施形態の第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大平面図である。図6は、本実施形態の第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大構成図である。
図4に示すように、本実施形態の第1電極パッド71は、第1ビア52を介して第1配線である下層Al配線36に接続されている。また、本実施形態の第2電極パッド72は、第2ビア64を介して第2配線である上層Cu配線58に接続されている。そして、第1電極パッド71および第2電極パッド72は、接合面40において、互いにずれて接合されている。また、図5および図6に示すように、第1電極パッド71および第2電極パッド72の平面形状は、共に矩形であり、それぞれの長手方向が一致する向きに一部を重ねて接合されている。
ここで、第2電極パッド72の長手方向の長さをL1とし、第1電極パッド71の第2電極パッド72と重なっていない部分の長手方向の長さをL2とする。すなわち、ずれて接合された第1電極パッド71および第2電極パッド72の長手方向の端から端までの合計の長さがL1+L2である。また、本実施形態では、第1配線36および第2配線58のうちのピッチが長い配線が第1配線36であるため、第1配線36の延在方向の長さをLとする。そして、本実施形態では、ずれて接合された第1電極パッド71および第2電極パッド72の長手方向と第1配線36の延在方向とが一致している。
上記の条件に基づいて、本実施形態では、ずれて接合された第1電極パッド71および第2電極パッド72の長手方向の合計の長さ(L1+L2)が、第1配線36の延在方向の長さ(L)の2倍以上(L1+L2≧2L)となるように、第1電極パッド71、第2電極パッド72および第1配線36が配置されている。ここで、第1配線36の「延在方向の長さの2倍以上」とは、第1配線36の最小ピッチと同義で、上記合計の長さ(L1+L2)は、最小ピッチ以上の長さがないと隣接する第1配線36同士を電極パッドで繋ぐことができないため、第1配線36の延在方向の長さ(L)の2倍以上の長さが必要になる。なお、第1配線36および第2配線58のうちのピッチが長い配線が第2配線58の場合は、第2配線58の延在方向の長さをLとして、第1電極パッド71、第2電極パッド72および第2配線58を配置する。
本実施形態の固体撮像装置31は、上述のような配置がなされていることにより、自由なレイアウト設計を行うことができため、配線層の数を削減することができる。また、従来の上下同一のCu電極パッドで配線を形成する構造よりも長さを短くすることができる。これらにより、更なる装置の小型化が可能となり、材料費を削減することができる。
また、第1電極パッド71および第2電極パッド72の接合部の面積(So)は、第1電極パッド71および第2電極パッド72にそれぞれ接続された第1ビア52および第2ビア64の合計の接合面積(N×Sv)以上の大きさ(So≧N×Sv)にすることができる。ここで、Nはいずれかの電極パッドに接続されたビア数(本実施形態ではN=2)を示し、Svはビアの接続面積を示す。
これにより、電極パッドの電圧降下をビアの電圧降下よりも小さくして、回路設計における抵抗値をビア律速にすることができるため、高抵抗による電圧降下の発生をぼうしすることができる。また、電極パッドの抵抗値に自由度を持たせることができる。その結果、低い抵抗値で大きな電流が流せるようなり、より効果的に電極パッドを配線として利用することができる。
図7は、本実施形態の変形例における第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大構成図である。図7の変形例は、第1電極パッド73の幅が第1電極パッド71よりも細い点で図6の本実施形態と相違する。
図7のように、第1電極パッド73および第2電極パッド72の形状が異なっていても、ずれて接合された第1電極パッド73および第2電極パッド72の長手方向の合計の長さ(L1+L2)が、ピッチが長い方の第1配線36の延在方向の長さ(L)の2倍以上(L1+L2≧2L)となるように、第1電極パッド73、第2電極パッド72および第1配線36を配置することで、上記本実施形態と同様の効果を得ることができる。さらに、図7の変形例によれば、片方の第2電極パッド72が大きいため、接合ずれに対する導通マージンを拡大することもできる。なお、本技術に係る電極パッドの平面形状は種々の形状が考えられ、本実施形態のような矩形に限られない。
[固体撮像装置の製造方法例]
次に、本実施形態に係る固体撮像装置31の製造方法の一例を示す。
次に、本実施形態に係る固体撮像装置31の製造方法の一例を示す。
まず、例えばシリコンによる第2の半導体ウェハ(以下、半導体基板という)の各半導体チップ部となる領域に半導体ウェル領域を形成し、この半導体ウェル領域に各画素の光電変換部となるフォトダイオードPDを形成する。一例として、素子分離領域を最初に形成して置くことができる。各フォトダイオードPDは、半導体ウェル領域の深さ方向に延長して形成される。フォトダイオードPDは、画素アレイを構成する有効画素アレイおよびオプティカルブラック領域に形成する。
さらに、半導体ウェル領域の表面側に各画素を構成する複数の画素トランジスタを形成する。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。ここでは、前述したように、画素トランジスタを代表して示す。各画素トランジスタは、一対のソース・ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。
半導体基板の表面側の上部には、層間絶縁膜54を介して複数層、本実施形態では3層メタルによる配線57a、57b、58を、第2ビア64を含めて形成する。配線57a、57b、58は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜54にビアファーストによる接続孔と配線溝を同時に形成し、Cu拡散を防止するためのCu拡散バリア性メタル膜とCuシード膜を形成した後、めっき法によりCu材料層を埋め込む。Cu拡散バリア性メタル膜としては、例えばTa、TaN、Ti、TiN、W,WN、Ru、TiZrN、これらを含む合金膜が挙げられる。次いで、CMP(化学機械研磨)法により余剰のCu材料層を除去し、平坦化された導電ビアと一体のCu配線が形成される。その後、Cu拡散バリア性絶縁膜を成膜する。Cuバリア性絶縁膜としては、例えば、SiN、SiC、SiCN,SiON等の絶縁膜を用いることができる。この工程を繰り返して、3層のメタルによる配線57a、57b、58を形成する。
次に、Cu拡散バリア性を有しない第1絶縁膜、Cu拡散バリア性を有しない第2絶縁膜およびCu拡散バリア性絶縁膜を順次形成する。第1絶縁膜と第2絶縁膜は、SiO2膜、SiCOH膜などで形成される。また、Cuバリア性絶縁膜としては、前述同様に例えば、SiN、SiC、SiCN,SiON等の絶縁膜を用いることができる。これらCu拡散バリア性絶縁膜、第1絶縁膜、第2絶縁膜は、層間絶縁膜54に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のCu拡散バリア性絶縁膜および第2絶縁膜および第1絶縁膜をパターニングしビア孔を選択的に開口部する。その後、第2絶縁膜部をパターニングし選択的に開口部を形成する。すなわち、形成すべき第2電極パッド72に対応する部分の開口部と、ビア孔を有するようにパターニングする。
次に、前述と同様に、デュアルダマシン法を用いて開口部およびビア孔内にCu材料を埋め込むようにして、開口部を有する第2電極パッド72と配線58に接続する第2ビア64とを形成する。第2電極パッド72は、4層目のメタルにより形成する。これによって、メタルによる配線57a、57b、58、第2電極パッド72と、層間絶縁膜54、絶縁膜とにより、多層配線層が形成される。
さらに、第2電極パッド72の上部には、極めて薄い均一な絶縁性薄膜を成膜することができる。
一方、例えばシリコンによる第1の半導体ウェハ(以下、半導体基板という)の各半導体チップ部となる領域に半導体ウェル領域を形成する。この半導体ウェル領域にロジック回路55を構成する複数のMOSトランジスタを形成する。ここでは、前述したように、MOSトランジスタを代表して示す。一例として、素子分離領域を最初に形成して置くことができる。
半導体基板の表面側の上部には、層間絶縁膜33を介して複数層、本実施形態では3層のメタルによる配線35a、35b、35cを、第1ビア52を含めて形成する。配線35a、35b、35cは、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Cu拡散を防止するためのCu拡散バリア性メタル膜とCuシード膜を形成した後、めっき法によりCu材料層を埋め込む。Cu拡散バリア性メタル膜としては、例えばTa、TaN、Ti、TiN、W,WN、Ru、TiZrN、これらを含む合金膜が挙げられる。次いで、CMP(化学機械研磨)法により余剰のCu材料層を除去し、平坦化された導電ビアと一体のCu配線が形成される。その後、図示しないがCu拡散バリア性絶縁膜を成膜する。Cuバリア性絶縁膜としては、例えば、SiN、SiC、SiCN,SiON等の絶縁膜、を用いることができる。この工程を繰り返して、3層のメタルによる配線35a~35cを形成する。
次に、Cu拡散バリア性を有しない第1絶縁膜、Cu拡散バリア性を有しない第2絶縁膜およびCu拡散バリア性絶縁膜を順次形成する。第1絶縁膜と第2絶縁膜は、SiO2膜、SiCOH膜などで形成される。またCuバリア性絶縁膜としては、前述同様に例えば、SiN、SiC、SiCN,SiON等の絶縁膜を用いることができる。これらCu拡散バリア性絶縁膜、第1絶縁膜、第2絶縁膜は、層間絶縁膜33に相当する。次いで、リソグラフィおよびエッチング技術を用いてビアファーストで、最表面のCu拡散バリア性絶縁膜および第2絶縁膜および第1絶縁膜をパターニングしビア孔を選択的に開口部する。その後、第2絶縁膜部をパターニングし選択的に開口部を形成する。開口部は、第2の半導体チップ部28側の第2電極パッド72の開口部を覆う位置に形成する。この開口部は、後に第1の半導体基板と第2の半導体基板を接合するとき、合わせずれによる光洩れがないように、第2電極パッド72の開口部を覆いかつ第1電極パッド71に一部重なる大きさに形成することが望ましい。すなわち、形成すべき第1電極パッド71に対応する部分の開口部とビア孔を有するようにパターニングする。
次に、前述と同様に、デュアルダマシン法を用いて開口部およびビア孔内にCu材料を埋め込むようにして、第1電極パッド71と、第1電極パッド71に接続する第1ビア52および第1配線36とを形成する。第1電極パッド71は、5層目のメタルにより形成する。これによって、メタルによる配線35a~35c、第1配線36、第1電極パッド71と、層間絶縁膜33、絶縁膜とにより、多層配線層が形成される。
さらに、第1電極パッド71の上部には、極めて薄い均一な絶縁性薄膜を成膜することができる。
次に、第1の半導体基板と第2の半導体基板を、互いの多層配線層が向かい合って双方の第1電極パッド71および第2電極パッド72が直接接触して電気的に接続されるように、第1の半導体基板および第2の半導体基板を接合する。つまり、第1および第2の半導体基板を物理的に接合し、かつ電気的に接続する。このとき、第1電極パッド71および第2電極パッド72も、重なる部分で直接接合する。すなわち、熱処理により第1電極パッド71および第2電極パッド72同士を熱拡散接合する。このときの熱処理温度は、100℃~500℃程度とすることができる。また、層間絶縁膜である絶縁膜同士を表面処理してプラズマ接合する。なお、層間絶縁膜である絶縁膜同士は、接着剤により接合することもできる。
このとき、第1電極パッド71および第2電極パッド72の長手方向の合計の長さ(L1+L2)が、ピッチが長い方の第1配線36の延在方向の長さ(L)の2倍以上(L1+L2≧2L)となるように、第1電極パッド71および第2電極パッド72をずらして接合する。
このように、第1電極パッド71の第1の導電体と第2電極パッド72の第2の導電体とは、初めに接合面40に絶縁膜を挟んでおき、その後熱を加えることにより導電体である銅を結晶成長させて繋げられるため、接合面40付近で電気的に接続されている。したがって、第1の導電体および第2の導電体は、それぞれ第1の半導体チップ部26および第2の半導体チップ部28に形成されたロジック回路55および配線58よりも接合面40側に配置されている。
次に、第2の半導体基板を、裏面側からフォトダイオードPDの必要膜厚が残るようにCMP法等を用いて研削、研磨して薄膜化する。
次に、薄膜化した表面上に絶縁膜を介して、オプティカルブラック領域に対応するフォトダイオードPD上を含んで遮光膜を形成する。また、平坦化膜を介して有効画素アレイに対応するフォトダイオードPD上にカラーフィルタ44およびオン半導体チップレンズ45を形成する。
次いで、接合された第1の半導体基板および第2の半導体基板を各半導体チップに分離する半導体チップ化を行い、図3に示す目的の固体撮像装置31を得る。
第1電極パッド71および第2電極パッド72、これらと同層の配線となるメタルとしては、導電性が高く、遮光性が高い材料で且つ接合し易い材料が望ましい。このような性質を有する材料としては、Cu以外に、Al、W、Ti、Ta、Mo、Ru等の単一材料、あるいは合金を用いることができる。
本実施形態における第1電極パッド71および第2電極パッド72の膜厚は、発光する第1の半導体チップ部26側の光の波長にわせて決めるのが望ましい。本実施形態では、第1の半導体チップ部26のMOSトランジスタのホットキャリアからの発光を遮光する必要があるため、波長1μm前後の光に対して電極パッドの膜厚を設計する必要がある。例えば、第1電極パッド71および第2電極パッド72の膜厚としては、50nm~800nm程度とすることができる。
本実施形態に係る固体撮像装置31の製造方法によれば、第1電極パッド71および第2電極パッド72を配線層としてメタルで形成されるので、従来技術に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像装置31をより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像装置31を提供することができる。
また、本実施形態に係る固体撮像装置31の製造方法によれば、配線、接続配線、電極パッドを同時に形成することができるので、製造工程数の削減、材料費の削減が行え、低コストで暗電流、ランダムノイズの少ない固体撮像装置を製造することができる。
<4.第2実施形態の固体撮像装置>
図8ないし図11を用いて、本技術に係る固体撮像装置の第2実施形態について説明する。本実施形態が、図6の第1実施形態と相違する点は、第1電極パッド81と第2電極パッド72との、それぞれの長手方向が直交する向きに接合されている点である。
図8ないし図11を用いて、本技術に係る固体撮像装置の第2実施形態について説明する。本実施形態が、図6の第1実施形態と相違する点は、第1電極パッド81と第2電極パッド72との、それぞれの長手方向が直交する向きに接合されている点である。
本実施形態では、第2電極パッド72の長手方向の長さをL1とし、第1電極パッド81の第2電極パッド72と重なっていない部分の長手方向の長さをL2としている。また、第1配線36および第2配線58のうちのピッチが長い第1配線36の延在方向の長さをLとしている。本実施形態でも、ずれて接合された第1電極パッド81および第2電極パッド72の長手方向の合計の長さ(L1+L2)が、第1配線36の延在方向の長さ(L)の2倍以上(L1+L2≧2L)となるように、第1電極パッド81、第2電極パッド72および第1配線36が配置されている。
上記構成により、本実施形態の固体撮像装置31も、第1実施形態の固体撮像装置31と同様の効果を得ることができる。さらに、2次元方向のレイアウト設計の自由度が拡大し、所望のところで曲げることが可能なため、配線の引き回し量の低減が図れるメリットがある。
図11は、本実施形態の変形例における第1の半導体チップ部26および第2の半導体チップ部28の接合部分を示す拡大構成図である。図11の変形例は、第1電極パッド83の幅が第1電極パッド81よりも細い点で図10の本実施形態と相違する。
図11のように、第1電極パッド83および第2電極パッド72の形状が異なっていても、ずれて接合された第1電極パッド83および第2電極パッド72の長手方向の合計の長さ(L1+L2)が、ピッチが長い方の第1配線36の延在方向の長さ(L)の2倍以上(L1+L2≧2L)となるように、第1電極パッド83、第2電極パッド72および第1配線36を配置することで、上記本実施形態と同様の効果を得ることができる。
<5.第3実施形態の固体撮像装置>
図12および図13を用いて、本技術に係る固体撮像装置の第3実施形態について説明する。本実施形態が、図6の第1実施形態と相違する点は、第1ビア52と第2ビア64とが、複数の第1電極パッド71a、71bおよび第2電極パッド72a、72bを介して接続されている点である。なお、第1電極パッドおよび第2電極パッドの数は、本実施形態に限らず、いずれかが1つであってもよく、3つ以上であってもよい。
図12および図13を用いて、本技術に係る固体撮像装置の第3実施形態について説明する。本実施形態が、図6の第1実施形態と相違する点は、第1ビア52と第2ビア64とが、複数の第1電極パッド71a、71bおよび第2電極パッド72a、72bを介して接続されている点である。なお、第1電極パッドおよび第2電極パッドの数は、本実施形態に限らず、いずれかが1つであってもよく、3つ以上であってもよい。
本実施形態では、第2電極パッド72a、72bの長手方向のそれぞれの長さをL1とし、第1電極パッド71a、71bの第2電極パッド72a、72bと重なっていない部分の長手方向の長さをL2としている。また、第1配線36および第2配線58のうちのピッチが長い第1配線36の延在方向の長さをLとしている。本実施形態でも、ずれて接合された第1電極パッド71a、71bおよび第2電極パッド72a、72bの長手方向の合計の長さ(L1×2+L2×2)が、第1配線36の延在方向の長さ(L)の2倍以上(L1×2+L2×2≧2L)となるように、第1電極パッド81、第2電極パッド72および第1配線36が配置されている。
上記構成により、本実施形態の固体撮像装置31も、第1実施形態の固体撮像装置31と同様の効果を得ることができる。また、Cu電極パッド1つあたりの長さを短くできるため、EM、SMの寿命向上を図ることができる。また、CuCu接合面積が増加するため、接合強度を拡大することができる。さらに、所望のところで直角に曲げることが可能なため、レイアウト設計の自由度が拡大するメリットがある。
<6.第4実施形態の固体撮像装置>
図14および図15を用いて、本技術に係る固体撮像装置の第4実施形態について説明する。本実施形態が、図6の第1実施形態と相違する点は、第1の半導体チップ部26にのみ電極パッドが存在し、その電極パッド(第1電極パッド71)に第1ビア52a、52bを介して第1配線36aが2つ接続されている点である。
図14および図15を用いて、本技術に係る固体撮像装置の第4実施形態について説明する。本実施形態が、図6の第1実施形態と相違する点は、第1の半導体チップ部26にのみ電極パッドが存在し、その電極パッド(第1電極パッド71)に第1ビア52a、52bを介して第1配線36aが2つ接続されている点である。
本実施形態では、第1電極パッド71の長手方向の長さをL2とし、第1配線36の延在方向の長さをLとしている。本実施形態では、第1電極パッド71の長手方向の長さ(L2)が、第1配線36の延在方向の長さ(L)の2倍以上(L2≧2L)となるように、第1電極パッド71および2つの第1配線36が配置されている。なお、第1配線36および第1ビア52の数は、2つに限られない。
上記構成により、本実施形態の固体撮像装置31も、第1実施形態の固体撮像装置31と同様の効果を得ることができる。また、片側の半導体チップ部にのみCu電極パッドが存在しているため、接合ずれによるCu電極パッド同士のショートが無くなるメリットがある。さらに、Cu電極パッドのコストを削減することができる。
<7.第5実施形態の固体撮像装置>
図16を用いて、本技術に係る固体撮像装置の第5実施形態について説明する。図16は、CIS46、ロジック回路55、DRAM101、およびロジック回路102を接合した、多層積層構造の固体撮像装置100の要部を示す概略断面図である。
図16を用いて、本技術に係る固体撮像装置の第5実施形態について説明する。図16は、CIS46、ロジック回路55、DRAM101、およびロジック回路102を接合した、多層積層構造の固体撮像装置100の要部を示す概略断面図である。
本実施形態に係る固体撮像装置100は、CIS46が形成された第2の半導体チップ部28と、ロジック回路55が形成された第1の半導体チップ部26と、DRAM101が形成された第3の半導体チップ部103と、ロジック回路102が形成された第4の半導体チップ部104と、がこの順序で貼り合わされた積層半導体チップを有して構成される。第1の半導体チップ部26および第2の半導体チップ部28、並びに第3の半導体チップ部103および第4の半導体チップ部104は、互いの多層配線層が向かい合うようにして、かつ互いの電極パッド同士が直接接合するように、張り合わされる。第1の半導体チップ部26および第3の半導体チップ部103は、互いの配線同士が直接接合するように張り合わされる。
本実施形態の第1の半導体チップ部26および第2の半導体チップ部28は、図3に示す接合の他に、第2の半導体チップ部28の配線58と第1の半導体チップ部26の配線901とが、第2の半導体チップ部28のビア64を介して接続されている。本実施形態の第1の半導体チップ部26および第3の半導体チップ部103は、第1の半導体チップ部26の配線902と第3の半導体チップ部103の配線903とが、接合面41で接続されている。また、本実施形態の第1の半導体チップ部26および第3の半導体チップ部103は、第1の半導体チップ部26のロジック回路55の下層に位置する絶縁層801下部の層間絶縁膜803と第3の半導体チップ部103のDRAM101の上層に位置する絶縁層802上部の層間絶縁膜804とが、接合面41で接続されている。
第3の半導体チップ部103は、薄膜化されたシリコンによる第3の半導体基板に、DRAM101が形成される。図16に示される第3の半導体基板の下層には、層間絶縁膜106を介して複数、本実施形態では3層のメタルによる配線113a~113cおよび1層のアルミニウム(Al)による配線(上層配線)107を配置した多層配線層が形成される。配線113a~113cには、デュアルダマシン法による銅(Cu)配線が用いられている。
第3の半導体チップ部103の多層配線層では、第3の半導体基板と配線113cとの間、隣り合う上下層の配線113a、113bおよび113cの間が、導電性のビア105を介して接続される。さらに、第4の半導体チップ部104との接合面42に臨んで、絶縁層108の下層にメタルの第3電極パッド(第3の導電体)115が形成される。第3電極パッド115は、ビア114を介して4層目のアルミニウム(Al)による所要の配線(上層配線)107に接続される。第3電極パッド115は、配線として利用される。
第4の半導体チップ部104は、シリコンによる第4の半導体基板に、周辺回路を構成するロジック回路102が形成される。ロジック回路102は、CMOSトランジスタを含む複数のMOSトランジスタで形成される。図16に示される、ロジック回路102が形成された第4の半導体基板の上層には、層間絶縁膜112を介して複数層、本実施形態では3層のメタルによる配線118a~118cを配置した多層配線層が形成されている。配線118a~118cには、デュアルダマシン法による銅(Cu)配線が用いられている。
第4の半導体チップ部104の多層配線層では、MOSトランジスタと配線118cとの間、隣り合う上下層の配線118a~118cの間が、導電性のビア119を介して接続される。さらに、第3の半導体チップ部103との接合面42に臨んで、絶縁層111の上層にメタルの第4電極パッド(第4の導電体)116が形成される。第4電極パッド116は、導電性のビア117を介して1層目のメタルによる所要の配線(下層配線)118cに接続される。第4電極パッド116は、配線として利用される。
第3の半導体チップ部103と第4の半導体チップ部104とは、互いの多層配線層が向かい合うようにして、接合面42に臨む第3電極パッド115および第4電極パッド116を直接接合して、電気的に接続される。第3の半導体チップ部103の接合付近には、層間絶縁膜109が形成されている。第4の半導体チップ部104の接合付近には、層間絶縁膜110が形成されている。層間絶縁膜109および110は、それぞれ絶縁層108および111を介して層間絶縁膜106および112に接合されている。
本実施形態では、第1実施形態と同様に、図16に示す第3電極パッド115および第4電極パッド116は、互いの接合面がずれて接合されている。これにより、本実施形態の固体撮像装置100でも、自由なレイアウト設計を行うことが可能となる。
本実施形態でも、ずれて接合される電極パッド同士の長手方向の合計の長さが、長いピッチの配線の延在方向の長さの2倍以上となるように、互いの電極パッドおよび配線36が配置されている。これにより、本実施形態の固体撮像装置100も、第1実施形態の固体撮像装置31と同様の効果を得ることができる。また、固体撮像装置100は、複数の半導体チップを上下に直接積層することで半導体チップ相互間の距離が短くなるため、処理の高速化が可能となる。さらに、固体撮像装置100は、様々な機能を有する半導体チップを積層するため、処理の高機能化が可能となる。なお、固体撮像装置100の積層構造は4層に限らず、何層であってもよい。また、本実施形態の固体撮像装置は、上記配置を備えることにより、あらゆる半導体装置に適用することができる。
<8.第6実施形態の電子機器>
図17を用いて、本技術に係る固体撮像装置の第6実施形態について説明する。
図17は、本技術に係る電子機器を示す図である。上述の本技術に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
図17を用いて、本技術に係る固体撮像装置の第6実施形態について説明する。
図17は、本技術に係る電子機器を示す図である。上述の本技術に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
図17に、本技術に係る電子機器の一例としてカメラに適用した第6実施形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態に係るカメラ201は、固体撮像装置202と、固体撮像装置202の受光センサ部に入射光を導く光学系203と、シャッタ装置204を有する。さらに、固体撮像装置202を駆動する駆動回路205と、固体撮像装置202の出力信号を処理する信号処理回路206とを有する。
固体撮像装置202は、上述した各実施形態の固体撮像装置のいずれかが適用される。光学系(光学レンズ)203は、被写体からの像光(入射光)を固体撮像装置202の撮像面上に結像させる。これにより、固体撮像装置202内に、一定期間信号電荷が蓄積される。光学系203は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置204は、固体撮像装置202への光照射期間及び遮光期間を制御する。駆動回路205は、固体撮像装置202の転送動作及びシャッタ装置204のシャッタ動作を制御する駆動信号を供給する。駆動回路205から供給される駆動信号(タイミング信号)により、固体撮像装置202の信号転送を行う。信号処理回路206は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、あるいは、モニタに出力される。
第6実施形態に係る電子機器によれば、上述の本技術における裏面照射型の固体撮像装置202を備えるので、ロジック回路のMOSトランジスタからのホットキャリアで発光した光が画素アレイ側に入射されず、暗電流、ランダムノイズを抑制することができる。従って、高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した複数の実施形態の全てまたは一部を組み合わせた形態を採用することができる。
また、本技術は、以下のような構成を取ることができる。
(1)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、
前記第1の半導体チップと前記第2の半導体チップとの接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、
該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置。
(2)前記第1および第2電極パッドの接合部の面積は、前記第1および第2電極パッドにそれぞれ接続された前記第1および第2ビアの合計の接合面積以上の大きさである上記(1)に記載の固体撮像装置。
(3)前記第1電極パッドの大きさと前記第2電極パッドの大きさとが異なる上記(2)に記載の固体撮像装置。
(4)前記第1および第2電極パッドが互いに接合する表面の形状は共に矩形であり、前記第1電極パッドと前記第2電極パッドとは、それぞれの長手方向が直交する向きに接合されている上記(2)に記載の固体撮像装置。
(5)前記第1電極パッドの長手方向の長さと、前記第1電極パッドに接合されていない部分の第2電極パッドの長手方向の長さとの合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である上記(4)に記載の固体撮像装置。
(6)前記第1ビアと前記第2ビアとは、複数の前記第1および/または第2電極パッドを介して接続されている上記(1)に記載の固体撮像装置。
(7)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップを有し、
前記第1電極パッドの前記第1配線の延在方向の長さは、前記第1配線の延在方向の長さの2倍以上である固体撮像装置。
(8)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路を第1の半導体チップに形成するステップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイを第2の半導体チップに形成するステップと、
前記第1の半導体チップと前記第2の半導体チップとが接合面で接合するステップと、を含み、
該接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置の製造方法。
(9)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、
前記第1の半導体チップと前記第2の半導体チップとの接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、
該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置を備えた電子機器。
(1)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、
前記第1の半導体チップと前記第2の半導体チップとの接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、
該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置。
(2)前記第1および第2電極パッドの接合部の面積は、前記第1および第2電極パッドにそれぞれ接続された前記第1および第2ビアの合計の接合面積以上の大きさである上記(1)に記載の固体撮像装置。
(3)前記第1電極パッドの大きさと前記第2電極パッドの大きさとが異なる上記(2)に記載の固体撮像装置。
(4)前記第1および第2電極パッドが互いに接合する表面の形状は共に矩形であり、前記第1電極パッドと前記第2電極パッドとは、それぞれの長手方向が直交する向きに接合されている上記(2)に記載の固体撮像装置。
(5)前記第1電極パッドの長手方向の長さと、前記第1電極パッドに接合されていない部分の第2電極パッドの長手方向の長さとの合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である上記(4)に記載の固体撮像装置。
(6)前記第1ビアと前記第2ビアとは、複数の前記第1および/または第2電極パッドを介して接続されている上記(1)に記載の固体撮像装置。
(7)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップを有し、
前記第1電極パッドの前記第1配線の延在方向の長さは、前記第1配線の延在方向の長さの2倍以上である固体撮像装置。
(8)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路を第1の半導体チップに形成するステップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイを第2の半導体チップに形成するステップと、
前記第1の半導体チップと前記第2の半導体チップとが接合面で接合するステップと、を含み、
該接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置の製造方法。
(9)第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、
前記第1の半導体チップと前記第2の半導体チップとの接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、
該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置を備えた電子機器。
1、1a~1c、31、100 固体撮像装置
2 画素
3、23 画素アレイ(画素領域)
4 垂直駆動回路
5 カラム信号処理回路
6 水平駆動回路
7 出力回路
8、24、24-1、24-2 制御回路
9 垂直信号線
10 水平信号線
12 入出力端子
21 第1の半導体基板
22 第2の半導体基板
25、55、102 ロジック回路
26 第1の半導体チップ部
28 第2の半導体チップ部
30、50、108、111、801、802 絶縁層
32 積層半導体チップ
35a~35c、36、36a、57a~57b、58、107、113a~113c、118a~118c、901~903 配線
40、41、42 接合面
44 カラーフィルタ
45 オン半導体チップレンズ
46 CIS(CMOSイメージセンサ)
52、52a、52b、64、105、114、117、119 ビア
33、53、54、56、106、109、110、112、803、804 層間絶縁膜
71、71a、71b、73、81、83 第1電極パッド(第1の導電体)
72、72a、72b 第2電極パッド(第2の導電体)
101 DRAM
103 第3の半導体チップ部
104 第4の半導体チップ部
115 第3電極パッド(第3の導電体)
116 第4電極パッド(第4の導電体)
2 画素
3、23 画素アレイ(画素領域)
4 垂直駆動回路
5 カラム信号処理回路
6 水平駆動回路
7 出力回路
8、24、24-1、24-2 制御回路
9 垂直信号線
10 水平信号線
12 入出力端子
21 第1の半導体基板
22 第2の半導体基板
25、55、102 ロジック回路
26 第1の半導体チップ部
28 第2の半導体チップ部
30、50、108、111、801、802 絶縁層
32 積層半導体チップ
35a~35c、36、36a、57a~57b、58、107、113a~113c、118a~118c、901~903 配線
40、41、42 接合面
44 カラーフィルタ
45 オン半導体チップレンズ
46 CIS(CMOSイメージセンサ)
52、52a、52b、64、105、114、117、119 ビア
33、53、54、56、106、109、110、112、803、804 層間絶縁膜
71、71a、71b、73、81、83 第1電極パッド(第1の導電体)
72、72a、72b 第2電極パッド(第2の導電体)
101 DRAM
103 第3の半導体チップ部
104 第4の半導体チップ部
115 第3電極パッド(第3の導電体)
116 第4電極パッド(第4の導電体)
Claims (9)
- 第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、
前記第1の半導体チップと前記第2の半導体チップとの接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、
該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置。 - 前記第1および第2電極パッドの接合部の面積は、前記第1および第2電極パッドにそれぞれ接続された前記第1および第2ビアの合計の接合面積以上の大きさである請求項1に記載の固体撮像装置。
- 前記第1電極パッドの大きさと前記第2電極パッドの大きさとが異なる請求項2に記載の固体撮像装置。
- 前記第1および第2電極パッドが互いに接合する表面の形状は共に矩形であり、前記第1電極パッドと前記第2電極パッドとは、それぞれの長手方向が直交する向きに接合されている請求項2に記載の固体撮像装置。
- 前記第1電極パッドの長手方向の長さと、前記第1電極パッドに接合されていない部分の第2電極パッドの長手方向の長さとの合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である請求項4に記載の固体撮像装置。
- 前記第1ビアと前記第2ビアとは、複数の前記第1および/または第2電極パッドを介して接続されている請求項1に記載の固体撮像装置。
- 第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップを有し、
前記第1電極パッドの前記第1配線の延在方向の長さは、前記第1配線の延在方向の長さの2倍以上である固体撮像装置。 - 第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路を第1の半導体チップに形成するステップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイを第2の半導体チップに形成するステップと、
前記第1の半導体チップと前記第2の半導体チップとが接合面で接合するステップと、を含み、
該接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置の製造方法。 - 第1電極パッド、該第1電極パッドに第1ビアを介して接続された第1配線およびロジック回路が形成された第1の半導体チップと、
前記第1の半導体チップと接合され、第2電極パッド、該第2電極パッドに第2ビアを介して接続された第2配線および画素アレイが形成された第2の半導体チップと、を有し、
前記第1の半導体チップと前記第2の半導体チップとの接合面で、前記第1電極パッドと前記第2電極パッドとが互いにずれて接合され、
該ずれて接合された前記第1および前記第2電極パッドの、前記第1および第2配線のうちのピッチが長い配線の延在方向の合計の長さは、前記ピッチが長い配線の延在方向の長さの2倍以上である固体撮像装置を備えた電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE112017006410.4T DE112017006410T5 (de) | 2016-12-20 | 2017-09-25 | Festkörper-bildgebungseinrichtung, verfahren zum herstellen einer festkörper-bildgebungseinrichtung und elektronikeinrichtung |
CN201780076651.0A CN110073492B (zh) | 2016-12-20 | 2017-09-25 | 固态成像装置、制造固态成像装置的方法以及电子装置 |
US16/462,445 US10879293B2 (en) | 2016-12-20 | 2017-09-25 | Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016246946A JP2018101699A (ja) | 2016-12-20 | 2016-12-20 | 固体撮像装置、固体撮像装置の製造方法および電子機器 |
JP2016-246946 | 2016-12-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2018116559A1 true WO2018116559A1 (ja) | 2018-06-28 |
Family
ID=62626050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2017/034408 WO2018116559A1 (ja) | 2016-12-20 | 2017-09-25 | 固体撮像装置、固体撮像装置の製造方法および電子機器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10879293B2 (ja) |
JP (1) | JP2018101699A (ja) |
CN (1) | CN110073492B (ja) |
DE (1) | DE112017006410T5 (ja) |
WO (1) | WO2018116559A1 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021001719A1 (ja) * | 2019-07-04 | 2021-01-07 | 株式会社半導体エネルギー研究所 | 撮像装置および電子機器 |
US11195870B2 (en) | 2019-03-05 | 2021-12-07 | Canon Kabushiki Kaisha | Semiconductor apparatus and device |
JP2022519660A (ja) * | 2019-04-15 | 2022-03-24 | 長江存儲科技有限責任公司 | プログラマブルロジックデバイスおよびダイナミックランダムアクセスメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法 |
US11711913B2 (en) | 2019-04-30 | 2023-07-25 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having programmable logic device and NAND flash memory and methods for forming the same |
EP3846204A4 (en) * | 2018-08-31 | 2023-07-26 | Sony Semiconductor Solutions Corporation | SEMICONDUCTOR DEVICE |
US11721668B2 (en) | 2019-04-15 | 2023-08-08 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having programmable logic device and dynamic random-access memory and methods for forming the same |
US11742374B2 (en) | 2018-10-05 | 2023-08-29 | Sony Semiconductor Solutions Corporation | Semiconductor device, method of manufacturing semiconductor device, and imaging element |
US11961783B2 (en) | 2019-05-20 | 2024-04-16 | Sony Semiconductor Solutions Corporation | Semiconductor apparatus and electronic apparatus |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10510738B2 (en) * | 2018-01-17 | 2019-12-17 | Sandisk Technologies Llc | Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof |
JP2020053569A (ja) * | 2018-09-27 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、固体撮像装置及び半導体装置の製造方法 |
TW202101744A (zh) * | 2018-12-20 | 2021-01-01 | 日商索尼半導體解決方案公司 | 背面照射型固體攝像裝置、背面照射型固體攝像裝置之製造方法、攝像裝置及電子機器 |
JP2020120046A (ja) * | 2019-01-25 | 2020-08-06 | 日本放送協会 | 積層型半導体装置およびその製造方法 |
KR102626314B1 (ko) * | 2019-01-28 | 2024-01-17 | 삼성전자주식회사 | 접합 패드를 갖는 반도체 소자 |
US20220238590A1 (en) * | 2019-06-26 | 2022-07-28 | Sony Semiconductor Solutions Corporation | Imaging device |
JP2021005654A (ja) * | 2019-06-26 | 2021-01-14 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置及び電子機器 |
KR20210055147A (ko) | 2019-11-06 | 2021-05-17 | 삼성전자주식회사 | 이미지 센서 및 그 제조 방법 |
JP2021077776A (ja) * | 2019-11-11 | 2021-05-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び電子機器 |
JPWO2021161855A1 (ja) * | 2020-02-12 | 2021-08-19 | ||
WO2021171785A1 (ja) * | 2020-02-28 | 2021-09-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および、テストシステム |
CN118160095A (zh) * | 2021-12-10 | 2024-06-07 | 索尼半导体解决方案公司 | 成像装置 |
US11979675B2 (en) * | 2022-04-25 | 2024-05-07 | Sony Semiconductor Solutions Corporation | Image sensing device with event based vision sensor pixels and imaging pixels |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012015276A (ja) * | 2010-06-30 | 2012-01-19 | Canon Inc | 固体撮像装置 |
JP2014022561A (ja) * | 2012-07-18 | 2014-02-03 | Sony Corp | 固体撮像装置、及び、電子機器 |
JP2014072418A (ja) * | 2012-09-28 | 2014-04-21 | Sony Corp | 半導体装置、固体撮像装置、および半導体装置の製造方法 |
US8710607B2 (en) * | 2012-07-12 | 2014-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for image sensor packaging |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007294488A (ja) * | 2006-04-20 | 2007-11-08 | Shinko Electric Ind Co Ltd | 半導体装置、電子部品、及び半導体装置の製造方法 |
JP5559452B2 (ja) * | 2006-12-20 | 2014-07-23 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
JP5985136B2 (ja) * | 2009-03-19 | 2016-09-06 | ソニー株式会社 | 半導体装置とその製造方法、及び電子機器 |
KR20230130169A (ko) * | 2011-05-24 | 2023-09-11 | 소니그룹주식회사 | 반도체 장치 |
-
2016
- 2016-12-20 JP JP2016246946A patent/JP2018101699A/ja active Pending
-
2017
- 2017-09-25 DE DE112017006410.4T patent/DE112017006410T5/de active Pending
- 2017-09-25 WO PCT/JP2017/034408 patent/WO2018116559A1/ja active Application Filing
- 2017-09-25 US US16/462,445 patent/US10879293B2/en active Active
- 2017-09-25 CN CN201780076651.0A patent/CN110073492B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012015276A (ja) * | 2010-06-30 | 2012-01-19 | Canon Inc | 固体撮像装置 |
US8710607B2 (en) * | 2012-07-12 | 2014-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for image sensor packaging |
JP2014022561A (ja) * | 2012-07-18 | 2014-02-03 | Sony Corp | 固体撮像装置、及び、電子機器 |
JP2014072418A (ja) * | 2012-09-28 | 2014-04-21 | Sony Corp | 半導体装置、固体撮像装置、および半導体装置の製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3846204A4 (en) * | 2018-08-31 | 2023-07-26 | Sony Semiconductor Solutions Corporation | SEMICONDUCTOR DEVICE |
US12002831B2 (en) | 2018-08-31 | 2024-06-04 | Sony Semiconductor Solutions Corporation | Semiconductor device |
US11742374B2 (en) | 2018-10-05 | 2023-08-29 | Sony Semiconductor Solutions Corporation | Semiconductor device, method of manufacturing semiconductor device, and imaging element |
US11195870B2 (en) | 2019-03-05 | 2021-12-07 | Canon Kabushiki Kaisha | Semiconductor apparatus and device |
JP2022519660A (ja) * | 2019-04-15 | 2022-03-24 | 長江存儲科技有限責任公司 | プログラマブルロジックデバイスおよびダイナミックランダムアクセスメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法 |
US11721668B2 (en) | 2019-04-15 | 2023-08-08 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having programmable logic device and dynamic random-access memory and methods for forming the same |
JP7375025B2 (ja) | 2019-04-15 | 2023-11-07 | 長江存儲科技有限責任公司 | プログラマブルロジックデバイスおよびダイナミックランダムアクセスメモリーを有する結合された半導体デバイス、ならびに、それを形成するための方法 |
US11996389B2 (en) | 2019-04-15 | 2024-05-28 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having programmable logic device and dynamic random-access memory and methods for forming the same |
US11711913B2 (en) | 2019-04-30 | 2023-07-25 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having programmable logic device and NAND flash memory and methods for forming the same |
US11961783B2 (en) | 2019-05-20 | 2024-04-16 | Sony Semiconductor Solutions Corporation | Semiconductor apparatus and electronic apparatus |
WO2021001719A1 (ja) * | 2019-07-04 | 2021-01-07 | 株式会社半導体エネルギー研究所 | 撮像装置および電子機器 |
Also Published As
Publication number | Publication date |
---|---|
US20190386052A1 (en) | 2019-12-19 |
US10879293B2 (en) | 2020-12-29 |
CN110073492A (zh) | 2019-07-30 |
JP2018101699A (ja) | 2018-06-28 |
DE112017006410T5 (de) | 2019-08-29 |
CN110073492B (zh) | 2024-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2018116559A1 (ja) | 固体撮像装置、固体撮像装置の製造方法および電子機器 | |
TWI773736B (zh) | 固態成像裝置 | |
JP5696513B2 (ja) | 固体撮像装置とその製造方法、及び電子機器 | |
JP6885393B2 (ja) | 固体撮像装置、固体撮像装置の製造方法および電子機器 | |
KR102537626B1 (ko) | 촬상 장치 및 전자 기기 | |
TWI820028B (zh) | 半導體裝置 | |
JP2020129672A (ja) | 固体撮像装置及び電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17885194 Country of ref document: EP Kind code of ref document: A1 |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 17885194 Country of ref document: EP Kind code of ref document: A1 |