JP2018032652A - 配線基板およびこれを用いた半導体素子の実装構造 - Google Patents

Abstract

【課題】実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、所定の実装高さで容易に実装することが可能な配線基板、および実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが所定の実装高さで実装された半導体素子の実装構造を提供すること。【解決手段】上面に実装高さの高い第１の半導体素子１１を実装する第１の実装部１０ａと、第１の半導体素子１１よりも実装高さの低い第２の半導体素子１２を実装する第２の実装部１０ｂとを有する配線基板１０であって、第１の実装部１０ａの高さが第２の実装部１０ｂの高さよりも高く形成されている。【選択図】図１

Description

本発明は、複数の半導体素子を搭載する配線基板およびこれを用いた半導体素子の実装構造に関するものである。

従来、図７に示すように、一つの配線基板５０に、第１の半導体素子４１と第２の半導体素子４２とを、その一部が上下に重なるようにして実装する半導体素子の実装構造が知られている。

この実装構造においては、第１の半導体素子４１と第２の半導体素子４２とで配線基板５０への実装高さを異ならせる必要がある。そのため、実装高さの高い第１の半導体素子４１と配線基板５０との間にインターポーザ４３を介在させて実装している。

しかしながら、この実装構造においては、図８に示すように、配線基板５０と、第１および第２の半導体素子４１，４２と、インターポーザ４３とを別々に準備するとともに、図９（ａ）に示すように、配線基板５０とインターポーザ４３とを予め接続しておくか、あるいは、図９（ｂ）に示すように、第１の半導体素子４１とンターポーザ４３とを予め接続しておく必要がある。そのため、配線基板５０への第１の半導体素子４１および第２の半導体素子４２の実装が煩雑であった。また、第１の半導体素子４１の実装高さに関しては、配線基板５０とインターポーザ４３との実装高さおよびインターポーザ４３と第１の半導体素子４１との実装高さの両方を制御する必要があり、第１の半導体素子４１の実装高さを所定の実装高さとすることが困難であった。

米国特許出願公開第２０１４／０２６４８３６号明細書

本発明が解決しようとする課題は、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、所定の実装高さで容易に実装することが可能な配線基板および実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが所定の実装高さで実装された半導体素子の実装構造を提供することにある。

本発明の配線基板は、上面に、実装高さの高い第１の半導体素子を実装する第１の実装部と、前記第１の半導体素子よりも実装高さの低い第２の半導体素子を実装する第２の実装部とを有する配線基板であって、前記第１の実装部の高さが前記第２の実装部の高さよりも高く形成されていることを特徴とするものである。

本発明の半導体素子の実装構造は、前記第１の実装部に前記１の半導体素子が実装されているとともに、前記第２の実装部に前記第２の半導体素子が実装されていることを特徴とするものである。

本発明の配線基板によれば、実装高さの高い第１の半導体素子が実装される第１の実装部の高さが、実装高さの低い第２の半導体素子を実装する第２の実装部の高さよりも高く形成されていることから、第１の実装部に第１の半導体素子を実装するとともに第２の実装部に第２の半導体素子を実装することで、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とを、所定の実装高さで容易に実装することができる。

また、本発明の半導体素子の実装構造によれば、実装高さが低い第２の半導体素子が実装された第２の実装部よりも高く形成された第１の実装部に実装高さが高い第１の半導体素子が実装されていることから、実装高さの高い第１の半導体素子と実装高さの低い第２の半導体素子とが所定の実装高さで実装された半導体素子の実装構造を提供することができる。

図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。 図２は、図１に示す配線基板に半導体素子を実装した半導体素子の実装構造を示す概略断面図である。 図３（ａ），（ｂ）は、図１に示す配線基板の製造方法を説明するための概略断面図である。 図４は、本発明の配線基板の実施形態の他の例を示す概略断面図である。 図５は、図４に示す配線基板に半導体素子を実装した半導体素子の実装構造を示す概略断面図である。 図６（ａ），（ｂ）は、図４に示す配線基板の製造方法を説明するための概略断面図である。 図７は、従来の半導体素子の実装構造を示す概略断面図である。 図８は、従来の配線基板に半導体素子を実装する前の状態を示す概略断面図である。 図９（ａ），（ｂ）は、従来の配線基板に半導体素子を実装する前の状態を示す概略断面図である。

次に、本発明の配線基板およびこれを用いた半導体素子の実装構造の実施形態の一例を図１〜３を参照して説明する。

図１に示すように、本例の配線基板１０は、絶縁基板１と配線導体２とソルダーレジスト層３とから成る。配線基板１０は、その上面に第１の実装部１０ａと第２の実装部１０ｂとを有している。第１の実装部１０ａには、第１の半導体素子１１が実装される。第２の実装部１０ｂには、第２の半導体素子１２が実装される。また、配線基板１０の下面は、外部の電気回路基板に接続するための外部接続面を形成している。

絶縁基板１は、コア絶縁層１ａとその上下面に積層されたビルドアップ絶縁層１ｂ〜１ｉとから成る。

コア絶縁層１ａは、例えばガラスクロス入りの熱硬化性樹脂から成る。熱硬化性樹脂としては、ビスマレイミドトリアジン樹脂やエポキシ樹脂等が用いられる。コア絶縁層１ａの厚みは０．１〜０．８ｍｍ程度である。コア絶縁層１ａの上面から下面にかけては、複数のスルーホール４が形成されている。スルーホール４の直径は、１００〜２００μｍ程度である。コア絶縁層１ａの上下面およびスルーホール４の内壁には配線導体２が被着されている。配線導体２が被着されたスルーホール４の内部は、孔埋め樹脂５により充填されている。

ビルドアップ絶縁層１ｂ〜１ｉは、ガラスクロス無しの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂等が用いられる。ビルドアップ絶縁層１ｂ〜１ｉの厚みは、それぞれ１０〜５０μｍ程度である。各ビルドアップ絶縁層１ｂ〜１ｉの上面から下面にかけては、複数のビアホール６が形成されている。ビアホール６の直径は、３０〜１００μｍ程度である。各ビルドアップ絶縁層１ｂ〜１ｉの表面およびビアホール６内には、配線導体２が被着されている。

配線導体２は、銅箔や銅めっきから成る。配線導体２の厚みは、コア絶縁層１ａの上下面およびスルーホール４の内壁ならびに各ビルドアップ絶縁層１ｂ〜１ｉの表面で５〜２５μｍ程度である。なお、ビアホール６内は、配線導体２により完全に充填されている。

配線導体２は、第１の搭載部１０ａにおいて、第１の半導体素子接続パッド７ａを形成している。また、配線導体２は、第２の搭載部１０ｂにおいて、第２の半導体素子接続パッド７ｂを形成している。第１の半導体素子接続パッド７ａには、第１の半導体素子１１の電極端子１３が半田バンプ１４を介して接続される。第２の半導体素子接続パッド７ｂには、第２の半導体素子１２の電極端子１５が半田バンプ１６を介して接続される。

さらに、配線導体２は、配線基板１０の下面において、外部の電気回路基板に接続するための外部接続パッド８を形成している。外部接続パッド８には、外部の電気回路基板の配線導体が半田ボール等を介して接続される。

ソルダーレジスト層３は、感光性の熱硬化性樹脂から成る。感光性の熱硬化性樹脂としては、例えばアクリル変性エポキシ樹脂等が用いられる。ソルダーレジスト層３の厚みは、１０〜５０μｍ程度である。上面側のソルダーレジスト層３は、第１の半導体素子接続パッド７ａを露出させる開口部および第２の半導体素子接続パッド７ｂを露出させる開口部を有している。下面側のソルダーレジスト層３は、外部接続パッド８を露出させる開口部を有している。

ところで、本例の配線基板１０においては、第１の実装部１０ａの高さが第２の実装部１０ｂの高さよりも高くなっている。具体的には、第１の実装部１０ａは、最上層のビルドアップ絶縁層１ｅ上に設けられているのに対して、第２の実装部１０ｂは、その下層のビルドアップ絶縁層１ｄ上に設けられている。このため、第１の実装部１０ａの高さが第２の実装部１０ｂの高さよりもビルドアップ絶縁層１ｅの１層分、つまり１０〜５０μｍ高くなっている。これにより、第１の半導体素子１１の実装高さを、第２の半導体素子１２の実装高さよりも高いものとすることができる。なお、ここでいう実装高さとは、ある基準水平面から第１の半導体素子１１の下面または第２の半導体素子１２の下面までの高さをいう。

図２に、本例の配線基板１０に第１の半導体素子１１および第２の半導体素子１２を実装した半導体素子の実装構造を示す。本例の配線基板１０によれば、実装高さの高い第１の半導体素子１１が実装される第１の実装部１０ａの高さが、実装高さの低い第２の半導体素子１２を実装する第２の実装部１０ｂの高さよりも高く形成されていることから、第１の実装部１０ａに第１の半導体素子１１を実装するとともに第２の実装部１０ｂに第２の半導体素子１２を実装することで、実装高さの高い第１の半導体素子１１と実装高さの低い第２の半導体素子１２とを、所定の実装高さで容易に実装することができる。

また、本例の半導体素子の実装構造によれば、実装高さが低い第２の半導体素子１２が実装された第２の実装部１０ｂよりも高く形成された第１の実装部１０ａに実装高さが高い第１の半導体素子１１が実装されていることから、実装高さの高い第１の半導体素子１１と実装高さの低い第２の半導体素子１２とが所定の実装高さで実装された半導体素子の実装構造を提供することができる。

なお、上述した配線基板１０は、例えば以下のようにして製造される。先ず、図３（ａ）に示すように、最上層のビルドアップ絶縁層１ｅおよび上側のソルダーレジスト層３が第２の実装部１０ｂとなる領域を覆うように形成された配線基板１０の前駆体１０Ｐを常法により形成する。次に、図３（ｂ）に示すように、前駆体１０Ｐ上に、第１の実装部１０ａを覆うとともに第２の実装部１０ｂに対応する領域を露出させるマスクＭを形成し、このマスクＭを介してブラスト加工を施すことにより、第２の実装部１０ｂ上のビルドアップ絶縁層１ｅおよびソルダーレジスト層３を除去する。最後に、マスクＭを除去することにより配線基板１０を得る。

次に、本発明の配線基板およびこれを用いた半導体素子の実装構造の実施形態の他の例を図４〜６を参照して説明する。

図４に示すように、本例の配線基板３０は、いわゆるコアレス基板であり、絶縁基板２１と配線導体２２とソルダーレジスト層２３とから成る。配線基板３０は、その上面に第１の実装部３０ａと第２の実装部３０ｂとを有している。第１の実装部３０ａには、第１の半導体素子３１が実装される。第２の実装部３０ｂには、第２の半導体素子３２が実装される。また、配線基板３０の下面は、外部の電気回路基板に接続するための外部接続面を形成している。

絶縁基板１は、複数のビルドアップ絶縁層２１ａ〜２１ｇが上下に積層されて成る。ビルドアップ絶縁層２１ａ〜２１ｇは、ガラスクロス入りやガラスクロス無しの熱硬化性樹脂から成る。熱硬化性樹脂としては、エポキシ樹脂等が用いられる。ビルドアップ絶縁層２１ａ〜２１ｇの厚みは、それぞれ１０〜５０μｍ程度である。各ビルドアップ絶縁層２１ａ〜２１ｇの上面から下面にかけては、複数のビアホール２４が形成されている。ビアホール２４の直径は、３０〜１００μｍ程度である。各ビルドアップ絶縁層２１ａ〜２１ｇの表面およびビアホール２４内には、配線導体２２が被着されている。

配線導体２２は、銅箔や銅めっきから成る。配線導体２２の厚みは、各ビルドアップ絶縁層２１ａ〜２１ｇの表面で５〜２５μｍ程度である。なお、ビアホール２４内は、配線導体２２により完全に充填されている。

配線導体２２は、第１の搭載部３０ａにおいて、第１の半導体素子接続パッド２５ａを形成している。また、配線導体２２は、第２の搭載部３０ｂにおいて、第２の半導体素子接続パッド２５ｂを形成している。第１の半導体素子接続パッド２５ａには、第１の半導体素子３１の電極端子３３が半田バンプ３４を介して接続される。第２の半導体素子接続パッド２５ｂには、第２の半導体素子３２の電極端子３５が半田バンプ３６を介して接続される。

さらに、配線導体２２は、配線基板３０の下面において、外部の電気回路基板に接続するための外部接続パッド２６を形成している。外部接続パッド２６には、外部の電気回路基板配線導体が半田ボール等を介して接続される。

ソルダーレジスト層２３は、感光性の熱硬化性樹脂から成る。感光性の熱硬化性樹脂としては、アクリル変性エポキシ樹脂等が用いられる。本例の配線基板３０においては、ソルダーレジスト層２３は、絶縁基板２１の下面側のみに被着されている。ソルダーレジスト層２３は、外部接続パッド２６を露出させる開口部を有している。

ところで、本例の配線基板３０においては、第１の実装部３０ａの高さが第２の実装部３０ｂの高さよりも高くなっている。具体的には、第１の実装部３０ａは、最上層のビルドアップ絶縁層２１ａ上に設けられているのに対して、第２の実装部３０ｂは、その下層のビルドアップ絶縁層２１ｂ上に設けられている。このため、第１の実装部３０ａの高さが第２の実装部３０ｂの高さよりもビルドアップ絶縁層２１ａの１層分、つまり１０〜５０μｍ高くなっている。これにより、第１の半導体素子３１の実装高さを、第２の半導体素子３２の実装高さよりも高いものとすることができる。なお、ここでいう実装高さとは、ある基準水平面から第１の半導体素子３１下面または第２の半導体素子３２の下面までの高さをいう。

図５に、本例の配線基板３０に第１の半導体素子３１および第２の半導体素子３２を実装した半導体素子の実装構造を示す。本例の配線基板３０によれば、実装高さの高い第１の半導体素子３１が実装される第１の実装部３０ａの高さが、実装高さの低い第２の半導体素子３２を実装する第２の実装部３０ｂの高さよりも高く形成されていることから、第１の実装部３０ａに第１の半導体素子３１を実装するとともに第２の実装部３０ｂに第２の半導体素子３２を実装することで、実装高さの高い第１の半導体素子３１と実装高さの低い第２の半導体素子３２とを、所定の実装高さで容易に実装することができる。

また、本例の半導体素子の実装構造によれば、実装高さが低い第２の半導体素子３２が実装された第２の実装部３０ｂよりも高く形成された第１の実装部３０ａに実装高さが高い第１の半導体素子３１が実装されていることから、実装高さの高い第１の半導体素子３１と実装高さの低い第２の半導体素子３２とが所定の実装高さで実装された半導体素子の実装構造を提供することができる。

なお、上述した配線基板３０は、例えば以下のようにして製造される。先ず、図６（ａ）に示すように、最上層のビルドアップ絶縁層２１ａが第２の実装部３０ｂとなる領域を覆うように形成された配線基板３０の前駆体３０Ｐを常法により形成する。次に、図６（ｂ）に示すように、前駆体３０Ｐ上に、第１の実装部３０ａを覆うとともに第２の実装部３０ｂに対応する領域を露出させるマスクＭを形成し、このマスクＭを介してブラスト加工を施すことにより、第２の実装部３０ｂ上のビルドアップ絶縁層２１ａを除去する。最後に、マスクＭを除去することにより配線基板３０を得る。

１０，３０ 配線基板
１０ａ，３０ａ 第１の実装部
１０ｂ，３０ｂ 第２の実装部
１１，３１ 第１の半導体素子
１２，３２ 第２の半導体素子

Claims (2)

1. 上面に実装高さの高い第１の半導体素子を実装する第１の実装部と、前記第１の半導体素子よりも実装高さの低い第２の半導体素子を実装する第２の実装部とを有する配線基板であって、前記第１の実装部の高さが前記第２の実装部の高さよりも高く形成されていることを特徴とする配線基板。
2. 請求項１記載の配線基板の前記第１の実装部に前記１の半導体素子が実装されているとともに前記第２の実装部に前記第２の半導体素子が実装されていることを特徴とする半導体素子の実装構造。