[0001]本実施形態は、一般に発振器信号に関連し、特に、遅延ロック・ループを使用して局部発振器信号を生成することに関連する。
[0002]無線のための周波数プランニングは、例えば、電圧制御発振器(VCO)の出力周波数、局部発振器(LO)信号の周波数及び/又は生成方式、無線の信号経路中の1つ又は複数の中間周波数(IF)、等々を含む様々な信号周波数の選択及び使用を参照し得る。ダイレクト・サンプリング受信機は、受信された信号をダウンコンバートすることなく受信された信号をサンプルする。対照的に、ダイレクト・コンバージョン受信機は、同相(I)及び直角移相(Q)の信号を生成するために受信された信号をダウン・コンバートする(例えば、無線周波数(RF)からベースバンド周波数へ)ためにLO信号を使用し、その後、ベースバンド周波数においてI及びQ信号をサンプルする。受信された信号をダウン・コンバートすることは、より低い周波数サンプリング・クロック(ダイレクト・サンプリング受信機と比較すると)を可能にするが、局部発振器ノイズ及び/又はI/Q不整合に起因する信号障害を導入する。
[0003]VCOは、受信機においては、ダウン・コンバージョンのための、及び関連付けられた送信機においては、アップ・コンバージョンのためのLO信号を生成するために使用され得る。VCO周波数が、RF周波数に等しい、又は、RF周波数の整数の倍数である場合、ダイレクト・コンバージョン送受信機は、VCOプリングしがちであり得る。したがって、VCOプリングを最小化する方式でLO信号を生成することが望ましい。さらに、VCOプリングを最小化する方式でLO信号の多数の位相を生成することも望ましい。
[0004]この発明の概要は、発明を実施するための形態において以下にさらに説明される概念のセレクションを簡略化された形態で紹介するために提供される。この発明の概要は、本願の主題の重要な特徴または本質的な特徴を特定するように意図されておらず、本願の主題の範囲を限定するようにも意図されていない。
[0005]VCOプリングに比較的影響を受けない方式で、複数の位相遅延された信号を生成する動作のためのクロック生成回路及び方法が開示される。いくつかの実施形態について、VCOプリングは、発振信号の非整数比である周波数を有する局部発振器基準信号に応答して、遅延ロック・ループ(DLL)回路を使用して複数の位相遅延された局部発振器信号を生成することによって、最小化され得る。少なくとも1つの実施形態について、クロック生成回路は、電圧制御発振器(VCO)、周波数分周器、及びDLL回路を含む。VCOは、周波数を有する発振信号を生成し得る。VCOに結合された、周波数分周器は、発振信号の周波数の1/(n+0.5)倍に等しい周波数を有する局部発振器基準信号を生成し得、ここにおいて、nは、1以上の整数値であり、(n+0.5)は、非整数値である。局部発振器基準信号を受け取るための入力を含む、DLL回路は、複数の局部発振器信号位相を与えるための複数の出力を含み、ここにおいて、局部発振器信号位相は、互いに関して位相遅延される。例示的な実施形態について、DLL回路は、発振信号の期間の4分の1によって、以前の局部発振器信号位相に関して、各々位相遅延される4つの局部発振器信号位相を生成し得る。
[0006]少なくとも1つの実施形態について、周波数分周器は、nの値を示す制御信号を受け取るための制御端子を含み得る。この方式において、nの値、及び従って発振信号及び局部発振器基準信号との間の周波数関係(及び従って発振信号と局部発振器信号位相の間の周波数関係)は、動的に修正され得る。
[0007]いくつかの実施形態について、DLL回路は、位相及び周波数検出器、チャージ・ポンプ、及び遅延線を含み得る。位相及び周波数検出器は、基準信号及びフィードバック信号を受け取るための入力を含み得、基準信号及びフィードバック信号の間の位相差を示す制御信号を生成し得る。位相及び周波数検出器に結合された、チャージ・ポンプは、制御信号に応答して制御電圧を生成し得る。局部発振器基準信号(又は代替的に発振信号)を受け取るための第1の入力及び制御電圧を受け取るための第2の入力を含む、遅延線は、DLL回路の基準信号及びフィードバック信号、複数の局部発振器信号位相が導出され得る複数のDLL出力位相を生成し得る。少なくとも1つの実施形態について、遅延線は、それぞれDLL回路のフィードバック信号及び基準信号を生成するための、お互いから分離された、第1及び第2の信号経路を含み得る。さらに、遅延線は、複数の局部発振器信号位相を与える複数の直列接続された遅延要素を含み得る。
[0008]本実施形態は、例の目的で例証され、添付図面の図によって限定されることを意図されていない。
[0009]図1は、本実施形態が実装され得るダイレクト・コンバージョン送信機のブロック図である。
[0010]図2Aは、いくつかの実施形態による、クロック生成回路のブロック図である。
[0011]図2Bは、図2Aのクロック生成回路によって生成される4つの局部発振器信号位相の例示的なタイミング図を示す。
[0012]図3Aは、他の実施形態による、クロック生成回路のブロック図を示す。
[0013]図3Bは、図3Aのクロック生成回路に関連する局部発振器基準信号及びVCO信号の相対位相の例示的なタイミング図を示す。
[0014]図4Aは、さらに他の実施形態による、クロック生成回路のブロック図を示す。
[0015]図4Bは、図4Aのクロック生成回路に関連付けられた例示的な周波数範囲を例示する表である。
[0016]図5は、いくつかの実施形態による、遅延ロック・ループ(DLL)回路のブロック図を示す。
[0017]図6は、いくつかの実施形態による、例示的なクロック生成動作を描く例示的なフローチャートである。
[0018]図7は、いくつかの実施形態による、望ましいデューティサイクルを伴う、局部発振器信号位相の例示的な生成を例示するタイミング図である。
[0019]図8Aは、さらに他の実施形態による、クロック生成回路のブロック図を示す。
[0020]図8Bは、図8Aのクロック生成回路に関連する局部発振器信号位相及びDLL出力信号位相の例示的なタイミング図を示す。
詳細な説明
[0021]同様の参照番号は、全図面を通して対応する部分を指す。
[0022]本実施形態は、簡潔化のみのために例示的な周波数値を有する信号を処理する文脈で以下に議論される。本実施形態は、様々な適切な周波数及び/又は周波数範囲の信号を処理するために、及び任意の適切な符号化及び/又は変調技術を使用して信号を処理するために等しく適用可能であることは理解されるべきである。
[0023]以下の説明では、本開示の完全な理解を提供するために、特定のコンポーネント、回路、およびプロセスの例などの、多数の特定の詳細が説明される。また、以下の説明では、説明の目的で、本実施形態の完全な理解を提供するために、特定の専門用語が記載される。しかしながら、これらの特定の詳細が本実施形態を実現するために必要とされない場合もあることは、当業者にとって明らかであろう。他の事例では、周知の回路およびデバイスは、本開示を不明瞭にすることを避けるために、ブロック図形式で示される。ここで使用される「結合された」という用語は、直接接続されること、または、1つまたは複数の介在するコンポーネントまたは回路を通じて接続されることを意味する。本明細書で説明される様々なバスを通して供給される任意の信号は、他の信号と時間多重されて(time-multiplexed with)、1つまたは複数の共通バスを通して供給されうる。さらに、回路要素またはソフトウェアブロック間の相互接続は、バスまたは単一の信号線として示されうる。各々のバスは、代替として単一の信号線であることができ、各々の単一の信号線は、代替としてバスであることができ、単一の線またはバスは、コンポーネント間の通信のための無数の物理的または論理的なメカニズムのうちの任意の1つまたは複数を表すことができる。本実施形態は、本明細書で説明される特定の例に限定されるようには解釈されるべきではなく、添付の特許請求の範囲によって定義される全ての実施形態をそれらの範囲内に含むように解釈されるべきである。
[0024]図1は、従来型のダイレクト・コンバージョン送信機100のブロック図である。送信機100は、アンテナANT、ベースバンド・プロセッサ110、及びアナログ・フロント・エンド(AFE)120を含む。AFE120は、I信号経路についてデジタル・アナログ変換器(DAC)121A、I信号経路についてフィルタ122A、I信号経路について局部発振器(LO)ミキサ123A、Q信号経路についてDAC121B、Q信号経路についてフィルタ122B、Q信号経路についてLOミキサ123B、混合器(combiner)124、及び線形電力増幅器(PA)125を含む。第1のLOミキサ123Aは、同相局部発振器信号LO(I)及び
を伴うI信号をミキシングすることによって、I信号をベースバンドから直接キャリア周波数へアップコンバートし、及び第2のLOミキサ123Bは、直交局部発振器信号LO(Q)及び
を伴うQ信号をミキシングすることによって、Q信号をベースバンドから直接キャリア周波数へアップコンバートする、ここで、局部発振器信号の周波数は、キャリア周波数である。2つの同相局部発振器信号、LO(I)及び
は、互いに関して180度位相遅延され得、I経路について差分LO信号を与え得、同様に、2つの直交局部発振器信号、LO(Q)及び
は、互いに関して180度位相遅延され得、Q経路について差分LO信号を与え得る。いくつかの実施形態について、ミキサ123A−123Bは、それぞれ、差分I及びQ信号をアップコンバートし得る。混合器124は、アップコンバートされたI及びQ信号を混合し、及びPA125は、アンテナANTを介してTXとして送信のために混合されたI/O信号を増幅する。
[0025]図2Aは、4つの局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成するクロック生成回路200のブロック図を示す、それらは、順に、ベースバンドからRFへI及びQ信号をアップコンバートするために図1の送信機100のアップコンバージョン・ミキサによって使用され得、又は、同様にRF信号をベースバンドI及びQ信号へダウンコンバートするために受信機(簡潔のために図示せず)のダウンコンバージョン・ミキサによって使用され得る。クロック生成回路200は、遅延ロック・ループ(DLL)回路220に結合されたVCO210を含む。任意の適切なVCO又は他の適切な発振器回路であり得る、VCO210は、RF周波数(すなわち、fVCO=fRF)に等しい、周波数fVCOの発振信号(VCO)を生成する。DLL回路220は、発振信号に応答して局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成する複数の遅延タップ(簡潔のために図2Aにおいて図示せず)及び遅延線を含む。図2Bのタイミング図250において描かれるように、4つの局部発振器信号位相LO(I)、LO(Q)、
、及び
は、例えば、LO(I)信号位相が、
信号位相を生成するために、VCO期間の1/2遅延され、及びLO(Q)信号位相は、
信号位相を生成するために、VCO期間の1/2遅延されるように、互いに関して交互に配列される。ここで留意すべきは、LO(I)及びLO(Q)信号位相は、VCO期間の1/4(例えば、90度)互いに関して位相遅延され、
、及び
信号位相は、VCO期間の1/4(例えば、90度)互いに関して位相遅延されることである。VCOプリング(例えば、fVCOがRF周波数に等しいので、)に敏感であるが、クロック生成回路200は、送信機100が比較的低送信出力電力レベルで動作しているとき、受信機、又は送信機100における使用のために適用可能であり得る。図2Aの実施形態は、VCO210及びDLL回路220の間の整数周波数分周器(簡潔のために図示せず)を提供することによって、n倍のRF周波数でVCO210を発信することを可能にすることによって一般化され得る、ここにおいて、nは整数である。整数周波数分周器は、整数nによってVCO周波数fVCOを分周し得、DLL回路220へ基準信号として周波数分周された信号(例えば、RF周波数に等しい周波数を有する)を提供し得る。
[0026]図3Aは、本実施形態に従って、送信機において使用されるとき、VCOプリングを減らす(例えば、図2Aのクロック生成回路200と比較すると)方式で局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成するクロック生成回路300を示す。クロック生成回路300は、VCO310、1.5分周回路315、及びDLL回路320を含む。VCO310は、DLL回路320へ結合された、1.5分周回路315へ結合される。任意の適切なVCO又は他の適切な発振器回路であり得る、VCO310は、RF周波数の1.5倍に等しい(すなわち、fVCO=1.5×fRF)周波数fVCOの発振信号(VCO)を生成する。1.5分周回路315は、周波数fLO_REFの局部発振器基準信号(LO_REF)を生成するために、係数N=1.5によってVCO信号を分周する。したがって、発振信号の周波数fVCOは、LO基準信号LO_REFの周波数fLO_REFの1.5倍であり、局部発振器基準信号周波数fLO_REFは、RF周波数fRFに等しい。DLL回路320は、局部発振器基準信号に応答して、局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成する複数の遅延タップ(簡潔のため図3Aにおいて図示せず)及び遅延線を含む。4つの局部発振器信号位相、LO(I)、LO(Q)、
、及び
は、例えば、LO(I)信号位相は、
信号位相を生成するために、VCO期間の1/2遅延され、LO(Q)信号位相は、
信号位相を生成するためにVCO期間の1/2遅延されるように、互いに関して交互に配列される(例えば、図2Bのタイミング図250において描かれるように)。
[0027]図3Bは、周波数fLO_REFの局部発振器基準信号LO_REF及び周波数fVCOのVCO信号の波形を描く、タイミング図350である。上述したように、図3Aの例示的な実施形態について、VCO信号の周波数fVCOは、LO基準信号の周波数fLO_REFの1.5倍に等しく、したがって、LO基準信号の期間は、VCO信号の期間の1.5倍に等しい。VCO信号の周波数fVCOは、LO基準信号の周波数fLO_REFの非整数倍数(すなわち、N=1.5)であるので、クロック生成回路300は、VCOプリングにより少なく影響を受ける(例えば、図2Aのクロック生成回路200と比較すると)。係数N=1.5によってVCO信号を正確に分周するための1.5分周回路について、1.5分周回路315は、VCO信号の立ち上がり及び立下りエッジを変えることによってトリガされる(例えば、図3Bにおいて描かれるように)。しかしながら、VCO信号の立ち上がり及び立下りエッジを変えることに伴い1.5分周回路315をトリガすることは、もし、VCO信号のデューティサイクルが50%ではない場合、0.5×fRF、1.5×fRF、2.5×fRF等々に等しい周波数においてスパー(spur)を望ましくなく生成しうる。
[0028]図3Aの実施形態は、例えば、図4Aに示されるように、1.5分周回路315を(n+0.5)分周回路に置き換えることによって一般化され得る。特に、図4Aは、VCO410、(n+0.5)分周回路415、及びDLL回路420を含むクロック生成回路400を示す。VCO410は、DLL回路420に結合された、(n+0.5)分周回路に結合される。任意の適切なVCO又は他の適切な回路であり得る、VCO410は、局部発振器基準信号LO_REFの周波数fLO_REFのn+0.5倍に等しい周波数fVCOを有する発振信号(VCO)を生成する(すなわち、fVCO=(n+0.5)×fLO_REF)。(n+0.5)分周回路415は、局部発振器基準信号LO_REFを生成するために、n+0.5に等しい係数によってVCO信号を分周する。DLL回路420は、局部発振器基準信号LO_REFに応答して、局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成する複数の遅延タップ(簡潔のために図4Aにおいて図示せず)及び遅延線を含む。4つの局部発振器信号位相、LO(I)、LO(Q)、
、及び
は、例えば、LO(I)信号位相は、
信号位相を生成するために、LO期間の1/2遅延され、LO(Q)信号位相は、
信号位相を生成するためにLO期間の1/2遅延されるように、互いに関して交互に配列される(例えば、図2Bのタイミング図250において描かれるように)。
[0029]図4Aの例示的な実施形態について、nの値は、プログラマブルであり、(n+0.5)分周回路415に制御信号(CTRL)として与えられうる整数である。VCO信号の周波数fVCO及び局部発振器基準信号LO_REFの周波数fLO_REFの間の非整数関係のため、クロック生成回路400は、VCOプリングにより少なく影響を受ける(例えば、図2Aのクロック生成回路20と比較すると)。nの値はプログラマブルである(及び例えば、(n+0.5)分周回路415へ与えられる制御信号の値を修正することによって、動的に調節され得る)ので、クロック生成回路400は、比較的小さいVCO同調範囲を伴う比較的大きなRF周波数範囲を達成し得る(例えば、図2Aのクロック生成回路200と比較すると)。例えば、図4Bは、3400MHzから4200MHzまでのVCO同調範囲に関連付けられたクロック生成回路400の例示的なRF周波数範囲を描く表450を示す。図4Bに描かれているように、クロック生成回路400は、21.1%VCO同調範囲を伴う400MHz乃至933MHz(〜80%)のRF周波数範囲をカバーし得る。
[0030]図5は、上述されたDLL回路220、320、及び/又は420の内の1つの実施形態であり得るDLL回路500を示す。DLL回路500は、位相及び周波数検出器(PFD)502、チャージ・ポンプ504、ループ・フィルタ506、及び電圧制御遅延線510を含む。PFD502は、その入力において、基準信号(REF)及びフィードバック信号(FB)を受け取る。PFD502は、アップ(UP)及びダウン(DN)制御信号を生成するために、REF信号の位相とFB信号の位相とを比較する。チャージ・ポンプ504は、2つの信号FB及びREFの間の位相差に比例する電荷(Qc)を生成するために、UP及びDN制御信号を使用する。チャージ・ポンプ504によって生成された電荷は、フィルタ506によってフィルタ(例えば、積分)され、及び遅延線510の制御端子へ制御電圧Vcとして与えられる。
[0031]いくつかの実施形態について、図5のDLL回路は、局部発振器基準信号LO_REFの期間ごとについて基準(REF)信号及びフィードバック(FB)信号の位相の1つの比較を実行し得る。もし、局部発振器基準信号の周波数fLO_REFが比較的高い(例えば、いくつかの特定のしきい周波数より大きい)場合、この比較的高い周波数において動作することは、位相及び周波数検出器502及びチャージ・ポンプ504にとっては可能ではないかもしれない。この場合において、位相及び周波数検出器502は、局部発振器基準信号のM期間ごとに一回のみ基準信号及びフィードバック信号を比較するように構成され得、ここにおいて、Mは整数であり、したがって、Mの係数によって位相及び周波数検出器502及びチャージ・ポンプ504の動作の頻度を減らす。
[0032]遅延線510は、局部発振器基準信号LO_REFを受け取るための入力端子、REF信号を与えるための第1の出力端子、及びFB信号を与えるための第2の出力端子を含む。さらに、遅延線510は、バッファ回路511−512の第1のセット、バッファ回路521−522の第2のセット、及び4つの直列接続された遅延素子531−534を含む。遅延線510の入力端子及び第1の出力端子の間に結合される、第1のバッファ回路511−512は、局部発振器基準信号LO_REFに基づいてREF信号を生成する第1の信号経路を形成する。いくつかの実施形態について、第1のバッファ回路511−512は、REF信号を生成するために、LO基準信号LO_REFをバッファし得る(例えば、のドライブ強度を増加させ得る)。
[0033]遅延線510の入力端子及び第2の出力端子の間に結合される、第2のバッファ回路521−522及び遅延素子531−534は、局部発振器基準信号LO_REFに基づいて、FB信号を生成する第2の信号経路を形成する。バッファ回路521は、入力端子及び直列接続された遅延素子531−534の間に結合され、バッファ回路522は、直列接続された遅延素子531−534及び第2の出力端子の間に結合される。バッファ回路521は、遅延素子531−534によって処理する前にLO基準信号LO_REFをバッファし(例えば、のドライブ強度を増加させ)得、バッファ回路522は、FB信号をバッファし(例えば、のドライブ強度を増加させ)得る。いくつかの実施形態について、バッファ回路521は、バッファ回路511に関連付けられた任意の伝搬遅延を一致させ(又は、そうでなければ、オフセットし)得、バッファ回路522は、バッファ回路512に関連付けられた任意の伝搬遅延を一致させ(又は、そうでなければ、オフセットし)得る。他の実施形態については、バッファ回路511−512及び/又はバッファ回路521−522は、省略され得る。
[0034]直列接続された遅延素子531−534は、局部発振器信号位相LO(I)、LO(Q)、
、及び
の4つの位相が生成され得る、4つの対応する遅延タップT1−T4を与える。上述されたように、局部発振器信号位相LO(I)、LO(Q)、
、及び
は、図1の送信機100のミキサ123A及び123B(又は同様に、受信機のダウン・コンバージョン・ミキサ)へ与えられ得る。より特に、遅延素子531−534は、局部発振器信号位相LO(I)、LO(Q)、
、及び
をそれぞれ生成するために、Vcに応答して局部発振器基準信号LO_REFを選択的に遅延させ得る。さらに、FB信号は、FB信号の期間が、局部発振器基準信号fLO_REFの期間に等しくなるまで、遅延線510からの出力として、遅延素子531−534によって与えられる遅延を調節する(例えば、制御電圧Vcに応答して)ことによってREF信号を同期化され(例えば、遅延ロックされ)得る。
[0035]他の実施形態について、遅延素子の他の数は、例えば、位相遅延された局部発振器信号の他の数を与えるために遅延線510内に与えられ得る。したがって、遅延線510は、4つの遅延素子531−534を含むように、図5において示されるが、遅延線510は、遅延素子のより多い数又はより少ない数を含み得る。同様に、バッファ回路511−512の他の数は、第1の信号線内に与えられ得、バッファ回路521−522の他の数は、第2の信号線内に与えられ得る。
[0036]クロック生成回路400の例示的な動作は、図6の例示定期なフローチャート600に関して以下に説明される。第1に、VCO410は、周波数fVCOの発振信号を生成する(601)。その後、(n+0.5)分周回路415は、発振信号に基づいて周波数fLO_REFを伴う局部発振器基準信号LO_REFを生成し、ここにおいて、局部発振器基準信号周波数fLO_REFは、発振信号の周波数fVCOの1/(n+0.5)倍に等しい(ここにおいて、nは、1以上の整数値であり、n+0.5は、非整数値である)(602)。いくつかの実施形態について、nの値を示す制御信号(CTRL)は、(n+0.5)分周回路415に与えられ得る(602A)。この方式において、nの値、及び、したがって、発振信号の周波数fVCO及び局部発振器基準信号の周波数fLO_REFの間の関係は、動的に修正され得る。他の実施形態について、(n+0.5)分周回路415は、例えば、局部発振器基準信号周波数fLO_REFは、発振信号の周波数fVCOの1/n倍に等しくできるように、n分周回路によって置き換えられ得る。
[0037]次に、DLL回路420は、局部発振器基準信号LO_REFに基づいて、複数の局部発振器信号位相(例えば、LO(I)、LO(Q)、
、及び
)を生成し、ここにおいて、複数の局部発振器信号位相は、互いと同じ周波数を有し、互いに関して異なる位相を有する。
[0038]本明細書で説明された実施形態は、VCOプリングに影響を受け得ない方式で局部発振器信号の複数の位相を作り出すために使用されることは理解されるであろう。特に、局部発振器信号の4つの位相の生成は、I及びQ信号をアップ・コンバートする(RF信号をダウン・コンバートする)ための送信機(及び受信機)によって使用され得る。
[0039]遅延線510の遅延素子531−534間の不一致もチャージ・ポンプ504における欠陥により導入される静的な位相エラー及び/又はDLL回路500の基準及びフィードバック経路間の不一致も、生成されたLO信号位相のタイミングを変形させ得ることに留意すべきである。不一致は、より電力を浪費し、及びより回路領域を消費し得る、より大きな遅延素子を使用することによって減らされ得る。しかしながら、目下の送受信機は、一般的に、LO信号位相間の不一致を補償する(例えば、デジタル領域において送信された又は受信された信号をコントロールすることによって)ので、遅延線510の遅延素子531−534間の不一致を別々に補償することは必要とされ得ない。
[0040]DLL回路500内のノイズは、信号経路内のノイズを引き起こしうることもまた留意すべきである。DLLノイズは、回路領域のコスト及び電力消費において減らされ得る。しかしながら、LO基準信号の新しいエッジは、すべてのLOサイクルにおいて、遅延線510内のLO信号経路に注入されるので、LO信号経路間で生成されたノイズは、頻繁にリセットされ、及び、したがって、蓄積しない。結果として、DLL回路を使用するLO信号位相の生成は、本実施形態に関して上述されたように、とても低い電力を浪費することによるノイズ要件を満足させ得る。
[0041]図7は、いくつかの実施形態に従うDLL出力位相を後処理することによって局部発振器信号位相の例示的な生成を例示するタイミング図700である。より特に、タイミング図700は、図5のDLL回路500の出力がどのように任意の所与のデューティサイクルDC=k/Nを有するLO信号位相を生成するために使用され得るかを描き、ここで、Nは、DLL回路500によって生成された局部発振器信号位相の数を示し、kは、1及びN−1の間の整数である。特に、n番目のデューティサイクルされた局部発振器信号位相は、遅延線510の(n+k)番目の遅延素子によって与えられた局部発振器信号位相の補数(complement)
と遅延線510のn番目の遅延素子によって与えられた局部発振器信号位相(LOn)とを論理的に組み合わせる(例えば、論理的にANDする)ことによって生成され得る。いくつかの実施形態について、(n+k)の値が、Nの値より大きいならば、値(n+k)−Nが使用され得る。
[0042]図8Aは、本実施形態に従って、VCOプリングを減らす方式で局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成し得る(例えば、図2Aのクロック生成回路200と比較すると)、クロック生成回路800を示す。クロック生成回路800は、VCO810、DLL回路820、及び複数のORゲートによって形成された組合せ論理回路830(簡潔のために図8Aには個別に図示せず)を含む。VCO810は、組合せ論理回路830に結合される、DLL回路820に結合される。任意の適切なVCO又は他の適切な回路であり得る、VCO810は、RF周波数の1/2に等しい周波数fVCOの発振信号を生成する(すなわち、fVCO=fRF/2)。図5のDLL回路500の1つ又は複数の実施形態を使用して形成され得る、DLL回路820は、8つの異なるDLL出力位相
から
を生成するために発振信号を遅延させ、各々は、無線周波数における所望のデューティサイクルの1/2に等しいデューティサイクルを有する。したがって、少なくともいくつかの実施形態について、DLL回路820は、8つのDLL出力位相
から
を与えるために、8つの遅延タップ(簡潔のために図示せず)を含み得る。
[0043]組合せ論理回路830は、局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成するために、8つのDLL出力位相
から
の対応するペアを論理的にORする。いくつかの実施形態について、組合せ論理回路830は、第1の局部発振器信号位相LO(I)を生成するために、DLL出力位相
及び
を論理的にORする第1のORゲートを含み、組合せ論理回路830は、第2の局部発振器信号位相LO(Q)を生成するために、DLL出力位相
及び
を論理的にORする第2のORゲートを含み、組合せ論理回路830は、第3の局部発振器信号位相
を生成するために、DLL出力位相
及び
を論理的にORする第3のORゲートを含み、組合せ論理回路830は、第4の局部発振器信号位相
を生成するために、DLL出力位相
及び
を論理的にORする第4のORゲートを含む。いくつかの実施形態について、発振信号の周波数は、局部発振器信号位相LO(I)、LO(Q)、
、及び
の周波数の1/2に等しい。したがって、そのような実施形態について、組合せ論理回路830を使用する図8の実施形態は、局部発振器信号位相LO(I)、LO(Q)、
、及び
を生成するとき、発振信号の周波数fVCOを効果的に倍にし得る。
[0044]いくつかの実施形態について、発振信号の周波数fVCOは、局部発振器信号位相の周波数の1/K倍に等しく、組合せ論理回路830は、局部発振器信号位相の数Pを生成し、及び、DLL回路820は、DLL出力位相の対応する数Nを与えるために、出力の数N=P×Kを含み、ここにおいて、K、N、Pは、全て1より大きい整数である。少なくとも1つの実施形態について、K=2、N=8、及びP=4である。
[0045]図8Bは、DLL回路820によって生成される8つのDLL出力位相
から
を描くタイミング図850を示し、ここで、DLL出力位相
から
の各々は、12.5%デューティサイクルを有する。上述したように、4つの局部発振器信号位相LO(I)、LO(Q)、
、及び
は、8つのDLL出力位相
から
に応答して、組合せ論理回路830によって生成され得、各々は25%デューティサイクルを有する。上で述べたように、図8Aの例示的な実施形態について、発振信号の周波数fVCOは、RF周波数の1/2に等しい。発振信号の周波数fVCOは、RF周波数の1/2である(例えば、RF周波数の整数倍よりはむしろ)ので、クロック生成回路800は、VCOプリングに影響を受けにくい(例えば、図2Aのクロック生成回路200に比較すると)。
[0046]DLL回路820内の欠陥は、各VCO期間内に位置する2つのRF期間の間の不一致をもたらし得、0.5×fRF、1.5×fRF等々に等しい周波数におけるスパーをもたらしもしうる。
[0047]前述の明細書では、本実施形態は、その特定の例示的な実施形態に関して説明された。しかしながら、添付の特許請求の範囲に記載の開示のより広い範囲から逸脱することなく、多様な修正および変更がそれになされることは明らかであろう。それゆえに、本明細書および図面は、限定的な意味ではなく、例示的な意味において考慮されるべきである。例えば、図6の流れ図に図示された方法のステップは、他の適切な順序で実行され得、および/または複数のステップは、単一のステップ、に結合され得る。