JPH08298462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08298462A JPH08298462A JP7103746A JP10374695A JPH08298462A JP H08298462 A JPH08298462 A JP H08298462A JP 7103746 A JP7103746 A JP 7103746A JP 10374695 A JP10374695 A JP 10374695A JP H08298462 A JPH08298462 A JP H08298462A
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- Japan
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1019—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error by storing a corrected or correction value in a digital look-up table
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】アナログ信号入力の信号に対するA/D変換機
能を有する半導体装置のA/D変換誤差を正確に補正す
る。 【構成】マイクロコンピュータ21のVDD端子2、V
REF 端子3、VSS端子4、アナログ入力端子5およびデ
ータバス20に対し、外部抵抗1と、ラダー抵抗6と、
マルチプレクサ7と、デコーダ8と、コンパレータ9
と、スイッチ16および容量17を含むサンプル/ホー
ルド回路10と、逐次比較レジスタ11と、変換レジス
タ12と、スイッチ13および14と、抵抗18および
19を含む基準電圧発生回路15とを備えて構成されて
おり、基準電圧発生回路15の付加により、A/D変換
誤差が正確に補正される。
能を有する半導体装置のA/D変換誤差を正確に補正す
る。 【構成】マイクロコンピュータ21のVDD端子2、V
REF 端子3、VSS端子4、アナログ入力端子5およびデ
ータバス20に対し、外部抵抗1と、ラダー抵抗6と、
マルチプレクサ7と、デコーダ8と、コンパレータ9
と、スイッチ16および容量17を含むサンプル/ホー
ルド回路10と、逐次比較レジスタ11と、変換レジス
タ12と、スイッチ13および14と、抵抗18および
19を含む基準電圧発生回路15とを備えて構成されて
おり、基準電圧発生回路15の付加により、A/D変換
誤差が正確に補正される。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
外部からのアナログ入力信号に対応する入力回路機能を
具備する半導体装置に関する。
外部からのアナログ入力信号に対応する入力回路機能を
具備する半導体装置に関する。
【0002】
【従来の技術】従来の、この種の半導体装置の1例に含
まれるアナログ信号入力回路のブロック図が図6に示さ
れる。この従来例は、前記半導体装置として、マイクロ
コンピュータ21を適用例とした場合の1例を示してお
り、当該アナログ信号入力回路内に、外部から入力され
るアナログ入力信号をデジタル電圧に変換するA/D変
換回路が含まれている場合の1例である。なお、図6に
は、マイクロコンピュータ21の全体のブロック図は示
されていない。この従来例におけるアナログ信号入力回
路は、図6に示されるように、マイクロコンピュータ2
1のVDD端子2、VREF 端子3、VSS端子4、アナログ
入力端子5およびデータバス20に対応して、外部抵抗
1と、ラダー抵抗6と、マルチプレクサ7と、デコーダ
8と、コンパレータ9と、スイッチ16および容量17
を含むサンプル/ホールド回路10と、逐次比較レジス
タ11と、変換レジスタ12とを備えて構成されてお
り、電源電圧VDDを用いて、前記A/D変換回路に用い
られる入力基準電圧VREF を求められるように形成さ
れ、これにより構成部品点数が少ないという利点があ
る。
まれるアナログ信号入力回路のブロック図が図6に示さ
れる。この従来例は、前記半導体装置として、マイクロ
コンピュータ21を適用例とした場合の1例を示してお
り、当該アナログ信号入力回路内に、外部から入力され
るアナログ入力信号をデジタル電圧に変換するA/D変
換回路が含まれている場合の1例である。なお、図6に
は、マイクロコンピュータ21の全体のブロック図は示
されていない。この従来例におけるアナログ信号入力回
路は、図6に示されるように、マイクロコンピュータ2
1のVDD端子2、VREF 端子3、VSS端子4、アナログ
入力端子5およびデータバス20に対応して、外部抵抗
1と、ラダー抵抗6と、マルチプレクサ7と、デコーダ
8と、コンパレータ9と、スイッチ16および容量17
を含むサンプル/ホールド回路10と、逐次比較レジス
タ11と、変換レジスタ12とを備えて構成されてお
り、電源電圧VDDを用いて、前記A/D変換回路に用い
られる入力基準電圧VREF を求められるように形成さ
れ、これにより構成部品点数が少ないという利点があ
る。
【0003】図6において、外部からの電源電圧VDDが
VDD端子2に供給されており、VDD端子2とVREF 端子
3との間に接続されている外部抵抗(抵抗値:RL )1
と、当該VREF 端子3と接地点との間に接続されるラダ
ー抵抗(抵抗値:RI )6により分割されて定まる電圧
VREF =VDD・{RI /(RI +RL )}は、前述のよ
うに、アナログ入力端子5より入力されるアナログ入力
信号のA/D変換回路用の入力基準電圧として用いられ
る。また、前記アナログ入力回路は、アナログ入力端子
5より入力されるアナログ入力信号の電圧を保持するサ
ンプル/ホールド回路10と、ラダー抵抗6による分圧
電圧を選択するマルチプレクサ7と、マルチプレクサ7
の出力電圧とサンプル/ホールド回路10の出力電圧と
を比較照合するコンパレータ9と、コンパレータ9によ
る比較判定結果を格納する逐次比較レジスタ11と、逐
次比較レジスタ11の格納内容を受けてデコードし、マ
ルチプレクサ7に分圧電圧に対する選択情報を伝達する
デコーダ8と、A/D変換終了後に、逐次比較レジスタ
11の格納内容、即ちA/D変換結果を格納する変換レ
ジスタ12とを備えて構成される。
VDD端子2に供給されており、VDD端子2とVREF 端子
3との間に接続されている外部抵抗(抵抗値:RL )1
と、当該VREF 端子3と接地点との間に接続されるラダ
ー抵抗(抵抗値:RI )6により分割されて定まる電圧
VREF =VDD・{RI /(RI +RL )}は、前述のよ
うに、アナログ入力端子5より入力されるアナログ入力
信号のA/D変換回路用の入力基準電圧として用いられ
る。また、前記アナログ入力回路は、アナログ入力端子
5より入力されるアナログ入力信号の電圧を保持するサ
ンプル/ホールド回路10と、ラダー抵抗6による分圧
電圧を選択するマルチプレクサ7と、マルチプレクサ7
の出力電圧とサンプル/ホールド回路10の出力電圧と
を比較照合するコンパレータ9と、コンパレータ9によ
る比較判定結果を格納する逐次比較レジスタ11と、逐
次比較レジスタ11の格納内容を受けてデコードし、マ
ルチプレクサ7に分圧電圧に対する選択情報を伝達する
デコーダ8と、A/D変換終了後に、逐次比較レジスタ
11の格納内容、即ちA/D変換結果を格納する変換レ
ジスタ12とを備えて構成される。
【0004】一般に、半導体装置、即ち本従来例におい
ては、マイクロコンピュータ21に、このようなA/D
変換回路が搭載されている場合には、変換レジスタ12
の格納内容が、データバス20を介して、当該マイクロ
コンピュータ21の中央処理装置(以下、CPUと云
う:図示されない)に読み出される。なお、この場合に
は、A/D変換機能は逐次比較方式と呼ばれる方式に拠
っており、ラダー抵抗6による分圧出力電圧が、nビッ
トのデジタル値の重みづけと対応して選択されるように
構成される。即ち、VREF /2、VREF /4または3V
REF /4、VREF/8または3VREF /8または5V
REF /8または7VREF /8、……………、{(2m+
1)VREF /2n }(m=0、1、2、……、2nー1 )
が、逐次比較レジスタ11の格納内容に応じて選択され
て出力され、コンパレータ9において、サンプル/ホー
ルド回路10から出力されるアナログ入力信号の電圧と
逐次比較されて、当該比較結果は逐次比較レジスタ11
に入力され、当該逐次比較レジスタ11の最上位ビット
から順に格納される。このようにしてアナログ入力信号
に対するA/D変換が行われて、そのデジタル値は変換
レジスタ12に入力されて格納保持される。
ては、マイクロコンピュータ21に、このようなA/D
変換回路が搭載されている場合には、変換レジスタ12
の格納内容が、データバス20を介して、当該マイクロ
コンピュータ21の中央処理装置(以下、CPUと云
う:図示されない)に読み出される。なお、この場合に
は、A/D変換機能は逐次比較方式と呼ばれる方式に拠
っており、ラダー抵抗6による分圧出力電圧が、nビッ
トのデジタル値の重みづけと対応して選択されるように
構成される。即ち、VREF /2、VREF /4または3V
REF /4、VREF/8または3VREF /8または5V
REF /8または7VREF /8、……………、{(2m+
1)VREF /2n }(m=0、1、2、……、2nー1 )
が、逐次比較レジスタ11の格納内容に応じて選択され
て出力され、コンパレータ9において、サンプル/ホー
ルド回路10から出力されるアナログ入力信号の電圧と
逐次比較されて、当該比較結果は逐次比較レジスタ11
に入力され、当該逐次比較レジスタ11の最上位ビット
から順に格納される。このようにしてアナログ入力信号
に対するA/D変換が行われて、そのデジタル値は変換
レジスタ12に入力されて格納保持される。
【0005】また、特開昭61ー245065号公報に
は、アナログ入力信号を入力する際に、予め基準信号を
入力した時の補正値を記憶させておき、これを入力基準
電圧としてA/D変換を行う技術が、従来例の1つとし
て開示されている。
は、アナログ入力信号を入力する際に、予め基準信号を
入力した時の補正値を記憶させておき、これを入力基準
電圧としてA/D変換を行う技術が、従来例の1つとし
て開示されている。
【0006】
【発明が解決しようとする課題】上述した従来のアナロ
グ信号入力回路においては、外部抵抗1と、ラダー抵抗
6の抵抗値比により入力基準電圧EREF が定まるため
に、外部抵抗1とラダー抵抗6の製造上のばらつきおよ
び温度係数差などにより、前記入力基準電圧EREFに電
圧誤差が生じた場合には、アナログ入力電圧のA/D変
換値に変換誤差を生じるという欠点がある。
グ信号入力回路においては、外部抵抗1と、ラダー抵抗
6の抵抗値比により入力基準電圧EREF が定まるため
に、外部抵抗1とラダー抵抗6の製造上のばらつきおよ
び温度係数差などにより、前記入力基準電圧EREFに電
圧誤差が生じた場合には、アナログ入力電圧のA/D変
換値に変換誤差を生じるという欠点がある。
【0007】また、外部抵抗1の代りに、VREF 端子3
における消費電流を低減させることを目的として、MO
Sトランジスタなどのスイッチング素子を用いて構成す
る場合には、当該MOSトランジスタのオン抵抗による
入力基準電圧EREF の電圧降下が生じてA/D変換特性
に誤差が生じるが、この変換誤差を補正することは容易
ではないという欠点がある。
における消費電流を低減させることを目的として、MO
Sトランジスタなどのスイッチング素子を用いて構成す
る場合には、当該MOSトランジスタのオン抵抗による
入力基準電圧EREF の電圧降下が生じてA/D変換特性
に誤差が生じるが、この変換誤差を補正することは容易
ではないという欠点がある。
【0008】そして、更に、外部抵抗1とラダー抵抗6
に誤差がない場合においても、電源電圧VDDに電圧変動
が発生した場合には、アナログ入力信号に対するA/D
変換特性に誤差が生じるが、この変換誤差についても容
易に補正することができないという欠点がある。
に誤差がない場合においても、電源電圧VDDに電圧変動
が発生した場合には、アナログ入力信号に対するA/D
変換特性に誤差が生じるが、この変換誤差についても容
易に補正することができないという欠点がある。
【0009】また、前記特開昭61ー245065号公
報の場合には、入力信号を増幅する増幅器に用いられて
いる回路部品のばらつき等を補正するために、予め対応
する補正値が生成されて回路内に保持されているが、A
/D変換回路に対する入力基準電圧誤差を測定するため
の手段については技術的な対応策が全く示されていない
という欠点がある。
報の場合には、入力信号を増幅する増幅器に用いられて
いる回路部品のばらつき等を補正するために、予め対応
する補正値が生成されて回路内に保持されているが、A
/D変換回路に対する入力基準電圧誤差を測定するため
の手段については技術的な対応策が全く示されていない
という欠点がある。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
アナログ信号の入力に対応して、当該アナログ信号をデ
ジタル信号に変換し、所定の内部回路に伝達するA/D
変換回路を含むアナログ信号入力手段を具備する半導体
装置において、予め前記A/D変換回路の変換誤差を測
定する手段として、前記半導体装置のアナログ信号入力
端子と前記A/D変換回路のアナログ信号入力端との間
に接続され、前記変換誤差測定時に前記アナログ信号の
前記A/D変換回路に対する入力回路をオフとする第1
の切替回路と、前記変換誤差測定時に、前記A/D変換
回路のA/D変換用基準電圧に対する校正用基準電圧を
生成して出力する基準電圧発生回路と、前記基準電圧発
生回路の電圧出力端と、前記A/D変換回路のアナログ
信号入力端との間に接続され、前記変換誤差測定時に前
記校正用基準電圧の前記A/D変換回路に対する入力回
路をオンとする第2の切替回路と、前記変換誤差測定時
に、前記校正用基準電圧の入力に対応して、前記A/D
変換回路より出力される前記A/D変換用基準電圧の誤
差値を記憶保持する誤差値記憶回路と、を少なくとも前
記アナログ信号入力手段の内部に備え、当該半導体装置
内に含まれる演算手段により、前記誤差値を基にして所
定の補正係数を算出し、当該補正係数をアナログ入力信
号のA/D変換値に乗じて補正値を得ることを特徴とし
ている。
アナログ信号の入力に対応して、当該アナログ信号をデ
ジタル信号に変換し、所定の内部回路に伝達するA/D
変換回路を含むアナログ信号入力手段を具備する半導体
装置において、予め前記A/D変換回路の変換誤差を測
定する手段として、前記半導体装置のアナログ信号入力
端子と前記A/D変換回路のアナログ信号入力端との間
に接続され、前記変換誤差測定時に前記アナログ信号の
前記A/D変換回路に対する入力回路をオフとする第1
の切替回路と、前記変換誤差測定時に、前記A/D変換
回路のA/D変換用基準電圧に対する校正用基準電圧を
生成して出力する基準電圧発生回路と、前記基準電圧発
生回路の電圧出力端と、前記A/D変換回路のアナログ
信号入力端との間に接続され、前記変換誤差測定時に前
記校正用基準電圧の前記A/D変換回路に対する入力回
路をオンとする第2の切替回路と、前記変換誤差測定時
に、前記校正用基準電圧の入力に対応して、前記A/D
変換回路より出力される前記A/D変換用基準電圧の誤
差値を記憶保持する誤差値記憶回路と、を少なくとも前
記アナログ信号入力手段の内部に備え、当該半導体装置
内に含まれる演算手段により、前記誤差値を基にして所
定の補正係数を算出し、当該補正係数をアナログ入力信
号のA/D変換値に乗じて補正値を得ることを特徴とし
ている。
【0011】なお、前記基準電圧発生回路は、電源電圧
と接地点との間に直列接続される第1の抵抗と第2の抵
抗により形成して、前記第1および第2の抵抗の接続点
を電圧出力端として構成してもよく、或はまた、電源電
圧と接地点との間に直列接続される前記電源側の抵抗と
接地側のツェナーダイオードにより形成して、前記抵抗
と前記ツェナーダイオードとの接続点を電圧出力端とし
て構成してもよい。
と接地点との間に直列接続される第1の抵抗と第2の抵
抗により形成して、前記第1および第2の抵抗の接続点
を電圧出力端として構成してもよく、或はまた、電源電
圧と接地点との間に直列接続される前記電源側の抵抗と
接地側のツェナーダイオードにより形成して、前記抵抗
と前記ツェナーダイオードとの接続点を電圧出力端とし
て構成してもよい。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0013】図1は本発明のー実施例を示すブロック図
である。図1に示されるように、本実施例は、マイクロ
コンピュータ21のVDD端子2、VREF 端子3、VSS端
子4、アナログ入力端子5およびデータバス20に対応
して、外部抵抗1と、ラダー抵抗6と、マルチプレクサ
7と、デコーダ8と、コンパレータ9と、スイッチ16
および容量17を含むサンプル/ホールド回路10と、
逐次比較レジスタ11と、変換レジスタ12と、スイッ
チ13および14と、抵抗18および19を含む基準電
圧発生回路15とを備えて構成されている。即ち、前述
の従来例の場合とは異なり、当該マイクロコンピュータ
21に含まれるA/D変換回路においては、新たに基準
電圧発生回路15が付加されている。また、図2は、本
実施例におけるアナログ入力信号に対応する動作タイミ
ング例を示す図であり、基準電圧変換サイクル101に
おいては、図1に示されるスイッチ14はオンし、スイ
ッチ13はオフしている。
である。図1に示されるように、本実施例は、マイクロ
コンピュータ21のVDD端子2、VREF 端子3、VSS端
子4、アナログ入力端子5およびデータバス20に対応
して、外部抵抗1と、ラダー抵抗6と、マルチプレクサ
7と、デコーダ8と、コンパレータ9と、スイッチ16
および容量17を含むサンプル/ホールド回路10と、
逐次比較レジスタ11と、変換レジスタ12と、スイッ
チ13および14と、抵抗18および19を含む基準電
圧発生回路15とを備えて構成されている。即ち、前述
の従来例の場合とは異なり、当該マイクロコンピュータ
21に含まれるA/D変換回路においては、新たに基準
電圧発生回路15が付加されている。また、図2は、本
実施例におけるアナログ入力信号に対応する動作タイミ
ング例を示す図であり、基準電圧変換サイクル101に
おいては、図1に示されるスイッチ14はオンし、スイ
ッチ13はオフしている。
【0014】図1において、外部抵抗1の抵抗値RL を
ラダー抵抗6の抵抗値RI と同一の抵抗値に設定し、且
つ基準電圧発生回路15を構成する抵抗18および19
の抵抗値をr1 およびr2 として、r2 =3r1 となる
ように設定された場合を例として、本実施例の変換誤差
測定時における動作について説明する。
ラダー抵抗6の抵抗値RI と同一の抵抗値に設定し、且
つ基準電圧発生回路15を構成する抵抗18および19
の抵抗値をr1 およびr2 として、r2 =3r1 となる
ように設定された場合を例として、本実施例の変換誤差
測定時における動作について説明する。
【0015】まず、外部抵抗1およびラダー抵抗6に全
く誤差がなく、且つRL =RI の場合には、入力基準電
圧VREF はVDD/2となる。ここにおいて、サンプル/
ホールド回路10における電圧がVDD/2の時には、フ
ルスケール値dに相当するデジタル値が、A/D変換結
果として変換レジスタ12に格納されているものとする
と、図2に示される基準電圧変換サイクル101におい
ては、基準電圧としてVDD/4がサンプル/ホールド回
路10に入力されるので、基準電圧変換終了後において
は、変換レジスタ12にはデジタル値d/2が格納され
る。次に、外部抵抗1に誤差△RL が存在し、ラダー抵
抗6に誤差△RI が存在する場合には、入力基準電圧V
REF には、次式に示される誤差kが発生する。
く誤差がなく、且つRL =RI の場合には、入力基準電
圧VREF はVDD/2となる。ここにおいて、サンプル/
ホールド回路10における電圧がVDD/2の時には、フ
ルスケール値dに相当するデジタル値が、A/D変換結
果として変換レジスタ12に格納されているものとする
と、図2に示される基準電圧変換サイクル101におい
ては、基準電圧としてVDD/4がサンプル/ホールド回
路10に入力されるので、基準電圧変換終了後において
は、変換レジスタ12にはデジタル値d/2が格納され
る。次に、外部抵抗1に誤差△RL が存在し、ラダー抵
抗6に誤差△RI が存在する場合には、入力基準電圧V
REF には、次式に示される誤差kが発生する。
【0016】 VREF =VDD・(RI +△RI )/(RI +RL +△RI +△RL ) k=VDD{(RI +△RI )/(RI +RL +△RI +△RL )−1/2} この入力基準電圧VREF における電圧誤差kにより、基
準電圧VDD/4がA/D変換される際には、次式に示さ
れる変換誤差dk が生じる。
準電圧VDD/4がA/D変換される際には、次式に示さ
れる変換誤差dk が生じる。
【0017】 dk =d/2−d0 =d/2−(VDD/4)d/(VDD/2+k) =d/2−(d/4)(RI +RL +△RI +△RL )/(RI +△RI ) 上式のd0 は基準電圧VDD/4を実際に変換した際の変
換結果であり、基準電圧変換後においては、変換レジス
タ12にはデジタル値d0 が格納される。
換結果であり、基準電圧変換後においては、変換レジス
タ12にはデジタル値d0 が格納される。
【0018】本実施例におけるマイクロコンピュータ2
1内に搭載されているアナログ信号入力回路の場合に
は、図2に示されるように、補正係数算出サイクル10
2において、変換レジスタ12に格納されている基準電
圧のA/D変換結果d0 が、データバス20を介してマ
イクロコンピュータ21のCPU(図示されない)に読
出され、CPUの演算回路により補正係数h=d0 /
(d/2)が算出される。以降、アナログ入力信号に対
するアナログ入力変換サイクル103および104が終
了する度ごとに、それぞれ対応する補正値算出サイクル
において、変換レジスタ12には補正前のA/D変換値
dn が格納され、当該変換レジスタ12のデータ格納内
容は、デ−タバス20を介してマイクロコンピュータ2
1のCPUに読出され、CPUの演算回路により補正値
算出のための演算処理が行われて、補正値dn ′ は、
dn ′ =dn ×hとして算出される。従って、本実施
例においては、入力基準電圧において発生した誤差を正
確に補正することができる。なお、アナログ入力変換サ
イクル103および104等においては、スイッチ13
がオンしてスイッチ14がオフしており、アナログ入力
端子5に入力されたアナログ入力信号がサンプル/ホー
ルド回路10に伝達される。
1内に搭載されているアナログ信号入力回路の場合に
は、図2に示されるように、補正係数算出サイクル10
2において、変換レジスタ12に格納されている基準電
圧のA/D変換結果d0 が、データバス20を介してマ
イクロコンピュータ21のCPU(図示されない)に読
出され、CPUの演算回路により補正係数h=d0 /
(d/2)が算出される。以降、アナログ入力信号に対
するアナログ入力変換サイクル103および104が終
了する度ごとに、それぞれ対応する補正値算出サイクル
において、変換レジスタ12には補正前のA/D変換値
dn が格納され、当該変換レジスタ12のデータ格納内
容は、デ−タバス20を介してマイクロコンピュータ2
1のCPUに読出され、CPUの演算回路により補正値
算出のための演算処理が行われて、補正値dn ′ は、
dn ′ =dn ×hとして算出される。従って、本実施
例においては、入力基準電圧において発生した誤差を正
確に補正することができる。なお、アナログ入力変換サ
イクル103および104等においては、スイッチ13
がオンしてスイッチ14がオフしており、アナログ入力
端子5に入力されたアナログ入力信号がサンプル/ホー
ルド回路10に伝達される。
【0019】なお、図3および図4は、本実施例におけ
るアナログ信号入力回路のA/D変換特性例および補正
動作の手順例を示す図である。図3においては、RL =
RIの場合における理想的なA/D変換特性201、こ
れらのRL およびRI に誤差が存在する場合の実際のA
/D変換特性202、基準電圧がVDD/4の時の理想的
なA/D変換特性203、および基準電圧がVDD/4の
時の実際のA/D変換特性204がが示されている。ま
た、図4の補正動作手順においては、前述したように、
ステップ301において基準電圧が変換されて変換値d
0 が生成され、ステップ302においては補正係数hの
算出が行われる。次いで、ステップ303においては、
アナログ入力の変換が行われて変換値dn が生成され、
ステップ304においては、前記アナログ変換値dn の
補正演算が行われ、以降、ステップ303に戻って繰返
してアナログ入力変換(ステップ303)および当該変
換値の補正(ステップ304)が行われる。
るアナログ信号入力回路のA/D変換特性例および補正
動作の手順例を示す図である。図3においては、RL =
RIの場合における理想的なA/D変換特性201、こ
れらのRL およびRI に誤差が存在する場合の実際のA
/D変換特性202、基準電圧がVDD/4の時の理想的
なA/D変換特性203、および基準電圧がVDD/4の
時の実際のA/D変換特性204がが示されている。ま
た、図4の補正動作手順においては、前述したように、
ステップ301において基準電圧が変換されて変換値d
0 が生成され、ステップ302においては補正係数hの
算出が行われる。次いで、ステップ303においては、
アナログ入力の変換が行われて変換値dn が生成され、
ステップ304においては、前記アナログ変換値dn の
補正演算が行われ、以降、ステップ303に戻って繰返
してアナログ入力変換(ステップ303)および当該変
換値の補正(ステップ304)が行われる。
【0020】なお、本実施例においては、基準電圧発生
回路15により生成される基準電圧は、内部の2つの抵
抗18および19の抵抗値比により定まるが、当該基準
電圧発生回路15を同一の半導体基板上に構成する場合
には、抵抗値がばらついたり、温度変化等により抵抗値
が変動する際においても、当該抵抗値比は一定に保持さ
れるために、抵抗値の製造上のばらつきには影響され
ず、且つ広範囲の温度範囲にわたり正確な補正を行うこ
とができる。また、電源電位の変動またはVREF端子に
接続されるスイッチング素子等の、外部素子の影響によ
る入力基準電圧の低下により生じるA/D変換誤差も補
正可能である。
回路15により生成される基準電圧は、内部の2つの抵
抗18および19の抵抗値比により定まるが、当該基準
電圧発生回路15を同一の半導体基板上に構成する場合
には、抵抗値がばらついたり、温度変化等により抵抗値
が変動する際においても、当該抵抗値比は一定に保持さ
れるために、抵抗値の製造上のばらつきには影響され
ず、且つ広範囲の温度範囲にわたり正確な補正を行うこ
とができる。また、電源電位の変動またはVREF端子に
接続されるスイッチング素子等の、外部素子の影響によ
る入力基準電圧の低下により生じるA/D変換誤差も補
正可能である。
【0021】即ち、本実施例に含まれるアナログ信号入
力回路においては、基準電圧発生回路15の付加によ
り、当該マイクロコンピュータ21に供給される電源電
圧VDDの入力を用いて生成される入力基準電圧により、
抵抗値の製造上のばらつきおよび温度変動等によるアナ
ログ入力信号に対するA/D変換誤差は正確に補正され
る。
力回路においては、基準電圧発生回路15の付加によ
り、当該マイクロコンピュータ21に供給される電源電
圧VDDの入力を用いて生成される入力基準電圧により、
抵抗値の製造上のばらつきおよび温度変動等によるアナ
ログ入力信号に対するA/D変換誤差は正確に補正され
る。
【0022】また、図5は、本発明の第2の実施例を示
すブロック図である。図5に示されるように、本実施例
は、マイクロコンピュータ21のVDD端子2、VREF 端
子3、VSS端子4、アナログ入力端子5およびデータバ
ス20に対応して、外部抵抗1と、ラダー抵抗6と、マ
ルチプレクサ7と、デコーダ8と、コンパレータ9と、
スイッチ16および容量17を含むサンプル/ホールド
回路10と、逐次比較レジスタ11と、変換レジスタ1
2と、スイッチ13および14と、抵抗23およびツェ
ナーダイオード24を含む基準電圧発生回路22とを備
えて構成されている。即ち、前述の第1の実施例の場合
とは、基準電圧発生回路22の構成内容が異なってい
る。
すブロック図である。図5に示されるように、本実施例
は、マイクロコンピュータ21のVDD端子2、VREF 端
子3、VSS端子4、アナログ入力端子5およびデータバ
ス20に対応して、外部抵抗1と、ラダー抵抗6と、マ
ルチプレクサ7と、デコーダ8と、コンパレータ9と、
スイッチ16および容量17を含むサンプル/ホールド
回路10と、逐次比較レジスタ11と、変換レジスタ1
2と、スイッチ13および14と、抵抗23およびツェ
ナーダイオード24を含む基準電圧発生回路22とを備
えて構成されている。即ち、前述の第1の実施例の場合
とは、基準電圧発生回路22の構成内容が異なってい
る。
【0023】図5において、基準電圧発生回路22にお
いては、電源電圧VDDの供給を受けて、ツェナーダイオ
ード24の両端には一定の基準電圧VZDが発生されてお
り、入力基準電圧VREF =VDD/2が誤差kを持つ場合
には、前記基準電圧VZDをA/D変換する際に生じるA
/D変換結果dk は、次式により与えられる。
いては、電源電圧VDDの供給を受けて、ツェナーダイオ
ード24の両端には一定の基準電圧VZDが発生されてお
り、入力基準電圧VREF =VDD/2が誤差kを持つ場合
には、前記基準電圧VZDをA/D変換する際に生じるA
/D変換結果dk は、次式により与えられる。
【0024】 dk ={VZD/(VDD/2)}・d−{VZD/(VDD/2+k)}・d 上式における第2項が、基準電圧VZDを実際にA/D変
換した際のA/D変換値であり、補正係数hは次式によ
り算出されて、前記第1の実施例の場合と同様に、入力
基準電圧の電圧誤差に起因するA/D変換誤差が正確に
補正される。
換した際のA/D変換値であり、補正係数hは次式によ
り算出されて、前記第1の実施例の場合と同様に、入力
基準電圧の電圧誤差に起因するA/D変換誤差が正確に
補正される。
【0025】 h={VZD/(VDD/2+k)}/{VZD/(VDD/2)} 更に、本実施例の応用として、外部抵抗1が存在せずに
VREF 端子3がVDD端子2に直接接続されている場合、
または外部抵抗1の代わりにスイッチング用のMOSト
ランジスタが接続されているアナログ信号入力回路の場
合においては、電源電圧VDDの変動により、或はまたス
イッチング用の前記MOSトランジスタの抵抗分により
電圧降下が生じた場合においても、ツェナーダイオード
24の両端における基準電圧VZDは一定値の保持されて
おり、電源電圧VDDの変動またはVREF 端子3における
電源電圧VDDとの差を△VDDとすると、これにより発生
するA/D変換誤差dh および補正係数hは、それぞれ
次式により表わされる。
VREF 端子3がVDD端子2に直接接続されている場合、
または外部抵抗1の代わりにスイッチング用のMOSト
ランジスタが接続されているアナログ信号入力回路の場
合においては、電源電圧VDDの変動により、或はまたス
イッチング用の前記MOSトランジスタの抵抗分により
電圧降下が生じた場合においても、ツェナーダイオード
24の両端における基準電圧VZDは一定値の保持されて
おり、電源電圧VDDの変動またはVREF 端子3における
電源電圧VDDとの差を△VDDとすると、これにより発生
するA/D変換誤差dh および補正係数hは、それぞれ
次式により表わされる。
【0026】 dk =(VZD/VDD)d−{VZD/(VDD+△VDD)}d h={VZD/(VDD+△VDD)}/(VZD/VDD) 従って、本実施例におけるアナログ信号入力回路におい
ては、上式による補正処理により、電源電圧VDDの電位
変動またはVREF 端子3における電位変動によるA/D
変換誤差は、正確に補正される。
ては、上式による補正処理により、電源電圧VDDの電位
変動またはVREF 端子3における電位変動によるA/D
変換誤差は、正確に補正される。
【0027】例えば、前記ラダー抵抗に30%の誤差が
存在する場合には、入力基準電圧はVREF =0.565
VDDとなり、アナログ入力信号のA/D変換誤差として
6.5%の誤差を生じるが、本発明によれば、当該誤差
を0%に補正することが可能である。
存在する場合には、入力基準電圧はVREF =0.565
VDDとなり、アナログ入力信号のA/D変換誤差として
6.5%の誤差を生じるが、本発明によれば、当該誤差
を0%に補正することが可能である。
【0028】本実施例においても、第1の実施例の場合
と同様に、基準電圧発生回路22の付加により、アナロ
グ信号入力回路において、当該マイクロコンピュータ2
1に供給される電源電圧VDDの入力を用いて生成される
入力基準電圧により、抵抗値の製造上のばらつきおよび
温度変動等によるアナログ入力信号に対するA/D変換
誤差が正確に補正される。
と同様に、基準電圧発生回路22の付加により、アナロ
グ信号入力回路において、当該マイクロコンピュータ2
1に供給される電源電圧VDDの入力を用いて生成される
入力基準電圧により、抵抗値の製造上のばらつきおよび
温度変動等によるアナログ入力信号に対するA/D変換
誤差が正確に補正される。
【0029】
【発明の効果】以上説明したように、本発明は、電源電
圧の供給入力により設定される入力基準電圧によるA/
D変換機能を含むアナログ信号入力回路において、当該
電源電圧を抵抗分圧して所定の基準電圧を出力する基準
電圧発生回路を設けることにより、前記入力基準電圧の
誤差を予め測定し、当該測定された誤差値を基にしてア
ナログ入力信号のA/D変換値を補正することにより、
製造上のばらつきおよび温度変動等により、ラダー抵抗
に誤差が生じるような場合においても、A/D変換誤差
を正確に補正することができるという効果がある。
圧の供給入力により設定される入力基準電圧によるA/
D変換機能を含むアナログ信号入力回路において、当該
電源電圧を抵抗分圧して所定の基準電圧を出力する基準
電圧発生回路を設けることにより、前記入力基準電圧の
誤差を予め測定し、当該測定された誤差値を基にしてア
ナログ入力信号のA/D変換値を補正することにより、
製造上のばらつきおよび温度変動等により、ラダー抵抗
に誤差が生じるような場合においても、A/D変換誤差
を正確に補正することができるという効果がある。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】本発明における動作サイクル例を示す図であ
る。
る。
【図3】前記実施例におけるA/D変換特性例を示す図
である。
である。
【図4】前記実施例における変換誤差の補正動作手順例
を示す図である。
を示す図である。
【図5】本発明の第2の実施例を示すブロック図であ
る。
る。
【図6】従来例を示すブロック図である。
1 外部抵抗 2 VDD端子 3 VREF 端子 4 VSS端子 5 アナログ入力端子 6 ラダー抵抗 7 マルチプレクサ 8 デコーダ 9 コンパレータ 10 サンプル/ホールド回路 11 逐次比較レジスタ 12 変換レジスタ 13、14、16 スイッチ 15、22 基準電圧発生回路 17 容量 18、19、23 抵抗 20 データバス 21 マイクロコンピュータ 24 ツェナーダイオード 101 基準電圧変換サイクル 102 補正係数算出サイクル 103、104 アナログ入力変換サイクル 105、106 補正値算出サイクル 201、203 理想A/D変換特性 202、204 A/D変換特性 301 基準電圧の変換 302 補正係数hの算出 303 アナログ入力の変換 304 アナログ入力変換値の補正演算
Claims (3)
- 【請求項1】 アナログ信号の入力に対応して、当該ア
ナログ信号をデジタル信号に変換し、所定の内部回路に
伝達するA/D変換回路を含むアナログ信号入力手段を
具備する半導体装置において、予め前記A/D変換回路
の変換誤差を測定する手段として、 前記半導体装置のアナログ信号入力端子と前記A/D変
換回路のアナログ信号入力端との間に接続され、前記変
換誤差測定時に前記アナログ信号の前記A/D変換回路
に対する入力回路をオフとする第1の切替回路と、 前記変換誤差測定時に、前記A/D変換回路のA/D変
換用基準電圧に対する校正用基準電圧を生成して出力す
る基準電圧発生回路と、 前記基準電圧発生回路の電圧出力端と、前記A/D変換
回路のアナログ信号入力端との間に接続され、前記変換
誤差測定時に前記校正用基準電圧の前記A/D変換回路
に対する入力回路をオンとする第2の切替回路と、 前記変換誤差測定時に、前記校正用基準電圧の入力に対
応して、前記A/D変換回路より出力される前記A/D
変換用基準電圧の誤差値を記憶保持する誤差値記憶回路
と、 を少なくとも前記アナログ信号入力手段の内部に備え、
当該半導体装置内に含まれる演算手段により、前記誤差
値を基にして所定の補正係数を算出し、当該補正係数を
アナログ入力信号のA/D変換値に乗じて補正値を得る
ことを特徴とする半導体装置。 - 【請求項2】 前記基準電圧発生回路が、電源電圧と接
地点との間に直列接続される第1の抵抗と第2の抵抗に
より形成され、前記第1および第2の抵抗の接続点を電
圧出力端として構成される請求項1記載の半導体装置。 - 【請求項3】 前記基準電圧発生回路が、電源電圧と接
地点との間に直列接続される前記電源側の抵抗と接地側
のツェナーダイオードにより形成され、前記抵抗と前記
ツェナーダイオードとの接続点を電圧出力端として構成
される請求項1記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7103746A JPH08298462A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
US08/638,827 US5699063A (en) | 1995-04-27 | 1996-04-29 | Analog signal input circuitry with an analog-to-digital converter in a semiconductor device |
EP96106789A EP0744837B1 (en) | 1995-04-27 | 1996-04-29 | Analog signal input circuitry with an analog-to-digital converter in a semiconductor device |
DE69615271T DE69615271T2 (de) | 1995-04-27 | 1996-04-29 | Schaltung zur Eingabe eines Analogsignals mit einem Analog-Digital-Wandler in einer Halbleiterschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7103746A JPH08298462A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08298462A true JPH08298462A (ja) | 1996-11-12 |
Family
ID=14362162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7103746A Pending JPH08298462A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5699063A (ja) |
EP (1) | EP0744837B1 (ja) |
JP (1) | JPH08298462A (ja) |
DE (1) | DE69615271T2 (ja) |
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JP2007281695A (ja) * | 2006-04-04 | 2007-10-25 | Oki Electric Ind Co Ltd | アナログ・ディジタル変換器 |
JP2017192099A (ja) * | 2016-04-15 | 2017-10-19 | ローム株式会社 | 逐次比較型a/dコンバータ |
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DE19653192C2 (de) * | 1996-12-19 | 1999-01-07 | Sgs Thomson Microelectronics | Monolithisch integrierte Signalverarbeitungsschaltung |
US5959471A (en) * | 1997-09-25 | 1999-09-28 | Siemens Aktiengesellschaft | Method and apparatus for reducing the bias current in a reference voltage circuit |
KR100499368B1 (ko) * | 1997-12-30 | 2005-09-14 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
KR100528689B1 (ko) * | 1997-12-30 | 2006-01-27 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
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US8125243B1 (en) * | 2007-03-12 | 2012-02-28 | Cypress Semiconductor Corporation | Integrity checking of configurable data of programmable device |
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KR101163219B1 (ko) * | 2010-07-08 | 2012-07-11 | 에스케이하이닉스 주식회사 | 기준전압 레벨 설정 방법을 사용하는 집적회로 |
KR20120115860A (ko) * | 2011-04-11 | 2012-10-19 | 에스케이하이닉스 주식회사 | 집적회로 |
JP7148394B2 (ja) * | 2018-12-28 | 2022-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JPS63301625A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Denso Co Ltd | A/d変換装置 |
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1995
- 1995-04-27 JP JP7103746A patent/JPH08298462A/ja active Pending
-
1996
- 1996-04-29 EP EP96106789A patent/EP0744837B1/en not_active Expired - Lifetime
- 1996-04-29 US US08/638,827 patent/US5699063A/en not_active Expired - Fee Related
- 1996-04-29 DE DE69615271T patent/DE69615271T2/de not_active Expired - Fee Related
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Also Published As
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---|---|
EP0744837B1 (en) | 2001-09-19 |
EP0744837A3 (en) | 1999-06-16 |
EP0744837A2 (en) | 1996-11-27 |
DE69615271T2 (de) | 2002-06-27 |
US5699063A (en) | 1997-12-16 |
DE69615271D1 (de) | 2001-10-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |