JPH08298462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08298462A JPH08298462A JP7103746A JP10374695A JPH08298462A JP H08298462 A JPH08298462 A JP H08298462A JP 7103746 A JP7103746 A JP 7103746A JP 10374695 A JP10374695 A JP 10374695A JP H08298462 A JPH08298462 A JP H08298462A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/1019—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error by storing a corrected or correction value in a digital look-up table
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】アナログ信号入力の信号に対するＡ／Ｄ変換機
能を有する半導体装置のＡ／Ｄ変換誤差を正確に補正す
る。 【構成】マイクロコンピュータ２１のＶDD端子２、Ｖ
REF 端子３、ＶSS端子４、アナログ入力端子５およびデ
ータバス２０に対し、外部抵抗１と、ラダー抵抗６と、
マルチプレクサ７と、デコーダ８と、コンパレータ９
と、スイッチ１６および容量１７を含むサンプル／ホー
ルド回路１０と、逐次比較レジスタ１１と、変換レジス
タ１２と、スイッチ１３および１４と、抵抗１８および
１９を含む基準電圧発生回路１５とを備えて構成されて
おり、基準電圧発生回路１５の付加により、Ａ／Ｄ変換
誤差が正確に補正される。
能を有する半導体装置のＡ／Ｄ変換誤差を正確に補正す
る。 【構成】マイクロコンピュータ２１のＶDD端子２、Ｖ
REF 端子３、ＶSS端子４、アナログ入力端子５およびデ
ータバス２０に対し、外部抵抗１と、ラダー抵抗６と、
マルチプレクサ７と、デコーダ８と、コンパレータ９
と、スイッチ１６および容量１７を含むサンプル／ホー
ルド回路１０と、逐次比較レジスタ１１と、変換レジス
タ１２と、スイッチ１３および１４と、抵抗１８および
１９を含む基準電圧発生回路１５とを備えて構成されて
おり、基準電圧発生回路１５の付加により、Ａ／Ｄ変換
誤差が正確に補正される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
外部からのアナログ入力信号に対応する入力回路機能を
具備する半導体装置に関する。
外部からのアナログ入力信号に対応する入力回路機能を
具備する半導体装置に関する。
【０００２】
【従来の技術】従来の、この種の半導体装置の１例に含
まれるアナログ信号入力回路のブロック図が図６に示さ
れる。この従来例は、前記半導体装置として、マイクロ
コンピュータ２１を適用例とした場合の１例を示してお
り、当該アナログ信号入力回路内に、外部から入力され
るアナログ入力信号をデジタル電圧に変換するＡ／Ｄ変
換回路が含まれている場合の１例である。なお、図６に
は、マイクロコンピュータ２１の全体のブロック図は示
されていない。この従来例におけるアナログ信号入力回
路は、図６に示されるように、マイクロコンピュータ２
１のＶDD端子２、ＶREF 端子３、ＶSS端子４、アナログ
入力端子５およびデータバス２０に対応して、外部抵抗
１と、ラダー抵抗６と、マルチプレクサ７と、デコーダ
８と、コンパレータ９と、スイッチ１６および容量１７
を含むサンプル／ホールド回路１０と、逐次比較レジス
タ１１と、変換レジスタ１２とを備えて構成されてお
り、電源電圧ＶDDを用いて、前記Ａ／Ｄ変換回路に用い
られる入力基準電圧ＶREF を求められるように形成さ
れ、これにより構成部品点数が少ないという利点があ
る。
まれるアナログ信号入力回路のブロック図が図６に示さ
れる。この従来例は、前記半導体装置として、マイクロ
コンピュータ２１を適用例とした場合の１例を示してお
り、当該アナログ信号入力回路内に、外部から入力され
るアナログ入力信号をデジタル電圧に変換するＡ／Ｄ変
換回路が含まれている場合の１例である。なお、図６に
は、マイクロコンピュータ２１の全体のブロック図は示
されていない。この従来例におけるアナログ信号入力回
路は、図６に示されるように、マイクロコンピュータ２
１のＶDD端子２、ＶREF 端子３、ＶSS端子４、アナログ
入力端子５およびデータバス２０に対応して、外部抵抗
１と、ラダー抵抗６と、マルチプレクサ７と、デコーダ
８と、コンパレータ９と、スイッチ１６および容量１７
を含むサンプル／ホールド回路１０と、逐次比較レジス
タ１１と、変換レジスタ１２とを備えて構成されてお
り、電源電圧ＶDDを用いて、前記Ａ／Ｄ変換回路に用い
られる入力基準電圧ＶREF を求められるように形成さ
れ、これにより構成部品点数が少ないという利点があ
る。
【０００３】図６において、外部からの電源電圧ＶDDが
ＶDD端子２に供給されており、ＶDD端子２とＶREF 端子
３との間に接続されている外部抵抗（抵抗値：ＲL ）１
と、当該ＶREF 端子３と接地点との間に接続されるラダ
ー抵抗（抵抗値：ＲI ）６により分割されて定まる電圧
ＶREF ＝ＶDD・｛ＲI ／（ＲI ＋ＲL ）｝は、前述のよ
うに、アナログ入力端子５より入力されるアナログ入力
信号のＡ／Ｄ変換回路用の入力基準電圧として用いられ
る。また、前記アナログ入力回路は、アナログ入力端子
５より入力されるアナログ入力信号の電圧を保持するサ
ンプル／ホールド回路１０と、ラダー抵抗６による分圧
電圧を選択するマルチプレクサ７と、マルチプレクサ７
の出力電圧とサンプル／ホールド回路１０の出力電圧と
を比較照合するコンパレータ９と、コンパレータ９によ
る比較判定結果を格納する逐次比較レジスタ１１と、逐
次比較レジスタ１１の格納内容を受けてデコードし、マ
ルチプレクサ７に分圧電圧に対する選択情報を伝達する
デコーダ８と、Ａ／Ｄ変換終了後に、逐次比較レジスタ
１１の格納内容、即ちＡ／Ｄ変換結果を格納する変換レ
ジスタ１２とを備えて構成される。
ＶDD端子２に供給されており、ＶDD端子２とＶREF 端子
３との間に接続されている外部抵抗（抵抗値：ＲL ）１
と、当該ＶREF 端子３と接地点との間に接続されるラダ
ー抵抗（抵抗値：ＲI ）６により分割されて定まる電圧
ＶREF ＝ＶDD・｛ＲI ／（ＲI ＋ＲL ）｝は、前述のよ
うに、アナログ入力端子５より入力されるアナログ入力
信号のＡ／Ｄ変換回路用の入力基準電圧として用いられ
る。また、前記アナログ入力回路は、アナログ入力端子
５より入力されるアナログ入力信号の電圧を保持するサ
ンプル／ホールド回路１０と、ラダー抵抗６による分圧
電圧を選択するマルチプレクサ７と、マルチプレクサ７
の出力電圧とサンプル／ホールド回路１０の出力電圧と
を比較照合するコンパレータ９と、コンパレータ９によ
る比較判定結果を格納する逐次比較レジスタ１１と、逐
次比較レジスタ１１の格納内容を受けてデコードし、マ
ルチプレクサ７に分圧電圧に対する選択情報を伝達する
デコーダ８と、Ａ／Ｄ変換終了後に、逐次比較レジスタ
１１の格納内容、即ちＡ／Ｄ変換結果を格納する変換レ
ジスタ１２とを備えて構成される。
【０００４】一般に、半導体装置、即ち本従来例におい
ては、マイクロコンピュータ２１に、このようなＡ／Ｄ
変換回路が搭載されている場合には、変換レジスタ１２
の格納内容が、データバス２０を介して、当該マイクロ
コンピュータ２１の中央処理装置（以下、ＣＰＵと云
う：図示されない）に読み出される。なお、この場合に
は、Ａ／Ｄ変換機能は逐次比較方式と呼ばれる方式に拠
っており、ラダー抵抗６による分圧出力電圧が、ｎビッ
トのデジタル値の重みづけと対応して選択されるように
構成される。即ち、ＶREF ／２、ＶREF ／４または３Ｖ
REF ／４、ＶREF／８または３ＶREF ／８または５Ｖ
REF ／８または７ＶREF ／８、……………、｛（２ｍ＋
１）ＶREF ／２n ｝（ｍ＝０、１、２、……、２nー1 ）
が、逐次比較レジスタ１１の格納内容に応じて選択され
て出力され、コンパレータ９において、サンプル／ホー
ルド回路１０から出力されるアナログ入力信号の電圧と
逐次比較されて、当該比較結果は逐次比較レジスタ１１
に入力され、当該逐次比較レジスタ１１の最上位ビット
から順に格納される。このようにしてアナログ入力信号
に対するＡ／Ｄ変換が行われて、そのデジタル値は変換
レジスタ１２に入力されて格納保持される。
ては、マイクロコンピュータ２１に、このようなＡ／Ｄ
変換回路が搭載されている場合には、変換レジスタ１２
の格納内容が、データバス２０を介して、当該マイクロ
コンピュータ２１の中央処理装置（以下、ＣＰＵと云
う：図示されない）に読み出される。なお、この場合に
は、Ａ／Ｄ変換機能は逐次比較方式と呼ばれる方式に拠
っており、ラダー抵抗６による分圧出力電圧が、ｎビッ
トのデジタル値の重みづけと対応して選択されるように
構成される。即ち、ＶREF ／２、ＶREF ／４または３Ｖ
REF ／４、ＶREF／８または３ＶREF ／８または５Ｖ
REF ／８または７ＶREF ／８、……………、｛（２ｍ＋
１）ＶREF ／２n ｝（ｍ＝０、１、２、……、２nー1 ）
が、逐次比較レジスタ１１の格納内容に応じて選択され
て出力され、コンパレータ９において、サンプル／ホー
ルド回路１０から出力されるアナログ入力信号の電圧と
逐次比較されて、当該比較結果は逐次比較レジスタ１１
に入力され、当該逐次比較レジスタ１１の最上位ビット
から順に格納される。このようにしてアナログ入力信号
に対するＡ／Ｄ変換が行われて、そのデジタル値は変換
レジスタ１２に入力されて格納保持される。
【０００５】また、特開昭６１ー２４５０６５号公報に
は、アナログ入力信号を入力する際に、予め基準信号を
入力した時の補正値を記憶させておき、これを入力基準
電圧としてＡ／Ｄ変換を行う技術が、従来例の１つとし
て開示されている。
は、アナログ入力信号を入力する際に、予め基準信号を
入力した時の補正値を記憶させておき、これを入力基準
電圧としてＡ／Ｄ変換を行う技術が、従来例の１つとし
て開示されている。
【０００６】
【発明が解決しようとする課題】上述した従来のアナロ
グ信号入力回路においては、外部抵抗１と、ラダー抵抗
６の抵抗値比により入力基準電圧ＥREF が定まるため
に、外部抵抗１とラダー抵抗６の製造上のばらつきおよ
び温度係数差などにより、前記入力基準電圧ＥREFに電
圧誤差が生じた場合には、アナログ入力電圧のＡ／Ｄ変
換値に変換誤差を生じるという欠点がある。
グ信号入力回路においては、外部抵抗１と、ラダー抵抗
６の抵抗値比により入力基準電圧ＥREF が定まるため
に、外部抵抗１とラダー抵抗６の製造上のばらつきおよ
び温度係数差などにより、前記入力基準電圧ＥREFに電
圧誤差が生じた場合には、アナログ入力電圧のＡ／Ｄ変
換値に変換誤差を生じるという欠点がある。
【０００７】また、外部抵抗１の代りに、ＶREF 端子３
における消費電流を低減させることを目的として、ＭＯ
Ｓトランジスタなどのスイッチング素子を用いて構成す
る場合には、当該ＭＯＳトランジスタのオン抵抗による
入力基準電圧ＥREF の電圧降下が生じてＡ／Ｄ変換特性
に誤差が生じるが、この変換誤差を補正することは容易
ではないという欠点がある。
における消費電流を低減させることを目的として、ＭＯ
Ｓトランジスタなどのスイッチング素子を用いて構成す
る場合には、当該ＭＯＳトランジスタのオン抵抗による
入力基準電圧ＥREF の電圧降下が生じてＡ／Ｄ変換特性
に誤差が生じるが、この変換誤差を補正することは容易
ではないという欠点がある。
【０００８】そして、更に、外部抵抗１とラダー抵抗６
に誤差がない場合においても、電源電圧ＶDDに電圧変動
が発生した場合には、アナログ入力信号に対するＡ／Ｄ
変換特性に誤差が生じるが、この変換誤差についても容
易に補正することができないという欠点がある。
に誤差がない場合においても、電源電圧ＶDDに電圧変動
が発生した場合には、アナログ入力信号に対するＡ／Ｄ
変換特性に誤差が生じるが、この変換誤差についても容
易に補正することができないという欠点がある。
【０００９】また、前記特開昭６１ー２４５０６５号公
報の場合には、入力信号を増幅する増幅器に用いられて
いる回路部品のばらつき等を補正するために、予め対応
する補正値が生成されて回路内に保持されているが、Ａ
／Ｄ変換回路に対する入力基準電圧誤差を測定するため
の手段については技術的な対応策が全く示されていない
という欠点がある。
報の場合には、入力信号を増幅する増幅器に用いられて
いる回路部品のばらつき等を補正するために、予め対応
する補正値が生成されて回路内に保持されているが、Ａ
／Ｄ変換回路に対する入力基準電圧誤差を測定するため
の手段については技術的な対応策が全く示されていない
という欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
アナログ信号の入力に対応して、当該アナログ信号をデ
ジタル信号に変換し、所定の内部回路に伝達するＡ／Ｄ
変換回路を含むアナログ信号入力手段を具備する半導体
装置において、予め前記Ａ／Ｄ変換回路の変換誤差を測
定する手段として、前記半導体装置のアナログ信号入力
端子と前記Ａ／Ｄ変換回路のアナログ信号入力端との間
に接続され、前記変換誤差測定時に前記アナログ信号の
前記Ａ／Ｄ変換回路に対する入力回路をオフとする第１
の切替回路と、前記変換誤差測定時に、前記Ａ／Ｄ変換
回路のＡ／Ｄ変換用基準電圧に対する校正用基準電圧を
生成して出力する基準電圧発生回路と、前記基準電圧発
生回路の電圧出力端と、前記Ａ／Ｄ変換回路のアナログ
信号入力端との間に接続され、前記変換誤差測定時に前
記校正用基準電圧の前記Ａ／Ｄ変換回路に対する入力回
路をオンとする第２の切替回路と、前記変換誤差測定時
に、前記校正用基準電圧の入力に対応して、前記Ａ／Ｄ
変換回路より出力される前記Ａ／Ｄ変換用基準電圧の誤
差値を記憶保持する誤差値記憶回路と、を少なくとも前
記アナログ信号入力手段の内部に備え、当該半導体装置
内に含まれる演算手段により、前記誤差値を基にして所
定の補正係数を算出し、当該補正係数をアナログ入力信
号のＡ／Ｄ変換値に乗じて補正値を得ることを特徴とし
ている。
アナログ信号の入力に対応して、当該アナログ信号をデ
ジタル信号に変換し、所定の内部回路に伝達するＡ／Ｄ
変換回路を含むアナログ信号入力手段を具備する半導体
装置において、予め前記Ａ／Ｄ変換回路の変換誤差を測
定する手段として、前記半導体装置のアナログ信号入力
端子と前記Ａ／Ｄ変換回路のアナログ信号入力端との間
に接続され、前記変換誤差測定時に前記アナログ信号の
前記Ａ／Ｄ変換回路に対する入力回路をオフとする第１
の切替回路と、前記変換誤差測定時に、前記Ａ／Ｄ変換
回路のＡ／Ｄ変換用基準電圧に対する校正用基準電圧を
生成して出力する基準電圧発生回路と、前記基準電圧発
生回路の電圧出力端と、前記Ａ／Ｄ変換回路のアナログ
信号入力端との間に接続され、前記変換誤差測定時に前
記校正用基準電圧の前記Ａ／Ｄ変換回路に対する入力回
路をオンとする第２の切替回路と、前記変換誤差測定時
に、前記校正用基準電圧の入力に対応して、前記Ａ／Ｄ
変換回路より出力される前記Ａ／Ｄ変換用基準電圧の誤
差値を記憶保持する誤差値記憶回路と、を少なくとも前
記アナログ信号入力手段の内部に備え、当該半導体装置
内に含まれる演算手段により、前記誤差値を基にして所
定の補正係数を算出し、当該補正係数をアナログ入力信
号のＡ／Ｄ変換値に乗じて補正値を得ることを特徴とし
ている。
【００１１】なお、前記基準電圧発生回路は、電源電圧
と接地点との間に直列接続される第１の抵抗と第２の抵
抗により形成して、前記第１および第２の抵抗の接続点
を電圧出力端として構成してもよく、或はまた、電源電
圧と接地点との間に直列接続される前記電源側の抵抗と
接地側のツェナーダイオードにより形成して、前記抵抗
と前記ツェナーダイオードとの接続点を電圧出力端とし
て構成してもよい。
と接地点との間に直列接続される第１の抵抗と第２の抵
抗により形成して、前記第１および第２の抵抗の接続点
を電圧出力端として構成してもよく、或はまた、電源電
圧と接地点との間に直列接続される前記電源側の抵抗と
接地側のツェナーダイオードにより形成して、前記抵抗
と前記ツェナーダイオードとの接続点を電圧出力端とし
て構成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明のー実施例を示すブロック図
である。図１に示されるように、本実施例は、マイクロ
コンピュータ２１のＶDD端子２、ＶREF 端子３、ＶSS端
子４、アナログ入力端子５およびデータバス２０に対応
して、外部抵抗１と、ラダー抵抗６と、マルチプレクサ
７と、デコーダ８と、コンパレータ９と、スイッチ１６
および容量１７を含むサンプル／ホールド回路１０と、
逐次比較レジスタ１１と、変換レジスタ１２と、スイッ
チ１３および１４と、抵抗１８および１９を含む基準電
圧発生回路１５とを備えて構成されている。即ち、前述
の従来例の場合とは異なり、当該マイクロコンピュータ
２１に含まれるＡ／Ｄ変換回路においては、新たに基準
電圧発生回路１５が付加されている。また、図２は、本
実施例におけるアナログ入力信号に対応する動作タイミ
ング例を示す図であり、基準電圧変換サイクル１０１に
おいては、図１に示されるスイッチ１４はオンし、スイ
ッチ１３はオフしている。
である。図１に示されるように、本実施例は、マイクロ
コンピュータ２１のＶDD端子２、ＶREF 端子３、ＶSS端
子４、アナログ入力端子５およびデータバス２０に対応
して、外部抵抗１と、ラダー抵抗６と、マルチプレクサ
７と、デコーダ８と、コンパレータ９と、スイッチ１６
および容量１７を含むサンプル／ホールド回路１０と、
逐次比較レジスタ１１と、変換レジスタ１２と、スイッ
チ１３および１４と、抵抗１８および１９を含む基準電
圧発生回路１５とを備えて構成されている。即ち、前述
の従来例の場合とは異なり、当該マイクロコンピュータ
２１に含まれるＡ／Ｄ変換回路においては、新たに基準
電圧発生回路１５が付加されている。また、図２は、本
実施例におけるアナログ入力信号に対応する動作タイミ
ング例を示す図であり、基準電圧変換サイクル１０１に
おいては、図１に示されるスイッチ１４はオンし、スイ
ッチ１３はオフしている。
【００１４】図１において、外部抵抗１の抵抗値ＲL を
ラダー抵抗６の抵抗値ＲI と同一の抵抗値に設定し、且
つ基準電圧発生回路１５を構成する抵抗１８および１９
の抵抗値をｒ1 およびｒ2 として、ｒ2 ＝３ｒ1 となる
ように設定された場合を例として、本実施例の変換誤差
測定時における動作について説明する。
ラダー抵抗６の抵抗値ＲI と同一の抵抗値に設定し、且
つ基準電圧発生回路１５を構成する抵抗１８および１９
の抵抗値をｒ1 およびｒ2 として、ｒ2 ＝３ｒ1 となる
ように設定された場合を例として、本実施例の変換誤差
測定時における動作について説明する。
【００１５】まず、外部抵抗１およびラダー抵抗６に全
く誤差がなく、且つＲL ＝ＲI の場合には、入力基準電
圧ＶREF はＶDD／２となる。ここにおいて、サンプル／
ホールド回路１０における電圧がＶDD／２の時には、フ
ルスケール値ｄに相当するデジタル値が、Ａ／Ｄ変換結
果として変換レジスタ１２に格納されているものとする
と、図２に示される基準電圧変換サイクル１０１におい
ては、基準電圧としてＶDD／４がサンプル／ホールド回
路１０に入力されるので、基準電圧変換終了後において
は、変換レジスタ１２にはデジタル値ｄ／２が格納され
る。次に、外部抵抗１に誤差△ＲL が存在し、ラダー抵
抗６に誤差△ＲI が存在する場合には、入力基準電圧Ｖ
REF には、次式に示される誤差ｋが発生する。
く誤差がなく、且つＲL ＝ＲI の場合には、入力基準電
圧ＶREF はＶDD／２となる。ここにおいて、サンプル／
ホールド回路１０における電圧がＶDD／２の時には、フ
ルスケール値ｄに相当するデジタル値が、Ａ／Ｄ変換結
果として変換レジスタ１２に格納されているものとする
と、図２に示される基準電圧変換サイクル１０１におい
ては、基準電圧としてＶDD／４がサンプル／ホールド回
路１０に入力されるので、基準電圧変換終了後において
は、変換レジスタ１２にはデジタル値ｄ／２が格納され
る。次に、外部抵抗１に誤差△ＲL が存在し、ラダー抵
抗６に誤差△ＲI が存在する場合には、入力基準電圧Ｖ
REF には、次式に示される誤差ｋが発生する。
【００１６】 ＶREF ＝ＶDD・（ＲI ＋△ＲI ）／（ＲI ＋ＲL ＋△ＲI ＋△ＲL ） ｋ＝ＶDD｛（ＲI ＋△ＲI ）／（ＲI ＋ＲL ＋△ＲI ＋△ＲL ）−１／２｝ この入力基準電圧ＶREF における電圧誤差ｋにより、基
準電圧ＶDD／４がＡ／Ｄ変換される際には、次式に示さ
れる変換誤差ｄk が生じる。
準電圧ＶDD／４がＡ／Ｄ変換される際には、次式に示さ
れる変換誤差ｄk が生じる。
【００１７】 ｄk ＝ｄ／２−ｄ0 ＝ｄ／２−（ＶDD／４）ｄ／（ＶDD／２＋ｋ） ＝ｄ／２−（ｄ／４）（ＲI ＋ＲL ＋△ＲI ＋△ＲL ）／（ＲI ＋△ＲI ） 上式のｄ0 は基準電圧ＶDD／４を実際に変換した際の変
換結果であり、基準電圧変換後においては、変換レジス
タ１２にはデジタル値ｄ0 が格納される。
換結果であり、基準電圧変換後においては、変換レジス
タ１２にはデジタル値ｄ0 が格納される。
【００１８】本実施例におけるマイクロコンピュータ２
１内に搭載されているアナログ信号入力回路の場合に
は、図２に示されるように、補正係数算出サイクル１０
２において、変換レジスタ１２に格納されている基準電
圧のＡ／Ｄ変換結果ｄ0 が、データバス２０を介してマ
イクロコンピュータ２１のＣＰＵ（図示されない）に読
出され、ＣＰＵの演算回路により補正係数ｈ＝ｄ0 ／
（ｄ／２）が算出される。以降、アナログ入力信号に対
するアナログ入力変換サイクル１０３および１０４が終
了する度ごとに、それぞれ対応する補正値算出サイクル
において、変換レジスタ１２には補正前のＡ／Ｄ変換値
ｄn が格納され、当該変換レジスタ１２のデータ格納内
容は、デ−タバス２０を介してマイクロコンピュータ２
１のＣＰＵに読出され、ＣＰＵの演算回路により補正値
算出のための演算処理が行われて、補正値ｄn ′ は、
ｄn ′ ＝ｄn ×ｈとして算出される。従って、本実施
例においては、入力基準電圧において発生した誤差を正
確に補正することができる。なお、アナログ入力変換サ
イクル１０３および１０４等においては、スイッチ１３
がオンしてスイッチ１４がオフしており、アナログ入力
端子５に入力されたアナログ入力信号がサンプル／ホー
ルド回路１０に伝達される。
１内に搭載されているアナログ信号入力回路の場合に
は、図２に示されるように、補正係数算出サイクル１０
２において、変換レジスタ１２に格納されている基準電
圧のＡ／Ｄ変換結果ｄ0 が、データバス２０を介してマ
イクロコンピュータ２１のＣＰＵ（図示されない）に読
出され、ＣＰＵの演算回路により補正係数ｈ＝ｄ0 ／
（ｄ／２）が算出される。以降、アナログ入力信号に対
するアナログ入力変換サイクル１０３および１０４が終
了する度ごとに、それぞれ対応する補正値算出サイクル
において、変換レジスタ１２には補正前のＡ／Ｄ変換値
ｄn が格納され、当該変換レジスタ１２のデータ格納内
容は、デ−タバス２０を介してマイクロコンピュータ２
１のＣＰＵに読出され、ＣＰＵの演算回路により補正値
算出のための演算処理が行われて、補正値ｄn ′ は、
ｄn ′ ＝ｄn ×ｈとして算出される。従って、本実施
例においては、入力基準電圧において発生した誤差を正
確に補正することができる。なお、アナログ入力変換サ
イクル１０３および１０４等においては、スイッチ１３
がオンしてスイッチ１４がオフしており、アナログ入力
端子５に入力されたアナログ入力信号がサンプル／ホー
ルド回路１０に伝達される。
【００１９】なお、図３および図４は、本実施例におけ
るアナログ信号入力回路のＡ／Ｄ変換特性例および補正
動作の手順例を示す図である。図３においては、ＲL ＝
ＲIの場合における理想的なＡ／Ｄ変換特性２０１、こ
れらのＲL およびＲI に誤差が存在する場合の実際のＡ
／Ｄ変換特性２０２、基準電圧がＶDD／４の時の理想的
なＡ／Ｄ変換特性２０３、および基準電圧がＶDD／４の
時の実際のＡ／Ｄ変換特性２０４がが示されている。ま
た、図４の補正動作手順においては、前述したように、
ステップ３０１において基準電圧が変換されて変換値ｄ
0 が生成され、ステップ３０２においては補正係数ｈの
算出が行われる。次いで、ステップ３０３においては、
アナログ入力の変換が行われて変換値ｄn が生成され、
ステップ３０４においては、前記アナログ変換値ｄn の
補正演算が行われ、以降、ステップ３０３に戻って繰返
してアナログ入力変換（ステップ３０３）および当該変
換値の補正（ステップ３０４）が行われる。
るアナログ信号入力回路のＡ／Ｄ変換特性例および補正
動作の手順例を示す図である。図３においては、ＲL ＝
ＲIの場合における理想的なＡ／Ｄ変換特性２０１、こ
れらのＲL およびＲI に誤差が存在する場合の実際のＡ
／Ｄ変換特性２０２、基準電圧がＶDD／４の時の理想的
なＡ／Ｄ変換特性２０３、および基準電圧がＶDD／４の
時の実際のＡ／Ｄ変換特性２０４がが示されている。ま
た、図４の補正動作手順においては、前述したように、
ステップ３０１において基準電圧が変換されて変換値ｄ
0 が生成され、ステップ３０２においては補正係数ｈの
算出が行われる。次いで、ステップ３０３においては、
アナログ入力の変換が行われて変換値ｄn が生成され、
ステップ３０４においては、前記アナログ変換値ｄn の
補正演算が行われ、以降、ステップ３０３に戻って繰返
してアナログ入力変換（ステップ３０３）および当該変
換値の補正（ステップ３０４）が行われる。
【００２０】なお、本実施例においては、基準電圧発生
回路１５により生成される基準電圧は、内部の２つの抵
抗１８および１９の抵抗値比により定まるが、当該基準
電圧発生回路１５を同一の半導体基板上に構成する場合
には、抵抗値がばらついたり、温度変化等により抵抗値
が変動する際においても、当該抵抗値比は一定に保持さ
れるために、抵抗値の製造上のばらつきには影響され
ず、且つ広範囲の温度範囲にわたり正確な補正を行うこ
とができる。また、電源電位の変動またはＶREF端子に
接続されるスイッチング素子等の、外部素子の影響によ
る入力基準電圧の低下により生じるＡ／Ｄ変換誤差も補
正可能である。
回路１５により生成される基準電圧は、内部の２つの抵
抗１８および１９の抵抗値比により定まるが、当該基準
電圧発生回路１５を同一の半導体基板上に構成する場合
には、抵抗値がばらついたり、温度変化等により抵抗値
が変動する際においても、当該抵抗値比は一定に保持さ
れるために、抵抗値の製造上のばらつきには影響され
ず、且つ広範囲の温度範囲にわたり正確な補正を行うこ
とができる。また、電源電位の変動またはＶREF端子に
接続されるスイッチング素子等の、外部素子の影響によ
る入力基準電圧の低下により生じるＡ／Ｄ変換誤差も補
正可能である。
【００２１】即ち、本実施例に含まれるアナログ信号入
力回路においては、基準電圧発生回路１５の付加によ
り、当該マイクロコンピュータ２１に供給される電源電
圧ＶDDの入力を用いて生成される入力基準電圧により、
抵抗値の製造上のばらつきおよび温度変動等によるアナ
ログ入力信号に対するＡ／Ｄ変換誤差は正確に補正され
る。
力回路においては、基準電圧発生回路１５の付加によ
り、当該マイクロコンピュータ２１に供給される電源電
圧ＶDDの入力を用いて生成される入力基準電圧により、
抵抗値の製造上のばらつきおよび温度変動等によるアナ
ログ入力信号に対するＡ／Ｄ変換誤差は正確に補正され
る。
【００２２】また、図５は、本発明の第２の実施例を示
すブロック図である。図５に示されるように、本実施例
は、マイクロコンピュータ２１のＶDD端子２、ＶREF 端
子３、ＶSS端子４、アナログ入力端子５およびデータバ
ス２０に対応して、外部抵抗１と、ラダー抵抗６と、マ
ルチプレクサ７と、デコーダ８と、コンパレータ９と、
スイッチ１６および容量１７を含むサンプル／ホールド
回路１０と、逐次比較レジスタ１１と、変換レジスタ１
２と、スイッチ１３および１４と、抵抗２３およびツェ
ナーダイオード２４を含む基準電圧発生回路２２とを備
えて構成されている。即ち、前述の第１の実施例の場合
とは、基準電圧発生回路２２の構成内容が異なってい
る。
すブロック図である。図５に示されるように、本実施例
は、マイクロコンピュータ２１のＶDD端子２、ＶREF 端
子３、ＶSS端子４、アナログ入力端子５およびデータバ
ス２０に対応して、外部抵抗１と、ラダー抵抗６と、マ
ルチプレクサ７と、デコーダ８と、コンパレータ９と、
スイッチ１６および容量１７を含むサンプル／ホールド
回路１０と、逐次比較レジスタ１１と、変換レジスタ１
２と、スイッチ１３および１４と、抵抗２３およびツェ
ナーダイオード２４を含む基準電圧発生回路２２とを備
えて構成されている。即ち、前述の第１の実施例の場合
とは、基準電圧発生回路２２の構成内容が異なってい
る。
【００２３】図５において、基準電圧発生回路２２にお
いては、電源電圧ＶDDの供給を受けて、ツェナーダイオ
ード２４の両端には一定の基準電圧ＶZDが発生されてお
り、入力基準電圧ＶREF ＝ＶDD／２が誤差ｋを持つ場合
には、前記基準電圧ＶZDをＡ／Ｄ変換する際に生じるＡ
／Ｄ変換結果ｄk は、次式により与えられる。
いては、電源電圧ＶDDの供給を受けて、ツェナーダイオ
ード２４の両端には一定の基準電圧ＶZDが発生されてお
り、入力基準電圧ＶREF ＝ＶDD／２が誤差ｋを持つ場合
には、前記基準電圧ＶZDをＡ／Ｄ変換する際に生じるＡ
／Ｄ変換結果ｄk は、次式により与えられる。
【００２４】 ｄk ＝｛ＶZD／（ＶDD／２）｝・ｄ−｛ＶZD／（ＶDD／２＋ｋ）｝・ｄ 上式における第２項が、基準電圧ＶZDを実際にＡ／Ｄ変
換した際のＡ／Ｄ変換値であり、補正係数ｈは次式によ
り算出されて、前記第１の実施例の場合と同様に、入力
基準電圧の電圧誤差に起因するＡ／Ｄ変換誤差が正確に
補正される。
換した際のＡ／Ｄ変換値であり、補正係数ｈは次式によ
り算出されて、前記第１の実施例の場合と同様に、入力
基準電圧の電圧誤差に起因するＡ／Ｄ変換誤差が正確に
補正される。
【００２５】 ｈ＝｛ＶZD／（ＶDD／２＋ｋ）｝／｛ＶZD／（ＶDD／２）｝ 更に、本実施例の応用として、外部抵抗１が存在せずに
ＶREF 端子３がＶDD端子２に直接接続されている場合、
または外部抵抗１の代わりにスイッチング用のＭＯＳト
ランジスタが接続されているアナログ信号入力回路の場
合においては、電源電圧ＶDDの変動により、或はまたス
イッチング用の前記ＭＯＳトランジスタの抵抗分により
電圧降下が生じた場合においても、ツェナーダイオード
２４の両端における基準電圧ＶZDは一定値の保持されて
おり、電源電圧ＶDDの変動またはＶREF 端子３における
電源電圧ＶDDとの差を△ＶDDとすると、これにより発生
するＡ／Ｄ変換誤差ｄh および補正係数ｈは、それぞれ
次式により表わされる。
ＶREF 端子３がＶDD端子２に直接接続されている場合、
または外部抵抗１の代わりにスイッチング用のＭＯＳト
ランジスタが接続されているアナログ信号入力回路の場
合においては、電源電圧ＶDDの変動により、或はまたス
イッチング用の前記ＭＯＳトランジスタの抵抗分により
電圧降下が生じた場合においても、ツェナーダイオード
２４の両端における基準電圧ＶZDは一定値の保持されて
おり、電源電圧ＶDDの変動またはＶREF 端子３における
電源電圧ＶDDとの差を△ＶDDとすると、これにより発生
するＡ／Ｄ変換誤差ｄh および補正係数ｈは、それぞれ
次式により表わされる。
【００２６】 ｄk ＝（ＶZD／ＶDD）ｄ−｛ＶZD／（ＶDD＋△ＶDD）｝ｄ ｈ＝｛ＶZD／（ＶDD＋△ＶDD）｝／（ＶZD／ＶDD） 従って、本実施例におけるアナログ信号入力回路におい
ては、上式による補正処理により、電源電圧ＶDDの電位
変動またはＶREF 端子３における電位変動によるＡ／Ｄ
変換誤差は、正確に補正される。
ては、上式による補正処理により、電源電圧ＶDDの電位
変動またはＶREF 端子３における電位変動によるＡ／Ｄ
変換誤差は、正確に補正される。
【００２７】例えば、前記ラダー抵抗に３０％の誤差が
存在する場合には、入力基準電圧はＶREF ＝０．５６５
ＶDDとなり、アナログ入力信号のＡ／Ｄ変換誤差として
６．５％の誤差を生じるが、本発明によれば、当該誤差
を０％に補正することが可能である。
存在する場合には、入力基準電圧はＶREF ＝０．５６５
ＶDDとなり、アナログ入力信号のＡ／Ｄ変換誤差として
６．５％の誤差を生じるが、本発明によれば、当該誤差
を０％に補正することが可能である。
【００２８】本実施例においても、第１の実施例の場合
と同様に、基準電圧発生回路２２の付加により、アナロ
グ信号入力回路において、当該マイクロコンピュータ２
１に供給される電源電圧ＶDDの入力を用いて生成される
入力基準電圧により、抵抗値の製造上のばらつきおよび
温度変動等によるアナログ入力信号に対するＡ／Ｄ変換
誤差が正確に補正される。
と同様に、基準電圧発生回路２２の付加により、アナロ
グ信号入力回路において、当該マイクロコンピュータ２
１に供給される電源電圧ＶDDの入力を用いて生成される
入力基準電圧により、抵抗値の製造上のばらつきおよび
温度変動等によるアナログ入力信号に対するＡ／Ｄ変換
誤差が正確に補正される。
【００２９】
【発明の効果】以上説明したように、本発明は、電源電
圧の供給入力により設定される入力基準電圧によるＡ／
Ｄ変換機能を含むアナログ信号入力回路において、当該
電源電圧を抵抗分圧して所定の基準電圧を出力する基準
電圧発生回路を設けることにより、前記入力基準電圧の
誤差を予め測定し、当該測定された誤差値を基にしてア
ナログ入力信号のＡ／Ｄ変換値を補正することにより、
製造上のばらつきおよび温度変動等により、ラダー抵抗
に誤差が生じるような場合においても、Ａ／Ｄ変換誤差
を正確に補正することができるという効果がある。
圧の供給入力により設定される入力基準電圧によるＡ／
Ｄ変換機能を含むアナログ信号入力回路において、当該
電源電圧を抵抗分圧して所定の基準電圧を出力する基準
電圧発生回路を設けることにより、前記入力基準電圧の
誤差を予め測定し、当該測定された誤差値を基にしてア
ナログ入力信号のＡ／Ｄ変換値を補正することにより、
製造上のばらつきおよび温度変動等により、ラダー抵抗
に誤差が生じるような場合においても、Ａ／Ｄ変換誤差
を正確に補正することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明における動作サイクル例を示す図であ
る。
る。
【図３】前記実施例におけるＡ／Ｄ変換特性例を示す図
である。
である。
【図４】前記実施例における変換誤差の補正動作手順例
を示す図である。
を示す図である。
【図５】本発明の第２の実施例を示すブロック図であ
る。
る。
【図６】従来例を示すブロック図である。
１ 外部抵抗 ２ ＶDD端子 ３ ＶREF 端子 ４ ＶSS端子 ５ アナログ入力端子 ６ ラダー抵抗 ７ マルチプレクサ ８ デコーダ ９ コンパレータ １０ サンプル／ホールド回路 １１ 逐次比較レジスタ １２ 変換レジスタ １３、１４、１６ スイッチ １５、２２ 基準電圧発生回路 １７ 容量 １８、１９、２３ 抵抗 ２０ データバス ２１ マイクロコンピュータ ２４ ツェナーダイオード １０１ 基準電圧変換サイクル １０２ 補正係数算出サイクル １０３、１０４ アナログ入力変換サイクル １０５、１０６ 補正値算出サイクル ２０１、２０３ 理想Ａ／Ｄ変換特性 ２０２、２０４ Ａ／Ｄ変換特性 ３０１ 基準電圧の変換 ３０２ 補正係数ｈの算出 ３０３ アナログ入力の変換 ３０４ アナログ入力変換値の補正演算
Claims (3)
- 【請求項１】 アナログ信号の入力に対応して、当該ア
ナログ信号をデジタル信号に変換し、所定の内部回路に
伝達するＡ／Ｄ変換回路を含むアナログ信号入力手段を
具備する半導体装置において、予め前記Ａ／Ｄ変換回路
の変換誤差を測定する手段として、 前記半導体装置のアナログ信号入力端子と前記Ａ／Ｄ変
換回路のアナログ信号入力端との間に接続され、前記変
換誤差測定時に前記アナログ信号の前記Ａ／Ｄ変換回路
に対する入力回路をオフとする第１の切替回路と、 前記変換誤差測定時に、前記Ａ／Ｄ変換回路のＡ／Ｄ変
換用基準電圧に対する校正用基準電圧を生成して出力す
る基準電圧発生回路と、 前記基準電圧発生回路の電圧出力端と、前記Ａ／Ｄ変換
回路のアナログ信号入力端との間に接続され、前記変換
誤差測定時に前記校正用基準電圧の前記Ａ／Ｄ変換回路
に対する入力回路をオンとする第２の切替回路と、 前記変換誤差測定時に、前記校正用基準電圧の入力に対
応して、前記Ａ／Ｄ変換回路より出力される前記Ａ／Ｄ
変換用基準電圧の誤差値を記憶保持する誤差値記憶回路
と、 を少なくとも前記アナログ信号入力手段の内部に備え、
当該半導体装置内に含まれる演算手段により、前記誤差
値を基にして所定の補正係数を算出し、当該補正係数を
アナログ入力信号のＡ／Ｄ変換値に乗じて補正値を得る
ことを特徴とする半導体装置。 - 【請求項２】 前記基準電圧発生回路が、電源電圧と接
地点との間に直列接続される第１の抵抗と第２の抵抗に
より形成され、前記第１および第２の抵抗の接続点を電
圧出力端として構成される請求項１記載の半導体装置。 - 【請求項３】 前記基準電圧発生回路が、電源電圧と接
地点との間に直列接続される前記電源側の抵抗と接地側
のツェナーダイオードにより形成され、前記抵抗と前記
ツェナーダイオードとの接続点を電圧出力端として構成
される請求項１記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103746A JPH08298462A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
| US08/638,827 US5699063A (en) | 1995-04-27 | 1996-04-29 | Analog signal input circuitry with an analog-to-digital converter in a semiconductor device |
| EP96106789A EP0744837B1 (en) | 1995-04-27 | 1996-04-29 | Analog signal input circuitry with an analog-to-digital converter in a semiconductor device |
| DE69615271T DE69615271T2 (de) | 1995-04-27 | 1996-04-29 | Schaltung zur Eingabe eines Analogsignals mit einem Analog-Digital-Wandler in einer Halbleiterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103746A JPH08298462A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08298462A true JPH08298462A (ja) | 1996-11-12 |
Family
ID=14362162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7103746A Pending JPH08298462A (ja) | 1995-04-27 | 1995-04-27 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5699063A (ja) |
| EP (1) | EP0744837B1 (ja) |
| JP (1) | JPH08298462A (ja) |
| DE (1) | DE69615271T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281695A (ja) * | 2006-04-04 | 2007-10-25 | Oki Electric Ind Co Ltd | アナログ・ディジタル変換器 |
| JP2017192099A (ja) * | 2016-04-15 | 2017-10-19 | ローム株式会社 | 逐次比較型ａ／ｄコンバータ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19653192C2 (de) * | 1996-12-19 | 1999-01-07 | Sgs Thomson Microelectronics | Monolithisch integrierte Signalverarbeitungsschaltung |
| US5959471A (en) * | 1997-09-25 | 1999-09-28 | Siemens Aktiengesellschaft | Method and apparatus for reducing the bias current in a reference voltage circuit |
| KR100499368B1 (ko) * | 1997-12-30 | 2005-09-14 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
| KR100528689B1 (ko) * | 1997-12-30 | 2006-01-27 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
| US6281818B1 (en) * | 1999-05-14 | 2001-08-28 | Diamond Systems Corporation | Automatic auto-calibration system |
| US8125243B1 (en) * | 2007-03-12 | 2012-02-28 | Cypress Semiconductor Corporation | Integrity checking of configurable data of programmable device |
| JP5307581B2 (ja) * | 2009-03-02 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体装置、入力選択制御方法 |
| KR101163219B1 (ko) * | 2010-07-08 | 2012-07-11 | 에스케이하이닉스 주식회사 | 기준전압 레벨 설정 방법을 사용하는 집적회로 |
| KR20120115860A (ko) * | 2011-04-11 | 2012-10-19 | 에스케이하이닉스 주식회사 | 집적회로 |
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| JPS63215116A (ja) * | 1987-03-03 | 1988-09-07 | Mitsubishi Electric Corp | アナログ信号検出回路 |
| JPS63301625A (ja) * | 1987-06-01 | 1988-12-08 | Nippon Denso Co Ltd | Ａ／ｄ変換装置 |
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| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
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1995
- 1995-04-27 JP JP7103746A patent/JPH08298462A/ja active Pending
-
1996
- 1996-04-29 EP EP96106789A patent/EP0744837B1/en not_active Expired - Lifetime
- 1996-04-29 US US08/638,827 patent/US5699063A/en not_active Expired - Fee Related
- 1996-04-29 DE DE69615271T patent/DE69615271T2/de not_active Expired - Fee Related
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| JP2017192099A (ja) * | 2016-04-15 | 2017-10-19 | ローム株式会社 | 逐次比較型ａ／ｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0744837B1 (en) | 2001-09-19 |
| EP0744837A3 (en) | 1999-06-16 |
| EP0744837A2 (en) | 1996-11-27 |
| DE69615271T2 (de) | 2002-06-27 |
| US5699063A (en) | 1997-12-16 |
| DE69615271D1 (de) | 2001-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971209 |