JP2017168986A - 半導体装置 - Google Patents
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Abstract
【課題】接地端子の電位変化に起因する誤動作を起こりにくくすることができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、ゲート端子とソース端子との間に接続された第1スイッチ素子と、第1スイッチ素子のゲートとソース端子との間、または第1スイッチ素子のゲートと接地端子との間に接続され、第1スイッチ素子をオンとオフとに切り替える第2スイッチ素子と、一端が電源端子と接地端子との間に接続され、他端が第1スイッチ素子のゲートへ接続され、接地端子の電位と第2スイッチ素子の状態とに基づいて、第1スイッチ素子のゲートを昇圧するキャパシタと、を備える。
【選択図】図1
Description
第1スイッチ素子のゲートとソース端子との間、または第1スイッチ素子のゲートと接地端子との間に接続され、第1スイッチ素子をオンとオフとに切り替える第2スイッチ素子と、
一端が電源端子と接地端子との間に接続され、他端が第1スイッチ素子のゲートへ接続され、接地端子の電位と第2スイッチ素子の状態とに基づいて、第1スイッチ素子のゲートを昇圧するキャパシタと、を備える。
図1は、第1実施形態に係る半導体装置の概略的な構成を示す回路図である。本実施形態に係る半導体装置1は、出力スイッチ素子に相当するMOSトランジスタM10を制御する。ここで、まず、MOSトランジスタM10について説明する。
図3は、第2実施形態に係る半導体装置の概略的な構成を示す回路図である。図3に示すように、本実施形態に係る半導体装置2は、第1駆動回路11と、第2駆動回路12と、第3駆動回路13aと、制御回路14aと、を備える。
Claims (7)
- ゲート端子とソース端子との間に接続された第1スイッチ素子と、
前記第1スイッチ素子のゲートと前記ソース端子との間、または前記第1スイッチ素子の前記ゲートと接地端子との間に接続され、前記第1スイッチ素子をオンとオフとに切り替える第2スイッチ素子と、
一端が電源端子と前記接地端子との間に接続され、他端が前記第1スイッチ素子の前記ゲートへ接続され、前記接地端子の電位と前記第2スイッチ素子の状態とに基づいて、前記第1スイッチ素子の前記ゲートを昇圧するキャパシタと、
を備える、半導体装置。 - 前記第2スイッチ素子において、ゲートが第1抵抗素子を介して前記電源端子に接続されるとともに第2抵抗素子を介して前記接地端子に接続され、ドレインが前記第1スイッチ素子の前記ゲートに接続され、ソースが前記接地端子および前記キャパシタの前記一端に接続された、請求項1に記載の半導体装置。
- 前記電源端子と、前記第2スイッチ素子のゲートとの間に接続された電流源回路と、
前記電源端子と、前記第2スイッチ素子との間に設けられた第3スイッチ素子と、
前記第3スイッチ素子を制御する制御回路と、
をさらに備える、請求項1に記載の半導体装置。 - 前記制御回路は、前記ゲート端子にゲートが接続されるとともに前記ソース端子にソースが接続される出力スイッチング素子をオンさせるときに、前記第3スイッチ素子もオンさせ、かつ、前記出力スイッチング素子をオフさせるときに前記第3スイッチ素子もオフさせる、請求項3に記載の半導体装置。
- 前記電流源回路が、前記電源端子と、前記第3スイッチ素子のドレインとの間に接続された第4スイッチ素子と、前記電源端子と前記第2スイッチ素子の前記ゲートとの間に接続された第5スイッチ素子と、を有する、請求項3または4に記載の半導体装置。
- 前記第5スイッチ素子から出力される電流が、前記第4スイッチ素子から出力される電流よりも大きい、請求項5に記載の半導体装置。
- 前記第1スイッチ素子の前記ゲートとソースとの間に接続されたツェナー電圧をさらに備える、請求項1から6のいずれか1項に記載の半導体装置。
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