JP2017168659A - 半導体装置および製造方法 - Google Patents

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Abstract

【課題】微細加工容易なガードリング部を提供する。
【解決手段】半導体基板と、半導体基板に形成された活性領域と、半導体基板において活性領域よりも外側に形成されたガードリング部とを備え、ガードリング部は、半導体基板の上面において環状に形成されたガードリングと、ガードリングの上方に形成された層間絶縁膜と、ガードリングに沿って層間絶縁膜の上方に環状に形成されたフィールドプレートと、ガードリングに沿って環状に形成され、層間絶縁膜を貫通してガードリングとフィールドプレートとを接続するタングステンプラグとを有する半導体装置を提供する。
【選択図】図２

Description

本発明は、半導体装置および製造方法に関する。
従来、半導体素子の外周部にガードリング構造を設けた装置が知られている（例えば、特許文献１参照）。これにより、ターンオフ時の耐圧を向上させている。
特許文献１ 特開２０１０−２６７６５５号公報
微細加工が容易なガードリング構造を提供する。
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、半導体基板を備えてよい。半導体装置は、半導体基板に形成された活性領域を備えてよい。半導体装置は、半導体基板において活性領域よりも外側に形成されたガードリング部を備えてよい。ガードリング部は、半導体基板の上面に形成されたガードリングを有してよい。ガードリングは、環状に形成されてよい。ガードリング部は、ガードリングの上方に形成された層間絶縁膜を有してよい。ガードリング部は、層間絶縁膜の上方に形成されたフィールドプレートを有してよい。フィールドプレートは、ガードリングに沿って環状に形成されてよい。ガードリング部は、層間絶縁膜を貫通してガードリングとフィールドプレートとを接続するタングステンプラグを有してよい。タングステンプラグは、ガードリングに沿って環状に形成されてよい。
フィールドプレートはタングステンで形成されてよい。対応するガードリングおよびフィールドプレートの間に、複数本の環状のタングステンプラグが形成されてよい。ガードリング部は、隣接する２つのタングステンプラグを接続する接続プラグを有してよい。複数本の環状のタングステンプラグにおいて、隣接する２つのタングステンプラグの距離が、タングステンプラグの１本分の幅よりも大きくてよい。
半導体装置は、活性領域の上方に設けられた素子電極を備えてよい。素子電極は、アルミニウムを含む材料で形成されてよい。半導体装置は、素子電極上に形成されためっき層を備えてよい。半導体装置は、めっき層上に形成された保護膜を備えてよい。保護膜は、めっき層の一部の領域を露出させてよい。
半導体装置は、活性領域に形成された半導体素子部を備えてよい。半導体装置は、半導体素子部およびガードリング部の間において、層間絶縁膜を貫通して設けられたホール引抜プラグを備えてよい。ホール引抜プラグはタングステンで形成されてよい。
半導体装置は、活性領域の上方に設けられた素子電極を備えてよい。フィールドプレートが、素子電極と同一の材料で形成されてよい。
本発明の第２の態様においては、半導体装置の製造方法を提供する。製造方法は、ガードリングを、半導体基板の上面において環状に形成するガードリング形成段階を備えてよい。製造方法は、ガードリングの上方に層間絶縁膜を形成する絶縁膜形成段階を備えてよい。製造方法は、ガードリングに沿って環状に設けられ、層間絶縁膜を貫通するタングステンプラグを形成する段階を備えてよい。製造方法は、ガードリングに沿って層間絶縁膜の上方に環状に設けられ、タングステンプラグと接続するフィールドプレートを形成するフィールドプレート形成段階を備えてよい。
製造方法は、半導体基板の上面においてガードリングで囲まれる活性領域に素子電極を形成する素子電極形成段階を備えてよい。素子電極はアルミニウムを含む材料で形成されてよい。製造方法は、素子電極形成段階およびフィールドプレート形成段階の後に、半導体基板の上面側をめっきして、素子電極上にめっき層を形成するめっき段階を備えてよい。製造方法は、半導体基板の上面側に保護膜を形成する保護膜形成段階を備えてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の概要を示す上面図である。 半導体装置１００の断面の一例を示す図である。 半導体装置１００の他の構造例を示す断面図である。 タングステンプラグ５６近傍の拡大断面図である。 半導体基板１０の上面におけるタングステンプラグ５６の形状例を示す図である。 半導体装置１００の断面の他の例を示す図である。 図６Ｂは、図６Ａに示した半導体装置１００の上面の一例を示す図である。 エミッタ電極２０の近傍を拡大した断面図である。 エミッタ電極２０の近傍の他の例を拡大した断面図である。 図８Ａのワイヤー４２を、リードフレーム４３に置き換えた例である。 半導体装置１００の製造方法の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明の一つの実施形態に係る半導体装置１００の概要を示す上面図である。半導体装置１００は、シリコンまたは化合物半導体等の半導体基板１０を備える。半導体基板１０には、活性領域１１、パッド２１および１以上のガードリング部５０が設けられる。
活性領域１１には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーＭＯＳＦＥＴ、還流ダイオード等の半導体素子が形成される。パッド２１は、活性領域１１内または活性領域１１と隣接する領域に形成される。例えばパッド２１は、活性領域１１に形成された半導体素子のゲート電極と電気的に接続される。
１以上のガードリング部５０は、半導体基板１０の上面において活性領域１１よりも外側に形成される。本例において、それぞれのガードリング部５０は、活性領域１１を囲んで同心状に形成される。
少なくとも一つのガードリング部５０は、ガードリング部５０に沿って環状に形成されたタングステンプラグ５６を有する。本例では、それぞれのガードリング部５０に、タングステンプラグ５６が２本ずつ設けられている。
図２は、半導体装置１００の断面の一例を示す図である。図２においては、活性領域１１およびガードリング部５０の境界近傍の部分断面図を示している。図２では、一つのガードリング部５０を示しているが、半導体装置１００には、複数のガードリング部５０が、半導体基板１０の上面において同心状に形成されてよい。本例における半導体装置１００は、活性領域１１にＩＧＢＴを有する。半導体基板１０にはドリフト領域１６が形成される。ドリフト領域１６は、Ｎ−型の導電型を有する。なお、各層または領域の導電型は逆であってもよい。
ドリフト領域１６の下には、Ｐ＋型のコレクタ領域２４が形成される。コレクタ領域２４の下には、コレクタ電極２６が形成される。活性領域１１において、ドリフト領域１６の上にはＰ型のベース領域１８が形成される。ベース領域１８は、活性領域１１の外側に形成されたＰ＋型のウェル領域１９と接続していてよい。ベース領域１８の上にはＮ＋型のエミッタ領域２２が形成される。
半導体基板１０の上面には、エミッタ領域２２およびベース領域１８を貫通する複数のゲート構造１４が形成される。それぞれのゲート構造１４は、エミッタ領域２２およびベース領域１８を貫通するトレンチ内に、ゲート絶縁膜およびゲート電極を有する。ゲート絶縁膜は、トレンチ内壁を覆って形成される。ゲート電極は、トレンチ内においてゲート絶縁膜に覆われる。ゲート電極は、少なくともベース領域１８と対向する範囲に形成される。ゲート電極に所定のオン電圧が印加されると、ゲート電極と対向するベース領域１８にチャネルが形成される。
半導体基板１０の上面は、層間絶縁膜１２により覆われている。活性領域１１において、層間絶縁膜１２上には素子電極の一例であるエミッタ電極２０が形成される。エミッタ電極２０は、層間絶縁膜１２を貫通して設けられた接続部３０により、エミッタ領域２２と電気的に接続される。
接続部３０は、タングステンで形成されたプラグであってよい。これにより、微細なピッチで接続部３０を設けることができ、半導体装置１００を微細化できる。
ガードリング部５０は、ガードリング５４、層間絶縁膜１２、フィールドプレート５２およびタングステンプラグ５６を有する。ガードリング５４は、半導体基板１０内において、半導体基板１０の上面と接して形成されたＰ＋型の領域である。ガードリング５４は、半導体基板１０の上面において活性領域１１を囲んで環状に形成される。ガードリング５４を設けることで、ターンオフ時に半導体基板１０の上面側に生じる空乏層を、活性領域１１の外側まで伸ばすことができる。これにより、活性領域１１の端部に電界が集中することを抑制し、耐圧が向上する。
ガードリング部５０において、層間絶縁膜１２はガードリング５４の上方に形成される。層間絶縁膜１２は、例えばフィールド酸化膜である。フィールドプレート５２は、層間絶縁膜１２の上方に、ガードリング５４と対向して設けられる。
フィールドプレート５２は、ガードリング５４に沿って環状に形成される。半導体基板１０の上面と平行な面において、フィールドプレート５２の少なくとも一方の端辺は、ガードリング５４の端辺よりも突出して設けられる。フィールドプレート５２に電圧を印加することで、半導体基板１０の上面側に生じる空乏層の広がりを制御することができる。
タングステンプラグ５６は、層間絶縁膜１２を貫通して、フィールドプレート５２とガードリング５４とを電気的に接続する。タングステンプラグ５６は、接続部３０と同一の工程で形成されてよい。
タングステンプラグ５６は、ガードリング５４に沿って環状に形成される。タングステンプラグ５６を環状に連続して形成することで、離散的にタングステンプラグ５６を設ける場合に比べ、ガードリング５４およびフィールドプレート５２の電気的接続の信頼性を高めることができる。また、ガードリング５４全体に均等な電位を印加することができる。
本例では、一組のフィールドプレート５２およびガードリング５４に対して、２以上のタングステンプラグ５６が形成される。２以上のタングステンプラグ５６は、半導体基板１０の上面において同心状に配置される。また、それぞれのタングステンプラグ５６は、４隅が円弧状であって、隣り合う４隅を直線で接続した、角を丸めた矩形に沿って配置されてもよい。２以上のタングステンプラグ５６を設けることで、フィールドプレート５２およびガードリング５４の電気的な接続の信頼性を更に高めることができる。また、ガードリング５４における電位分布を均等にすることができる。
また、エッチバックによりタングステンプラグ５６を形成する場合、タングステンプラグ５６の直径または幅が大きいと、エッチバック時にタングステンプラグ５６も除去されてしまう。本例のように、径が小さいまたは幅の狭いタングステンプラグ５６を複数設けることで、タングステンプラグ５６を容易に形成しつつ、フィールドプレート５２およびガードリング５４との接触面積を増加させることができる。
フィールドプレート５２は、タングステンで形成されてよい。この場合、フィールドプレート５２の表面は、自然酸化されてＷＯ３となる。これにより、アルミニウム等を用いた場合に比べて耐蝕性が向上する。
なお、フィールドプレート５２は、タングステンプラグ５６と一体に形成されてよい。例えば、層間絶縁膜１２にプラグ用の開口を形成した後に、層間絶縁膜１２上にタングステン膜を形成する。そして、フィールドプレート５２の形状に応じて、フォトリソグラフィ等によりタングステン膜をパターニングする。これにより、タングステンプラグ５６とフィールドプレート５２を同一工程で形成できる。
また、活性領域１１にゲート構造１４等を形成し、層間絶縁膜１２にプラグ用の開口を設けた後に、フィールドプレート５２を形成することが好ましい。比較例として、フィールドプレートをポリシリコンで形成する場合、工程数を増加させないために、ゲート構造１４のポリシリコン電極とフィールドプレートとを同一の工程で形成する場合がある。この場合、フィールドプレートを形成した後に、層間絶縁膜およびプラグ用の開口を形成する。
しかし、フィールドプレートを形成した後に層間絶縁膜および開口を形成する場合、フィールドプレートの段差により、フィールドプレートの近傍では微細な加工が困難となる。このため、微細構造の活性領域を形成する場合、フィールドプレートと活性領域との間の間隔を大きくしなければならず、チップサイズが増大してしまう。
これに対して、フィールドプレート５２を層間絶縁膜１２および開口を設けた後に形成することで、活性領域１１の近傍にフィールドプレート５２を形成することができる。従って、チップサイズを縮小することができる。
フィールドプレート５２、タングステンプラグ５６および接続部３０は、同一の工程で形成することが好ましい。これにより、製造工程を短縮することができる。ただし、フィールドプレート５２の材質は、タングステンに限定されない。フィールドプレート５２は、エミッタ電極２０と同一の材料で形成されてよく、他の材料で形成されてもよい。
図３は、半導体装置１００の他の構造例を示す断面図である。本例の半導体装置１００は、図２に示した半導体装置１００に対して、下地電極３２を更に備える。他の構造は、図２に示した半導体装置１００と同様である。本例において、下地電極３２、フィールドプレート５２および接続部３０はタングステンで形成される。
下地電極３２は、エミッタ電極２０と層間絶縁膜１２の間に設けられる。下地電極３２は、フィールドプレート５２と同一の工程で形成することが好ましい。
図４は、タングステンプラグ５６近傍の拡大断面図である。隣接する２つのタングステンプラグ５６の距離Ｌ１は、タングステンプラグ５６の１本分の幅Ｌ２よりも大きくてよい。一例として、一つのタングステンプラグ５６の幅Ｌ２は、０．４μｍ以上、０．６μｍ以下である。また、タングステンプラグ５６の距離Ｌ１は、０．８μｍ以上、１．２μｍ以下である。
距離Ｌ１を幅Ｌ２よりも大きくすると、隣り合うタングステンプラグ５６に挟まれた層間絶縁膜１２の形状が安定し、タングステンプラグ５６の形成不良が抑えられる。そのため、コンタクト抵抗が安定し、素子耐圧や、電流が流れないオフ状態での漏れ電流等の電気的特性の長期信頼性が向上する。また、タングステンプラグ５６をストライプ状、または、環状のように、比較的に長手方向における長さが大きい形状としても、タングステンプラグ５６の形状のくずれを抑制することができる。タングステンプラグ５６の高さＬ３は、幅Ｌ２と同程度か、幅Ｌ２より短くてよい。または、高さＬ３は、幅Ｌ２の７０％以上であってよく、８０％以上であってよい。これにより、層間絶縁膜１２に形成した溝に、タングステンを空隙無く埋め込むことができる。
図５は、半導体基板１０の上面におけるタングステンプラグ５６の形状例を示す図である。ガードリング部５０は、隣接する２つのタングステンプラグ５６を接続する接続プラグ５８を更に有してよい。接続プラグ５８は導電材料で形成される。これにより、隣接する２つのタングステンプラグ５６における電位分布を均等にすることができる。
接続プラグ５８は、環状に設けられたタングステンプラグ５６の周回方向において、離散的に複数設けられてよい。これにより、製造バラツキ等によりタングステンプラグ５６が周回方向において断絶した場合でも、タングステンプラグ５６における電位分布を均等にすることができる。
接続プラグ５８は、タングステンプラグ５６と同一の深さまで形成されてよい。接続プラグ５８は、タングステンで形成されてよい。接続プラグ５８は、タングステンプラグ５６と同一の工程で形成されてよい。
図６Ａは、半導体装置１００の断面の他の例を示す図である。本例の半導体装置１００は、図２に示した半導体装置１００の構成に加えて、１以上のホール引抜プラグ３４を更に備える。
ホール引抜プラグ３４は、タングステンで形成される。ホール引抜プラグ３４は、ゲート構造１４およびエミッタ領域２２等が形成されている半導体素子部１３と、ガードリング部５０との間において、層間絶縁膜１２を貫通する。ホール引抜プラグ３４は、エミッタ電極２０と、ウェル領域１９とを電気的に接続する。
このような構成により、半導体素子部１３と、ガードリング部５０との間においてホールを効率よく引き抜くことができる。このため、半導体素子部１３の動作を高速化することができる。また、ホール引抜プラグ３４をタングステンで形成するので、半導体素子部１３とガードリング部５０との距離が短い微細構造においても、ホール引抜プラグ３４を容易に形成できる。
ホール引抜プラグ３４は、半導体素子部１３を囲んで環状に形成されてよく、半導体素子部１３の周囲に離散的に形成されてもよい。また、半導体素子部１３を囲んで同心状に複数のホール引抜プラグ３４が形成されてもよい。ホール引抜プラグ３４は、タングステンプラグ５６と同一の工程で形成することが好ましい。
図６Ｂは、図６Ａに示した半導体装置１００の上面の一例を示す図である。なお図６Ａに示した断面図は、図６ＢにおけるＡ−Ａ断面に対応する。また、図６Ｂに示す半導体装置１００は、６本のホール引抜プラグ３４を有する。
図６Ｂでは、ドリフト領域１６、ベース領域１８、ウェル領域１９、ゲート構造１４、ホール引抜プラグ３４、接続プラグ３５、タングステンプラグ５６、接続プラグ５８およびフィールドプレート５２を示し、他の構造を省略している。例えば、ゲート構造１４に挟まれた領域に形成されたベース領域１８の上面の少なくとも一部の領域には、図６Ａに示したようにエミッタ領域２２が露出するが、図６Ｂでは省略している。ゲート構造１４に挟まれた領域に形成されたベース領域１８の上面には、ゲート構造１４のトレンチの延伸方向に沿って、エミッタ領域２２と、Ｐ＋型のコンタクト領域とが交互に形成されてよい。
本例において、それぞれのホール引抜プラグ３４は、ゲート構造１４のトレンチの延伸方向と平行に配置される。ホール引抜プラグ３４は、半導体装置１００のスイッチング時にホールが流れる領域に設けられる。また、接続プラグ３５は、隣接する２つのホール引抜プラグ３４を接続する。接続プラグ３５は、隣接する２つのホール引抜プラグ３４の間に、ホール引抜プラグ３４の延伸方向において離散的に複数設けられてもよい。これにより、ホール引抜プラグ３４間の電流アンバランスを無くすことができ、ターンオフ耐量を向上できる。
隣り合うホール引抜プラグ３４の間の長さ（つまり、隣り合うホール引抜プラグ３４間の距離）は、半導体素子部１３において隣り合う接続部３０の間の長さ（つまり、隣り合う接続部３０間の距離）より短くてよい。これにより、ターンオフ耐量をさらに向上できる。さらに、半導体素子部１３は、ゲート構造１４のトレンチに挟まれた領域において、ベース領域１８の下方に、ドリフト領域１６よりも高濃度のＮ型の蓄積領域１７を備えてよい。また、ホール引抜プラグ３４の下方にはＮ型の蓄積領域１７を備えなくてよい。これにより、オン電圧を低減するとともにターンオフ耐量をさらに向上できる。
なお、図５に示したように、２以上の環状のタングステンプラグ５６をつなぐ接続プラグ５８を形成してよい。また、ゲート構造１４のトレンチと、複数のホール引抜プラグ３４との間にも、接続部３０が設けられていてもよい。接続部３０は、ベース領域１８に接続する。当該接続部３０と、隣接するホール引抜プラグ３４とは、接続プラグ３５により接続されてよい。
図７は、エミッタ電極２０の近傍を拡大した断面図である。本例の半導体装置１００は、めっき層３６、保護膜３８、はんだ部４０およびワイヤー４２を更に有する。めっき層３６は、エミッタ電極２０上に形成される。
めっき層３６は、例えばニッケルを含み、無電解めっき等の方法で形成される。めっき層３６は、エミッタ電極２０の上面全体に形成される。めっき層３６はエミッタ電極２０より厚くても良いし、薄くてもよい。ニッケルの酸化防止のため、ニッケル表面に置換Ａｕ（金）めっきを形成してもよい。
エミッタ電極２０は、フィールドプレート５２よりもめっきが容易な材料で形成される。例えばエミッタ電極２０は、アルミニウムまたはアルミニウムを含む合金で形成される。一例としてエミッタ電極２０は、ＡｌＳｉ合金で形成される。また、本例におけるフィールドプレート５２はタングステンまたはタングステンを含む合金で形成される。タングステンは安定な材料なので、前処理でタングステン表面の酸化被膜を除去して表面を活性化しても、活性化後の水洗ですぐに酸化膜が形成されてしまう。このため、フィールドプレート５２の表面にはめっきが形成されにくい。
保護膜３８は、めっき層３６を形成した後に、半導体基板１０の上方全体に形成される。ただし、保護膜３８は、めっき層３６上においてめっき層３６の一部の領域を覆う。保護膜３８には、めっき層３６の一部の領域を露出させるように開口が形成される。保護膜３８は例えばポリイミドで形成される。保護膜３８は、フィールドプレート５２上にも形成されてよい。
はんだ部４０は、保護膜３８の開口部分に形成され、ワイヤー４２とめっき層３６とを電気的に接続する。本例では、フィールドプレート５２がタングステン等で形成されるので、めっき層３６を形成する場合に、フィールドプレート５２を保護膜等で覆わなくとも、エミッタ電極２０にめっき層３６を選択的に形成することができる。
そして、めっき層３６を形成した後に保護膜３８および開口を形成するので、めっき層３６上に開口を形成できる。つまり、開口の側壁が、めっき層３６の上面で終端されるので、はんだ部４０等が、開口の側壁を伝ってエミッタ電極２０まで到達することを防ぐことができる。これにより、エミッタ電極２０等を保護することができる。なお、保護膜３８の開口、はんだ部４０およびワイヤー４２は、複数組が離散的に形成されてよい。
図８Ａは、エミッタ電極２０の近傍の他の例を拡大した断面図である。本例では、エミッタ電極２０上に保護膜３８が形成される。また、保護膜３８に形成された開口の側壁は、エミッタ電極２０の上面で終端される。開口内には、めっき層３６、はんだ部４０およびワイヤー４２が形成される。めっき層３６は、保護膜３８をマスクにして形成される。図８Ｂは、図８Ａのワイヤー４２を、リードフレーム４３に置き換えた例である。
図８Ａおよび図８Ｂの例においては、保護膜３８、めっき層３６およびエミッタ電極２０の各端部が重なる三重点４４が存在する。このため、保護膜３８の側壁と、めっき層３６の側壁との間を、はんだ部４０のはんだ等が通過してエミッタ電極２０まで到達する場合がある。図７に示した例では、三重点４４が存在しないので、上述したようにエミッタ電極２０等の信頼性を向上させることができる。なお、図７の例においても、ワイヤー４２をリードフレーム４３に置き換えることができる。
また、図８Ａおよび図８Ｂに示した例では、保護膜３８を形成してからめっき層３６を形成するので、高温でめっきを行うと保護膜３８にダメージを与える可能性がある。このため、低温でめっき層３６を形成することになり、めっき層３６を効率よく形成することが比較的に困難である。これに対して図７の例では、めっき層３６を高温で形成することができる。
図９は、本発明の実施形態に係る半導体装置１００の製造方法の一例を示す図である。まず、素子形成段階Ｓ９００において、半導体基板１０における各不純物領域およびゲート構造１４を形成する。また、素子形成段階Ｓ９００は、層間絶縁膜１２を形成する絶縁膜形成段階と、ガードリング５４を形成するガードリング形成段階を含む。
次に、タングステン形成段階Ｓ９０２において、層間絶縁膜１２に貫通孔を形成した後に、層間絶縁膜１２上にタングステンを堆積させる。これにより、層間絶縁膜１２を貫通するタングステンプラグ５６および接続部３０が形成される。また、タングステン形成段階Ｓ９０２は、フィールドプレート５２を形成するフィールドプレート形成段階を含む。Ｓ９０２においては、層間絶縁膜１２上に堆積させたタングステンをパターニングしてフィールドプレート５２を形成する。
次に、素子電極形成段階Ｓ９０４において、活性領域１１における半導体基板１０の上面の上方に、アルミニウムを含む材料でエミッタ電極２０を形成する。図３に示したように、下地電極３２上にエミッタ電極２０を形成してもよい。この場合、タングステン形成段階Ｓ９０２において下地電極３２を形成する。
次に、めっき段階Ｓ９０６において、半導体基板１０の上面側にめっき層３６を形成する。このとき、フィールドプレート５２を覆うマスクを形成しなくともよい。めっき段階Ｓ９０６により、エミッタ電極２０の上面に、選択的にめっき層３６が形成される。
次に、基板厚調整段階Ｓ９０８において、所定の耐圧に応じて半導体基板１０の下面側を研削して、半導体基板１０の厚みを調整する。次に、保護膜形成段階Ｓ９１０において、半導体基板１０の上面側に保護膜３８を形成する。保護膜３８の形成は、基板厚の調整より前に行ってもよい。
次に、下面電極形成段階Ｓ９１２において、半導体基板１０の下面にコレクタ電極等を形成する。また、保護膜３８の所定の位置に開口を形成して、はんだ部４０およびワイヤー４２を形成する。
このような方法により、タングステンプラグ５６を用いた半導体装置１００を製造することができる。また、図７に示した構造を有する半導体装置１００を製造することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本明細書において「上」、「下」、「上方」、「下方」、「上面」、「下面」の用語は、重力方向における上下に限定されない。これらの用語は、任意の軸における相対的な方向を意味する。
１０・・・半導体基板、１１・・・活性領域、１２・・・層間絶縁膜、１３・・・半導体素子部、１４・・・ゲート構造、１６・・・ドリフト領域、１７・・・蓄積領域、１８・・・ベース領域、１９・・・ウェル領域、２０・・・エミッタ電極、２１・・・パッド、２２・・・エミッタ領域、２４・・・コレクタ領域、２６・・・コレクタ電極、３０・・・接続部、３２・・・下地電極、３４・・・ホール引抜プラグ、３５・・・接続プラグ、３６・・・めっき層、３８・・・保護膜、４０・・・はんだ部、４２・・・ワイヤー、４３・・・リードフレーム、４４・・・三重点、５０・・・ガードリング部、５２・・・フィールドプレート、５４・・・ガードリング、５６・・・タングステンプラグ、５８・・・接続プラグ、１００・・・半導体装置

Claims (10)

  1. 半導体基板と、
    前記半導体基板に形成された活性領域と、
    前記半導体基板において前記活性領域よりも外側に形成されたガードリング部と
    を備え、
    前記ガードリング部は、
    前記半導体基板の上面において環状に形成されたガードリングと、
    前記ガードリングの上方に形成された層間絶縁膜と、
    前記ガードリングに沿って前記層間絶縁膜の上方に環状に形成されたフィールドプレートと、
    前記ガードリングに沿って環状に形成され、前記層間絶縁膜を貫通して前記ガードリングと前記フィールドプレートとを接続するタングステンプラグと
    を有する半導体装置。
  2. 前記フィールドプレートがタングステンで形成された
    請求項１に記載の半導体装置。
  3. 対応する前記ガードリングおよび前記フィールドプレートの間に、複数本の環状の前記タングステンプラグが形成されている
    請求項１または２に記載の半導体装置。
  4. 前記ガードリング部は、隣接する２つの前記タングステンプラグを接続する接続プラグを更に有する
    請求項３に記載の半導体装置。
  5. 前記複数本の環状の前記タングステンプラグにおいて、隣接する２つの前記タングステンプラグの距離が、前記タングステンプラグの１本分の幅よりも大きい
    請求項３または４に記載の半導体装置。
  6. 前記活性領域の上方に設けられ、アルミニウムを含む材料で形成された素子電極と、
    前記素子電極上に形成されためっき層と、
    前記めっき層上に形成され、且つ、前記めっき層の一部の領域を露出させる保護膜と
    を更に備える請求項２に記載の半導体装置。
  7. 前記活性領域に形成された半導体素子部と、
    前記半導体素子部および前記ガードリング部の間において、前記層間絶縁膜を貫通して設けられ、タングステンで形成されたホール引抜プラグと
    を更に備える請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記活性領域の上方に設けられた素子電極を更に備え、
    前記フィールドプレートが、前記素子電極と同一の材料で形成された
    請求項１に記載の半導体装置。
  9. 半導体装置の製造方法であって、
    ガードリングを、半導体基板の上面において環状に形成するガードリング形成段階と、
    前記ガードリングの上方に層間絶縁膜を形成する絶縁膜形成段階と、
    前記ガードリングに沿って環状に設けられ、前記層間絶縁膜を貫通するタングステンプラグを形成するとともに、前記ガードリングに沿って前記層間絶縁膜の上方に環状に設けられ、前記タングステンプラグと接続するフィールドプレートを形成するフィールドプレート形成段階と
    を備える製造方法。
  10. 前記半導体基板の上面において前記ガードリングで囲まれる活性領域に、アルミニウムを含む材料で素子電極を形成する素子電極形成段階と、
    前記素子電極形成段階および前記フィールドプレート形成段階の後に、前記半導体基板の上面側をめっきして、前記素子電極上にめっき層を形成するめっき段階と、
    前記半導体基板の上面側に保護膜を形成する保護膜形成段階と
    を更に備える請求項９に記載の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019045063A1 (ja) 2017-09-01 2019-03-07 Ａｇｃ株式会社 フルオロスルホニル基含有化合物、フルオロスルホニル基含有モノマー及びそれらの製造方法
WO2019097836A1 (ja) * 2017-11-16 2019-05-23 富士電機株式会社 半導体装置
JP2019087730A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 半導体装置
WO2023286692A1 (ja) * 2021-07-14 2023-01-19 株式会社デンソー 半導体ウェハ

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6854654B2 (ja) * 2017-01-26 2021-04-07 ローム株式会社 半導体装置
US10600897B2 (en) * 2017-11-08 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device
DE102018116332B4 (de) * 2018-07-05 2022-02-24 Infineon Technologies Ag Leistungshalbleitervorrichtung
CN114467165A (zh) * 2019-10-08 2022-05-10 三菱电机株式会社 半导体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273931A (ja) * 2006-03-07 2007-10-18 Toshiba Corp 電力用半導体素子、その製造方法及びその駆動方法
JP2009021526A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 電力用半導体装置及びその製造方法
JP2010092895A (ja) * 2008-10-03 2010-04-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法
JP2014175640A (ja) * 2013-03-13 2014-09-22 Renesas Electronics Corp 縦型複合パワーｍｏｓｆｅｔ
JP2015026797A (ja) * 2013-06-20 2015-02-05 株式会社東芝 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875951B2 (en) * 2007-12-12 2011-01-25 Infineon Technologies Austria Ag Semiconductor with active component and method for manufacture
JP5477681B2 (ja) 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
JP5224289B2 (ja) 2009-05-12 2013-07-03 三菱電機株式会社 半導体装置
JP5606240B2 (ja) 2010-09-22 2014-10-15 三菱電機株式会社 半導体装置
WO2014084124A1 (ja) * 2012-11-29 2014-06-05 富士電機株式会社 半導体装置
CN104995736B (zh) * 2013-02-15 2018-03-30 丰田自动车株式会社 半导体装置及其制造方法
JP6575398B2 (ja) * 2016-03-01 2019-09-18 三菱電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273931A (ja) * 2006-03-07 2007-10-18 Toshiba Corp 電力用半導体素子、その製造方法及びその駆動方法
JP2009021526A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 電力用半導体装置及びその製造方法
JP2010092895A (ja) * 2008-10-03 2010-04-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013016538A (ja) * 2011-06-30 2013-01-24 Toyota Motor Corp 半導体装置及びその製造方法
JP2014175640A (ja) * 2013-03-13 2014-09-22 Renesas Electronics Corp 縦型複合パワーｍｏｓｆｅｔ
JP2015026797A (ja) * 2013-06-20 2015-02-05 株式会社東芝 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019045063A1 (ja) 2017-09-01 2019-03-07 Ａｇｃ株式会社 フルオロスルホニル基含有化合物、フルオロスルホニル基含有モノマー及びそれらの製造方法
WO2019045064A1 (ja) 2017-09-01 2019-03-07 Ａｇｃ株式会社 フルオロスルホニル基又はスルホン酸基含有ポリマー、その製造方法及び用途
JP2019087730A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 半導体装置
JP7028093B2 (ja) 2017-11-08 2022-03-02 富士電機株式会社 半導体装置
WO2019097836A1 (ja) * 2017-11-16 2019-05-23 富士電機株式会社 半導体装置
US11158631B2 (en) 2017-11-16 2021-10-26 Fuji Electric Co., Ltd. Semiconductor device
US11631665B2 (en) 2017-11-16 2023-04-18 Fuji Electric Co., Ltd. Semiconductor device
WO2023286692A1 (ja) * 2021-07-14 2023-01-19 株式会社デンソー 半導体ウェハ

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