JP2017118769A - スイッチング電源装置 - Google Patents

Abstract

【課題】パルスバイパルス形式の過電流保護機能を高める。
【解決手段】スイッチング電源装置１００は、入力電圧Ｖｉから出力電圧Ｖｏを生成するスイッチング出力回路１１０と、クロック信号Ｓ０を生成する発振回路１５０と、クロック信号Ｓ０に同期してスイッチング出力回路１１０の駆動制御を行う制御回路１８０と、スイッチング出力回路１１０に流れる過電流を検出してスイッチング出力回路１１０のスイッチング動作を強制的に停止させるための過電流保護信号ＳＸを生成するパルスバイパルス形式の過電流保護回路Ｘと、過電流保護信号ＳＸに応じてクロック信号Ｓ０のパルススキップ動作を行うパルススキップ回路Ｙと、を有する。
【選択図】図１

Description

本発明は、スイッチング電源装置に関する。

従来より、スイッチング電源装置の多くは、過電流を検出したときに出力トランジスタのスイッチング動作を強制的に停止させる過電流保護回路を備えている。なお、過電流保護回路の形式としては、一周期毎にスイッチング動作の強制停止と自己復帰を繰り返すパルスバイパルス形式が一般的である。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１４−００３８５０号公報

しかしながら、極めて大きな過電流が流れる出力異常（出力地絡など）が生じた場合、スイッチング動作の強制停止と自己復帰（再開）を繰り返すパルスバイパルス形式の過電流保護回路では、各スイッチング周期毎のオン時間を最小限まで短縮してもなお、過電流の制限が間に合わなくなり、インダクタ電流が上昇し続けてスイッチング出力回路の破壊に至るおそれがあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、パルスバイパルス形式の過電流保護機能を高めることのできるスイッチング電源装置を提供することを目的とする。

本明細書中に開示されているスイッチング電源装置は、入力電圧から出力電圧を生成するスイッチング出力回路と、クロック信号を生成する発振回路と、前記クロック信号に同期して前記スイッチング出力回路の駆動制御を行う制御回路と、前記スイッチング出力回路に流れる過電流を検出して前記スイッチング出力回路のスイッチング動作を強制的に停止させるための過電流保護信号を生成するパルスバイパルス形式の過電流保護回路と、前記過電流保護信号に応じて前記クロック信号のパルススキップ動作を行うパルススキップ回路と、を有する構成（第１の構成）とされている。

上記第１の構成から成るスイッチング電源装置において、前記パルススキップ回路は、前記過電流保護信号に応じて前記クロック信号の分周動作を開始することによりマスク期間満了信号を生成する分周部と、前記過電流保護信号により第１論理レベルにセットされて前記マスク期間満了信号により第２論理レベルにリセットされるマスク信号を生成するＲＳフリップフロップと、前記マスク信号が前記第１論理レベルにセットされているマスク期間に亘って前記クロック信号を遮断する論理ゲートと、を含む構成（第２の構成）にするとよい。

上記第１の構成から成るスイッチング電源装置において、前記パルススキップ回路は、前記過電流保護信号に応じてカウント動作を開始することによりマスク期間満了信号を生成するタイマ部と、前記過電流保護信号により第１論理レベルにセットされて前記マスク期間満了信号により第２論理レベルにリセットされるマスク信号を生成するＲＳフリップフロップと、前記マスク信号が前記第１論理レベルにセットされているマスク期間に亘って前記クロック信号を遮断する論理ゲートと、を含む構成（第３の構成）にするとよい。

上記第１の構成から成るスイッチング電源装置において、前記パルススキップ回路は、前記クロック信号に応じてカウント動作を開始することによりマスク期間満了信号を生成するタイマ部と、前記クロック信号により第１論理レベルにセットされて前記マスク期間満了信号により第２論理レベルにリセットされるマスク信号を生成するＲＳフリップフロップと、前記過電流保護信号に応じて前記マスク信号をラッチすることにより第２マスク信号を生成するＤフリップフロップと、前記第２マスク信号が前記第１論理レベルにセットされているマスク期間に亘って前記クロック信号を遮断する論理ゲートと、を含む構成（第４の構成）にするとよい。

上記第４の構成から成るスイッチング電源装置において、前記第２マスク信号は、前記マスク期間満了信号により前記第２論理レベルにリセットされる構成（第５の構成）にするとよい。

上記第３または第４の構成から成るスイッチング電源装置において、前記タイマ部は、前記出力電圧が低いほど前記マスク期間を延長する構成（第６の構成）にするとよい。

上記第３または第４の構成から成るスイッチング電源装置において、前記タイマ部は、充電電流を生成する電流源と、前記充電電流により充電されるキャパシタと、前記マスク信号に応じて前記キャパシタの両端間を導通／遮断する充放電スイッチと、閾値電圧を生成する電圧源と、前記キャパシタの充電電圧と前記閾値電圧とを比較して前記満了タイミング信号を生成するコンパレータと、を含む構成（第７の構成）にするとよい。

上記第７の構成から成るスイッチング電源装置において、前記電流源は、前記出力電圧が低くなるほど前記充電電流を小さくする構成（第８の構成）にするとよい。

上記第７または第８の構成から成るスイッチング電源装置において、前記電圧源は、前記出力電圧が低くなるほど前記閾値電圧を高くする構成（第９の構成）にするとよい。

また、本明細書中に開示されている電子機器は、上記第１〜第９いずれかの構成から成るスイッチング電源装置を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、パルスバイパルス形式の過電流保護機能を高めることのできるスイッチング電源装置を提供することが可能となる。

スイッチング電源装置の全体構成を示すブロック図 パルス幅変調制御の基本動作を示すタイミングチャート 過電流保護回路の一構成例を示す回路図 過電流保護動作の一例を示すタイミングチャート 過電流保護動作の課題を示すタイミングチャート パルススキップ回路の第１実施形態を示す回路図 分周部の一構成例を示す回路図 パルススキップ動作の一例を示すタイミングチャート パルススキップ動作の有無に応じたインダクタ電流の挙動比較図 パルススキップ回路の第２実施形態を示す回路図 タイマ部の一構成例を示す回路図 高出力時のパルススキップ動作を示すタイミングチャート 低出力時のパルススキップ動作を示すタイミングチャート 出力電圧に応じたマスク期間の変化挙動を示す波形図 タイマ部の一変形例を示す回路図 高出力時の意図しないパルススキップ動作を示すタイミングチャート パルススキップ回路の第３実施形態を示す回路図 高出力時のパルススキップ動作を示すタイミングチャート 低出力時のパルススキップ動作を示すタイミングチャート タブレット端末の外観図

＜スイッチング電源装置＞
図１は、スイッチング電源装置の全体構成を示すブロック図である。本構成例のスイッチング電源装置１００は、入力電圧Ｖｉから出力電圧Ｖｏを生成して不図示の負荷（ＣＰＵ［central processing unit］など）に供給するＰＷＭ［pulse width modulation］駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、エラーアンプ１３０と、位相補償フィルタ１４０と、クロック信号生成回路１５０と、スロープ電圧生成回路１６０と、ＰＷＭコンパレータ１７０と、制御回路１８０と、スイッチ駆動回路１９０と、過電流保護回路Ｘと、パルススキップ回路Ｙとを有する。なお、スイッチング電源装置１００には、上記した回路要素のほか、その他の保護回路（低入力誤動作防止回路や温度保護回路など）を適宜組み込んでも構わない。

スイッチング出力回路１１０は、入力電圧Ｖｉを降圧して所望の出力電圧Ｖｏを生成する降圧型のスイッチング出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、出力インダクタ１１３と、出力キャパシタ１１４と、を含む。

出力トランジスタ１１１は、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。出力トランジスタ１１１のソースは、入力電圧Ｖｉの印加端に接続されている。出力トランジスタ１１１のドレインは、出力インダクタ１１３の第１端に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフし、上側ゲート信号Ｇ１がローレベルであるときにオンする。

同期整流トランジスタ１１２は、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。同期整流トランジスタ１１２のソースは、接地端（接地電圧ＧＮＤの印加端）に接続されている。同期整流トランジスタ１１２のドレインは、出力インダクタ１１３の第１端に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。

出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、出力インダクタ１１３の第１端には、入力電圧Ｖｉと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

出力インダクタ１１３と出力キャパシタ１１４は、スイッチ電圧Ｖｓｗを整流ないし平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。出力インダクタ１１３の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。出力インダクタ１１３の第２端と出力キャパシタ１１４の第１端は、いずれも出力電圧Ｖｏの印加端に接続されている。出力キャパシタ１１４の第２端は、接地端に接続されている。

なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、同期整流トランジスタ１１２に代えて整流ダイオードを用いたダイオード整流方式を採用してもよい。

また、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、及び、ＳｉＣトランジスタなどの高耐圧素子を用いるとよい。

帰還電圧生成回路１２０は、出力電圧Ｖｏの印加端と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧Ｖｏに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏの分圧電圧）を出力する。なお、出力電圧Ｖｏがエラーアンプ１３０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧Ｖｏをエラーアンプ１３０に直接入力しても構わない。

エラーアンプ１３０は、反転入力端（−）に印加される帰還電圧Ｖｆｂと非反転入力端（＋）に印加される基準電圧Ｖｒｅｆとの差分に応じた誤差電圧Ｖ１を生成する。誤差電圧Ｖ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに上昇し、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに低下する。

位相補償フィルタ１４０は、誤差電圧Ｖ１の印加端と接地端との間に直列接続された抵抗１４１とキャパシタ１４２を含み、誤差電圧Ｖ１の位相を補償してエラーアンプ１３０の発振を防止する。

クロック信号生成回路１５０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔ）でパルス駆動されるクロック信号Ｓ０を生成する。

スロープ電圧生成回路１６０は、クロック信号Ｓ０とオフ信号Ｓ２の入力を受けて三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖ２を生成する。スロープ電圧Ｖ２は、クロック信号Ｓ０の立下りエッジに応じて上昇を開始し、オフ信号Ｓ２の立上りエッジに応じてゼロ値にリセットされる。

なお、スロープ電圧Ｖ２には、出力インダクタ１１３に流れるインダクタ電流ＩＬ（またはこれを平均化した出力電流Ｉｏ）を模擬したオフセット電圧を足し合わせてもよい。このような構成を採用すれば、カレントモード制御を実現することができるので、負荷応答性を高めることが可能となる。

ＰＷＭコンパレータ１７０は、反転入力端（−）に印加される誤差電圧Ｖ１と非反転入力端（＋）に印加されるスロープ電圧Ｖ２とを比較してオフ信号Ｓ２を生成する。オフ信号Ｓ２は、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも低いときにローレベルとなり、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高いときにハイレベルとなる。

制御回路１８０は、オン信号Ｓ１とオフ信号Ｓ２に応じてパルス幅変調信号Ｓ３（以下ではＰＷＭ信号Ｓ３と呼ぶ）を生成する。ＰＷＭ信号Ｓ３は、オン信号Ｓ１の立下りエッジでハイレベルにセットされて、オフ信号Ｓ２の立上りエッジでローレベルにリセットされる。また、制御回路１８０には、過電流保護信号ＳＸに応じてスイッチング出力回路１１０のスイッチング動作を強制的に停止させる機能も具備されている。

スイッチ駆動回路１９０は、ＰＷＭ信号Ｓ３の入力を受けて上側ゲート信号Ｇ１と下側ゲート信号Ｇ２（スイッチング出力回路１１０の駆動信号に相当）を生成する。上側ゲート信号Ｇ１と下側ゲート信号Ｇ２は、基本的に、ＰＷＭ信号Ｓ３がハイレベルであるときにローレベルとなり、ＰＷＭ信号Ｓ３がローレベルであるときにハイレベルとなる。

過電流保護回路Ｘは、スイッチ電圧Ｖｓｗを監視して、出力インダクタ１１３に流れるインダクタ電流ＩＬが過電流状態であるか否かを示す過電流保護信号ＳＸを生成する。

パルススキップ回路Ｙは、過電流保護信号ＳＸに応じてクロック信号Ｓ０のパルススキップ動作を行うことによりオン信号Ｓ１を生成する。

＜パルス幅変調制御＞
図２は、パルス幅変調制御の基本動作を示すタイミングチャートであり、上から順に、クロック信号Ｓ０（＝オン信号Ｓ１）、誤差電圧Ｖ１及びスロープ電圧Ｖ２、オフ信号Ｓ２、並びに、ＰＷＭ信号Ｓ３が描写されている。なお、本図では、過電流未検出状態（＝クロック信号Ｓ０のパルススキップ動作が行われない状態）での挙動が描写されている。

時刻ｔ１１において、クロック信号Ｓ０がローレベルに立ち下げられると、ＰＷＭ信号Ｓ３がハイレベルにセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオンとなり、同期整流トランジスタ１１２がオフとなる。また、時刻ｔ１１において、クロック信号Ｓ０がローレベルに立ち下げられると、スロープ電圧Ｖ２が所定の傾きを持って上昇し始める。

時刻ｔ１２において、スロープ電圧Ｖ２が誤差電圧Ｖ１よりも高くなり、オフ信号Ｓ２がハイレベルに立ち上げられると、ＰＷＭ信号Ｓ３がローレベルにリセットされる。その結果、スイッチング出力回路１１０の出力トランジスタ１１１がオフとなり、同期整流トランジスタ１１２がオンとなる。また、時刻ｔ１２においてオフ信号Ｓ２がハイレベルに立ち上げられると、スロープ電圧Ｖ２が速やかに放電される。

上記のパルス幅変調制御により、ＰＷＭ信号Ｓ３のハイレベル期間Ｔｏｎ（出力トランジスタ１１１のオン期間）は、誤差電圧Ｖ１が高いほど長くなり、誤差電圧Ｖ１が低いほど短くなる。すなわち、ＰＷＭ信号Ｓ３のデューティＤ（＝Ｔｏｎ１／Ｔ）は、誤差電圧Ｖ１が高いほど大きくなり、誤差電圧Ｖ１が低いほど小さくなる。

なお、クロック信号Ｓ０が再びハイレベルに立ち上げられる時刻ｔ１３以降も、上記と同様のパルス幅変調制御が繰り返されることにより、スイッチング出力回路１１０の出力トランジスタ１１１と同期整流トランジスタ１１２が周期的にオン／オフされて所望の出力電圧Ｖｏが生成される。

＜過電流保護回路＞
図３は、過電流保護回路Ｘの一構成例を示す回路図である。本構成例の過電流保護回路Ｘは、ＯＣＰコンパレータＸ１と、電圧源Ｘ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＸ３と、抵抗Ｘ４と、を含む。

電圧源Ｘ２の正極端と抵抗Ｘ４の第１端は、いずれも入力電圧Ｖｉの印加端に接続されている。電圧源Ｘ２の負極端は、閾値電圧Ｖｔｈ（＜Ｖｉ）の印加端として、ＯＣＰコンパレータＸ１の非反転入力端（＋）に接続されている。抵抗Ｘ４の第２端は、ＯＣＰコンパレータＸ１の反転入力端（−）とトランジスタＸ３のソースにそれぞれ接続されている。トランジスタＸ３のドレインは、スイッチ電圧Ｖｓｗの印加端に接続されている。トランジスタＸ３のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。

本構成から成る過電流保護回路Ｘにおいて、トランジスタＸ３は、上側ゲート信号Ｇ１のハイレベル期間にオフし、上側ゲート信号Ｇ１のローレベル期間にオンする。つまり、トランジスタＸ３は、出力トランジスタ１１１と同期してオン／オフされる。従って、ＯＣＰコンパレータＸ１の反転入力端（−）に印加されるモニタ電圧Ｖｍは、出力トランジスタ１１１のオン時にはスイッチ電圧Ｖｓｗのハイレベルと一致し、出力トランジスタ１１１のオフ時には抵抗Ｘ４を介して入力電圧Ｖｉｎにプルアップされる。

なお、出力トランジスタ１１１のオン時に得られるモニタ電圧Ｖｍは、入力電圧Ｖｉから出力トランジスタ１１１の両端間電圧を差し引いた電圧値（＝Ｖｉ−Ｉ×Ｒｏｎ、ただし、Ｉ：出力トランジスタ１１１に流れる上側電流、Ｒｏｎ：出力トランジスタ１１１のオン抵抗）となる。すなわち、出力トランジスタ１１１のオン抵抗Ｒｏｎを一定値と看做した場合、出力トランジスタ１１１のオン時に得られるモニタ電圧Ｖｍは、上側電流Ｉが大きいほど低下することになる。

従って、ＯＣＰコンパレータＸ１でモニタ電圧Ｖｍと閾値電圧Ｖｔｈを比較することにより、出力トランジスタ１１１に流れる上側電流Ｉ（延いては出力インダクタ１１３に流れるインダクタ電流ＩＬ）が過電流状態であるか否かを検出することができる。

より具体的に述べると、過電流保護信号ＳＸは、モニタ電圧Ｖｍが閾値電圧Ｖｔｈよりも低いときにハイレベル（＝過電流検出時の論理レベル）となり、モニタ電圧Ｖｍが閾値電圧Ｖｔｈよりも高いときにローレベル（過電流未検出時の論理レベル）となる。すなわち、過電流保護信号ＳＸは、インダクタ電流ＩＬが閾値電流Ｉｔｈ（＝（Ｖｉ−Ｖｔｈ）／Ｒｏｎ）よりも大きいときにハイレベルとなり、インダクタ電流ＩＬが閾値電流Ｉｔｈよりも小さいときにローレベルとなる。

このように、スイッチ電圧Ｖｓｗを監視して過電流保護信号ＳＸを生成する構成であれば、インダクタ電流ＩＬの流れる電流経路上にセンス抵抗を挿入する必要がないので、コストダウンや出力効率の向上を実現することが可能となる。

＜過電流保護動作（基本）＞
以下では、パルススキップ回路Ｙの導入意義を明示すべく、まず、図４及び図５を参照しながらパルススキップ回路Ｙを導入していない場合（＝クロック信号Ｓ０をオン信号Ｓ１として制御回路１８０に直接入力する場合）の過電流保護動作について説明を行う。

図４は、過電流保護動作の一例を示すタイミングチャートであり、上から順に、ＰＷＭ信号Ｓ３とインダクタ電流ＩＬ（実線：過電流保護あり、破線：過電流保護なし）が描写されている。

本図の過電流保護動作では、インダクタ電流ＩＬが所定の閾値電流Ｉｔｈよりも大きくなったときに、ＰＷＭ信号Ｓ３が強制的にローレベルに立ち下げられる。その結果、スイッチング出力回路１１０のスイッチング動作が強制停止されるので、インダクタ電流ＩＬのピーク値が閾値電流Ｉｔｈを上回らないように制限される。

特に、パルスバイパルス形式の過電流保護動作では、スイッチング周期Ｔ毎にスイッチング動作の強制停止と自己復帰が繰り返される。すなわち、ある周期中に過電流が検出されてスイッチング出力回路１１０のスイッチング動作が強制停止されたとしても、次周期ではスイッチング動作が自己復帰（再開）される。従って、負荷変動などにより一時的に過電流保護が掛かってしまった場合でも、出力動作を再開することができる。

図５は、過電流保護動作の課題を示すタイミングチャートであり、上から順に、ＰＷＭ信号Ｓ３とインダクタ電流ＩＬが描写されている。本図では、例えば、入力電圧Ｖｉが高いアプリケーションにおいて、出力電圧Ｖｏの出力端が低インピーダンスの経路を介して地絡したときの挙動が示されている。

このような出力地絡が生じた場合、スイッチング動作の強制停止と自己復帰（再開）を繰り返すパルスバイパルス形式の過電流保護動作では、各スイッチング周期Ｔ毎のオン時間Ｔｏｎを最小限（＝最小オン期間Ｔｏｎ（ｍｉｎ））まで短縮してもなお、過電流の制限（＝強制オフ期間におけるインダクタ電流ＩＬの低減）が間に合わなくなり、インダクタ電流ＩＬが上昇し続けてスイッチング出力回路１１０の破壊に至るおそれがある。

なお、過電流保護機能を高める手法の一つとしては、ＯＣＰコンパレータＸ１の信号遅延を極力低減して、上記の最小オン期間Ｔｏｎ（ｍｉｎ）を短縮することが考えられる。ただし、ＯＣＰコンパレータＸ１の信号遅延を減らすためには、駆動電流を増大する必要があるので、スイッチング電源装置１００の省電力化を進める上では不利となる。また、また、ＯＣＰコンパレータＸ１の駆動電流をいくら増大したとしても、信号遅延を完全にゼロとすることはできないので、上記課題の根本的な解決策とはなり得ない。

そこで、スイッチング電源装置１００では、上記課題の解決手段として、パルススキップ回路Ｙが導入されている。以下では、パルススキップ回路Ｙの構成や動作について、種々の実施形態を例に挙げながら詳細に説明する。

＜パルススキップ回路（第１実施形態）＞
図６は、パルススキップ回路Ｙの第１実施形態を示す回路図である。本実施形態のパルススキップ回路Ｙは、分周部Ｙ１０と、ＲＳフリップフロップＹ２０と、ＡＮＤゲートＹ３０と、を含む。

分周部Ｙ１０は、過電流保護信号ＳＸに応じてクロック信号Ｓ０の分周動作を開始することにより、マスク期間Ｔｍの満了タイミングを定めるためのマスク期間満了信号ＳＹ１０を生成する。

ＲＳフリップフロップＹ２０は、セット端に入力される過電流保護信号ＳＸとリセット端に入力されるマスク期間満了信号ＳＹ１０に応じて、反転出力端からマスク信号ＳＹ２０を出力する。例えば、ＲＳフリップフロップＹ２０は、過電流保護信号ＳＸの立上りエッジに応じてマスク信号ＳＹ２０をローレベルにセットし、マスク期間満了信号ＳＹ１０の立上りエッジに応じてマスク信号ＳＹ２０をハイレベルにリセットする。

ＡＮＤゲートＹ３０は、クロック信号Ｓ０とマスク信号ＳＹ２０との論理積演算を行うことによりオン信号Ｓ１を生成する。マスク信号ＳＹ２０がハイレベルであるときには、オン信号Ｓ１としてクロック信号Ｓ０がスルー出力される。一方、マスク信号ＳＹ２０がローレベルであるときには、クロック信号Ｓ０の論理レベルに依ることなく、オン信号Ｓ１がローレベルに固定される。すなわち、ＡＮＤゲートＹ３０は、マスク信号ＳＹ２０のローレベル期間（＝マスク期間Ｔｍ）に亘ってクロック信号Ｓ０を遮断する。

図７は、分周部Ｙ１０の一構成例を示す回路図である。本構成例の分周部Ｙ１０は、ＤフリップフロップＹ１１〜Ｙ１３を含む。

ＤフリップフロップＹ１１のクロック端は、クロック信号Ｓ０の印加端に接続されている。ＤフリップフロップＹ１１の反転出力端は、ＤフリップフロップＹ１１のデータ端に接続されている。ＤフリップフロップＹ１１のリセット端は、過電流保護信号ＳＸの印加端に接続されている。ＤフリップフロップＹ１１の反転出力端から出力される分周クロック信号ＳＹ１１は、例えば、過電流保護信号ＳＸの立上りエッジに応じてハイレベルにリセットされた後、クロック信号Ｓ０の立上りエッジ毎にその論理レベルが交互に切り替わる２値信号（＝クロック信号Ｓ０の２分周信号）となる。

ＤフリップフロップＹ１２のクロック端は、分周クロック信号ＳＹ１１の印加端に接続されている。ＤフリップフロップＹ１２の反転出力端は、ＤフリップフロップＹ１２のデータ端に接続されている。ＤフリップフロップＹ１２のリセット端は、過電流保護信号ＳＸの印加端に接続されている。ＤフリップフロップＹ１２の反転出力端から出力される分周クロック信号ＳＹ１２は、例えば、過電流保護信号ＳＸの立上りエッジに応じてハイレベルにリセットされた後、反転クロック信号ＳＹ１１の立上りエッジ毎にその論理レベルが交互に切り替わる２値信号（＝クロック信号Ｓ０の４分周信号）となる。

ＤフリップフロップＹ１３のクロック端は、分周クロック信号ＳＹ１２の印加端に接続されている。ＤフリップフロップＹ１３の反転出力端は、ＤフリップフロップＹ１３のデータ端に接続されている。ＤフリップフロップＹ１３のリセット端は、過電流保護信号ＳＸの印加端に接続されている。ＤフリップフロップＹ１３の反転出力端から出力される分周クロック信号ＳＹ１３は、例えば、過電流保護信号ＳＸの立上りエッジに応じてハイレベルにリセットされた後、反転クロック信号ＳＹ１２の立上りエッジ毎にその論理レベルが交互に切り替わる２値信号（＝クロック信号Ｓ０の８分周信号）となる。

なお、ＤフリップフロップＹ１３の出力端は、マスク期間満了信号ＳＹ１０の出力端に相当する。すなわち、マスク期間満了信号ＳＹ１０は、過電流保護信号ＳＸの立上りエッジに応じてローレベルに立ち下がり、反転クロック信号ＳＹ１２の立上りエッジに応じてハイレベルに立ち上がる２値信号となる。

図８は、パルススキップ動作の一例を示すタイミングチャートであり、上から順番に、クロック信号Ｓ０、過電流保護信号ＳＸ、分周クロック信号ＳＹ１１〜ＳＹ１３、マスク期間満了信号ＳＹ１０、マスク信号ＳＹ２０、及び、オン信号Ｓ１が描写されている。なお、時刻ｔ２１〜ｔ２５は、それぞれ、クロック信号Ｓ０のパルス生成タイミングを示しており、それぞれの間隔はスイッチング周期Ｔである。

今、時刻ｔ２１にて出力トランジスタ１１１がオンされた後、時刻ｔａにて過電流保護信号ＳＸがハイレベルに立ち上がった場合（＝過電流が検出された場合）を考える。この場合、ＲＳフリップフロップＹ２０では、過電流保護信号ＳＸの立上りエッジに応じて、マスク信号ＳＹ２０がローレベルにセットされる。従って、時刻ｔａ以降、オン信号Ｓ１は、マスク信号ＳＹ２０のローレベル期間（＝マスク期間Ｔｍ）に亘ってローレベルに固定される。

また、分周部Ｙ１０では、過電流保護信号ＳＸの立上りエッジに応じて、ＤフリップフロップＹ１１〜Ｙ１３がいずれもリセットされる。従って、分周クロック信号ＳＹ１１〜ＳＹ１３は、いずれもハイレベルに立ち上がり、マスク期間満了信号ＳＹ１０は、ローレベルに立ち下がる。

その後、分周クロック信号ＳＹ１１は、クロック信号Ｓ０の立上りエッジ毎にその論理レベルが交互に切り替わる。すなわち、分周クロック信号ＳＹ１１は、時刻ｔ２２にてローレベルに立ち下がり、時刻ｔ２３にてハイレベルに立ち上がり、時刻ｔ２４にてローレベルに立ち下がり、時刻ｔ２５にてハイレベルに立ち上がる。

分周クロック信号ＳＹ１２は、分周クロック信号ＳＹ１１の立上りエッジ毎にその論理レベルが交互に切り替わる。すなわち、分周クロック信号ＳＹ１２は、時刻ｔ２３にてローレベルに立ち下がり、時刻ｔ２５にてハイレベルに立ち上がる。

分周クロック信号ＳＹ１３とマスク期間満了信号ＳＹ１０は、それぞれ、分周クロック信号ＳＹ１２の立上りエッジ毎にその論理レベルが交互に切り替わる。すなわち、分周クロック信号ＳＹ１２がハイレベルに立ち上がる時刻ｔ２５では、分周クロック信号ＳＹ１３がローレベルに立ち下がり、マスク期間満了信号ＳＹ１０がハイレベルに立ち上がる。

その結果、ＲＳフリップフロップＹ２０では、マスク期間満了信号ＳＹ１０の立上りエッジに応じて、マスク信号ＳＹ２０がハイレベルにリセットされる。従って、時刻ｔ２５以降、オン信号Ｓ１としてクロック信号Ｓ０がスルー出力される状態に復帰する。

上記一連のパルススキップ動作により、時刻ｔａ〜時刻ｔ２５のマスク期間Ｔｍに亘って、クロック信号Ｓ０のパルスが３つスキップされる。

なお、先にも述べた通り、分周部Ｙ１０では、過電流保護信号ＳＸの立上りエッジに応じて、常に初期状態（ＳＹ１１＝ＳＹ１２＝ＳＹ１３＝Ｈ、ＳＹ１０＝Ｌ）からクロック信号Ｓ０の分周動作が開始される。従って、過電流がどのようなタイミングで検出されたとしても、マスク期間Ｔｍを３×Ｔ＜Ｔｍ＜４×Ｔの範囲内に収めることができるので、クロック信号Ｓ０のパルススキップ動作を適切に実施することが可能となる。

また、パルススキップ数は「３」に限定されるものではなく、例えば、分周部Ｙ１０のフリップフロップ段数を減らして、パルススキップ数を「１」や「２」としてもよいし、逆に、分周部Ｙ１０のフリップフロップ段数を増やして、パルススキップ数を「４以上」としてもよい。

図９は、パルススキップ動作の有無に応じたインダクタ電流ＩＬの挙動比較図である。なお、本図中において、実線０ＳＫＩＰは、パルススキップ数が「０」であるときのインダクタ電流ＩＬを示しており、実線１ＳＫＩＰは、パルススキップ数が「１」であるときのインダクタ電流ＩＬを示しており、実線３ＳＫＩＰは、パルススキップ数が「３」であるときのインダクタ電流ＩＬを示している。

時刻ｔｇｓにおいて、出力電圧Ｖｏの出力端が低インピーダンスの経路を介して地絡すると、インダクタ電流ＩＬが跳ね上がり、過電流保護動作が掛かる状態となる。ここで、パルススキップ動作を行わない場合（実線０ＳＫＩＰ）には、図５でも示したように、過電流の制限が間に合わなくなり、インダクタ電流ＩＬが上昇し続けてしまう。

一方、パルススキップ動作を行う場合（実線１ＳＫＩＰまたは実線３ＳＫＩＰ）には、出力トランジスタ１１１のオン頻度を減らしてスイッチング動作の強制停止期間を延ばすことができるので、パルスバイパルス形式の過電流保護機能を高めることが可能となる。

なお、パルススキップ数を増やすほど、過電流保護機能を高めることができる反面、インダクタ電流ＩＬのリップル成分が大きくなる。従って、パルススキップ数は、インダクタ電流ＩＬのピーク値を閾値電流Ｉｔｈ以下に制限することのできる必要最小限（例えば「３」）に設定することが望ましい。

ただし、本実施形態のパルススキップ回路Ｙでは、過電流検出時に必ずパルススキップ動作が実施される。そのため、通常動作から過電流保護動作への移行時において、インダクタ電流ＩＬ（延いては負荷に供給される出力電流Ｉｏ）の急低下が生じやすいので、負荷の動作不良を招く懸念がある点に留意すべきである（時刻ｔｇｓ近傍の実線３ＳＫＩＰを参照）。

＜パルススキップ回路（第２実施形態）＞
図１０は、パルススキップ回路Ｙの第２実施形態を示す回路図である。本実施形態のパルススキップ回路Ｙは、第１実施形態（図６）をベースとしつつ、分周部Ｙ１０に代えてタイマ部Ｙ４０を含む点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図６と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

タイマ部Ｙ４０は、マスク信号ＳＹ２０の立下りエッジ（延いては過電流保護信号ＳＸの立上りエッジ）に応じてカウント動作を開始することにより、マスク期間Ｔｍの満了タイミングを定めるためのマスク期間満了信号ＳＹ４０を生成する。マスク期間満了信号ＳＹ４０は、ＲＳフリップフロップＹ２０のリセット端に入力される。なお、タイマ部Ｙ４０は、出力電圧Ｖｏ（または帰還電圧Ｖｆｂ）が低いほどマスク期間Ｔｍを延長する機能を備えている。

図１１は、タイマ部Ｙ４０の一構成例を示す回路図である。本構成例のタイマ部Ｙ４０は、電流源Ｙ４１と、キャパシタＹ４２と、充放電スイッチＹ４３と、電圧源Ｙ４４と、コンパレータＹ４５と、を含む。

電流源Ｙ４１は、出力電圧Ｖｏ（または帰還電圧Ｖｆｂ）に応じた可変の充電電流Ｉｃを生成する。より具体的に述べると、電流源Ｙ４１は、出力電圧Ｖｏが低くなるほど充電電流Ｉｃを小さくし、出力電圧Ｖｏが高くなるほど充電電流Ｉｃを大きくする。

キャパシタＹ４２の第１端は、電流源Ｙ４１の出力端に接続されている。キャパシタＹ４２の第２端は接地端に接続されている。充放電スイッチＹ４３がオフされているときには、キャパシタＹ４２が充電電流Ｉｃによって充電され、キャパシタＹ４２の第１端に現れる充電電圧ＶＡが上昇する。一方、充放電スイッチＹ４３がオンされているときには、キャパシタＹ４２が充放電スイッチＹ４３を介して放電され、充電電圧ＶＡが低下する。

充放電スイッチＹ４３は、マスク信号ＳＹ２０に応じてキャパシタＹ４２の両端間を導通／遮断することにより、キャパシタＹ４２の充放電を切り替えるスイッチ素子である。充放電スイッチＹ４３は、マスク信号ＳＹ２０のハイレベル期間（＝非マスク期間）にオンし、マスク信号ＳＹ２０のローレベル期間（＝マスク期間）にオフする。

電圧源Ｙ４４は、所定の閾値電圧ＶＢを生成する。

コンパレータＹ４５は、非反転入力端（＋）に入力される充電電圧ＶＡと、反転入力端（−）に入力される閾値電圧ＶＢを比較してマスク期間満了信号ＳＹ４０を生成する。マスク期間満了信号ＳＹ４０は、充電電圧ＶＡが閾値電圧ＶＢよりも高いときにハイレベルとなり、充電電圧ＶＡが閾値電圧ＶＢよりも低いときにローレベルとなる。

次に、出力電圧Ｖｏが比較的高いとき（以下では「高出力時」と呼ぶ）と、出力電圧Ｖｏが比較的低いとき（以下では「低出力時」と呼ぶ）の２通りに場合を分けて、第２実施形態におけるパルススキップ動作の説明を行う。

図１２は、高出力時のパルススキップ動作（パルススキップ数「０」）を示すタイミングチャートであり、上から順番に、クロック信号Ｓ０、過電流保護信号ＳＸ、充電電圧ＶＡ及び閾値電圧ＶＢ、マスク期間満了信号ＳＹ４０、マスク信号ＳＹ２０、並びに、オン信号Ｓ１が描写されている。なお、時刻ｔ３１〜ｔ３５は、それぞれ、クロック信号Ｓ０のパルス生成タイミングを示しており、それぞれの間隔はスイッチング周期Ｔである。

今、時刻ｔ３１にて出力トランジスタ１１１がオンされた後、時刻ｔｂ１にて過電流保護信号ＳＸがハイレベルに立ち上がった場合（＝過電流が検出された場合）を考える。この場合、ＲＳフリップフロップＹ２０では、過電流保護信号ＳＸの立上りエッジに応じてマスク信号ＳＹ２０がローレベルにセットされる。

このとき、タイマ部Ｙ４０では、充放電スイッチＹ４３がオフするので、充電電圧ＶＡが上昇し始める。なお、充電電圧ＶＡは、出力電圧Ｖｏが高いほどより急峻に上昇する。例えば、過電流検出時点で出力電圧Ｖｏがその目標値近傍に維持されている場合には、本図で示したように、時刻ｔ３２（＝次周期におけるクロック信号Ｓ０のパルス生成タイミング）よりも早い時刻ｔｂ２において、充電電圧ＶＡが閾値電圧ＶＢを上回り、マスク期間満了信号ＳＹ４０がハイレベルに立ち上がる。

その結果、ＲＳフリップフロップＹ２０では、マスク期間満了信号ＳＹ４０の立上りエッジに応じて、マスク信号ＳＹ２０がハイレベルにリセットされる。なお、時刻ｔ３２以降も、出力電圧Ｖｏに変動がない限り、基本的に上記と同様の動作が繰り返される。

このように、本図の場合、マスク信号ＳＹ２０は、過電流の検出に伴って一旦ローレベルに立ち下がるものの、クロック信号Ｓ０の次パルス生成前には再びハイレベルに立ち上がる。従って、マスク信号ＳＹ２０のローレベル期間（＝マスク期間Ｔｍ）中には、クロック信号Ｓ０のパルスが到来しないので、パルススキップ数は「０」となる。すなわち、スイッチング周期Ｔ毎にスイッチング動作の強制停止と自己復帰（再開）が繰り返される従来通りの過電流保護動作が行われることになる。

図１３は、低出力時のパルススキップ動作（パルススキップ数「３」）を示すタイミングチャートであり、図１２と同じく、上から順番に、クロック信号Ｓ０、過電流保護信号ＳＸ、充電電圧ＶＡ及び閾値電圧ＶＢ、マスク期間満了信号ＳＹ４０、マスク信号ＳＹ２０、並びに、オン信号Ｓ１が描写されている。なお、時刻ｔ４１〜ｔ４５は、それぞれ、クロック信号Ｓ０のパルス生成タイミングを示しており、それぞれの間隔はスイッチング周期Ｔである。

今、時刻ｔ４１にて出力トランジスタ１１１がオンされた後、時刻ｔｃ１にて過電流保護信号ＳＸがハイレベルに立ち上がった場合（＝過電流が検出された場合）を考える。この場合、ＲＳフリップフロップＹ２０では、過電流保護信号ＳＸの立上りエッジに応じてマスク信号ＳＹ２０がローレベルにセットされる。従って、時刻ｔｃ１以降、オン信号Ｓ１は、マスク信号ＳＹ２０のローレベル期間（＝マスク期間Ｔｍ）に亘ってローレベルに固定される。

また、このとき、タイマ部Ｙ４０では、充放電スイッチＹ４３がオフするので、充電電圧ＶＡが上昇し始める。なお、充電電圧ＶＡは、出力電圧Ｖｏが低いほどより緩慢に上昇する。例えば、過電流検出時点で出力電圧Ｖｏがその目標値から低下している場合には、本図で示したように、時刻ｔ４２（＝次周期におけるクロック信号Ｓ０のパルス生成タイミング）に至ってもなお、充電電圧ＶＡが閾値電圧ＶＢを上回らない。従って、マスク期間満了信号ＳＹ４０はハイレベルに立ち上がらず、マスク信号ＳＹ２０はローレベルに維持されたままとなる。

その後も、充電電圧ＶＡは緩やかに上昇を続け、時刻ｔｃ２（＝時刻ｔ４４よりも後で時刻ｔ４５よりも前）にて、ようやく閾値電圧ＶＢを上回る。その結果、マスク期間満了信号ＳＹ４０がハイレベルに立ち上がるので、マスク信号ＳＹ２０がハイレベルにリセットされる。従って、時刻ｔｃ２以降、オン信号Ｓ１としてクロック信号Ｓ０がスルー出力される状態に復帰する。

上記一連のパルススキップ動作により、時刻ｔｃ１〜時刻ｔｃ２のマスク期間Ｔｍに亘って、クロック信号Ｓ０のパルスが３つスキップされる。なお、出力電圧Ｖｏがより高いときには、充電電流Ｉｃをより大きくしてマスク期間Ｔｍを短縮することにより、パルススキップ数を「３」よりも小さい値に設定することができる。逆に、出力電圧Ｖｏがより低いときには、充電電流Ｉｃをより小さくしてマスク期間Ｔｍを延長することにより、パルススキップ数を「３」よりも大きい値に設定することもできる。

図１４は、出力電圧Ｖｏに応じたマスク期間Ｔｍの変化挙動を示す波形図である。時刻ｔｇｓにおいて、出力電圧Ｖｏの出力端が低インピーダンスの経路を介して地絡すると、インダクタ電流ＩＬが跳ね上がり、過電流保護動作が掛かる状態となる。従って、時刻ｔｇｓ以降、出力電圧Ｖｏは時間の経過とともに低下していき、これに伴いマスク期間Ｔｍが徐々に延長されていく。

例えば、時刻ｔｇｓ直後には、出力電圧Ｖｏがそれほど低下していないので、パルススキップ数が「０」となり、パルススキップ動作が行われない状態となる（先の図１２を参照）。従って、通常動作から過電流保護動作への移行時においても、インダクタ電流ＩＬ（延いては負荷に供給される出力電流Ｉｏ）の急低下が生じにくくなるので、負荷の動作不良を招きにくくなる（本図におけるインダクタ電流ＩＬの実線と破線を比較参照）。

その後、時間の経過とともに出力電圧Ｖｏが低下していくと、マスク期間Ｔｍの延長に伴い、パルススキップ数が「１」、「２」、「３」…と増大していき、パルススキップ動作が行われる状態となる（先の図１３を参照）。従って、出力トランジスタ１１１のオン頻度を減らしてスイッチング動作の強制停止期間を延ばすことができるので、パルスバイパルス形式の過電流保護機能を高めることが可能となる。

なお、パルスバイパルス形式の過電流保護機能を高めるための手法としては、出力電圧Ｖｏが低いほどスイッチング周波数ｆｓｗ自体を引き下げる構成も考えられる。ただし、このような構成では、過電流保護動作時だけでなく、出力電圧Ｖｏの低い起動時においても出力リップル成分が増大するので、何らかの対策を取らなければならなくなる。一方、本構成であれば、あくまで過電流保護動作が掛かったときに、パルススキップ用のマスク期間Ｔｍを出力電圧Ｖｏに依存して変化させるだけなので、起動時の問題は生じない。

図１５は、タイマ部Ｙ４０の一変形例を示す回路図である。本変形例のタイマ部Ｙ４０は、基本的に先の図１１と同様の構成であり、電流源Ｙ４１で生成される充電電流Ｉｃを固定値とし、電圧源Ｙ４４で生成される閾値電圧ＶＢを可変値とした点に特徴を有する。より具体的に述べると、電圧源Ｙ４４は、出力電圧Ｖｏが低くなるほど閾値電圧ＶＢを高くし、出力電圧Ｖｏが高くなるほど閾値電圧ＶＢを低くする。

本変形例を採用した場合にも、充電電圧ＶＡと閾値電圧ＶＢとの交差タイミング（＝マスク期間満了信号ＳＹ４０の立上りタイミング）は、出力電圧Ｖｏが高いほど早まり、出力電圧Ｖｏが低いほど遅れる。従って、先の図１１と同様、出力電圧Ｖｏが高いほどマスク期間Ｔｍを短縮し、出力電圧Ｖｏが低いほどマスク期間Ｔｍを延長することができる。

なお、図１１や図１５で示したように、タイマ部Ｙ４０としてアナログタイマを用いることにより、クロック信号Ｓ０よりも高速なタイマ用クロックを要することなく、マスク期間Ｔｍを任意に設定することが可能となる。ただし、高速なタイマ用クロックが別途存在する場合には、タイマ部Ｙ４０としてデジタルタイマを用いることも可能である。

図１６は、第２実施形態の採用時における問題点（＝高出力時の意図しないパルススキップ動作）を示すタイミングチャートであり、図１２や図１３と同じく、上から順番に、クロック信号Ｓ０、過電流保護信号ＳＸ、充電電圧ＶＡ及び閾値電圧ＶＢ、マスク期間満了信号ＳＹ４０、マスク信号ＳＹ２０、並びに、オン信号Ｓ１が描写されている。なお、時刻ｔ５１〜ｔ５３は、それぞれ、クロック信号Ｓ０のパルス生成タイミングを示しており、それぞれの間隔はスイッチング周期Ｔである。

今、時刻ｔ５１にて出力トランジスタ１１１がオンされた後、時刻ｔｄ１にて過電流保護信号ＳＸがハイレベルに立ち上がった場合（＝過電流が検出された場合）を考える。この場合、ＲＳフリップフロップＹ２０では、過電流保護信号ＳＸの立上りエッジに応じてマスク信号ＳＹ２０がローレベルにセットされる。

このとき、タイマ部Ｙ４０では、充放電スイッチＹ４３がオフするので、充電電圧ＶＡが上昇し始める。なお、過電流検出時点で出力電圧Ｖｏがその目標値近傍に維持されている場合には、ほぼ瞬間的にマスク期間Ｔｍが満了するので、本来であればパルススキップ動作が不実施とされる（先の図１２を参照）。

ただし、時刻ｔｄ１が時刻ｔ５２の直前であった場合、すなわち、過電流の検出タイミングが次周期におけるクロック信号Ｓ０のパルス生成タイミング直前であった場合には、時刻ｔ５２の時点で、充電電圧ＶＡが閾値電圧ＶＢを上回っていない状況や、或いは、充電電圧ＶＡが閾値電圧ＶＢを上回っているものの、コンパレータＹ４５の信号遅延などにより、マスク期間満了信号ＳＹ４０がハイレベルに立ち上がっていない状況が生じ得る。

このような状況に陥ると、時刻ｔ５２にてクロック信号Ｓ０のパルスが生成された時点では、マスク信号ＳＹ２０がローレベルに維持されたままとなり、その後、時刻ｔｄ２にてマスク期間満了信号ＳＹ４０がハイレベルに立ち上がった時点で、ようやくマスク信号ＳＹ２０がハイレベルにリセットされることになる。すなわち、時刻ｔ５２にて生成されたクロック信号Ｓ０のパルスが意図せずにマスクされてしまうので、出力リップル成分が増大し、インダクタ電流ＩＬ（延いては出力電流Ｉｏ）の急低下を招くおそれがある。

このように、第２実施形態では、極めて稀ながら、本来不実施とすべきパルススキップ動作を意図せずに実施してしまうおそれがある。以下では、このような懸念を払拭することのできる第３実施形態を提案する。

＜パルススキップ回路（第３実施形態）＞
図１７は、パルススキップ回路Ｙの第３実施形態を示す回路図である。本実施形態のパルススキップ回路Ｙは、第２実施形態（図１０）をベースとしつつ、ＤフリップフロップＹ５０の追加とこれに伴う各部の接続変更を行った点に特徴を有する。そこで、第２実施形態と同様の構成要素については、図１０と同一の符号を付すことで重複した説明を割愛し、以下では、第３実施形態の特徴部分について重点的な説明を行う。

ＤフリップフロップＹ５０のクロック端は、過電流保護信号ＳＸの印加端に接続されている。ＤフリップフロップＹ５０のデータ端は、マスク信号ＳＹ２０の印加端（＝ＲＳフリップフロップＹ２０の反転出力端）に接続されている。ＤフリップフロップＹ５０の出力端は、第２マスク信号ＳＹ５０の出力端として、ＡＮＤゲートＹ３０の入力端に接続されている。ＤフリップフロップＹ５０のリセット端は、マスク期間満了信号ＳＹ４０の印加端（＝タイマ部Ｙ４０の出力端）に接続されている。

このように接続されたＤフリップフロップＹ５０は、過電流保護信号ＳＸに応じてマスク信号ＳＹ２０をラッチすることにより、第２マスク信号ＳＹ５０を生成する。例えば、過電流保護信号ＳＸがハイレベルに立ち上がったときにマスク信号ＳＹ２０がハイレベルであれば、第２マスク信号ＳＹ５０もハイレベルとなる。一方、過電流保護信号ＳＸがハイレベルに立ち上がったときにマスク信号ＳＹ２０がローレベルであれば、第２マスク信号ＳＹ５０もローレベルとなる。なお、第２マスク信号ＳＹ５０は、例えば、マスク期間満了信号ＳＹ４０の立上りエッジに応じてローレベルにリセットされる。

また、ＤフリップフロップＹ５０の追加に伴い、ＲＳフリップフロップＹ２０のセット端は、過電流保護信号ＳＸの印加端ではなく、クロック信号Ｓ０の印加端に接続されている。すなわち、ＲＳフリップフロップＹ２０で生成されるマスク信号ＳＹ２０は、クロック信号Ｓ０の立上りエッジに応じてローレベルにセットされ、マスク期間満了信号ＳＹ４０の立上りエッジに応じてハイレベルにリセットされる。

また、ＤフリップフロップＹ５０の追加に伴い、ＡＮＤゲートＹ３０には、マスク信号ＳＹ２０に代えて、第２マスク信号ＳＹ５０が入力されている。すなわち、ＡＮＤゲートＹ３０は、クロック信号Ｓ０と第２マスク信号ＳＹ５０との論理積演算を行うことによりオン信号Ｓ１を生成する。第２マスク信号ＳＹ５０がハイレベルであるときには、オン信号Ｓ１としてクロック信号Ｓ０がスルー出力される。一方、第２マスク信号ＳＹ５０がローレベルであるときには、クロック信号Ｓ０の論理レベルに依ることなく、オン信号Ｓ１がローレベルに固定される。すなわち、ＡＮＤゲートＹ３０は、第２マスク信号ＳＹ５０のローレベル期間（＝マスク期間Ｔｍ）に亘ってクロック信号Ｓ０を遮断する。

なお、タイマ部Ｙ４０については、それ自体の回路構成や接続関係に特段の変更点はない。ただし、先にも述べたように、ＤフリップフロップＹ５０の追加に伴い、ＲＳフリップフロップＹ２０から入力されるマスク信号ＳＹ２０は、過電流保護信号ＳＸの立上りエッジではなく、クロック信号Ｓ０の立上りエッジに応じてローレベルにセットされる。従って、タイマ部Ｙ４０においても、過電流保護信号ＳＸの立上りエッジではなく、クロック信号Ｓ０の立上りエッジに応じてカウント動作が開始されることになる。

次に、出力電圧Ｖｏが比較的高いとき（以下では「高出力時」と呼ぶ）と、出力電圧Ｖｏが比較的低いとき（以下では「低出力時」と呼ぶ）の２通りに場合を分けて、第３実施形態におけるパルススキップ動作の説明を行う。

図１８は、高出力時のパルススキップ動作を示すタイミングチャート（パルススキップ数「０」）を示すタイミングチャートであり、上から順番に、クロック信号Ｓ０、充電電圧ＶＡ及び閾値電圧ＶＢ、マスク期間満了信号ＳＹ４０、マスク信号ＳＹ２０、過電流保護信号ＳＸ、第２マスク信号ＳＹ５０、並びに、オン信号Ｓ１が描写されている。なお、時刻ｔ６１〜ｔ６５は、それぞれ、クロック信号Ｓ０のパルス生成タイミングを示しており、それぞれの間隔はスイッチング周期Ｔである。

今、時刻ｔ６１にて出力トランジスタ１１１がオンされた後、時刻ｔｅ２にて過電流保護信号ＳＸがハイレベルに立ち上がった場合（＝過電流が検出された場合）を考える。この場合、まず、時刻ｔ６１では、クロック信号Ｓ０の立上りエッジに応じてマスク信号ＳＹ２０がローレベルにセットされる。

このとき、タイマ部Ｙ４０では、充放電スイッチＹ４３がオフするので、充電電圧ＶＡが上昇し始める。なお、充電電圧ＶＡは、出力電圧Ｖｏが高いほどより急峻に上昇する。例えば、過電流検出時点で出力電圧Ｖｏがその目標値近傍に維持されている場合には、本図で示したように、時刻ｔ６１直後（時刻ｔｅ２よりも前）の時刻ｔｅ１にて、充電電圧ＶＡが閾値電圧ＶＢを上回り、マスク期間満了信号ＳＹ４０がハイレベルに立ち上がる。その結果、ＲＳフリップフロップＹ２０では、マスク期間満了信号ＳＹ４０の立上りエッジに応じて、マスク信号ＳＹ２０がハイレベルにリセットされる。

その後、時刻ｔｅ２において、過電流保護信号ＳＸがハイレベルに立ち上がったときには、マスク信号ＳＹ２０がハイレベルとなっているので、これをラッチした第２マスク信号ＳＹ５０もハイレベルとなる。なお、時刻ｔ６２以降も、出力電圧Ｖｏに変動がない限り、基本的に上記と同様の動作が繰り返される。

このように、本図の場合、マスク信号ＳＹ２０は、クロック信号Ｓ０のパルス生成毎に一旦ローレベルに立ち下がるものの、過電流が検出される前（＝過電流保護信号ＳＸがハイレベルに立ち上がる前）には再びハイレベルに立ち上がる。従って、第２マスク信号ＳＹ５０がハイレベルに維持された状態となるので、パルススキップ数は「０」となる。すなわち、スイッチング周期Ｔ毎にスイッチング動作の強制停止と自己復帰（再開）が繰り返される従来通りの過電流保護動作が行われることになる。

なお、上記の過電流保護動作は、時刻ｔｅ２が時刻ｔ６２の直前であった場合、すなわち、過電流の検出タイミングが次周期におけるクロック信号Ｓ０のパルス生成タイミング直前であった場合であっても、何ら変わりなく実施される。従って、先出の第２実施形態（図１０）と異なり、本来不実施とすべきパルススキップ動作を意図せずに実施してしまうおそれを払拭することが可能となる。

図１９は、低出力時のパルススキップ動作（パルススキップ数「３」）を示すタイミングチャートであり、図１８と同じく、上から順番に、クロック信号Ｓ０、充電電圧ＶＡ及び閾値電圧ＶＢ、マスク期間満了信号ＳＹ４０、マスク信号ＳＹ２０、過電流保護信号ＳＸ、第２マスク信号ＳＹ５０、並びに、オン信号Ｓ１が描写されている。なお、時刻ｔ７１〜ｔ７５は、それぞれ、クロック信号Ｓ０のパルス生成タイミングを示しており、それぞれの間隔はスイッチング周期Ｔである。

今、時刻ｔ７１にて出力トランジスタ１１１がオンされた後、時刻ｔｆ１にて過電流保護信号ＳＸがハイレベルに立ち上がった場合（＝過電流が検出された場合）を考える。この場合、まず、時刻ｔ７１では、クロック信号Ｓ０の立上りエッジに応じてマスク信号ＳＹ２０がローレベルにセットされる。

このとき、タイマ部Ｙ４０では、充放電スイッチＹ４３がオフするので、充電電圧ＶＡが上昇し始める。なお、充電電圧ＶＡは、出力電圧Ｖｏが低いほどより緩慢に上昇する。例えば、過電流検出時点で出力電圧Ｖｏがその目標値から低下している場合には、本図で示したように、過電流保護信号ＳＸがハイレベルに立ち上がる時刻ｔｆ１に至っても、充電電圧ＶＡが閾値電圧ＶＢを上回らない。従って、マスク期間満了信号ＳＹ４０はハイレベルに立ち上がらず、マスク信号ＳＹ２０はローレベルに維持されたままとなる。

従って、時刻ｔｆ１において、過電流保護信号ＳＸがハイレベルに立ち上がったときには、マスク信号ＳＹ２０がローレベルとなっているので、これをラッチした第２マスク信号ＳＹ５０もローレベルとなる。従って、時刻ｔｆ１以降、オン信号Ｓ１は、第２マスク信号ＳＹ５０のローレベル期間（＝マスク期間Ｔｍ）に亘ってローレベルに固定される。

その後も、充電電圧ＶＡは緩やかに上昇を続け、時刻ｔｆ２（＝時刻ｔ７４よりも後で時刻ｔ７５よりも前）にて、ようやく閾値電圧ＶＢを上回る。その結果、マスク期間満了信号ＳＹ４０がハイレベルに立ち上がるので、マスク信号ＳＹ２０及び第２マスク信号ＳＹ５０がいずれもハイレベルにリセットされる。従って、時刻ｔｆ２以降、オン信号Ｓ１としてクロック信号Ｓ０がスルー出力される状態に復帰する。

上記一連のパルススキップ動作により、時刻ｔｆ１〜時刻ｔｆ２のマスク期間Ｔｍに亘って、クロック信号Ｓ０のパルスが３つスキップされる。なお、出力電圧Ｖｏがより高いときには、充電電流Ｉｃをより大きくしてマスク期間Ｔｍを短縮することにより、パルススキップ数を「３」よりも小さい値に設定することができる。逆に、出力電圧Ｖｏがより低いときには、充電電流Ｉｃをより小さくしてマスク期間Ｔｍを延長することにより、パルススキップ数を「３」よりも大きい値に設定することもできる。これについては、先出の第２実施形態と何ら変わりはない。

＜電子機器＞
図２０は、タブレット端末の外観図である。タブレット端末Ａは、これまでに説明してきたスイッチング電源装置１００が搭載される電子機器の一例である。ただし、スイッチング電源装置１００の搭載対象はこれに限定されるものではなく、その他の電子機器にも好適に搭載することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、スイッチング電源装置全般（例えば、スイッチング周波数の高いＣＰＵ用電源）に利用することが可能である。

１００ スイッチング電源装置
１１０ スイッチング出力回路
１１１ 出力トランジスタ
１１２ 同期整流トランジスタ
１１３ 出力インダクタ
１１４ 出力キャパシタ
１２０ 帰還電圧生成回路
１２１、１２２ 抵抗
１３０ エラーアンプ
１４０ 位相補償フィルタ
１４１ 抵抗
１４２ キャパシタ
１５０ クロック信号生成回路
１６０ スロープ電圧生成回路
１７０ ＰＷＭコンパレータ
１８０ 制御回路
１９０ スイッチ駆動回路
Ｘ 過電流保護回路
Ｘ１ ＯＣＰコンパレータ
Ｘ２ 電圧源
Ｘ３ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｘ４ 抵抗
Ｙ パルススキップ回路
Ｙ１０ 分周部
Ｙ１１〜Ｙ１３ Ｄフリップフロップ
Ｙ２０ ＲＳフリップフロップ
Ｙ３０ ＡＮＤゲート
Ｙ４０ タイマ部
Ｙ４１ 電流源
Ｙ４２ キャパシタ
Ｙ４３ 充放電スイッチ
Ｙ４４ 電圧源
Ｙ４５ コンパレータ
Ｙ５０ Ｄフリップフロップ
Ａ タブレット端末（電子機器）

Claims (10)

1. 入力電圧から出力電圧を生成するスイッチング出力回路と、
   クロック信号を生成する発振回路と、
   前記クロック信号に同期して前記スイッチング出力回路の駆動制御を行う制御回路と、
   前記スイッチング出力回路に流れる過電流を検出して前記スイッチング出力回路のスイッチング動作を強制的に停止させるための過電流保護信号を生成するパルスバイパルス形式の過電流保護回路と、
   前記過電流保護信号に応じて前記クロック信号のパルススキップ動作を行うパルススキップ回路と、
   を有することを特徴とするスイッチング電源装置。
2. 前記パルススキップ回路は、
   前記過電流保護信号に応じて前記クロック信号の分周動作を開始することによりマスク期間満了信号を生成する分周部と、
   前記過電流保護信号により第１論理レベルにセットされて前記マスク期間満了信号により第２論理レベルにリセットされるマスク信号を生成するＲＳフリップフロップと、
   前記マスク信号が前記第１論理レベルにセットされているマスク期間に亘って前記クロック信号を遮断する論理ゲートと、
   を含むことを特徴とする請求項１に記載のスイッチング電源装置。
3. 前記パルススキップ回路は、
   前記過電流保護信号に応じてカウント動作を開始することによりマスク期間満了信号を生成するタイマ部と、
   前記過電流保護信号により第１論理レベルにセットされて前記マスク期間満了信号により第２論理レベルにリセットされるマスク信号を生成するＲＳフリップフロップと、
   前記マスク信号が前記第１論理レベルにセットされているマスク期間に亘って前記クロック信号を遮断する論理ゲートと、
   を含むことを特徴とする請求項１に記載のスイッチング電源装置。
4. 前記パルススキップ回路は、
   前記クロック信号に応じてカウント動作を開始することによりマスク期間満了信号を生成するタイマ部と、
   前記クロック信号により第１論理レベルにセットされて前記マスク期間満了信号により第２論理レベルにリセットされるマスク信号を生成するＲＳフリップフロップと、
   前記過電流保護信号に応じて前記マスク信号をラッチすることにより第２マスク信号を生成するＤフリップフロップと、
   前記第２マスク信号が前記第１論理レベルにセットされているマスク期間に亘って前記クロック信号を遮断する論理ゲートと、
   を含むことを特徴とする請求項１に記載のスイッチング電源装置。
5. 前記第２マスク信号は、前記マスク期間満了信号により前記第２論理レベルにリセットされることを特徴とする請求項４に記載のスイッチング電源装置。
6. 前記タイマ部は、前記出力電圧が低いほど前記マスク期間を延長することを特徴とする請求項３または請求項４に記載のスイッチング電源装置。
7. 前記タイマ部は、
   充電電流を生成する電流源と、
   前記充電電流により充電されるキャパシタと、
   前記マスク信号に応じて前記キャパシタの両端間を導通／遮断する充放電スイッチと、
   閾値電圧を生成する電圧源と、
   前記キャパシタの充電電圧と前記閾値電圧とを比較して前記満了タイミング信号を生成するコンパレータと、
   を含むことを特徴とする請求項３または請求項４に記載のスイッチング電源装置。
8. 前記電流源は、前記出力電圧が低くなるほど前記充電電流を小さくすることを特徴とする請求項７に記載のスイッチング電源装置。
9. 前記電圧源は、前記出力電圧が低くなるほど前記閾値電圧を高くすることを特徴とする請求項７または請求項８に記載のスイッチング電源装置。
10. 請求項１〜請求項９のいずれか一項に記載のスイッチング電源装置を有することを特徴とする電子機器。

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