JP2017112330A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置ＰＫＧ１が備える高速伝送経路ＳＧＰ１は、半導体チップ１０とインタポーザ４０とを電気的に接続する接続部ＣＰ１と、インタポーザ４０と配線基板３０とを接続する接続部ＣＰ２と、配線基板３０の下面３ｂに形成された外部端子部ＣＰ３と、を有する。また、高速伝送経路ＳＧＰ１は、インタポーザ４０に設けられ、接続部ＣＰ１と接続部ＣＰ２とを電気的に接続する伝送部ＴＰ１と、配線基板３０に設けられ、接続部ＣＰ２と外部端子部ＣＰ３とを電気的に接続する伝送部ＴＰ２と、を有する。また、高速伝送経路ＳＧＰ１には、一方の端部が伝送部ＴＰ２の途中の分岐部ＢＲ１に接続され、かつ他方の端部が容量素子ＣＡＰ１に接続された補正回路ＩＭＣ１が接続され、容量素子ＣＡＰ１は、インタポーザ４０に形成されている。
【選択図】図７

Description

本発明は、半導体装置に関し、例えば配線基板と半導体チップとがインタポーザを介して電気的に接続されている半導体装置に関する。
特開２００７−８０９４６号公報（特許文献１）には、配線基板上にインタポーザを介して半導体チップが搭載された半導体装置において、インタポーザに半導体チップと電気的に接続されるインタポーザ内蔵キャパシタが形成された構造が記載されている。
また、特開２０１４−２０４０５７号公報（特許文献２）には、半導体チップが搭載された配線基板において、インピーダンス整合のための容量を形成するスルーホール配線およびビア配線が配線領域の異なる層に複数形成された構造が記載されている。
特開２００７−８０９４６号公報 特開２０１４−２０４０５７号公報
半導体装置の利用分野として、通信技術の分野がある。通信技術の分野では、通信速度の高速化に向けた取り組みが進められている。通信速度を高速化するためには、信号伝送の周波数を向上させる技術、並行して伝送可能な信号伝送経路の数を増加させる技術、信号の伝送ロスを低減する技術などの技術、あるいはこれらの技術を組み合わせる技術が重要である。
本願発明者は、上記した通信速度を高速化する技術の開発の一環として、半導体部品が搭載された配線基板にインピーダンス整合用の補正回路を内蔵させることについて検討を行っている。この結果、配線基板と半導体部品とがインタポーザを介して電気的に接続されている半導体装置において、改善の余地があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置が備える第１信号伝送経路は、半導体部品と第２基板とを電気的に接続する第１接続部と、上記第２基板と第１基板とを接続する第２接続部と、上記第１基板の第１裏面に形成された外部端子部と、を有する。また、上記第１信号伝送経路は、上記第２基板に設けられ、上記第１接続部と上記第２接続部とを電気的に接続する第１伝送部と、上記第１基板に設けられ、上記第２接続部と上記外部端子部とを電気的に接続する第２伝送部と、を有する。また、上記第１信号伝送経路には、一方の端部が上記第２伝送部の途中の第１分岐部に接続され、かつ他方の端部が第１容量素子に接続された第１回路部が接続され、上記第１容量素子は、前記第２基板に形成されている。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
一実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。 図１に示す電子装置が備える回路の構成例を示す説明図である。 図１に示す複数の半導体装置のうちの一方の半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３のＡ−Ａ線に沿った拡大断面図である。 図５に示すインタポーザの一部分を拡大して示す拡大断面図である。 図５に示す半導体装置において、図２に示す高速伝送経路のレイアウトの例を模式的に示す説明図である。 図７に示す容量素子を構成する電極の導体パターンを示す拡大平面図である。 図７に示す補正回路と高速伝送経路とが接続される分岐部の周辺を示す拡大平面図である。 図８および図９に示す補正回路に沿った拡大断面図である。 図５に示す配線基板のスルーホール配線に接続される導体パターン（スルーホールランド）の周辺の拡大平面図である。 図６に示すインタポーザのスルーホール配線に接続される導体パターン（スルーホールランド）の周辺の拡大平面図である。 図１０に対する変形例を示す拡大断面図である。 図８に対する変形例である容量素子を構成する電極の導体パターンを示す拡大平面図である。 図７に対する変形例である半導体装置において、高速伝送経路のレイアウトの例を模式的に示す説明図である。 図１５に示す補正回路の変形例を示す拡大平面図である。 図１０に対する変形例を示す拡大断面図である。 図１７に対する変形例を示す拡大断面図である。 図７に対する変形例である半導体装置において、複数の高速伝送経路および、半導体部品間を接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。 図９に対する検討例である配線基板において、補正回路が形成された部分の周辺の拡大平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電子装置＞
まず、図１および図２を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置（通信装置）の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、高速伝送経路ＳＧＰ１を太線により模式的に示す。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１、および配線基板ＭＢ１に搭載される半導体装置ＰＫＧ２を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。
詳しくは、図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。図２に示す例では、複数の信号伝送経路ＳＧＰには、低速伝送経路ＳＧＰ２と、高速伝送経路ＳＧＰ１とが含まれる。高速伝送経路ＳＧＰ１は、第１の伝送速度で電気信号を伝送する。また、低速伝送経路ＳＧＰ２では、第１の伝送速度より遅い第２の伝送速度で電気信号を伝送する。また、図２に示す例では、高速伝送経路ＳＧＰ１は、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。
なお、本実施の形態では、高速伝送経路ＳＧＰ１の一例として、一対の差動信号伝送経路ＤＳｐ、ＤＳｎを介して、差動信号を伝送する実施態様を取り上げて説明するが、高速信号の種類は、差動信号の他、種々の変形例が適用できる。例えば、一つの信号伝送経路ＳＧＰを用いる、所謂、シングルエンド構造の場合であっても、周波数を高くすることにより、高速伝送を行うことができる。
また、図２に示す例では、半導体装置ＰＫＧ１が有する半導体チップ（半導体部品）１０には、低速伝送経路ＳＧＰ２に接続される低速信号送信用の電極（電極パッド、チップ電極）ＴｘＬが形成される。また、半導体チップ１０には、高速伝送経路ＳＧＰ１に接続される高速信号送信用の電極（電極パッド、チップ電極）Ｔｘ（詳しくは、一対の差動信号が出力される電極Ｔｘｐと電極Ｔｘｎ）が形成される。
一方、半導体装置ＰＫＧ２が有する半導体チップ２０には、低速伝送経路ＳＧＰ２に接続される低速信号受信用の電極（電極パッド）ＲｘＬが形成される。また、半導体チップ２０には、高速伝送経路ＳＧＰ１に接続される高速信号受信用の電極（電極パッド）Ｒｘ（詳しくは、一対の差動信号が入力される電極Ｒｘｐと電極Ｒｘｎ）が形成される。
そして、電極ＴｘＬと電極ＲｘＬとを電気的に接続することで、形成される低速伝送経路ＳＧＰ２では、例えば、３Ｇｂｐｓ（Gigabit per second）未満の伝送速度で、電気信号が伝送される。また、電極Ｔｘと電極Ｒｘとを電気的に接続することで形成される高速伝送経路ＳＧＰ１では、例えば、５Ｇｂｐｓ〜１００Ｇｂｐｓ程度の伝送速度で電気信号が伝送される。
信号伝送経路を介して伝送される電気信号の品質低下を抑制するためには、送信側（出力側）のインピーダンス、受信側（入力側）のインピーダンス、および伝送経路中のインピーダンスのそれぞれを整合させることが好ましい。例えば、信号伝送経路の特性インピーダンスを５０Ω（オーム）として設計する場合、送信側のインピーダンスおよび受信側のインピーダンスのそれぞれが、５０Ωになっていることで、信号を効率的に伝送することができる。
ところが、単に送信用の電極と受信用の電極との間を５０Ωの特性インピーダンスを持つように設計された信号伝送経路で接続した場合、特に高速信号伝送経路において、信号反射による信号の品質低下の問題が生じることが判った。
信号の伝送速度を高速化させるために、信号の入出力回路の動作周波数を高周波化すると、入出力用の素子（例えば、入出力用の保護回路素子や電極パッドなど）の寄生容量の影響により、入出力用の素子（入力用、または出力用の素子）のインピーダンスが大きく低下する。例えば、５０Ωで設計された入出力素子において、動作周波数を１．２５ＧＨｚ（ギガヘルツ）にすると、４３Ωまで低下する。また、入出力素子の動作周波数を５ＧＨｚにすると、インピーダンスは１４Ωになる。そして、入出力用の素子のインピーダンスが低下すると、入出力用の素子に接続される配線との接続部分で信号の反射が発生し、信号の品質が低下する原因になる。この反射による信号品質の低下は、図２に示す高速信号送信用の電極Ｔｘおよび高速信号受信用の電極Ｒｘの両方で発生し得る。
そこで、本願発明者は、高速伝送経路において、入出力用の素子の近傍にインピーダンス整合用の補正回路を接続して、入出力用の素子のインピーダンスの低下による信号品質の低下を抑制する方法について検討を行った。具体的には、本願発明者は、図２に示すように、送信用の電極Ｔｘおよび受信用の電極Ｒｘのそれぞれの近傍に、インピーダンス整合用の補正回路ＩＭＣを接続して、補正回路ＩＭＣによる信号反射を利用して信号伝送の特性を改善する方法について検討した。
補正回路ＩＭＣは、高速伝送経路の途中に接続される接続部の反対側の端部に容量素子を有している。この容量素子から入出力用の素子の端子端（例えば電極Ｔｘまたは電極Ｒｘ）までの配線経路距離は、例えば、信号周波数のλ／４（１／４波長）になっている。
上記のように信号周波数のλ／４の位置に容量素子を配置すると、例えば図２に示す受信側の電極Ｒｘ（すなわち、入力用素子）では以下のように動作する。すなわち、入力用素子に入力された信号が入力用素子の寄生容量によって反射され、その反射波が補正回路ＩＭＣの容量素子で再び反射され、位相がλ／２ずれた状態で入力用素子端（入力端）に戻ってくる。その結果、入力用素子の寄生容量によって反射された反射波と、補正回路ＩＭＣの容量素子で反射した反射波とが打ち消し合う。このように入出力素子に接続される配線との接続部での信号の反射を、信号周波数のλ／４の位置に挿入した容量素子で取り除くことができる為、その信号伝送路における信号の信号特性が改善される。
一方、送信側の電極Ｔｘ（すなわち、出力用素子）では、以下のように動作する。出力用素子端から出力された信号の一部は出力用素子の寄生容量に起因して反射される。また、上記信号のうち、反射されなかった信号のうちの一部は、補正回路ＩＭＣの容量素子で反射され、位相がλ／２ずれた状態で出力用素子端（出力端）に戻ってくる。その結果、出力用素子の寄生容量によって反射された反射波と、補正回路ＩＭＣの容量素子で反射した反射波とが打ち消し合う。このように入出力素子に接続される配線との接続部での信号の反射を、信号周波数のλ／４の位置に挿入した容量素子で取り除くことができる為、その信号伝送路における信号の信号特性が改善される。
なお、容量素子から入出力用の素子の端子端までの距離は、信号伝送経路（例えば図２に示す例では、高速伝送経路ＳＧＰ１）において要求される信号帯域における周波数に応じた波長λの４分の１に相当する長さである。また、波長λの４分の１に相当する長さとは、理想の配線長λ／４の他、理想の配線長λ／４に対して多少の誤差が許容される。例えば、λ／４のプラスマイナス２０％の誤差の範囲の長さが許容される。また、実際には、入出力用の素子は単純な容量や抵抗ではなく、それが複合された構造であるため、理想の配線長“λ／４”としても最適な特性が得られない場合がある。また、配線経路の容量成分（Ｃ）と抵抗成分（Ｒ）の積（ＣＲ積）で規定される時定数に応じて、入出力用の素子の端子端や補正回路ＩＭＣの容量素子での信号反射のタイミングがずれる。このため、容量素子から入出力用の素子の端子端までの距離は、信号反射のタイミングのずれの程度を考慮する必要がある。このような場合には、シミュレーション結果や実測値を考慮しながら、容量素子から入出力用の素子の端子端までの距離の最適な値を見つければよい。その結果、容量素子から入出力用の素子の端子端までの距離が、例えばλ／８〜λ／４の範囲となる場合もある。
ここで、補正回路ＩＭＣを利用して信号伝送特性を改善する方法の場合、複数の信号伝送経路のそれぞれに、補正回路ＩＭＣを接続する必要がある。また、上記したように、信号伝送の周波数が高くなれば、入出力用の素子のインピーダンスが大幅に低下するので、信号を反射させる補正回路ＩＭＣには、ある程度の容量を持つ容量素子を複数の箇所に形成する必要がある。このため、容量素子を構成する導体パターンの専有面積が大きくなる。また、信号伝送経路の数を増加させるためには、多数の信号伝送経路の配線を形成する必要があるが、多数の容量素子を配置することで、信号伝送経路の配線を配置するためのリソースが減少する。この結果、配線基板の平面サイズや配線層数が増大し、配線構造が複雑化する。言い換えれば、配線基板の平面サイズや配線層数の制約により、信号伝送経路の数が制限されてしまう。
＜半導体装置＞
次に、本実施の形態の半導体装置の構造について説明する。本セクションでは半導体装置の基本構成の概要について説明した後、次のセクションで高速信号経路に接続される補正回路の詳細について説明する。
なお、本セクション以降の説明では、図１および図２に示す半導体装置ＰＫＧ１および半導体装置ＰＫＧ２のうち、半導体装置ＰＫＧ１を代表的に取り上げて説明する。ただし、上記したように、補正回路ＩＭＣを接続することは、送信側の半導体装置ＰＫＧ１においても、受信側の半導体装置ＰＫＧ２においても有効である。したがって、重複する説明は省略するが、以下の半導体装置ＰＫＧ１の説明において、例えば、図７に示す高速伝送経路ＳＧＰ１の矢印を外部端子部ＣＰ３から半導体チップ１０に向かう方向に変更して半導体装置ＰＫＧ２に適用することができる。
図３は、図１に示す複数の半導体装置のうちの一方の半導体装置の上面図である。また、図４は、図３に示す半導体装置の下面図である。また、図５は、図３のＡ−Ａ線に沿った拡大断面図である。また、図６は、図５に示すインタポーザの一部分を拡大して示す拡大断面図である。
なお、図３〜図５では、見易さのため、端子数を少なくして示している。端子の数は、図３〜図５に示す態様には限定されない。例えば、図５に示すパッド１ＰＤ、や下面端子４３、あるいは、ランド３ＬＤなどの端子数が、それぞれ１００個〜１０，０００個程度の半導体装置に適用することができる。また、図５では、見易さのため、図６に示すインタポーザ４０が有する配線４Ｗなどは図示を省略している。
図３および図５に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板（第１基板、パッケージ基板）３０、配線基板３０上に搭載されたインタポーザ（第２基板、中継基板）４０、およびインタポーザ４０上に搭載された半導体チップ１０を有する。半導体チップ１０は、インタポーザ４０を介して配線基板３０の上側に搭載されている。
また、図５に示すように、配線基板３０は、インタポーザ４０を介して半導体チップ１０が搭載された上面（面、チップ搭載面、第１表面）３ｔ、上面３ｔとは反対側の下面（面、実装面、第１裏面）３ｂ、および上面３ｔと下面３ｂの間に配置された側面３ｓを有する。また、配線基板３０は、図３に示すように平面視において四角形の外形形状を成す。
また、インタポーザ４０は、半導体チップ（半導体部品）１０が搭載された上面（面、チップ搭載面、第２表面）４ｔ、上面４ｔとは反対側の下面（面、実装面、第２裏面）４ｂ、および上面４ｔと下面４ｂの間に配置された側面４ｓを有する。また、インタポーザ４０は、図３に示すように平面視において四角形の外形形状を成す。インタポーザ４０は、下面４ｂが配線基板３０の上面３ｔと対向した状態で配線基板３０上に搭載されている。
また、半導体チップ１０は、表面（主面、上面）１０ｔ、表面１０ｔとは反対側の裏面（主面、下面）１０ｂ、および、表面１０ｔと裏面１０ｂとの間に位置する側面１０ｓを有する。また、半導体チップ１０は、図３に示すように平面視において四角形の外形形状を成す。図５に示す例では、半導体チップ１０は、複数のパッド（電極、チップ電極、電極パッド）１ＰＤが形成された表面１０ｔがインタポーザ４０の上面４ｔと対向した状態で、インタポーザ４０上に搭載されている。このような搭載方式は、フェイスダウン実装方式と呼ばれる。また、複数のパッド１ＰＤの形成面をインタポーザ４０の上面４ｔと対向させた状態で半導体チップ１０とインタポーザ４０とを電気的に接続する方式は、フリップチップ接続方式と呼ばれる。
配線基板３０は、半導体装置ＰＫＧ１の基材であって、半導体装置ＰＫＧ１が備える複数の外部端子である半田ボールＳＢのそれぞれは、図４に示すように配線基板３０の下面３ｂに形成されている。図４に示す例では、複数の半田ボール（外部端子、電極、外部電極）ＳＢは、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボールＳＢのそれぞれは、ランド（外部端子、電極、外部電極）３ＬＤ（図５参照）に接続されている。
半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボールＳＢ、ランド３ＬＤ）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板３０の実装面（下面３ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。
図４に示す例では、配線基板３０の平面サイズ（平面視における寸法、上面３ｔおよび下面３ｂの寸法、外形サイズ）は、例えば一辺の長さが１２ｍｍ〜６０ｍｍ程度の正方形または長方形を成す。また、配線基板３０の厚さ（高さ）、すなわち、図５に示す上面３ｔから下面３ｂまでの距離は、例えば０．３ｍｍ〜１．３ｍｍ程度である。
配線基板３０は、上面３ｔ上に搭載されたインタポーザ４０と、図１に示すマザーボード（実装基板）である配線基板ＭＢ１とを、電気的に接続するための中継基板である。配線基板３０は、チップ搭載面（デバイス搭載面、部品搭載面）である上面３ｔ側と実装面である下面３ｂ側を電気的に接続する複数の配線層（図５に示す例では６層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有し、複数の経路間を絶縁する絶縁層３１に覆われている。また、厚さ方向に隣り合う配線層の間は、ビア配線３Ｖやスルーホール配線３ＴＷなどの層間導電路を介して電気的に接続されている。
また、複数の配線層のうち、最も上面３ｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁層３１Ｔに覆われる。また、複数の配線層のうち、最も下面３ｂ側に配置される配線層ＷＬ６の大部分は、ソルダレジスト膜である絶縁層３１Ｂに覆われる。
また、配線基板３０は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）３１Ｃの上面および下面に、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層３１Ｃの上面３Ｃｔ側の配線層ＷＬ３と下面３Ｃｂ側の配線層ＷＬ４とは、絶縁層３１Ｃの上面３Ｃｔと下面３Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線３ＴＷを介して電気的に接続されている。
配線基板３０の上面３ｔには、半導体チップ１０と電気的に接続される複数の端子（ボンディングパッド、ボンディングリード、チップ接続用端子）３ＢＦが形成されている。また、配線基板３０の下面３ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド３ＬＤが形成されている。複数の端子３ＢＦと複数のランド３ＬＤは、配線基板３０に形成された配線３Ｗ、ビア配線３Ｖ、およびスルーホール配線３ＴＷを介して、それぞれ電気的に接続されている。
なお、図５に示す例では、配線基板３０はコア材である絶縁層３１Ｃの上面側、および下面側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図５に対する変形例としては、プリプレグ材などの硬い材料からなる絶縁層３１Ｃを有さず、絶縁層３１と配線３Ｗなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線３ＴＷは形成せず、各配線層は、ビア配線３Ｖを介して電気的に接続される。また、図５では、６層の配線層を有する配線基板３０を例示的に示しているが、変形例としては、例えば、７層以上、あるいは５層以下の配線層を有する配線基板を用いても良い。
また、配線基板３０は、配線３Ｗなどの導体パターンの周囲を囲むように形成された、大面積の導体プレーン（導体パターン）３ＰＬを有する。例えば、後述する図９では、配線層ＷＬ２において、複数の配線３Ｗおよび複数のビアランド３ＶＬの周囲を囲むように配置されている導体プレーン３ＰＬを示している。また、後述する図１１では、配線層ＷＬ３において、スルーホールランド３ＴＨＬの周囲を囲むように配置されている導体プレーン３ＰＬを示している。導体プレーン３ＰＬは、信号伝送用の配線や端子などの導体パターンが形成されていない領域に形成される導体パターンであって、基準電位または電源電位の供給経路の一部を構成する。また、導体プレーン３ＰＬは、例えば、図３に示す配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、および配線層ＷＬ５のそれぞれに設けられている。
また、図５に示す例では、複数のランド３ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド３ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図５に示すように、半導体装置ＰＫＧ１は、配線基板３０上に搭載されるインタポーザ４０を有している。インタポーザ４０は、下面４ｂが配線基板３０の上面３ｔと対向した状態で、配線基板３０の上面３ｔ上に搭載されている。インタポーザ４０は、配線基板３０と半導体チップ１０との間に介在する中継基板である。また、本実施の形態に対する変形例として、インタポーザ４０上に複数の半導体チップ１０を搭載しても良い。この場合、複数の半導体チップ１０同士が、インタポーザ４０を介して電気的に接続されていても良い。
また、図６に示すように、インタポーザ４０は、積層された複数の配線層を備える、所謂、多層配線基板である。図６に示す例では、インタポーザ４０は上面４ｔ側から順に、配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、および配線層Ｍ８の合計８層の配線層を備える。複数の配線層のそれぞれは、配線４Ｗなどの導体パターンを有し、隣り合う導体パターンは、絶縁層４１により覆われている。ただし、インタポーザ４０が備える配線層の数は、図３に示す例に限定されず、例えば、８層より少なくても良いし、８層より多くても良い。
また、図６に示す例では、インタポーザ４０は、絶縁層（コア層、コア材、コア絶縁層）４１Ｃを基材として、絶縁層４１Ｃの上面および下面にそれぞれ複数の配線層が積層された構造になっている。絶縁層４１Ｃは、インタポーザ４０の基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。
また、絶縁層４１Ｃの上面および下面のそれぞれに積層される絶縁層４１は、例えば熱硬化性樹脂などの有機絶縁材料から成る。あるいは、絶縁層４１は、例えば二酸化珪素（ＳｉＯ２）などのガラス材料（無機絶縁材料）で形成されていても良い。無機絶縁材料で絶縁層４１を形成した場合、各配線層の下地を構成する絶縁層４１の平坦性を向上させることができるので、複数の配線４Ｗの配線幅を小さくしたり、複数の配線４Ｗの配置密度を配線基板３０の配線３Ｗの配置密度より高くしたりできる。また、絶縁層４１Ｃの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。
また、インタポーザ４０が備える複数の配線層では、配線基板３０が備える複数の配線層と比較して、複数の配線パターンがファインピッチで形成されている。例えば、図６に示す例では、配線基板３０が備える配線３Ｗの厚さは、１５μｍ〜２０μｍ程度である。一方、インタポーザ４０が備える配線４Ｗの厚さは、３μｍ〜６μｍ程度である。また、配線基板３０が備える複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、２５μｍ〜３５μｍ程度である。一方、インタポーザ４０が備える複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、３〜８μｍ程度である。このように、インタポーザ４０の複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、配線基板３０の複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離より短い。また、インタポーザ４０は、配線基板３０と比較して厚さが薄い導体パターンを有しているので、平面視における各導体パターンの幅および配置間隔を低減できる。例えば、本実施の形態では、図３に示す配線基板３０が備える各配線層における配線３Ｗの幅（配線幅：配線の延在方向に対して直交する方向の長さ）は、最も小さいもので１３μｍ程度である。また、配線基板３０が備える各配線層における隣り合う導体パターンの間隔（離間距離）は、最も小さい場合で１３μｍ程度である。一方、図６に示すインタポーザ４０が備える各配線層における配線４Ｗの幅は、２μｍ〜６μｍ程度である。また、インタポーザ４０が備える各配線層における隣り合う導体パターンの間隔（離間距離）は、２μｍ〜６μｍ程度である。
つまり、本実施の形態の半導体装置ＰＫＧ１は、配線基板３０上に配線基板３０より高密度で形成されたインタポーザ４０が配線基板３０上に搭載され、半導体チップ１０は、インタポーザ４０を介して配線基板３０と電気的に接続されている。これにより、インタポーザ４０を介在させない場合と比較して、半導体チップ１０に接続される多数の配線経路を高密度で配置することができる。言い換えれば、半導体チップ１０と配線基板３０との間にファインピッチのインタポーザ４０を介在させることで、半導体チップ１０に接続される配線経路の数を増加させることができる。
また、インタポーザ４０が備える複数の配線層は、層間導電路である、ビア配線４Ｖやスルーホール配線４ＴＷを介して電気的に接続されている。詳しくは、絶縁層４１Ｃは上面４１ｔおよび上面４１ｔの反対側に位置する下面４１ｂを備える。また、絶縁層４１Ｃは、上面４１ｔおよび下面４１ｂのうちの一方から他方に向かって貫通する複数のスルーホール、および複数のスルーホールに導体を埋め込むことにより形成された複数のスルーホール配線４ＴＷを有する。この複数のスルーホール配線４ＴＷのそれぞれは、絶縁層４１Ｃの上面４１ｔに設けられた配線層Ｍ４と、絶縁層４１Ｃの下面４１ｂに設けられた配線層Ｍ５とを電気的に接続する層間導電路となる。
また、絶縁層４１Ｃの上面４１ｔ側に積層された配線層Ｍ４、配線層Ｍ３、配線層Ｍ２、および配線層Ｍ１のそれぞれは、複数のビア配線４Ｖを介して互いに電気的に接続されている。また、絶縁層４１Ｃの下面４１ｂ側に積層された配線層Ｍ５、配線層Ｍ６、配線層Ｍ７、および配線層Ｍ８のそれぞれは、複数のビア配線４Ｖを介して互いに電気的に接続されている。なお、インタポーザ４０としての形状を維持できる範囲内であれば、インタポーザ４０が備える配線層の配置の変形例として、絶縁層４１Ｃの上面４１ｔ側に積層された配線層の層数と、絶縁層４１Ｃの下面４１ｂ側に積層された配線層の層数と、が異なっていても良い。例えば、絶縁層４１Ｃの上面４１ｔ側に積層された配線層の層数の方が絶縁層４１Ｃの下面４１ｂ側に積層された配線層の層数より多い場合、スルーホール配線４ＴＷを介在させない配線経路の配線層数を増加させつつ、かつインタポーザ４０の厚さを薄くできる。
ビア配線４Ｖは、例えば以下のように形成される。まず、下地の配線層を覆うように絶縁層４１を設けた後、絶縁層４１の一部分に開口部を設けて下地の配線層の一部分を露出させる。そしてこの開口部に導体を埋め込むことで、ビア配線４Ｖが形成される。また、ビア配線４Ｖを形成した後、ビア配線４Ｖ上に別の配線層を積層することで、上層の配線層と下層の配線層とが電気的に接続される。
また、インタポーザ４０は、配線４Ｗなどの導体パターンの周囲を囲むように形成された、大面積の導体プレーン（導体パターン）４ＰＬを有する。例えば、後述する図８では、配線層Ｍ６において、複数の電極ＭＰ１のそれぞれの周囲を囲むように配置されている導体プレーン４ＰＬを示している。また、後述する図１２では、配線層Ｍ５において、スルーホールランド４ＴＨＬの周囲を囲むように配置されている導体プレーン４ＰＬを示している。導体プレーン４ＰＬは、配線基板３０に形成された導体プレーン３ＰＬ（図３参照）と同様に、信号伝送用の配線や端子などの導体パターンが形成されていない領域に形成される導体パターンであって、基準電位または電源電位の供給経路の一部を構成する。また、導体プレーン４ＰＬは、例えば、図６に示す配線層Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７のそれぞれに形成されている。
また、インタポーザ４０の上面４ｔには、複数の上面端子（ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子）４２（図６参照）が形成されている。そして、複数の上面端子４２のそれぞれは、例えば半田から成るバンプ電極１ＳＢを介して半導体チップ１０のパッド１ＰＤと電気的に接続されている。なお、図６に示す例では、上面端子４２に接続されるビア配線４Ｖは、上面端子４２の直下（厚さ方向に重なる位置）に形成されている。この場合、ビア配線４Ｖと上面端子４２とを接続するためのスペースが不要になるので、複数の上面端子４２の配置密度を高くすることができる。ただし、図示は省略するが、図６に対する変形例として、上面端子４２とビア配線４Ｖとを接続する目的で、配線層Ｍ１に上面端子４２に接続される引出配線（図示は省略）を形成し、引出配線を介してビア配線４Ｖと上面端子４２を接続しても良い。
なお、本実施の形態では、図６に示すバンプ電極１ＳＢとして半田からなるボール状の電極を用いる例を示している。しかし、バンプ電極１ＳＢの構造は種々の変形例がある。例えば、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）をバンプ電極１ＳＢとして用いても良い。
また、インタポーザ４０の下面４ｂには、複数の下面端子（端子、半田接続用パッド、ランド、配線基板接続用端子）４３が形成されている。複数の下面端子４３のそれぞれは、例えば半田などから成るバンプ電極４ＳＢを介して配線基板３０の複数の端子３ＢＦのそれぞれと電気的に接続されている。
また、図６に示す例では、下面端子４３に接続されるビア配線４Ｖは、下面端子４３の直上（厚さ方向に重なる位置）に形成されている。この場合、ビア配線４Ｖと下面端子４３とを接続するためのスペースが不要になるので、複数の下面端子４３の配置密度を高くすることができる。例えば、図６に示す例では、下面端子４３の表面積は、上面端子４２の表面積より大きい。ただし、図６に対する変形例としては、上記した配線層Ｍ１の変形例と同様に、下面端子４３とビア配線４Ｖとを接続する目的で、配線層Ｍ８に下面端子４３に接続される引出配線（図示は省略）を形成し、引出配線を介してビア配線４Ｖと下面端子４３を接続しても良い。
また、図６に示す例では、複数の上面端子４２および複数の下面端子４３のそれぞれは、絶縁膜には覆われず、絶縁層４１から露出している。ただし、図６に対する変形例としては、複数の上面端子４２を覆う絶縁膜（ソルダレジスト膜）および複数の下面端子４３を覆う絶縁膜（ソルダレジスト膜）をそれぞれ設けても良い。この場合、絶縁膜には開口部が形成され、開口部において、複数の上面端子４２および複数の下面端子４３のそれぞれの一部分が絶縁膜から露出していれば、上面端子４２にバンプ電極１ＳＢを、下面端子４３にバンプ電極４ＳＢを、それぞれ接続できる。
なお、インタポーザ４０には上記した配線層の数の変形例の他、種々の変形例が存在する。例えば、図６に対する変形例として、絶縁層４１Ｃを有していない、所謂、コアレス基板を用いても良い。また、図６に対する別の変形例として、珪素（Ｓｉ）などの半導体基板を基材として、半導体基板の主面上に複数の配線層を積層した、所謂、シリコンインタポーザを用いても良い。
ただし、複数の配線層を備える配線基板を形成する場合、複数の配線それぞれの配線幅、および複数の配線の配置間隔を低減するためには、各配線層の平坦度を向上させる必要がある。一般に、ビルドアップ工法により配線層を積層する場合、積層される配線層の数が増加する程、上層の配線層の平坦度を確保することが難しくなる。そこで、本実施の形態のように、絶縁層４１Ｃを設け、絶縁層４１Ｃの上面４１ｔおよび下面４１ｂにそれぞれ配線層を積層する方法は、配線層の数を増加させ、かつ、各配線層の平坦度を向上させられる点で好ましい。
また、図３に示すように、半導体装置ＰＫＧ１は、インタポーザ４０の上面４ｔ上に搭載される半導体チップ１０を備えている。半導体チップ１０は、図６に示すように、主面１１ｔを有するシリコン基板（基材）１１と、主面１１ｔ上に配置された配線層１２とを有する。なお、図６では、見易さのため、一層の配線層１２を示しているが、例えば、図６に示す配線層１２には、インタポーザ４０の配線層Ｍ１、Ｍ２、Ｍ３より厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層１２のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。
また、複数の半導体チップ１０のそれぞれが備えるシリコン基板１１の主面１１ｔには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。複数の半導体素子は、配線層１２の複数の配線を介して表面１０ｔ側に形成された複数のパッド１ＰＤと電気的に接続されている。
また、本実施の形態では、複数の半導体チップ１０のそれぞれは、表面１０ｔとインタポーザ４０の上面４ｔとが対向した状態で、インタポーザ４０の上面４ｔ上に搭載されている。このような実装方式は、フェイスダウン実装方式、あるいは、フリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ１０と、インタポーザ４０とが電気的に接続される。
半導体チップ１０の配線層１２上には、複数のパッド（表面電極、部品電極、電極パッド）１ＰＤが形成されている。複数のパッド１ＰＤのそれぞれの一部分は、半導体チップ１０の表面１０ｔにおいて、保護絶縁膜であるパッシベーション膜１３から露出している。そして、パッド１ＰＤは、パッド１ＰＤの露出部分に接続されるバンプ電極１ＳＢを介してインタポーザ４０の上面端子４２と電気的に接続されている。
なお、本実施の形態では、インタポーザ４０上に半導体チップ１０が直接搭載された実施態様について説明しているが、図５に示す半導体チップ１０に代えて、半導体チップを内蔵する半導体パッケージ（半導体部品）を搭載しても良い。また、上記した半導体部品には、複数の半導体チップが内蔵された半導体パッケージも含まれる。
＜補正回路＞
次に、本実施の形態の半導体装置ＰＫＧ１を用いて、高速伝送経路に接続されるインピーダンス整合用の補正回路の形成位置および接続位置について説明する。なお、以下に説明する各図面では、半導体装置ＰＫＧ１が有する複数の（多数の）高速伝送経路ＳＧＰ１のうちの一つを代表的に示している。したがって、例えば、後述する図１９に示す半導体装置ＰＫＧ６と同様に、複数の高速伝送経路ＳＧＰ１のそれぞれが、以下で説明する高速伝送経路ＳＧＰ１と同様に、補正回路ＩＭＣ１に接続されている。あるいは、半導体装置ＰＫＧ１が有する多数の高速伝送経路のうちの一部が、以下で説明する高速伝送経路ＳＧＰ１の構造になっていても良い。後述する半導体装置ＰＫＧ３（図１５参照）、半導体装置ＰＫＧ４（図１７参照）、および半導体装置ＰＫＧ５（図１８参照）についても同様である。
図７は、図５に示す半導体装置において、図２に示す高速伝送経路のレイアウトの例を模式的に示す説明図である。また、図８は、図７に示す容量素子を構成する電極の導体パターンを示す拡大平面図である。また、図９は図７に示す補正回路と高速伝送経路とが接続される分岐部の周辺を示す拡大平面図である。また、図１０は、図８および図９に示す補正回路に沿った拡大断面図である。また、図１１は、図５に示す配線基板のスルーホール配線に接続される導体パターン（スルーホールランド）の周辺の拡大平面図である。また、図１２は、図６に示すインタポーザのスルーホール配線に接続される導体パターン（スルーホールランド）の周辺の拡大平面図である。また、図２０は、図９に対する検討例である配線基板において、補正回路が形成された部分の周辺の拡大平面図である。
なお、図７では、高速伝送経路ＳＧＰ１および高速伝送経路ＳＧＰ１に接続される補正回路ＩＭＣ１を見やすくするため、一つの高速伝送経路ＳＧＰ１および上記高速伝送経路ＳＧＰ１に接続される補正回路ＩＭＣ１以外の配線経路は図示を省略している。また、図８、図９、図１１、図１２および図２０は、それぞれ拡大平面図であるが、導体パターンの輪郭を見やすくするため、導体パターンにハッチングを付して示している。また、図８、図９、図１１、図１２および図２０では、下層の配線層に接続されるビア配線３Ｖ、４Ｖの輪郭を点線で示し、上層の配線層に接続されるビア配線３Ｖの輪郭を実線で示している。また、図１１および図１２では、スルーホール配線３ＴＷ、４ＴＷの輪郭を点線で示している。
また、本実施の形態の高速伝送経路ＳＧＰ１では、図２を用いて説明したように、差動信号を伝送する。したがって、図７に示す高速伝送経路ＳＧＰ１は、図２に示す一対の差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎのうちの一方である。また、図８および図９では、差動対を構成する二つの差動信号伝送経路ＤＳｐ、ＤＳｎを示している。差動信号伝送経路では、差動対を構成する二つの配線経路が互いに沿って延びるように形成される。また、差動信号伝送経路ＤＳｐおよび差動信号伝送経路ＤＳｎの大部分は、図８や図９に示す例のように同様な形状（同一の形状や対象な形状など）になっている。
図７に示すように、本実施の形態の半導体装置ＰＫＧ１が備える高速伝送経路ＳＧＰ１は、半導体チップ１０と半田ボールＳＢとを接続するように形成され、配線基板３０において補正回路ＩＭＣ１に接続されている。また、補正回路ＩＭＣ１は、一方の端部の分岐部ＢＲ１が高速伝送経路ＳＧＰ１に接続され、他方の端部の容量素子ＣＡＰ１は、インタポーザ４０に形成されている。
詳しくは、高速伝送経路ＳＧＰ１は、半導体チップ１０とインタポーザ４０とを電気的に接続する接続部ＣＰ１（第１接続部）を有する。接続部ＣＰ１は、半導体チップ１０のパッド１ＰＤ、バンプ電極１ＳＢ、およびインタポーザ４０の上面端子４２を含む接続部分である。また、高速伝送経路ＳＧＰ１は、インタポーザ４０と配線基板３０とを接続する接続部（第２接続部）ＣＰ２を有する。接続部ＣＰ２は、インタポーザ４０の下面端子４３、バンプ電極４ＳＢ、および配線基板３０の端子３ＢＦを含む接続部分である。また、高速伝送経路ＳＧＰ１は、配線基板３０の下面３ｂに形成された外部端子部ＣＰ３を有する。外部端子部ＣＰ３は、配線基板のランド３ＬＤおよび半田ボールＳＢを含む接続部分である。また、高速伝送経路ＳＧＰ１は、インタポーザ４０に設けられ、接続部ＣＰ１と接続部ＣＰ２とを電気的に接続する伝送部（第１伝送部）ＴＰ１と、配線基板３０に設けられ、接続部ＣＰ２と外部端子部ＣＰ３とを電気的に接続する伝送部（第２伝送部）ＴＰ２と、を有する。また、高速伝送経路ＳＧＰ１には、一方の端部が伝送部ＴＰ２の途中の分岐部（第１分岐部）ＢＲ１に接続され、かつ他方の端部が容量素子（第１容量素子）ＣＡＰ１に接続された補正回路（第１回路部）ＩＭＣ１が接続されている。そして、補正回路ＩＭＣ１の容量素子ＣＡＰ１は、インタポーザ４０に接続されている。
容量素子ＣＡＰ１は、図８および図１０に示すように、インタポーザ４０の複数の配線層のうちの一つ（図８および図１０に示す例では配線層Ｍ６）に形成された電極ＭＰ１を有している。電極ＭＰ１の周囲には、基準電位、または電源電位が供給される導体プレーン４ＰＬが形成されている。容量素子ＣＡＰ１の容量は、電極ＭＰ１が、周囲の導体プレーン４ＰＬとの間で容量結合することにより形成される。
ここで、上記したように、図２に示す補正回路ＩＭＣを利用して信号伝送特性を改善する方法の場合、複数の信号伝送経路のそれぞれに、補正回路ＩＭＣを接続する必要がある。そして、補正回路ＩＭＣを形成する場所によっては、配線基板の平面サイズや配線層数の制約により、信号伝送経路の数が制限されてしまう。例えば、図２０に示すように、配線基板３０ｈに容量素子ＣＡＰｈを形成する場合、容量素子ＣＡＰｈを構成する電極ＭＰｈの面積を大きくすることで、必要な容量を確保する。例えば、図２０に示す電極ＭＰｈは平面形状が略円形になっているが、直径の寸法は、２２０μｍ程度である。この電極ＭＰｈの直径サイズ、ビア配線３Ｖに接続される部分（ビア接続用のランド、ビアランド３ＶＬ）の直径（約１００μｍ）の２倍以上である。また、電極ＭＰｈの直径サイズは、図５に示す配線層ＷＬ３に形成された複数の導体パターンのうち、スルーホール配線３ＴＷが接続される部分（図１１に示すスルーホールランド３ＴＨＬ）の面積と同程度である。また、図２０に示すように、一つの伝送経路中に複数の容量素子ＣＡＰｈを接続する場合、複数の伝送経路のそれぞれの専有面積がさらに増大する。この結果、信号伝送経路の配線を配置するためのリソースが減少し、信号伝送経路の数が制限されてしまう。
そこで、本実施の形態では、図８に示すように容量素子ＣＡＰ１をインタポーザ４０に形成することで、配線基板３０において、信号伝送経路の配線を配置するためのリソースを増加させている。言い換えれば、本実施の形態によれば、高速伝送経路ＳＧＰ１に接続される補正回路ＩＭＣ１のうち、特に専有面積が大きい容量素子ＣＡＰ１の電極ＭＰ１が配線基板３０に形成されていない。このため、配線基板３０における補正回路ＩＭＣ１の専有面積を低減させることができる。
例えば図９に示すように、本実施の形態の配線基板３０では、分岐部ＢＲ１にビア配線３Ｖが接続されている。このビア配線３Ｖは、図８に示す容量素子ＣＡＰ１と分岐部ＢＲ１とを電気的に接続するための補正回路ＩＭＣ１（図７参照）の一部を構成する配線経路であって、ビア配線３Ｖ自身が容量素子として機能しなくても良い。したがって、ビア配線３Ｖに接続される分岐部ＢＲ１を構成する導体パターンの面積は、図２０に示す電極ＭＰｈの面積よりも小さい。例えば図９に示す例では、分岐部ＢＲ１を構成する導体パターン（分岐部のビア配線３Ｖに接続されるビアランド３ＶＬ）の面積は、分岐部ＢＲ１以外のビア配線３Ｖに接続される導体パターン（ビアランド３ＶＬ）の面積と同程度である。図９に示す例では、分岐部ＢＲ１の平面形状は略円形になっており、その直径は１００μｍ程度である。つまり、図２０に示す電極ＭＰｈと比較して、分岐部ＢＲ１は２５％以下になっている。
また、配線基板３０において、補正回路ＩＭＣ１の専有面積を低減させる効果は、インタポーザ４０の配線密度と配線基板３０の配線密度が同程度の場合、あるいは、インタポーザ４０の配線密度が配線基板３０の配線密度より低い場合でも得られる。しかし、以下の理由から、相対的に配線密度が高いインタポーザ４０に容量素子ＣＡＰ１を形成することが好ましい。
なお、インタポーザ４０には、図６に示す複数の配線４Ｗの他、ビア配線４Ｖ、スルーホール配線４ＴＷ、図８に示す電極ＭＰ１、図１２に示すビアランド４ＶＬやスルーホールランド４ＴＨＬなど、種々の導体パターンが形成されている。また、配線基板３０には、図６や図９に示す複数の配線３Ｗの他、ビア配線３Ｖ、ビアランド３ＶＬ、図１１に示すスルーホール配線３ＴＷやスルーホールランド３ＴＨＬなど、種々の導体パターンが形成されている。上記では、インタポーザ４０や配線基板３０に形成された複数の導体パターンの配置密度のことを総称して「配線密度」と記載した。上記の密度に関し、以下の説明では、「配線密度」または「導体パターンの配置密度」と記載して説明する。
上記したように、図６に示すインタポーザ４０が備える複数の配線４Ｗは、配線基板３０が備える複数の配線３Ｗより、ファインピッチ（狭ピッチ）で形成されている。図１０に示す例では、インタポーザ４０の配線４Ｗの配線幅は配線基板３０の配線３Ｗの配線幅よりも狭い。また、インタポーザ４０の場合、平面視において、隣り合う導体パターン間の離間距離が、配線基板３０における隣り合う導体パターン間の離間距離より小さい。例えば、図８に示す容量素子ＣＡＰ１を構成する電極ＭＰ１と、電極ＭＰ１の周囲に配置される導体プレーン（導体パターン）４ＰＬとの離間距離は、図９に示す配線３Ｗと配線３Ｗの周囲に配置される導体プレーン（導体パターン）３ＰＬとの離間距離より小さい。言い換えれば、インタポーザ４０に形成された複数の導体パターンの配置密度は、配線基板３０に形成された複数の導体パターンの配置密度より高い。
本実施の形態のように、相対的に導体パターンの配置密度が高いインタポーザ４０に容量素子ＣＡＰ１（図７参照）を形成する場合、容量素子の電極間の距離が小さいため、必要な容量を得るための電極ＭＰ１の面積を低減できる。例えば、図２０に示す容量素子ＣＡＰｈと同程度の容量を得るためには、図８に示す電極ＭＰ１の面積は、図２０に示す電極ＭＰｈの面積の半分以下で良い。図８に示す例では、電極ＭＰ１の平面形状は略円形になっており、その直径は１００μｍ程度である。
上記の通り、本実施の形態によれば、容量素子ＣＡＰ１が、相対的に導体パターンの配置密度が高いインタポーザ４０に容量素子ＣＡＰ１の電極ＭＰ１を形成されているので、半導体装置ＰＫＧ１全体として、補正回路ＩＭＣ１の専有面積を低減することができる。このため、高速伝送経路の数を増やしても、半導体装置ＰＫＧ１の大型化を抑制できる。
上記のように、インタポーザ４０に形成された導体パターンの配置密度が配線基板３０に形成された導体パターンの配置密度よりも高いことの一態様として、以下のように表現することができる。すなわち、図１０に示すように、インタポーザ４０の複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、配線基板３０の複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離より短い。
図１０において、電極ＭＰ１との間に容量が形成される他方の電極として、インタポーザ４０の厚さ方向において電極ＭＰ１と対向した状態で配置される導体プレーン４ＰＬを考える。図１０に示す配線層Ｍ５に形成された導体プレーン４ＰＬ、および配線層Ｍ７に形成された導体プレーン４ＰＬと、配線層Ｍ６に形成された電極ＭＰ１との間には、容量が形成される。電極ＭＰ１と導体プレーン４ＰＬとが互いに対向する部分の面積を一定とした場合、容量素子ＣＡＰ１の容量値は、配線層Ｍ５と配線層のＭ６の離間距離、あるいは配線層Ｍ６と配線層Ｍ７の離間距離が短くなる程、大きくなる。逆に言えば、配線層Ｍ５と配線層のＭ６の離間距離、あるいは配線層Ｍ６と配線層Ｍ７の離間距離が短くなっていれば、電極ＭＰ１の面積が小さい場合でも、容量素子ＣＡＰ１の容量値を大きくすることができる。つまり、インタポーザ４０の複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、配線基板３０の複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離より短いので、電極ＭＰ１の面積を低減することができる。そして、電極ＭＰ１の面積を低減すれば、高速伝送経路の数を増やしても半導体装置ＰＫＧ１の大型化を抑制できる。
また、インタポーザ４０に容量素子ＣＡＰ１を形成する方法のうち、本実施の形態とは別の方法として、図７に示す分岐部ＢＲ１をインタポーザ４０に形成する方法が考えられる。この場合、配線基板３０において、補正回路ＩＭＣ１の専有面積を低減させる効果は得られる。
しかし、相対的に導体パターンの配置密度が高いインタポーザ４０の配線４Ｗは、配線基板３０の配線３Ｗと比較して断面積が小さいので、抵抗が大きい。このため、インタポーザ４０での信号伝送経路の配線経路距離が長くなると、配線抵抗の大きさに起因する損失（インサーションロス）が大きくなる。したがって、上記インサーションロスを低減する観点からは、インタポーザ４０における高速伝送経路ＳＧＰ１の配線経路距離を短くすることが好ましい。
本実施の形態では、図７に示すように、補正回路ＩＭＣ１と高速伝送経路ＳＧＰ１とが接続される分岐部ＢＲ１が配線基板３０に形成されている。言い換えれば、本実施の形態の高速伝送経路ＳＧＰ１は、伝送部ＴＰ１を介して配線基板３０まで引き出され、配線基板３０の伝送部ＴＰ２の途中で補正回路ＩＭＣ１と高速伝送経路ＳＧＰ１とに分岐する。このため、伝送部ＴＰ１の配線経路距離は、短くすることができる。例えば、図７に示す例では、伝送部ＴＰ１の配線経路距離は、伝送部ＴＰ２の配線経路距離より短い。このように相対的に導体パターンの配置密度が高いインタポーザ４０に形成された伝送部ＴＰ１の配線経路距離を短くすることで、インサーションロスを低減できる。
また、本実施の形態の例では、図７に示すように、補正回路ＩＭＣ１と高速伝送経路ＳＧＰ１とが接続される分岐部ＢＲ１は、配線基板３０が有する複数の配線層のうち、配線層ＷＬ２に形成されている。分岐部ＢＲ１が、少なくとも配線基板３０のどこかに形成されていれば、上記したようにインサーションロスを低減することはできる。したがって、本実施の形態に対する変形例として、図７に示す配線層ＷＬ１、ＷＬ３、ＷＬ４、ＷＬ５、および配線層ＷＬ６のうちのいずれかに分岐部ＢＲ１を設けても良い。
ただし、図５に示す本実施の形態の配線基板３０のように、コア絶縁層である絶縁層３１Ｃを厚さ方向に貫通するスルーホール配線３ＴＷを有している場合、スルーホール配線３ＴＷは、配線層ＷＬ３および配線層ＷＬ４において、大面積の導体パターンであるスルーホールランド３ＴＨＬ（図１１参照）に接続される。図１１に示すスルーホールランド３ＴＨＬの面積は、図９に示すビアランド３ＶＬの面積より大きく、例えば４倍以上である。このように大面積のスルーホールランド３ＴＨＬには、周囲の導体プレーン３ＰＬとの間で形成される寄生容量の値が大きい。このため、図７に示す補正回路ＩＭＣ１の途中にスルーホールランド３ＴＨＬが含まれる場合、スルーホールランド３ＴＨＬによる信号の反射の影響を考慮する必要がある。
したがって、補正回路ＩＭＣ１によるインピーダンスの整合を制御し易くする観点からは、補正回路ＩＭＣ１と高速伝送経路ＳＧＰ１とが接続される分岐部ＢＲ１は、図５に示す絶縁層３１Ｃと上面３ｔとの間の配線層、すなわち、配線層ＷＬ１、ＷＬ２および配線層ＷＬ３のうちのいずれかに形成されていることが好ましい。また、図５に示すように、配線層ＷＬ１は、配線基板３０の複数の端子３ＢＦが形成される配線層である。このため、図９に示す分岐部ＢＲ１とビア配線３Ｖとを接続する配線３Ｗのレイアウトのし易さを考慮すると、図５に配線層ＷＬ２や配線層ＷＬ３に分岐部ＢＲ１が形成されていることが好ましい。
また、本実施の形態の例では、図１０に示すように、補正回路ＩＭＣ１の一方の端部に配置される容量素子ＣＡＰ１の一部を構成する電極ＭＰ１は、インタポーザ４０が有する複数の配線層のうち、配線層Ｍ６に形成されている。電極ＭＰ１が、少なくともインタポーザ４０のどこかに形成されていれば、上記したように配線基板３０における補正回路ＩＭＣ１の専有面積を低減することはできる。したがって、本実施の形態に対する変形例として、図１０に示す配線層Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ７、Ｍ８のうちのいずれかに電極ＭＰ１を設けても良い。
ただし、配線層Ｍ１は、複数の上面端子４２が形成される配線層であり、配線層Ｍ２は複数の下面端子４３が形成される配線層である。したがって、電極ＭＰ１のレイアウトの自由度を向上させる観点からは、電極ＭＰ１は、配線層Ｍ１と配線層Ｍ８の間のいずれかの配線層に形成されていることが好ましい。
また、図１０に示す本実施の形態のインタポーザ４０のように、コア絶縁層である絶縁層４１Ｃを厚さ方向に貫通するスルーホール配線４ＴＷを有している場合、スルーホール配線４ＴＷは、配線層Ｍ４および配線層Ｍ５において、大面積の導体パターンであるスルーホールランド４ＴＨＬ（図１２参照）に接続される。図１２に示すスルーホールランド４ＴＨＬの面積は、図１１に示すスルーホールランド３ＴＨＬよりは小さいが、例えば直径が１００μｍ程度である。このため、補正回路ＩＭＣ１による高速伝送経路ＳＧＰ１のインピーダンス整合の制御のし易さを考慮すると、補正回路ＩＭＣ１の途中にスルーホールランド４ＴＨＬが含まれていないことが好ましい。
したがって、補正回路ＩＭＣ１によるインピーダンス整合を制御し易くする観点からは、容量素子ＣＡＰ１を構成する電極ＭＰ１は、図１０に示す絶縁層４１Ｃと下面４ｂとの間の配線層、すなわち、配線層Ｍ５、Ｍ６、Ｍ７および配線層Ｍ８のうちのいずれかに形成されていることが好ましい。
一方、インピーダンスを整合させるために必要な容量値が大きい場合、スルーホールランド４ＴＨＬ（図１２参照）の寄生容量をインピーダンス整合用の容量として補助的に利用することができる。例えば、図１０に示す電極ＭＰ１が、絶縁層４１Ｃと上面４ｔとの間の配線層、すなわち、配線層Ｍ１、Ｍ２、Ｍ３および配線層Ｍ４のうちのいずれかに形成されていれば、補正回路ＩＭＣ１の配線経路中に、２個以上のスルーホールランド４ＴＨＬが挿入される。
また、インピーダンスを整合させるために必要な容量値が大きい場合、図１３に示す変形例の電極ＭＰ２のように、複数の配線層に形成された導体パターンを、ビア配線４Ｖを介して電気的に接続することにより、容量素子ＣＡＰ１の一部を構成する電極ＭＰ２が形成されていても良い。図１３は、図１０に対する変形例を示す拡大断面図である。図１３に示す電極ＭＰ２の面積は、図１０に示す電極ＭＰ１よりも大きいので、容量素子ＣＡＰ１の容量値を増加させることができる。また、電極ＭＰ２は、配線層Ｍ６および配線層Ｍ７に跨った状態で形成されているので、各配線層における電極ＭＰ２の専有面積の増大を抑制できる。このため、各配線層において、配線レイアウトの自由度が向上する。
また、図８を用いて説明したように、本実施の形態では、容量素子ＣＡＰ１を構成する電極ＭＰ１の形状は、略円形（円形の電極ＭＰ１の一部分と円形のビアランド４ＶＬの一部分とが重なった形状）になっている。図８に示すように線状になっていない導体パターンは、細長く線状に延びる例えば配線のような導体パターンと比較して以下のように表現できる。すなわち、電極ＭＰ１は、図９に示す配線基板３０の伝送部ＴＰ２を構成する配線３Ｗの幅より太い幅を有する導体パターンである。また、電極ＭＰ１は、インタポーザ４０の配線４Ｗ（図１０参照）の幅よりも太い幅を有する。
ただし、電極ＭＰ１の形状には種々の変形例がある。例えば、図１４に示す電極ＭＰ３のように、線状に延びる導体パターンである電極ＭＰ３が、上記した電極ＭＰ１と置き換えられても良い。図１４は、図８に対する変形例である容量素子を構成する電極の導体パターンを示す拡大平面図である。図１４に示す電極ＭＰ３のように、線状に延びる導体パターンの場合でも、誘電体（例えば図１０に示す絶縁層４１）を介して対向配置される導体パターンの面積に応じて、容量が形成される。ただし、電極ＭＰ１を線状に延びる導体パターンにする場合、導体パターンの一方の端部は、他の導体パターンとは分離された状態で終端していることが好ましい。
図１４に示す電極ＭＰ３は、以下のように説明できる。すなわち、電極ＭＰ３は、補正回路ＩＭＣ１において、分岐部ＢＲ１（図７参照）側に配置される端部（第１端部）ＥＤＧ１を有する。また、電極ＭＰ３は、端部ＥＤＧ１の反対側において、電極ＭＰ１以外の導体パターンと離間して配置される端部ＥＤＧ２を有する。また、電極ＭＰ３は、端部ＥＤＧ１と端部ＥＤＧ２とを接続する延在部ＷＲＰ１を有する。
延在部ＷＲＰ１の幅（延在方向に対して直交する方向の長さ）は、特に限定されないが、例えば図１４に示す例では、図９に示す配線３Ｗの幅以下である。このように、延在部ＷＲＰ１の幅が細くても、延在部ＷＲＰ１の延びる長さが十分に長ければ、容量の値を大きくすることができる。
また、電極ＭＰ３のように、細長く延びる導体パターンにより容量素子ＣＡＰ１を形成する場合、図１４に示すように延在部ＷＲＰ１の一部が曲がっていても良い（図１４では、屈曲する例を示しているが、湾曲していても良い）。延在部ＷＲＰ１は、途中で曲げることが可能なので、図８に示す電極ＭＰ１と比較して、多数の補正回路ＩＭＣ１を配置する時に、補正回路ＩＭＣ１のレイアウトの自由度が高い。なお、図示は省略するが、電極ＭＰ３は、図１４に示すように延在部ＷＲＰ１の途中が曲がっていても良いが、変形例として、延在部ＷＲＰ１が曲がらずに直線的に延びていても良い。
また、本実施の形態では、図２に示すように、差動信号が伝送される高速伝送経路ＳＧＰ１を取り上げて説明している。図１４に示す例では差動信号伝送経路ＤＳｐに接続される補正回路ＩＭＣ１と、差動信号伝送経路ＤＳｎに接続される補正回路ＩＭＣ１とは、それぞれ互いに沿うように延びている。また、図１４に示すように、一方の差動信号伝送経路ＤＳｐに接続される電極ＭＰ３の延在部ＷＲＰ１の一部が曲がっている場合には、他方の差動信号伝送経路ＤＳｎに接続される電極ＭＰ３の延在部ＷＲＰ１の一部も同様に曲がっていても良い。ただし、補正回路ＩＭＣ１は、差動信号伝送経路ＤＳｎ、ＤＳｐとは異なり、必要な容量素子が形成できれば、必ずしも並走していなくても良い。例えば、図示は省略するが、差動信号伝送経路ＤＳｐに接続される補正回路ＩＭＣ１と、差動信号伝送経路ＤＳｎに接続される補正回路ＩＭＣ１との間に、基準電位を供給する配線が配置されていても良い。また例えば、差動信号伝送経路ＤＳｐに接続される補正回路ＩＭＣ１と、差動信号伝送経路ＤＳｎに接続される補正回路ＩＭＣ１とが、互いに異なる方向に向かって延びていても良い。
また、図７に示すように、高速伝送経路ＳＧＰ１に接続される補正回路ＩＭＣ１は、伝送部ＴＰ１を介して配線基板３０まで引き出され、配線基板３０の伝送部ＴＰ２の途中で補正回路ＩＭＣ１と高速伝送経路ＳＧＰ１とに分岐する。これにより、相対的に配線抵抗が大きいインタポーザ４０における高速伝送経路ＳＧＰ１の配線経路距離を短くしている。
しかし、図２に示す高速伝送経路ＳＧＰ１の数を増加させるためには、多数の高速伝送経路のうちの一部において、図６に示すインタポーザ４０の内部で、配線の引き回しを行う必要が生じる場合がある。このような場合、インタポーザ４０の内部での配線経路距離が長くなる高速伝送経路では、配線経路の容量成分（Ｃ）と抵抗成分（Ｒ）の積（ＣＲ積）で規定される時定数に応じて、入出力用の素子の端子端や補正回路ＩＭＣの容量素子での信号反射のタイミングがずれる。詳しくは、インタポーザ４０の配線４Ｗ（図６参照）は、配線基板３０の配線３Ｗ（図６参照）とよりも断面積が小さいために、配線抵抗が大きく、信号反射のタイミングが遅くなる。このため、インピーダンス整合用の容量素子から入出力用の素子の端子端までの距離を短くする必要がある。
そこで、図１５に示す変形例のように、複数の高速伝送経路のうちの一部について、インタポーザ４０の内部で容量素子ＣＡＰ２に接続しても良い。図１５は、図７に対する変形例である半導体装置において、高速伝送経路のレイアウトの例を模式的に示す説明図である。図１５に示す半導体装置ＰＫＧ３は、複数の高速伝送経路のうちの一部が、インタポーザ４０の内部で補正回路ＩＭＣ２の容量素子ＣＡＰ２に接続されている点で図７に示す半導体装置ＰＫＧ１と相違する。図１５に示す高速伝送経路ＳＧＰ３に接続される補正回路ＩＭＣ２は、配線基板３０には形成されず、インタポーザ４０の内部で接続している点で補正回路ＩＭＣ１と相違する。
詳しくは、半導体装置ＰＫＧ３は、図７を用いて説明した高速伝送経路ＳＧＰ１とは別に、半導体チップ１０に接続される高速伝送経路ＳＧＰ３を有する。高速伝送経路ＳＧＰ３は、半導体チップ１０とインタポーザ４０とを電気的に接続する接続部ＣＰ４（第３接続部）を有する。接続部ＣＰ４は、半導体チップ１０のパッド１ＰＤ、バンプ電極１ＳＢ、およびインタポーザ４０の上面端子４２を含む接続部分である。また、高速伝送経路ＳＧＰ３は、インタポーザ４０と配線基板３０とを接続する接続部（第４接続部）ＣＰ５を有する。接続部ＣＰ５は、インタポーザ４０の下面端子４３、バンプ電極４ＳＢ、および配線基板３０の端子３ＢＦを含む接続部分である。また、高速伝送経路ＳＧＰ３は、配線基板３０の下面３ｂに形成された外部端子部ＣＰ６を有する。外部端子部ＣＰ６は、配線基板のランド３ＬＤおよび半田ボールＳＢを含む接続部分である。また、高速伝送経路ＳＧＰ３は、インタポーザ４０に設けられ、接続部ＣＰ４と接続部ＣＰ５とを電気的に接続する伝送部（第３伝送部）ＴＰ３と、配線基板３０に設けられ、接続部ＣＰ５と外部端子部ＣＰ６とを電気的に接続する伝送部（第４伝送部）ＴＰ４と、を有する。また、高速伝送経路ＳＧＰ３には、一方の端部が伝送部ＴＰ３の途中の分岐部（第２分岐部）ＢＲ２に接続され、かつ他方の端部が容量素子（第２容量素子）ＣＡＰ２に接続された補正回路（第２回路部）ＩＭＣ２が接続されている。そして、補正回路ＩＭＣ２の容量素子ＣＡＰ２は、インタポーザ４０に接続されている。
図１５に示す伝送部ＴＰ３の配線経路距離は、伝送部ＴＰ１の配線経路距離より長い。このため、高速伝送経路ＳＧＰ３は、高速伝送経路ＳＧＰ１と比較して、配線抵抗による信号の損失（インサーションロス）が大きい。したがって、半導体装置ＰＫＧ３における信号の損失を低減する観点からは、高速伝送経路ＳＧＰ３は、高速伝送経路ＳＧＰ１と比較して、全体の配線経路距離が短くなっていることが好ましい。例えば、図１５に示す例では、伝送部ＴＰ４の配線経路距離は、伝送部ＴＰ２の配線経路距離より短い。また、伝送部ＴＰ３と伝送部ＴＰ４との配線経路距離の和は、伝送部ＴＰ１と伝送部ＴＰ２との配線経路距離の和よりも短い。これにより、高速伝送経路ＳＧＰ３全体としてのインサーションロスを低減できる。
また、図示は省略するが、半導体装置ＰＫＧ３は、複数の高速伝送経路ＳＧＰ１および複数の高速伝送経路ＳＧＰ３を有している。この時、相対的にインサーションロスが少ない、高速伝送経路ＳＧＰ１の数は、高速伝送経路ＳＧＰ３の数より多いことが好ましい。
なお、図１５では、補正回路ＩＭＣ２が伝送部ＴＰ３の途中に接続されていることを明示的に示すため、補正回路ＩＭＣ２が分岐部ＢＲ２において、分岐している実施態様を示している。しかし、インタポーザ４０に補正回路ＩＭＣ２の全体を形成する場合には、高速伝送経路ＳＧＰ３と補正回路ＩＭＣ２とを分岐させなくても良い。例えば、図１６に示す例のように、伝送部ＴＰ３の途中に、容量素子ＣＡＰ２の一部を構成する電極ＭＰ４が挿入されていても良い。また、図示は省略するが、図１５に示す変形例と、図１４を用いて説明した変形例とを組み合わせても良い。すなわち、図１５に示す容量素子ＣＡＰ２を構成する電極として、図１４に示す電極ＭＰ２のように線状に延びる導体パターンを用いても良い。
また、図１０では、コア絶縁層である絶縁層４１Ｃを有するインタポーザ４０を用いる実施態様について説明した。図１０に対する変形例として、例えば図１７に示す半導体装置ＰＫＧ４のように、半導体基板を基材とするインタポーザ４０Ａを有する半導体装置であっても良い。図１７は、図１０に対する変形例を示す拡大断面図である。また、図１８は図１７に対する変形例を示す拡大断面図である。
図１７に示す半導体装置ＰＫＧ４が有するインタポーザ４０Ａは、主面４５ｔを有する基板（半導体基板、基材）４５、および基板４５を厚さ方向に貫通する複数の貫通電極４ＴＳＶを有する点で、図１０に示すインタポーザ４０と相違する。また、インタポーザ４０Ａは、図１０に示す絶縁層４１Ｃおよび複数のスルーホール配線４ＴＷを有していない点で、インタポーザ４０と相違する。
インタポーザ４０Ａが備える基板４５は、半導体材料から成る基材であって、本実施の形態では、例えば珪素（Ｓｉ）から成る。シリコンから成る基板をシリコン基板と呼ぶ場合もある。シリコン基板は、半導体ウエハの製造プロセスにおいて広く利用される。また、基板４５上に積層される複数の配線層Ｍ１、Ｍ２、Ｍ３、および配線層Ｍ４は、半導体ウエハ上に配線層を積層し、回路を形成する技術を利用して形成される。このため、配線層Ｍ１、Ｍ２、Ｍ３、および配線層Ｍ４を構成する複数の配線４Ｗを含む導体パターンは、配線基板３０よりもファインピッチ（狭ピッチ）で形成されている。
また、インタポーザ４０Ａは、基板４５を厚さ方向（主面４５ｔおよび下面４ｂのうち、一方の面から他方の面に向かう方向）に貫通する複数の貫通電極４ＴＳＶを備えている。複数の貫通電極４ＴＳＶは、基板４５を厚さ方向に貫通するように形成された貫通孔に例えば銅（Ｃｕ）などの導体を埋め込むことにより形成された導電経路である。複数の貫通電極４ＴＳＶのそれぞれは、一方の端部が下面端子４３に接続され、他方の端部が配線層Ｍ２、Ｍ３、Ｍ４の配線４Ｗを介して上面端子４２に接続されている。
半導体基板を利用したインタポーザ４０Ａに図７を用いて説明した容量素子ＣＡＰ１が設けられた実施態様としては、例えば図１７に示す構成がある。図１７に示す例では、基板４５とインタポーザ４０Ａの上面４ｔとの間に積層された複数の配線層のうちのいずれかの配線層（図１７では配線層Ｍ４）に容量素子ＣＡＰ１の一方の電極ＭＰ５を構成する導体パターン（第１導体パターン）が形成されている。電極ＭＰ５は、例えば、図８に示す電極ＭＰ１、または図１４に示す電極ＭＰ３と同様の形状にすることができる。容量素子ＣＡＰ１の容量は、平面視において、電極ＭＰ５の周囲に配置された導体パターン（図１７に示す例では配線層Ｍ４に形成された導体プレーン４ＰＬ）と、電極ＭＰ５との間の容量結合により形成される。また、容量素子ＣＡＰ１の容量は、電極ＭＰ５と厚さ方向に重なる位置に配置された導体パターン（図１７に示す例では、配線層Ｍ３に形成された導体プレーン４ＰＬ）と、電極ＭＰ５との間の容量結合により形成される。
また、電極ＭＰ５は、インタポーザ４０Ａが有する複数の貫通電極４ＴＳＶのうちの一部（第１貫通電極）を介して、高速伝送経路ＳＧＰ１（分岐部ＢＲ１）と電気的に接続されている。言い換えれば、補正回路ＩＭＣ１の容量素子ＣＡＰ１は、インタポーザ４０Ａが有する複数の貫通電極４ＴＳＶのうちの一部（第１貫通電極）を介して、高速伝送経路ＳＧＰ１（分岐部ＢＲ１）と電気的に接続されている。また、補正回路ＩＭＣ１の容量素子ＣＡＰ１は、基板４５の主面４５ｔとインタポーザ４０Ａの上面４ｔとの間に配置された配線層に形成された電極（第１導体パターン）ＭＰ５を含んでいる。
なお、図１７に示す例では、電極ＭＰ５が配線層Ｍ４に形成されているが、電極ＭＰ５は、配線層Ｍ２または配線層Ｍ３に形成されていても良い。また、電極ＭＰ５が配線層Ｍ１に形成されていても良いが、配線層Ｍ１は、複数の上面端子４２が形成される配線層なので、電極ＭＰ５のレイアウトの自由度を向上させる観点からは、電極ＭＰ５が配線層Ｍ２、Ｍ３、Ｍ４に形成されていることが好ましい。また、図１３を用いて説明した電極ＭＰ２と同様に、図１７に示す電極ＭＰ５は、複数の配線層に亘って形成され、ビア配線４Ｖ（図１３参照）を介して互いに接続されていても良い。ただし、インタポーザ４０Ａが備える複数の配線層のうち、複数の下面端子４３が形成された配線層Ｍ５に電極ＭＰ５を形成しても、十分な容量を得ることが難しい。
また、図１７に示す容量素子ＣＡＰ１のレイアウトに対するさらなる変形例として、図１８に示す実施態様も考えられる。図１８に示す半導体装置ＰＫＧ５が有するインタポーザ４０Ｂは、基板４５の主面４５ｔ側から下面４ｂに向かって延びる導体パターンＭＰ６を有している点で、図１７に示す半導体装置ＰＫＧ４が有するインタポーザ４０Ａと相違する。上記以外の点は、半導体装置ＰＫＧ５は、図１７に示す半導体装置ＰＫＧ４と同様なので、重複する説明は省略する。
図１８に示すインタポーザ４０Ｂが有する導体パターンＭＰ６は、容量素子ＣＡＰ１の電極として機能する。基板４５は、母材である半導体材料に、不純物がドープされており、不純物に起因してｐ型（ポジティブ型）またはｎ型（ネガティブ型）の導電特性を有する。そして、不純物がドープされた半導体基板に金属などの導体材料を埋め込んだ場合、導体材料と基板４５との間に寄生容量が生じる。したがって、図１８に示すインタポーザ４０Ｂが有する導体パターンＭＰ６と基板４５との間には寄生容量が形成され、この寄生容量を補正回路ＩＭＣ１の容量素子ＣＡＰ１の一部として利用することができる。本実施の形態のように、導体パターンＭＰ６を容量素子ＣＡＰ１の一部として利用する方法は、電極ＭＰ５の面積を大きくすることが難しい場合に特に有効である。
また、導体パターンＭＰ６は、電極ＭＰ５（配線４Ｗとして機能させても良い）を介して、高速伝送経路ＳＧＰ１（分岐部ＢＲ１）と電気的に接続されている。これにより、導体パターンＭＰ６を補正回路ＩＭＣ１の一方の端部に配置される容量素子ＣＡＰ１の一部として利用できる。言い換えれば、補正回路ＩＭＣ１の容量素子ＣＡＰ１は、基板４５の主面４５ｔ側からインタポーザ４０Ｂの下面４ｂ側に向かって延び、電極ＭＰ５を介して高速伝送経路ＳＧＰ１と電気的に接続される導体パターンＭＰ６を含んでいる。
なお、図１８に示す複数の貫通電極４ＴＳＶのうち、補正回路ＩＭＣ１の一部を構成する貫通電極４ＴＳＶは、導体パターンＭＰ６と同様に容量素子ＣＡＰ１の一部として機能する。ただし、貫通電極４ＴＳＶは、少なくとも下面端子４３に接続されていなければならないので、導体パターンＭＰ６のように、基板４５の主面４５ｔと下面４ｂとの間で止めることが難しい。したがって、容量素子ＣＡＰ１の容量値を制御する観点からは、電極ＭＰ５や導体パターンＭＰ６を用いることが好ましい。
また、導体パターンＭＰ６を容量素子ＣＡＰ１の一部として機能させる場合、導体パターンＭＰ６の深さ（主面４５ｔから下面４ｂに向かう方向の長さ）は、長い方が良い。例えば、図１８に示す例では、導体パターンＭＰ６の長さは、基板４５の厚さ（主面４５ｔから下面４ｂまでの距離）の半分以上である。言い換えれば、導体パターンＭＰ６の先端部の位置は、基板４５の主面４５ｔよりもインタポーザ４０Ｂの下面４ｂに近い位置に存在する。
また、図７では、インタポーザ４０上に一つの半導体チップ１０が搭載された実施態様について説明した。しかし、インタポーザ４０上に搭載される半導体チップ（半導体部品）の数は、一つには限定されず、図１９に示す半導体装置ＰＫＧ６のように、複数の半導体チップ（半導体部品）１０がインタポーザ４０Ｃ上に搭載されていても良い。図１９は、図７に対する変形例である半導体装置において、複数の高速伝送経路および、半導体部品間を接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。
図１９に示す半導体装置ＰＫＧ６は、インタポーザ４０Ｃ上に複数の半導体チップ（半導体部品）１０が搭載されている点で図７に示す半導体装置ＰＫＧ１と相違する。半導体装置ＰＫＧ６は、例えば、記憶回路（メモリ回路）を有するメモリチップ（メモリパッケージ）である半導体チップ（半導体部品）１０Ａと、メモリ回路の動作を制御する制御回路を有する制御回路を有するロジックチップ（ロジックパッケージ）である半導体チップ（半導体部品）１０Ｂと、を有する。半導体チップ１０Ｂは、上記した制御回路の他、メモリ回路と信号の入出力を行う内部インタフェース回路を有する。また半導体チップ１０Ｂは、半導体装置ＰＫＧ６の外部の機器（例えば図１に示す半導体装置ＰＫＧ２）との間で信号伝送を行う、外部インタフェース回路を有する。
一方、メモリチップである半導体チップ１０Ａは、ロジックチップである半導体チップ１０Ｂとの間で信号の入出力を行う内部インタフェース回路を有する。また、半導体チップ１０Ａは、主に半導体チップ１０Ｂとの間で信号の入出力を行い、外部機器との間での信号の送受信は、殆ど行わない（あるいは全く行わない）。したがって、半導体チップ１０Ａに接続される信号伝送経路の殆ど（少なくとも半分以上であって、全ての場合もある）は、半導体チップ１０Ｂとの間で信号を伝送する、信号伝送経路ＳＧＰ４である。言い換えれば、半導体チップ１０Ａは、複数の信号伝送経路ＳＧＰ４を介して、半導体チップ１０Ｂと電気的に接続されている。
ここで、信号伝送経路ＳＧＰ４の信号品質の低下を抑制する観点からは、信号伝送経路ＳＧＰ４の配線経路距離は短い方が良い。そこで、図１９に示す例では、コア絶縁層である絶縁層４１Ｃと上面４ｔとの間に位置する配線層Ｍ２、Ｍ３、Ｍ４には、優先的に信号伝送経路ＳＧＰ４を配置している。言い換えれば、複数の信号伝送経路ＳＧＰ４のそれぞれは、絶縁層４１Ｃと下面４ｂとの間に位置する配線層Ｍ５、Ｍ６、Ｍ７には形成されていない。また、複数の信号伝送経路ＳＧＰ４のそれぞれは、スルーホール配線４ＴＷには接続されていない。
一方、インタポーザ４０Ｃに形成された複数の容量素子ＣＡＰ１を構成する複数の電極ＭＰ１（図８参照）のそれぞれは、絶縁層４１Ｃと下面４ｂとの間に位置する配線層Ｍ５、Ｍ６、Ｍ７に形成されている。図１９に示す例では、複数の信号伝送経路ＳＧＰ４のそれぞれは、配線層Ｍ５、Ｍ６、Ｍ７には形成されていないので、複数の容量素子ＣＡＰ１を形成するスペースを確保できる。逆に言えば、図１９に示す例では、インタポーザ４０Ｃに形成された複数の容量素子ＣＡＰ１を構成する複数の電極ＭＰ１（図８参照）のそれぞれは、配線層Ｍ２、Ｍ３、Ｍ４には形成されていないので、配線層Ｍ２、Ｍ３、Ｍ４において、信号伝送経路ＳＧＰ４の配線リソースを増加させることができる。
なお、上記では、図１９では、複数の信号伝送経路ＳＧＰ４のそれぞれが、絶縁層４１Ｃと下面４ｂとの間に位置する配線層Ｍ５、Ｍ６、Ｍ７には形成されていない実施態様について説明した。しかし、複数の信号伝送経路ＳＧＰ４のそれぞれが、配線層Ｍ２、Ｍ３、Ｍ４のそれぞれに優先的に形成されていれば良い。したがって、複数の信号伝送経路ＳＧＰ４のうちの一部が配線層Ｍ５、Ｍ６、Ｍ７のうちのいずれかに形成されていても良い。この場合、複数の信号伝送経路ＳＧＰ４のうち配線層Ｍ５、Ｍ６、Ｍ７のうちのいずれかを経由する信号伝送経路ＳＧＰ４の数は、配線層Ｍ５、Ｍ６、Ｍ７のそれぞれを経由しない信号伝送経路ＳＧＰ４の数よりも少ないことが好ましい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、インタポーザ上に半導体チップが搭載された実施態様を取り上げて説明したが、インタポーザ上に、半導体チップが内蔵された半導体パッケージ（半導体部品）を搭載しても良い。
また、例えば、上記した補正回路に含まれる容量素子を構成する電極の平面形状には、図８に示す略円形の導体パターンや図１４に示す線状の導体パターンの他、種々の変形例がある。例えば、多角形、あるいは複数の図形を組み合わせた形状であっても良い。
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
１ＰＤ パッド（電極、チップ電極、電極パッド、表面電極、部品電極）
１ＳＢ バンプ電極
３ｂ 下面（第１裏面）
３ＢＦ 端子（ボンディングパッド、ボンディングリード、チップ接続用端子）
３Ｃｂ 下面
３Ｃｔ 上面
３ＬＤ ランド（外部端子、電極、外部電極）
３ＰＬ 導体プレーン（導体パターン）
３ｓ 側面
３ｔ 上面（第１表面）
３ＴＨＬ スルーホールランド
３ＴＷ スルーホール配線
３Ｖ ビア配線
３ＶＬ ビアランド
３Ｗ 配線
４ｂ 下面（第２裏面）
４ＰＬ 導体プレーン（導体パターン）
４ＳＢ バンプ電極
４ｓ 側面
４ｔ 上面（第２表面）
４ＴＨＬ スルーホールランド
４ＴＳＶ 貫通電極
４ＴＷ スルーホール配線
４Ｖ ビア配線
４ＶＬ ビアランド
４Ｗ 配線
１０、１０Ａ、１０Ｂ、２０ 半導体チップ（半導体部品）
１０ｂ 裏面（主面、下面）
１０ｓ 側面
１０ｔ 表面（主面、上面）
１１ シリコン基板（基板、基材、半導体基板）
１１ｔ 主面
１２ 配線層
１３ パッシベーション膜
３０ 配線基板、３０ｈ（基板、パッケージ基板）
３１、３１Ｂ、３１Ｔ 絶縁層
３１Ｃ 絶縁層（コア材、コア絶縁層）
４０、４０Ａ、４０Ｂ インタポーザ（基板、中継基板）
４１ 絶縁層
４１ｂ 下面
４１Ｃ コア層（コア材、コア絶縁層、絶縁層）
４１ｔ 上面
４２ 上面端子（ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子）
４３ 下面端子（端子、半田接続用パッド、ランド、配線基板接続用端子）
４５ 基板（半導体基板、基材）
４５ｔ 主面
ＢＲ１、ＢＲ２ 分岐部
ＣＡＰ１、ＣＡＰ２、ＣＡＰｈ 容量素子
ＣＰ１、ＣＰ２、ＣＰ４、ＣＰ５ 接続部
ＣＰ３、ＣＰ６ 外部端子部（接続部）
ＤＳｎ、ＤＳｐ 差動信号伝送経路
ＥＤＧ１、ＥＤＧ２ 端部
ＥＤＶ１ 電子装置（電子機器）
ＩＭＣ、ＩＭＣ１、ＩＭＣ２ 補正回路（回路部）
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８ 配線層
ＭＢ１ 配線基板（マザーボード、実装基板）
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰｈ 電極（導体パターン）
ＭＰ６ 導体パターン
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５、ＰＫＧ６ 半導体装置
Ｒｘ、ＲｘＬ、Ｔｘ、ＴｘＬ 電極（電極パッド）
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＧＰ１、ＳＧＰ３ 高速伝送経路
ＳＧＰ、ＳＧＰ４ 信号伝送経路
ＳＧＰ２ 低速伝送経路
ＴＰ１、ＴＰ２、ＴＰ２、ＴＰ３、ＴＰ４ 伝送部
ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６ 配線層
ＷＲＰ１ 延在部

Claims (18)

  1. 第１表面、および前記第１表面の反対側に位置する第１裏面を備える第１基板と、
    第２表面、および前記第２表面の反対側に位置する第２裏面を備え、前記第１基板の前記第１表面と前記第２裏面とが対向した状態で前記第１基板に搭載される第２基板と、
    前記第２基板の前記第２表面上に搭載され、第１信号伝送経路が接続された第１半導体部品と、
    を有し、
    前記第１信号伝送経路は、
    前記第１半導体部品と前記第２基板とを電気的に接続する第１接続部と、
    前記第２基板と前記第１基板とを接続する第２接続部と、
    前記第１基板の前記第１裏面に形成された第１外部端子部と、
    前記第２基板に設けられ、前記第１接続部と前記第２接続部とを電気的に接続する第１伝送部と、
    前記第１基板に設けられ、前記第２接続部と前記第１外部端子部とを電気的に接続する第２伝送部と、
    を有し、
    前記第１信号伝送経路には、一方の端部が前記第２伝送部の途中の第１分岐部に接続され、かつ他方の端部が第１容量素子に接続された第１回路部が接続され、
    前記第１容量素子は、前記第２基板に形成されている、半導体装置。
  2. 請求項１において、
    前記第１基板と前記第２基板のそれぞれは、複数の導体パターンを有し、
    前記第２基板における前記複数の導体パターンの配置密度は、前記第１基板における前記複数の導体パターンの配置密度よりも高い、半導体装置。
  3. 請求項２において、
    前記第１伝送部の配線経路距離は、前記第２伝送部の配線経路距離より短い、半導体装置。
  4. 請求項３において、
    前記第１基板は、第１コア絶縁層、前記第１コア絶縁層を厚さ方向に貫通する第１スルーホール配線、および前記第１スルーホール配線に接続される第１スルーホールランドを有し、
    前記第１容量素子を構成する第１電極の面積は、前記第１スルーホールランドの面積より小さい、半導体装置。
  5. 請求項３において、
    前記第１基板は、第１コア絶縁層、前記第１コア絶縁層を厚さ方向に貫通する第１スルーホール配線、前記第１コア絶縁層と前記第１表面との間に位置する第１配線層、および前記第１コア絶縁層と前記第１裏面との間に位置する第２配線層を有し、
    前記第１信号伝送経路の前記第１分岐部は、前記第１基板の前記第１配線層に形成されている、半導体装置。
  6. 請求項５において、
    前記第２基板は、第２コア絶縁層、前記第２コア絶縁層を厚さ方向に貫通する第２スルーホール配線、前記第２コア絶縁層と前記第２表面との間に位置する第３配線層、および前記第２コア絶縁層と前記第２裏面との間に位置する第４配線層を有し、
    前記第１回路部の前記第１容量素子を構成する第１電極は、前記第２基板の前記第４配線層に形成されている、半導体装置。
  7. 請求項１において、
    前記第２基板は、複数の配線層を有し、
    前記第１容量素子を構成する第１電極は、前記第２基板の前記複数の配線層に形成され、かつ、前記複数の配線層を電気的に接続するビア配線を介して接続されている、半導体装置。
  8. 請求項１において、
    前記第１容量素子を構成する第１電極は、前記第１基板の前記第２伝送部を構成する配線の幅より太い幅を有する導体パターンである、半導体装置。
  9. 請求項１において、
    前記第１容量素子を構成する第１電極は、
    前記第１分岐部側に配置される第１端部と、
    前記第１端部の反対側において、前記第１電極以外の導体パターンと離間して配置される第２端部と、
    前記第１端部と前記第２端部とを接続する延在部と、
    を有する導体パターンである、半導体装置。
  10. 請求項１において、
    前記第１基板および前記第２基板のそれぞれは、複数の配線層を有し、
    前記第２基板の前記複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離は、前記第１基板の前記複数の配線層のうち、厚さ方向に隣り合う配線層間の離間距離より短い、半導体装置。
  11. 請求項１０において、
    前記第１基板は、第１コア絶縁層、前記第１コア絶縁層を厚さ方向に貫通する第１スルーホール配線、および前記第１スルーホール配線に接続される第１スルーホールランドを有し、
    前記第１容量素子を構成する第１電極の面積は、前記第１スルーホールランドの面積より小さい、半導体装置。
  12. 請求項１において、
    前記第１半導体部品には、前記第１信号伝送経路の他、第２信号伝送経路が接続され、
    前記第２信号伝送経路は、
    前記第１半導体部品と前記第２基板とを電気的に接続する第３接続部と、
    前記第２基板と前記第１基板とを接続する第４接続部と、
    前記第１基板の前記第１裏面に形成された第２外部端子部と、
    前記第２基板に設けられ、前記第３接続部と前記第４接続部とを電気的に接続する第３伝送部と、
    前記第１基板に設けられ、前記第４接続部と前記第２外部端子部とを電気的に接続する第４伝送部と、
    を有し、
    前記第２信号伝送経路の前記第３伝送部の配線経路中に第２容量素子が接続されている、半導体装置。
  13. 請求項１２において、
    前記第３伝送部の配線経路距離は前記第１伝送部の配線経路距離より長い、半導体装置。
  14. 請求項１３において、
    前記第４伝送部の配線経路距離は、前記第２伝送部の配線経路距離より短い、半導体装置。
  15. 請求項１において、
    前記第２基板は、
    前記第２裏面、および前記第２裏面の反対側の主面を有する半導体基板と、
    前記主面と前記第２表面との間に配置された配線層と、
    前記半導体基板の前記主面および前記第２裏面のうち、一方から他方までを貫通する状態で配置される複数の貫通電極と、
    を有し、
    前記第１回路部の前記第１容量素子は、
    前記複数の貫通電極のうちの第１貫通電極を介して前記第１信号伝送経路と電気的に接続され、かつ、前記配線層に形成された第１導体パターンを含む、半導体装置。
  16. 請求項１５において、
    前記第１回路部の前記第１容量素子は、
    前記半導体基板の前記主面側から前記第２裏面側に向かって延び、前記第１導体パターンを介して前記第１信号伝送経路と電気的に接続される第２導体パターンを含む、半導体装置。
  17. 請求項１において、
    前記第２基板の前記第２表面上には、複数の第２信号伝送経路を介して前記第１半導体部品と電気的に接続された第２半導体部品が搭載され、
    前記第２基板は、第１コア絶縁層、前記第１コア絶縁層を厚さ方向に貫通する複数の第１スルーホール配線、前記第１コア絶縁層と前記第２表面との間に位置する第１配線層、および前記第１コア絶縁層と前記第２裏面との間に位置する第２配線層を有し、
    前記複数の第２信号伝送経路は、前記複数の第１スルーホール配線および前記第２配線層には形成されず、
    前記第１回路部の前記第１容量素子を構成する第１電極は、前記第２基板の前記第２配線層に形成されている、半導体装置。
  18. 第１表面、および前記第１表面の反対側に位置する第１裏面を備える第１基板と、
    第２表面、および前記第２表面の反対側に位置する第２裏面を備え、前記第１基板の前記第１表面と前記第２裏面とが対向した状態で前記第１基板に搭載される第２基板と、
    前記第２基板の前記第２表面上に搭載され、複数の第１信号伝送経路が接続された第１半導体部品と、
    前記第２基板の前記第２表面上に搭載され、複数の第２信号伝送経路を介して前記第１半導体部品と電気的に接続された第２半導体部品と、
    を有し、
    前記複数の第１信号伝送経路のそれぞれは、
    前記第１半導体部品と前記第２基板とを電気的に接続する第１接続部と、
    前記第２基板と前記第１基板とを接続する第２接続部と、
    前記第１基板の前記第１裏面に形成された第１外部端子部と、
    前記第２基板に設けられ、前記第１接続部と前記第２接続部とを電気的に接続する第１伝送部と、
    前記第１基板に設けられ、前記第２接続部と前記第１外部端子部とを電気的に接続する第２伝送部と、
    を有し、
    前記複数の第１信号伝送経路のそれぞれには、一方の端部が前記第２伝送部の途中の第１分岐部に接続され、かつ他方の端部が第１容量素子に接続された第１回路部が接続され、
    前記第２基板は、第１コア絶縁層、前記第１コア絶縁層を厚さ方向に貫通する複数の第１スルーホール配線、前記第１コア絶縁層と前記第２表面との間に位置する第１配線層、および前記第１コア絶縁層と前記第２裏面との間に位置する第２配線層を有し、
    前記複数の第２信号伝送経路は、前記複数の第１スルーホール配線および前記第２配線層には形成されず、
    前記第１回路部の前記第１容量素子を構成する第１電極は、前記第２基板の前記第２配線層に形成されている、半導体装置。
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