TW201733038A - 半導體裝置 - Google Patents

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TW201733038A
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仮屋崎修一
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瑞薩電子股份有限公司
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Abstract

本發明之目的在於提高半導體裝置的性能。為達成上述目的,本發明之半導體裝置PKG1所具備的高速傳送路徑SGP1,具有:將半導體晶片10與中介層40電連接的連接部CP1、將中介層40與配線基板30連接的連接部CP2,以及形成於配線基板30的底面3b的外部端子部CP3。另外,高速傳送路徑SGP1,具有:設置於中介層40,並將連接部CP1與連接部CP2電連接的傳送部TP1,以及設置於配線基板30,並將連接部CP2與外部端子部CP3電連接的傳送部TP2。另外,高速傳送路徑SGP1與修正電路IMC1連接,該修正電路IMC1的一側的端部與傳送部TP2的中途的分支部BR1連接,且另一側的端部與電容元件CAP1連接,電容元件CAP 1,形成於中介層40。

Description

半導體裝置
本發明係關於一種半導體裝置,例如係關於一種配線基板與半導體晶片透過中介層電連接的半導體裝置。
日本特開2007-80946號公報(專利文獻1)記載了一種在配線基板上隔著中介層搭載了半導體晶片的半導體裝置,其構成於中介層形成了與半導體晶片電連接的中介層內建電容的構造。
另外,日本特開2014-204057號公報(專利文獻2)記載了一種搭載了半導體晶片的配線基板,其構成在配線區域的不同層形成了複數條用來形成阻抗整合電容的通孔配線以及介層配線的構造。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-80946號公報 [專利文獻2]日本特開2014-204057號公報
[發明所欲解決的問題] 通信技術領域,係利用半導體裝置的技術領域之一。在通信技術領域中,朝向通信速度高速化的研究有所進展。為了令通信速度趨向高速化,令信號傳送的頻率提高的技術、令可同步傳送的信號傳送路徑的數目增加的技術、減少信號的傳送損失的技術等,或是將該等技術組合的技術,尤其重要。
本案發明人,針對在搭載了半導體零件的配線基板中內建阻抗整合用的修正電路進行檢討,作為開發令上述通信速度趨向高速化的技術的其中一環。其結果,發現在配線基板與半導體零件透過中介層電連接的半導體裝置中,仍存在改善的餘地。
其他的問題與新穎性特徴,根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置所具備的第1信號傳送路徑,具有:將半導體零件與第2基板電連接的第1連接部、將上述第2基板與第1基板連接的第2連接部,以及形成於上述第1基板的第1背面的外部端子部。另外,上述第1信號傳送路徑,具有:設置於上述第2基板,並將上述第1連接部與上述第2連接部電連接的第1傳送部,以及設置於上述第1基板,並將上述第2連接部與上述外部端子部電連接的第2傳送部。另外,上述第1信號傳送路徑與第1電路部連接;該第1電路部的一側的端部與上述第2傳送部的中途的第1分支部連接,且另一側的端部與第1電容元件連接;上述第1電容元件形成於該第2基板。 [發明的功效]
若根據上述一實施態樣,便可令半導體裝置的性能提高。
(本案的記載形式、基本用語、用法説明) 在本案中,實施態樣的記載,係因應需要,於便宜作法上分成複數個段落等記載,除非特別明示並非如此,否則該等態樣並非相互獨立個別的態樣,不問記載的前後,單一實施例的各部分,其中一方為另一方的部分詳細內容或是部分或整體的變化實施例等。另外,原則上,同樣的部分省略重複説明。另外,實施態樣中的各構成要件,除非特別明示並非如此、理論上限定於該數目,或是從文章脈絡可知並非如此,否則並非為必要構件。
同樣地在實施態樣等的記載中,針對材料、組成等,即使謂「由A所構成的X」等,除非特別明示並非如此或是從文章脈絡可知並非如此,否則並不排除包含A以外的要件。例如,就成分而言,係指「包含A為主要成分的X」等的意思。例如,即使謂「矽構件」等,也並非僅限於純粹的矽,亦包含SiGe(矽化鍺)合金、其他以矽為主要成分的多元合金,或是包含其他添加物等的構件,自不待言。另外,即使謂金鍍膜、Cu層、鎳鍍膜等,除非特別明示並非如此,否則並非僅限於純粹該等金屬膜層,亦包含分別以金、Cu、鎳等為主要成分的構件。
再者,即使提及特定的數値、數量,除非特別明示並非如此、理論上限定於該數目,或是從文章脈絡可知並非如此,否則可為超過該特定數値的數値,亦可為未達該特定數値的數値。
另外,在實施態樣的各圖中,同一或同樣的部分以同一或類似的記號或參照符號表示,説明原則上不重複。
另外,在所附圖式中,當反而會變繁雜或是與空隙的區別很明確時,即使是剖面,有時也會省略影線等。與此相關,當從説明等可知時,即使是平面上封閉的孔,有時也會省略背景的輪廓線。再者,即使並非剖面,為了明示並非空隙,或是為了明示其為區域的分界,有時也會附上影線或是點圖案。
<電子裝置> 首先,用圖1以及圖2,針對在母板上搭載複數個半導體裝置(半導體封裝件)並在複數個半導體裝置之間傳送電子信號的電子裝置(通信裝置)的構造例,進行説明。圖1,係表示包含本實施態樣的半導體裝置在內的電子裝置的構造例的説明圖。另外,圖2,係表示圖1所示之電子裝置所具備的電路的構造例的説明圖。另外,在圖1中,為了明示半導體裝置PKG1與半導體裝置PKG2電連接,係利用粗線以示意方式表示高速傳送路徑SGP1。
圖1所示的電子裝置(電子設備)EDV1,具有配線基板(母板、安裝基板)MB1、 搭載於配線基板MB1的半導體裝置PKG1,以及搭載於配線基板MB1的半導體裝置PKG2。半導體裝置PKG1與半導體裝置PKG2,透過形成於配線基板MB1的信號傳送路徑SGP,互相電連接。
詳細而言,如圖2所示的,電子裝置EDV1,具有複數條信號傳送路徑SGP。在圖2所示的例子中,複數條信號傳送路徑SGP,包含低速傳送路徑SGP2,以及高速傳送路徑SGP1。高速傳送路徑SGP1,以第1傳送速度傳送電子信號。另外,低速傳送路徑SGP2,以比第1傳送速度更慢的第2傳送速度傳送電子信號。另外,在圖2所示的例子中,高速傳送路徑SGP1,係由可傳送差動信號的一對差動信號傳送路徑DSp、DSn所構成。
另外,本實施態樣, 係以透過一對差動信號傳送路徑DSp、DSn傳送差動信號的實施態樣作為高速傳送路徑SGP1的一例進行説明,惟高速信號的種類,除了差動信號之外,亦可適用各種變化態樣。例如,即使是使用一條信號傳送路徑SGP的所謂單端構造的態樣,仍可藉由提高頻率,以實行高速傳送。
另外,在圖2所示的例子中,於半導體裝置PKG1所具有的半導體晶片(半導體零件)10,形成了與低速傳送路徑SGP2連接的低速信號發送用的電極(電極襯墊、晶片電極)TxL。另外,於半導體晶片10,形成了與高速傳送路徑SGP1連接的高速信號發送用的電極(電極襯墊、晶片電極)Tx(詳細而言,係可輸出一對差動信號的電極Txp與電極Txn)。
另一方面,於半導體裝置PKG2所具有的半導體晶片20,形成了與低速傳送路徑SGP2連接的低速信號接收用的電極(電極襯墊)RxL。另外,於半導體晶片20, 形成了與高速傳送路徑SGP1連接的高速信號接收用的電極(電極襯墊)Rx(詳細而言,係可輸入一對差動信號的電極Rxp與電極Rxn)。
然後,藉由將電極TxL與電極RxL電連接,在所形成的低速傳送路徑SGP2中,例如,以小於3Gbps(Gigabit per second)的傳送速度,傳送電子信號。另外,藉由將電極Tx與電極Rx電連接,在所形成的高速傳送路徑SGP1中,例如,以5 Gbps~100Gbps左右的傳送速度,傳送電子信號。
為了抑制透過信號傳送路徑所傳送的電子信號的品質降低,宜將發送側(輸出側)的阻抗、接收側(輸入側)的阻抗,以及傳送路徑中的阻抗整合。例如,當將信號傳送路徑的特性阻抗設計成50Ω(歐姆)時,藉由將發送側的阻抗以及接收側的阻抗均設為50Ω,便可有效率地傳送信號。
然而,吾人發現,當單純用設計成發送用的電極與接收用的電極之間具有50Ω的特性阻抗的信號傳送路徑連接時,尤其在高速信號傳送路徑中,會發生因為信號反射所導致的信號品質降低的問題。
當為了令信號的傳送速度高速化,而令信號的輸入輸出電路的動作頻率高頻化時,會因為輸入輸出用的元件(例如輸入輸出用的保護電路元件或電極襯墊等)的寄生電容的影響,而導致輸入輸出用的元件(輸入用或輸出用的元件)的阻抗大幅下降。例如,在設計成50Ω的輸入輸出元件中,若將動作頻率設為1.25GHz (兆赫),則阻抗會降低到43Ω。另外,若將輸入輸出元件的動作頻率設為5GHz,則阻抗會變成14Ω。然後,若輸入輸出用的元件的阻抗下降,則在與輸入輸出用的元件連接的配線的連接部分會發生信號的反射,其會成為信號的品質降低的原因。該反射所導致的信號品質的降低,可能會發生在圖2所示的高速信號發送用的電極Tx以及高速信號接收用的電極Rx雙方。
於是,本案發明人,針對在高速傳送路徑中,於輸入輸出用的元件的附近連接阻抗整合用的修正電路,以抑制輸入輸出用的元件的阻抗的降低所導致的信號品質的降低的方法,進行檢討。具體而言,本案發明人,針對如圖2所示的,分別在發送用的電極Tx以及接收用的電極Rx的附近,連接阻抗整合用的修正電路IMC,利用修正電路IMC所形成的信號反射改善信號傳送的特性的方法,進行檢討。
修正電路IMC,在與高速傳送路徑的中途部位連接的連接部的相反側的端部具有電容元件。從該電容元件到輸入輸出用的元件的端子端(例如電極Tx或電極Rx)的配線路徑距離,例如,為信號頻率的λ/4(1/4波長)。
若像上述那樣在信號頻率的λ/4的位置配置電容元件,則例如圖2所示的接收側的電極Rx(亦即輸入用元件)會以如下方式動作。亦即,輸入到輸入用元件的信號會因為輸入用元件的寄生電容而被反射,該反射波會在修正電路IMC的電容元件再度被反射,並在相位偏移λ/2的狀態下回到輸入用元件端(輸入端)。其結果,因為輸入用元件的寄生電容而被反射的反射波,與在修正電路IMC的電容元件反射的反射波互相抵消。由於可像這樣將在與輸入輸出元件連接的配線的連接部的信號的反射,用***在信號頻率的λ/4的位置的電容元件除去,故在該信號傳送路徑中的信號的信號特性獲得改善。
另一方面,發送側的電極Tx(亦即輸出用元件),以如下方式動作。從輸出用元件端輸出的信號的一部分因為輸出用元件的寄生電容而被反射。另外,上述信號之中的並未被反射的信號的其中一部分,在修正電路IMC的電容元件被反射,在相位偏移λ/2的狀態下回到輸出用元件端(輸出端)。其結果,因為輸出用元件的寄生電容而被反射的反射波,與在修正電路IMC的電容元件反射的反射波互相抵消。由於可像這樣將在與輸入輸出元件連接的配線的連接部的信號的反射,用***在信號頻率的λ/4的位置的電容元件除去,故在該信號傳送路徑中的信號的信號特性獲得改善。
另外,從電容元件到輸入輸出用的元件的端子端的距離,係相當於對應在信號傳送路徑(例如在圖2所示的例子中為高速傳送路徑SGP1)中所要求的信號頻帶中的頻率的波長λ的4分之1的長度。另外,相當於波長λ的4分之1的長度,除了理想的配線長度λ/4之外,亦可容許相對於理想的配線長度λ/4存在若干誤差。例如,可容許λ/4的正負20%的誤差範圍的長度。另外,由於實際上輸入輸出用的元件並非單純的電容或電阻,而是該等構件的複合構造,故有時理想的配線長度“λ/4”也無法獲得最佳特性。另外,對應配線路徑的電容分量(C)與電阻分量(R)的積(CR積)所限定的時間常數,在輸入輸出用的元件的端子端或修正電路IMC的電容元件的信號反射的時序會有所偏移。因此,從電容元件到輸入輸出用的元件的端子端的距離,必須考慮信號反射的時序的偏移的程度。在該等情況下,只要一邊考慮模擬結果或實測値,一邊尋找從電容元件到輸入輸出用的元件的端子端的距離的最佳値即可。其結果,從電容元件到輸入輸出用的元件的端子端的距離,有時會在例如λ/8~λ/4的範圍內。
在此,利用修正電路IMC改善信號傳送特性的方法,必須分別於複數條信號傳送路徑,連接修正電路IMC。另外,如上所述的,若信號傳送的頻率升高,輸入輸出用的元件的阻抗便大幅下降,故必須將具有某種程度的電容的電容元件, 形成於令信號反射的修正電路IMC的複數個部位。因此,構成電容元件的導體圖案的專有面積會變大。另外,為了令信號傳送路徑的數目增加,必須形成複數條信號傳送路徑的配線,惟配置複數個電容元件,會導致用來配置信號傳送路徑的配線的資源減少。其結果,配線基板的平面尺寸或配線層數增加,配線構造趨向複雜化。換言之,因為配線基板的平面尺寸或配線層數的制約,信號傳送路徑的數目便受到限制。
<半導體裝置> 接著,針對本實施態樣的半導體裝置的構造進行説明。在本段落針對半導體裝置的基本構造的概要內容進行説明,之後,在下一段落針對與高速信號路徑連接的修正電路的詳細內容進行説明。
另外,本段落以後的説明,係以圖1以及圖2所示的半導體裝置PKG1以及半導體裝置PKG2之中的半導體裝置PKG1為代表,進行説明。然而,如上所述的,連接修正電路IMC,無論在發送側的半導體裝置PKG1中,還是在接收側的半導體裝置PKG2中,均有效。因此,重複説明雖省略,惟在以下的半導體裝置PKG1的説明中,例如,可將圖7所示的高速傳送路徑SGP1的箭號變更成從外部端子部CP3往半導體晶片10的方向並適用於半導體裝置PKG2。
圖3,係圖1所示的複數個半導體裝置的其中一個半導體裝置的俯視圖。另外,圖4,係圖3所示的半導體裝置的仰視圖。另外,圖5,係沿著圖3的A-A線的放大剖面圖。另外,圖6,係將圖5所示的中介層的一部分放大表示的放大剖面圖。
另外,在圖3~圖5中,為了更容易檢視,係顯示出較少的端子數。端子的數目,並不限於圖3~圖5所示的態樣。例如,可適用於圖5所示的襯墊1PD、底面端子43或連接端子3LD等的端子數均為100個~10,000個左右的半導體裝置。另外,在圖5中,為了更容易檢視,係將圖6所示的中介層40所具有的配線4W等的圖式省略。
如圖3以及圖5所示的,本實施態樣的半導體裝置PKG1,具有配線基板(第1基板、封裝件基板)30、搭載在配線基板30上的中介層(第2基板、中繼基板)40,以及搭載在中介層40上的半導體晶片10。半導體晶片10,透過中介層40搭載在配線基板30的上側。
另外,如圖5所示的,配線基板30,具有隔著中介層40搭載半導體晶片10的頂面(平面、晶片搭載面、第1表面)3t、頂面3t的相反側的底面(平面、安裝面、第1背面)3b,以及配置在頂面3t與底面3b之間的側面3s。另外,配線基板30,如圖3所示的在俯視下形成四角形的外形形狀。
另外,中介層40,具有搭載半導體晶片(半導體零件)10的頂面(平面、晶片搭載面、第2表面)4t、頂面4t的相反側的底面(平面、安裝面、第2背面)4b,以及配置在頂面4t與底面4b之間的側面4s。另外,中介層40,如圖3所示的在俯視下形成四角形的外形形狀。中介層40,在底面4b與配線基板30的頂面3t互相對向的狀態下搭載在配線基板30上。
另外,半導體晶片10,具有表面(主面、頂面)10t、表面10t的相反側的背面(主面、底面)10b,以及位在表面10t與背面10b之間的側面10s。另外,半導體晶片1 0,如圖3所示的在俯視下形成四角形的外形形狀。在圖5所示的例子中,半導體晶片10,在形成了複數個襯墊(電極、晶片電極、電極襯墊)1PD的表面10t與中介層40的頂面4t互相對向的狀態下,搭載在中介層40上。該等搭載方式,稱為面朝下安裝方式。另外,在令複數個襯墊1PD的形成面與中介層40的頂面4t互相對向的狀態下將半導體晶片10與中介層40電連接的方式,稱為倒裝晶片連接方式。
配線基板30,係半導體裝置PKG1的基材,半導體裝置PKG1所具備的複數個外部端子,亦即焊接球SB,如圖4所示的,分別形成於配線基板30的底面3b。在圖4所示的例子中,複數個焊接球(外部端子、電極、外部電極)SB,配置成行列狀(陣列狀、矩陣狀)。複數個焊接球SB,分別與連接端子(外部端子、電極、外部電極)3LD(參照圖5)連接。
像半導體裝置PKG1那樣,複數個外部端子(焊接球SB、連接端子3LD)在安裝面側配置成行列狀的半導體裝置,吾人稱為區域陣列型的半導體裝置。區域陣列型的半導體裝置PKG1,可將配線基板30的安裝面(底面3b)側當作外部端子的配置空間有效運用,即使外部端子數增加,仍可抑制半導體裝置PKG1的安裝面積變大,故為較佳的態樣。亦即,可節省伴隨著高功能化、高積體化而外部端子數增加的半導體裝置PKG1的安裝空間。
在圖4所示的例子中,配線基板30的平面尺寸(俯視尺寸、頂面3t以及底面3b的尺寸、外形尺寸),例如形成一邊的長度為12mm~60mm左右的正方形或長方形。另外,配線基板30的厚度(高度),亦即,圖5所示的從頂面3t到底面3b的距離,例如為0.3mm~1.3mm左右。
配線基板30,係用來將搭載在頂面3t上的中介層40與圖1所示的母板(安裝基板,亦即配線基板MB1)電連接的中繼基板。配線基板30,具有將晶片搭載面(裝置搭載面、零件搭載面,亦即頂面3t)側與安裝面(亦即底面3b)側電連接的複數層配線層(在圖5所示的例子中為6層)WL1、WL2、WL3、WL4、WL5、WL6。各配線層,具有供給電子信號或電力的路徑(亦即配線等)的導體圖案,並被令複數條路徑之間絶緣的絶緣層31所覆蓋。另外,在厚度方向上相鄰的配線層之間,透過介層配線3V或通孔配線3TW等的層間導電路徑電連接。
另外,在複數層配線層之中,配置在最靠近頂面3t側的配線層WL1的大部分,被防焊膜(亦即絶緣層31T)所覆蓋。另外,在複數層配線層之中,配置在最靠近底面3b側的配線層WL6的大部分,被防焊膜(亦即絶緣層31B)所覆蓋。
另外,配線基板30,例如,係對由玻璃纖維浸漬樹脂所製成的預浸體所構成的絶緣層(芯材、核心絶緣層)31C的頂面以及底面,利用堆積工法分別堆疊複數層配線層所形成。另外,絶緣層31C的頂面3Ct側的配線層WL3與底面3Cb側的配線層WL4,透過埋入以從絶緣層31C的頂面3Ct與底面3Cb的其中一方貫通到另一方的方式設置的複數個貫通孔(通孔)的複數個通孔配線3TW電連接。
於配線基板30的頂面3t,形成了與半導體晶片10電連接的複數個端子(結合襯墊、結合引線、晶片連接用端子)3BF。另外,於配線基板30的底面3b,形成了半導體裝置PKG1的外部輸入輸出端子,亦即複數個連接端子3LD。複數個端子3BF與複數個連接端子3LD,透過形成於配線基板30的配線3W、介層配線3V,以及通孔配線3TW,分別電連接。
另外,在圖5所示的例子中,配線基板30係顯示成於芯材(亦即絶緣層31C)的頂面側以及底面側分別堆疊了複數層配線層的配線基板。然而,作為相對於圖5的變化實施例,亦可使用不具有由預浸體等的硬質材料所構成的絶緣層31C, 而係依序堆疊絶緣層31與配線3W等的導體圖案所形成的所謂無芯基板。當使用無芯基板時,並未形成通孔配線3TW,各配線層,透過介層配線3V電連接。另外,在圖5中,係例示地顯示出具有6層配線層的配線基板30,惟作為變化實施例,例如,亦可使用具有7層以上或是5層以下的配線層的配線基板。
另外,配線基板30,具有以包圍配線3W等的導體圖案的周圍的方式形成的大面積的導體平面(導體圖案)3PL。例如,在後述的圖9中,在配線層WL2中,顯示出以包圍複數條配線3W以及複數個介層連接端子3VL的周圍的方式配置的導體平面3PL。另外,在後述的圖11中,在配線層WL3中,顯示出以包圍通孔連接端子3THL的周圍的方式配置的導體平面3PL。導體平面3PL,係形成於並未形成信號傳送用的配線或端子等的導體圖案的區域的導體圖案,並構成基準電位或電源電位的供給路徑的一部分。另外,導體平面3PL,例如,分別設置於圖3所示的配線層WL1、WL2、WL3、WL4,以及配線層WL5。
另外,在圖5所示的例子中,複數個連接端子3LD分別與焊接球(焊接材料、外部端子、電極、外部電極)SB連接。焊接球SB,係在將半導體裝置PKG1安裝於圖1所示的配線基板MB1時,將配線基板MB1側的複數個端子(圖式省略)與複數個連接端子3LD電連接的導電性構件。焊接球SB,例如,係含鉛(Pb)的Sn-Pb焊接材料,或者,係由實質上不含Pb的所謂無鉛焊料所構成的焊接材料。作為無鉛焊料的例子,可列舉出例如錫(Sn)、錫-鉍(Sn-Bi)、錫-銅-銀(Sn-Cu-Ag)、錫-銅(Sn-Cu)等。在此,所謂無鉛焊料,係指鉛(Pb)的含有量在0.1wt%以下的意思,該含有量,被定為RoHS(Restriction of Hazardous Substances,危害性物質限制指令)的基準。
另外,如圖5所示的,半導體裝置PKG1,具有搭載在配線基板30上的中介層40。中介層40,在底面4b與配線基板30的頂面3t互相對向的狀態下,搭載在配線基板30的頂面3t上。中介層40,係隔設在配線基板30與半導體晶片10之間的中繼基板。另外,作為相對於本實施態樣的變化實施例,亦可在中介層40上搭載複數個半導體晶片10。此時,複數個半導體晶片10之間亦可透過中介層40電連接。
另外,如圖6所示的,中介層40,係具備互相堆疊的複數層配線層的所謂多層配線基板。在圖6所示的例子中,中介層40從頂面4t側開始依序具備配線層M1、 M2、M3、M4、M5、M6、M7,以及配線層M8等合計8層的配線層。複數層配線層,各自具有配線4W等的導體圖案,相鄰的導體圖案,被絶緣層41所覆蓋。然而,中介層40所具備的配線層的數目,不限於圖6所示的例子,例如,亦可比8層更少,或是比8層更多。
另外,在圖6所示的例子中,中介層40,構成以絶緣層(核心層、芯材、核心絶緣層)41C為基材,於絶緣層41C的頂面以及底面分別堆疊了複數層配線層的構造。絶緣層41C,係作為中介層40的基材的絶緣層,例如,係由玻璃纖維等的纖維材料浸漬環氧樹脂等的樹脂材料所製成的絶緣材料所構成。
另外,分別堆疊於絶緣層41C的頂面以及底面的絶緣層41,例如係由熱硬化性樹脂等的有機絶緣材料所構成。或者,絶緣層41,例如亦可由二氧化矽(SiO2 )等的玻璃材料(無機絶緣材料)所形成。當用無機絶緣材料形成絶緣層41時,由於可提高構成各配線層的基底的絶緣層41的平坦度,故可縮小複數條配線4W的配線寬度,並令複數條配線4W的配置密度比配線基板30的配線3W的配置密度更高。另外,堆疊於絶緣層41C的頂面以及底面的複數層配線層,例如利用堆積工法形成。
另外,中介層40所具備的複數層配線層,比起配線基板30所具備的複數層配線層而言,其複數個配線圖案形成更精細的節距。例如,在圖6所示的例子中,配線基板30所具備的配線3W的厚度,為15μm~20μm左右。另一方面,中介層40所具備的配線4W的厚度,為3μm~6μm左右。另外,在配線基板30所具備的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離,為25μm~35μm左右。另一方面,在中介層40所具備的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離,為3~8μm左右。像這樣,在中介層40的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離,比在配線基板30的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離更短。另外,由於中介層40比起配線基板30而言具有厚度更薄的導體圖案,故可縮小其在俯視下的各導體圖案的寬度以及配置間隔。例如,在本實施態樣中,圖5所示之配線基板30所具備的各配線層中的配線3W的寬度(配線寬度:在與配線的延伸方向正交的方向上的長度),最小為13μm左右。另外,配線基板30所具備之各配線層中的相鄰的導體圖案的間隔(間隔距離),最小為13μm左右。另一方面,圖6所示之中介層40所具備的各配線層中的配線4W的寬度,為2μm~6μm左右。另外,中介層40所具備之各配線層中的相鄰的導體圖案的間隔(間隔距離),為2μm~6μm左右。
亦即,在本實施態樣的半導體裝置PKG1中,密度形成得比配線基板30更高的中介層40搭載在配線基板30上,且半導體晶片10透過中介層40與配線基板30電連接。藉此,比起並未隔設中介層40的態樣而言,可用更高的密度配置與半導體晶片10連接的複數條配線路徑。換言之,藉由在半導體晶片10與配線基板30之間隔設具有精細節距的中介層40,便可令與半導體晶片10連接的配線路徑的數目增加。
另外,中介層40所具備的複數層配線層,透過層間導電路徑(亦即介層配線4V或通孔配線4TW)電連接。詳細而言,絶緣層41C具備頂面41t以及位於頂面41t的相反側的底面41b。另外,絶緣層41C,具有由從頂面41t以及底面41b的其中一方貫通到另一方的複數個通孔以及埋入該等複數個通孔的導體所形成的複數條通孔配線4TW。該等複數條通孔配線4TW,各自成為將設置於絶緣層41C的頂面41t的配線層M4與設置於絶緣層41C的底面41b的配線層M5電連接的層間導電路徑。
另外,堆疊在絶緣層41C的頂面41t側的配線層M4、配線層M3、配線層M2、以及配線層M1,分別透過複數條介層配線4V互相電連接。另外,堆疊在絶緣層41C的底面41b側的配線層M5、配線層M6、配線層M7、以及配線層M8,分別透過複數條介層配線4V互相電連接。另外,只要在可維持中介層40的形狀的範圍內,作為中介層40所具備之配線層的配置的變化實施例,堆疊在絶緣層41C的頂面41t側的配線層的層數與堆疊在絶緣層41C的底面41b側的配線層的層數,亦可不同。例如,當堆疊在絶緣層41C的頂面41t側的配線層的層數比堆疊在絶緣層41C的底面41b側的配線層的層數更多時,便可令並未隔設通孔配線4TW的配線路徑的配線層數增加,同時令中介層40的厚度變薄。
介層配線4V,例如以如下方式形成。首先,在以覆蓋基底的配線層的方式設置絶緣層41之後,於絶緣層41的一部分設置開口部,令基底的配線層的一部分露出。然後將導體埋入該開口部,便形成介層配線4V。另外,在形成介層配線4V之後,在介層配線4V上堆疊另一配線層,上層的配線層與下層的配線層便互相電連接。
另外,中介層40,具有以包圍配線4W等的導體圖案的周圍的方式形成的大面積的導體平面(導體圖案)4PL。例如,在後述的圖8中,在配線層M6中,顯示出以分別包圍複數個電極MP1的周圍的方式配置的導體平面4PL。另外,在後述的圖12中,在配線層M5中,顯示出以包圍通孔連接端子4THL的周圍的方式配置的導體平面4PL。導體平面4PL,與形成於配線基板30的導體平面3PL(參照圖5)同樣,係形成於並未形成信號傳送用的配線或端子等的導體圖案的區域的導體圖案,並構成基準電位或電源電位的供給路徑的一部分。另外,導體平面4PL,例如,分別形成於圖6所示的配線層M2、M3、M4、M5、M6、M7。
另外,於中介層40的頂面4t,形成了複數個頂面端子(結合襯墊、端子、半導體零件搭載面側端子、零件連接用端子)42(參照圖6)。然後,複數個頂面端子42,分別透過例如由焊料所構成的凸塊電極1SB與半導體晶片10的襯墊1PD電連接。另外,在圖6所示的例子中,與頂面端子42連接的介層配線4V,形成在頂面端子42的正下方(在厚度方向上重疊的位置)。此時,由於不需要用來將介層配線4V與頂面端子42連接的空間,故可提高複數個頂面端子42的配置密度。然而,圖式雖省略,惟作為相對於圖6的變化實施例,亦能以將頂面端子42與介層配線4V連接為目的,於配線層M1形成與頂面端子42連接的引出配線(圖式省略),並透過引出配線將介層配線4V與頂面端子42連接。
另外,在本實施態樣中,係顯示出使用由焊料所構成的球狀電極作為圖6所示的凸塊電極1SB的例子。然而,凸塊電極1SB的構造存在各種變化實施例。例如,亦可將在由銅(Cu)或鎳(Ni)所構成的導體柱的前端面形成焊料膜的柱狀電極(pillar bump)當作凸塊電極1SB使用。
另外,於中介層40的底面4b,形成了複數個底面端子(端子、焊料連接用襯墊、連接端子、配線基板連接用端子)43。複數個底面端子43,透過例如由焊料等所構成的凸塊電極4SB,分別與配線基板30的複數個端子3BF電連接。
另外,在圖6所示的例子中,與底面端子43連接的介層配線4V,形成在底面端子43的正上方(在厚度方向上重疊的位置)。此時,由於不需要用來將介層配線4V與底面端子43連接的空間,故可提高複數個底面端子43的配置密度。例如,在圖6所示的例子中,底面端子43的表面積,比頂面端子42的表面積更大。然而,作為相對於圖6的變化實施例,亦可與上述的配線層M1的變化實施例同樣,以將底面端子43與介層配線4V連接為目的,於配線層M8形成與底面端子43連接的引出配線(圖式省略),並透過引出配線將介層配線4V與底面端子43連接。
另外,在圖6所示的例子中,複數個頂面端子42以及複數個底面端子43,均並未被絶緣膜所覆蓋,而從絶緣層41露出。然而,作為相對於圖6的變化實施例,亦可分別設置覆蓋複數個頂面端子42的絶緣膜(防焊膜)以及覆蓋複數個底面端子43的絶緣膜(防焊膜)。此時,只要於絶緣膜形成開口部,且在開口部,複數個頂面端子42以及複數個底面端子43的各自的一部分從絶緣膜露出,便可分別將凸塊電極1SB連接於頂面端子42,並將凸塊電極4SB連接於底面端子43。
另外,中介層40,除了上述的配線層的數目的變化實施例之外,存在各種的變化實施例。例如,作為相對於圖6的變化實施例,亦可使用不具有絶緣層41C的所謂無芯基板。另外,作為相對於圖6的另一變化實施例,亦可使用以矽(Si)等的半導體基板作為基材,並在半導體基板的主面上堆疊複數層配線層的所謂矽中介層。
然而,當形成具備複數層配線層的配線基板時,為了縮小複數條配線各自的配線寬度以及複數條配線的配置間隔,必須令各配線層的平坦度提高。一般而言,當利用堆積工法堆疊配線層時,所堆疊的配線層的數目越多,確保上層的配線層的平坦度越困難。因此,像本實施態樣這樣,設置絶緣層41C,並於絶緣層41C的頂面41t以及底面41b分別堆疊配線層的方法,就令配線層的數目增加且令各配線層的平坦度提高此點而言,為較佳的態樣。
另外,如圖3所示的,半導體裝置PKG1,具備搭載在中介層40的頂面4t上的半導體晶片10。半導體晶片10,如圖6所示的,包含:具有主面11t的矽基板(基材)11,以及配置在主面11t上的配線層12。另外,在圖6中,為了更容易檢視,係顯示出一層的配線層12,惟實際上,例如,於圖6所示的配線層12,係堆疊了比中介層40的配線層M1、M2、M3厚度更薄的複數層配線層。另外,雖為了更容易檢視而將圖式省略,惟於複數層配線層12,係分別形成了複數條配線。另外,複數條配線,被令複數條配線之間以及相鄰的配線層之間絶緣的絶緣層所覆蓋。絶緣層,例如,係由氧化矽(SiO)等的半導體材料的氧化物所構成的無機絶緣層。
另外,於複數個半導體晶片10的各自所具備的矽基板11的主面11t,形成了例如電晶體元件或是二極體元件等的複數個半導體元件。複數個半導體元件,透過配線層12的複數條配線與形成於表面10t側的複數個襯墊1PD電連接。
另外,在本實施態樣中,複數個半導體晶片10,分別在表面10t與中介層40的頂面4t互相對向的狀態下,搭載在中介層40的頂面4t上。該等安裝方式,稱為面朝下安裝方式,或是倒裝晶片連接方式。在倒裝晶片連接方式中, 半導體晶片10與中介層40以如下方式電連接。
在半導體晶片10的配線層12上,形成了複數個襯墊(表面電極、零件電極、電極襯墊)1PD。複數個襯墊1PD的各自的一部分,在半導體晶片10的表面10t,從保護絶緣膜(亦即鈍化膜13)露出。然後,襯墊1PD,透過襯墊1PD的露出部分所連接的凸塊電極1SB,與中介層40的頂面端子42電連接。
另外,在本實施態樣中,係針對在中介層40上直接搭載半導體晶片10的實施態樣進行説明,惟亦可取代圖5所示的半導體晶片10,搭載內建了半導體晶片的半導體封裝件(半導體零件)。另外,上述的半導體零件,亦包含內建了複數個半導體晶片的半導體封裝件在內。
<修正電路> 接著,用本實施態樣的半導體裝置PKG1,針對與高速傳送路徑連接的阻抗整合用的修正電路的形成位置以及連接位置進行説明。另外,在以下所説明的各圖式中,代表性地顯示出半導體裝置PKG1所具有的複數條(多數條)高速傳送路徑SGP1的其中之一。因此,例如,與後述的圖19所示的半導體裝置PKG6同樣,複數條高速傳送路徑SGP1,與以下所説明的高速傳送路徑SGP1同樣,分別與修正電路IMC1連接。或者,亦可半導體裝置PKG1所具有的複數條高速傳送路徑的其中一部分,形成以下所説明的高速傳送路徑SGP1的構造。關於此點,就後述的半導體裝置PKG3(參照圖15)、半導體裝置PKG4(參照圖17),以及半導體裝置PKG5(參照圖18)而言,也是同樣。
圖7,係在圖5所示的半導體裝置中,以示意方式表示圖2所示的高速傳送路徑的布局例的説明圖。另外,圖8,係表示構成圖7所示之電容元件的電極的導體圖案的放大俯視圖。另外,圖9係表示圖7所示之修正電路與高速傳送路徑所連接的分支部的周邊部位的放大俯視圖。另外,圖10,係沿著圖8以及圖9所示之修正電路的放大剖面圖。另外,圖11,係與圖5所示之配線基板的通孔配線連接的導體圖案(通孔連接端子)的周邊部位的放大俯視圖。另外,圖12,係與圖6所示之中介層的通孔配線連接的導體圖案(通孔連接端子)的周邊部位的放大俯視圖。另外,圖20,係在作為相對於圖9的檢討例的配線基板中,形成了修正電路的部分的周邊部位的放大俯視圖。
另外,在圖7中,為了令高速傳送路徑SGP1以及與高速傳送路徑SGP1連接的修正電路IMC1更容易檢視,將一條高速傳送路徑SGP1以及與上述高速傳送路徑SGP1連接的修正電路IMC1以外的配線路徑的圖式省略。另外,圖8、圖9、圖11、圖12以及圖20,分別為放大俯視圖,為了令導體圖案的輪廓更容易檢視,將導體圖案附上影線表示之。另外,在圖8、圖9、圖11、圖12以及圖20中,將與下層的配線層連接的介層配線3V、4V的輪廓以虛線表示,將與上層的配線層連接的介層配線3V的輪廓以實線表示。另外,在圖11以及圖12中,將通孔配線3TW、4TW的輪廓以虛線表示。
另外,本實施態樣的高速傳送路徑SGP1,如用圖2所説明的,係傳送差動信號。因此,圖7所示的高速傳送路徑SGP1,係圖2所示的一對差動信號傳送路徑DSp以及差動信號傳送路徑DSn的其中一方。另外,在圖8以及圖9中,顯示出構成差動對的二條差動信號傳送路徑DSp、DSn。在差動信號傳送路徑中,構成差動對的二條配線路徑以沿著彼此各自延伸的方式形成。另外,差動信號傳送路徑DSp以及差動信號傳送路徑DSn的大部分,像圖8或圖9所示的例子那樣,係形成同樣的形狀(同一形狀或對稱形狀等)。
如圖7所示的,本實施態樣的半導體裝置PKG1所具備的高速傳送路徑SGP1, 以將半導體晶片10與焊接球SB連接的方式形成,在配線基板30中與修正電路IM C1連接。另外,修正電路IMC1,一側的端部的分支部BR1與高速傳送路徑SGP1連接,另一側的端部的電容元件CAP1,形成於中介層40。
詳細而言,高速傳送路徑SGP1,具有將半導體晶片10與中介層40電連接的連接部CP1(第1連接部)。連接部CP1,係包含半導體晶片10的襯墊1PD、凸塊電極1SB,以及中介層40的頂面端子42在內的連接部分。另外,高速傳送路徑SGP1, 具有將中介層40與配線基板30連接的連接部(第2連接部)CP2。連接部CP2,係包含中介層40的底面端子43、凸塊電極4SB,以及配線基板30的端子3BF在內的連接部分。另外,高速傳送路徑SGP1,具有形成於配線基板30的底面3b的外部端子部CP3。外部端子部CP3,係包含配線基板的連接端子3LD以及焊接球SB在內的連接部分。另外,高速傳送路徑SGP1,具有:設置於中介層40,並將連接部CP1與連接部CP2電連接的傳送部(第1傳送部)TP1,以及設置於配線基板30,並將連接部CP2與外部端子部CP3電連接的傳送部(第2傳送部)TP2。另外,高速傳送路徑SGP1,與修正電路(第1電路部)IMC1連接,該修正電路(第1電路部)IMC1, 一側的端部與傳送部TP2的中途的分支部(第1分支部)BR1連接,且另一側的端部與電容元件(第1電容元件)CAP1連接。然後,修正電路IMC1的電容元件CAP1,與中介層40連接。
電容元件CAP1,如圖8以及圖10所示的,具有形成於中介層40的複數層配線層的其中一層(在圖8以及圖10所示的例子中為配線層M6)的電極MP1。於電極MP1的周圍,形成了供給基準電位或電源電位的導體平面4PL。電容元件CAP1的電容,係由電極MP1與周圍的導體平面4PL之間電容耦合所形成。
在此,如上所述的,當採用利用圖2所示的修正電路IMC改善信號傳送特性的方法時,必須於複數條信號傳送路徑分別連接修正電路IMC。然後,由於形成修正電路IMC的位置受到配線基板的平面尺寸或配線層數的制約,故信號傳送路徑的數目會受到限制。例如,如圖20所示的,當於配線基板30h形成電容元件CAP h時,會藉由擴大構成電容元件CAPh的電極MPh的面積,以確保必要的電容。例如,圖20所示的電極MPh,其平面形狀呈大略圓形,直徑的尺寸,為220μm左右。該電極MPh的直徑尺寸,係與介層配線3V連接的部分(介層連接用的連接端子、介層連接端子3VL)的直徑(約100μm)的2倍以上。另外,電極MPh的直徑尺寸,與形成於圖5所示的配線層WL3的複數個導體圖案之中的通孔配線3TW所連接的部分(圖11所示的通孔連接端子3THL)的面積相同程度。另外,如圖20所示的,當在一條傳送路徑中連接複數個電容元件CAPh時,複數條傳送路徑的各自的專有面積會更進一步增大。其結果,用來配置信號傳送路徑的配線的資源會減少,信號傳送路徑的數目便受到限制。
因此,在本實施態樣中,如圖8所示的將電容元件CAP1形成於中介層40,藉此,在配線基板30中,令配置信號傳送路徑的配線用的資源增加。換言之,若根據本實施態樣,則與高速傳送路徑SGP1連接的修正電路IMC1之中的(尤其是)專有面積很大的電容元件CAP1的電極MP1,並未形成於配線基板30。因此,可縮小配線基板30中的修正電路IMC1的專有面積。
例如,如圖9所示的,在本實施態樣的配線基板30中,分支部BR1與介層配線3V連接。該介層配線3V,係構成用來將圖8所示的電容元件CAP1與分支部BR1電連接的修正電路IMC1(參照圖7)的一部分的配線路徑,介層配線3V本身亦可不具有作為電容元件的功能。因此,構成與介層配線3V連接的分支部BR1的導體圖案的面積,比圖20所示的電極MPh的面積更小。例如,在圖9所示的例子中,構成分支部BR1的導體圖案(分支部的介層配線3V所連接的介層連接端子3VL)的面積,與分支部BR1以外的介層配線3V所連接的導體圖案(介層連接端子3VL)的面積相同程度。在圖9所示的例子中,分支部BR1的平面形狀呈大略圓形,其直徑為100μm左右。亦即,與圖20所示的電極MPh相比,分支部BR1在其25%以下。
另外,在配線基板30中,令修正電路IMC1的專有面積縮小的功效,在中介層40的配線密度與配線基板30的配線密度為相同程度的情況下,或是在中介層4 0的配線密度比配線基板30的配線密度更低的情況下,亦可獲得。然而,根據以下的理由,於配線密度相對較高的中介層40形成電容元件CAP1,為較佳的態樣。
另外,於中介層40,除了圖6所示的複數條配線4W之外,更形成了介層配線4V、通孔配線4TW、圖8所示的電極MP1、圖12所示的介層連接端子4VL或通孔連接端子4THL等各種的導體圖案。另外,於配線基板30,除了圖6或圖9所示的複數條配線3W之外,更形成了介層配線3V、介層連接端子3VL、圖11所示的通孔配線3TW或通孔連接端子3THL等各種的導體圖案。在上述中,係將形成於中介層40或配線基板30的複數個導體圖案的配置密度統稱記載為「配線密度」。關於上述的密度,在以下的説明中,係記載為「配線密度」或「導體圖案的配置密度」進行説明。
如上所述的,圖6所示之中介層40所具備的複數條配線4W,比配線基板30所具備的複數條配線3W,形成更精細的節距(更狹窄的間距)。在圖10所示的例子中,中介層40的配線4W的配線寬度比配線基板30的配線3W的配線寬度更窄。另外,中介層40,在俯視下,相鄰的導體圖案之間的間隔距離,比配線基板30中的相鄰的導體圖案之間的間隔距離更小。例如,圖8所示的構成電容元件CAP1的電極MP1與配置在電極MP1的周圍的導體平面(導體圖案)4PL的間隔距離,比圖9所示的配線3W與配置在配線3W的周圍的導體平面(導體圖案)3PL的間隔距離更小。換言之,形成於中介層40的複數個導體圖案的配置密度,比形成於配線基板30的複數個導體圖案的配置密度更高。
當像本實施態樣這樣,於導體圖案的配置密度相對較高的中介層40形成電容元件CAP1(參照圖7)時,由於電容元件的電極之間的距離較小,故可縮小用來獲得所需要之電容的電極MP1的面積。例如,為了獲得與圖20所示之電容元件CAPh相同程度的電容,圖8所示之電極MP1的面積,在圖20所示之電極MPh的面積的一半以下即可。在圖8所示的例子中,電極MP1的平面形狀呈大略圓形,其直徑為100μm左右。
如上所述的,若根據本實施態樣,由於電容元件CAP1,於導體圖案的配置密度相對較高的中介層40形成電容元件CAP1的電極MP1,故就半導體裝置PKG1整體面積而言,可縮小修正電路IMC1的專有面積。因此,即使高速傳送路徑的數目增加,仍可抑制半導體裝置PKG1趨向大型化。
如上所述的,形成於中介層40的導體圖案的配置密度比形成於配線基板30的導體圖案的配置密度更高的態樣,可以如下方式表現之。亦即,如圖10所示的,在中介層40的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離,比在配線基板30的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離更短。
在圖10中,考慮以在中介層40的厚度方向上與電極MP1互相對向的狀態配置的導體平面4PL,作為與電極MP1之間形成電容的另一方的電極。在圖10所示的形成於配線層M5的導體平面4PL以及形成於配線層M7的導體平面4PL,與形成於配線層M6的電極MP1之間,形成電容。當電極MP1與導體平面4PL互相對向的部分的面積為一定時,配線層M5與配線層的M6的間隔距離或配線層M6與配線層M7的間隔距離越短,電容元件CAP1的電容値越大。換句話說,若配線層M5與配線層的M6的間隔距離或配線層M6與配線層M7的間隔距離變短,則即使電極MP1的面積很小,仍可增大電容元件CAP1的電容値。亦即,由於在中介層4 0的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離,比在配線基板30的複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離更短, 故可縮小電極MP1的面積。然後,若縮小電極MP1的面積,則即使增加高速傳送路徑的數目,仍可抑制半導體裝置PKG1趨向大型化。
另外,在將電容元件CAP1形成於中介層40的方法之中,考慮將圖7所示的分支部BR1形成於中介層40的方法,作為有別於本實施態樣的另一方法。此時,可獲得在配線基板30中令修正電路IMC1的專有面積縮小的功效。
然而,由於導體圖案的配置密度相對較高的中介層40的配線4W,比起配線基板30的配線3W而言,剖面積較小,故電阻較大。因此,當中介層40的信號傳送路徑的配線路徑距離變長時,因為配線電阻的大小所導致的損失(介入損失)會變大。因此,從減少上述介入損失的觀點來看,宜縮短中介層40中的高速傳送路徑SGP1的配線路徑距離。
在本實施態樣中,如圖7所示的,修正電路IMC1與高速傳送路徑SGP1所連接的分支部BR1形成於配線基板30。換言之,本實施態樣的高速傳送路徑SGP1,透過傳送部TP1延伸到配線基板30,並在配線基板30的傳送部TP2的中途分支為修正電路IMC1與高速傳送路徑SGP1。因此,傳送部TP1的配線路徑距離可縮短。例如,在圖7所示的例子中,傳送部TP1的配線路徑距離,比傳送部TP2的配線路徑距離更短。藉由像這樣縮短形成於導體圖案的配置密度相對較高的中介層40的傳送部TP1的配線路徑距離,便可減少介入損失。
另外,在本實施態樣的例子中,如圖7所示的,修正電路IMC1與高速傳送路徑SGP1所連接的分支部BR1,形成於配線基板30所具有的複數層配線層之中的配線層WL2。分支部BR1,只要至少形成於配線基板30的某處,便可如上所述的減少介入損失。因此,作為相對於本實施態樣的變化實施例,亦可將分支部BR1設置於圖7所示的配線層WL1、WL3、WL4、WL5,以及配線層WL6的其中任一層。
然而,當像圖5所示的本實施態樣的配線基板30那樣,具有在厚度方向上貫通核心絶緣層(亦即絶緣層31C)的通孔配線3TW時,通孔配線3TW,在配線層WL 3以及配線層WL4,與大面積的導體圖案(亦即通孔連接端子3THL,參照圖11)連接。圖11所示的通孔連接端子3THL的面積,比圖9所示的介層連接端子3VL的面積更大,例如在4倍以上。在該等大面積的通孔連接端子3THL與周圍的導體平面3PL之間所形成的寄生電容的値很大。因此,當在圖7所示的修正電路IMC 1的中途包含通孔連接端子3THL時,必須考慮到通孔連接端子3THL所導致的信號反射的影響。
因此,從容易控制修正電路IMC1所致之阻抗整合的觀點來看,修正電路IMC 1與高速傳送路徑SGP1所連接的分支部BR1,宜形成於圖5所示的絶緣層31C與頂面3t之間的配線層,亦即,配線層WL1、WL2以及配線層WL3的其中任一層。另外,如圖5所示的,配線層WL1,係形成了配線基板30的複數個端子3BF的配線層。因此,若考慮到圖9所示的將分支部BR1與介層配線3V連接的配線3W的布局的容易度,則在圖5中宜於配線層WL2或配線層WL3形成分支部BR1。
另外,在本實施態樣的例子中,如圖10所示的,構成配置在修正電路IMC1的一側端部的電容元件CAP1的一部分的電極MP1,形成於中介層40所具有的複數層配線層之中的配線層M6。電極MP1,只要至少形成於中介層40的某處,便可如上所述的縮小配線基板30中的修正電路IMC1的專有面積。因此,作為相對於本實施態樣的變化實施例,亦可將電極MP1設置於圖10所示的配線層M1、M2、 M3、M4、M5、M7、M8的其中任一層。
然而,配線層M1,係形成複數個頂面端子42的配線層,配線層M8係形成複數個底面端子43的配線層。因此,從令電極MP1的布局的自由度提高的觀點來看,電極MP1,宜形成於配線層M1與配線層M8之間的其中任一層的配線層。
另外,當像圖10所示的本實施態樣的中介層40那樣,具有在厚度方向上貫通核心絶緣層(亦即絶緣層41C)的通孔配線4TW時,通孔配線4TW,在配線層M4以及配線層M5,與大面積的導體圖案(亦即通孔連接端子4THL,參照圖12)連接。 圖12所示的通孔連接端子4THL的面積,比圖11所示的通孔連接端子3THL更小,例如直徑為100μm左右。因此,若考慮到修正電路IMC1所致之高速傳送路徑SGP 1的阻抗整合的控制的容易度,則在修正電路IMC1的中途並未包含通孔連接端子4THL,為較佳的態樣。
因此,從容易控制修正電路IMC1所致之阻抗整合的觀點來看,構成電容元件CAP1的電極MP1,宜形成於圖10所示的絶緣層41C與底面4b之間的配線層,亦即,配線層M5、M6、M7以及配線層M8的其中任一層。
另一方面,當為了令阻抗整合所必要的電容値很大時,可將通孔連接端子4 THL(參照圖12)的寄生電容輔助性地利用作為阻抗整合用的電容。例如,若圖10所示的電極MP1,形成於絶緣層41C與頂面4t之間的配線層,亦即,配線層M1、M2、M3以及配線層M4的其中任一層,便可在修正電路IMC1的配線路徑中,***2個以上的通孔連接端子4THL。
另外,當為了令阻抗整合所必要的電容値很大時,亦可像圖13所示的變化實施例的電極MP2那樣,將形成於複數層配線層的導體圖案,透過介層配線4V電連接,以形成構成電容元件CAP1的一部分的電極MP2。圖13,係表示相對於圖10的變化實施例的放大剖面圖。由於圖13所示的電極MP2的面積,比圖10所示的電極MP1更大,故可令電容元件CAP1的電容値增加。另外,由於電極MP2係以跨配線層M6以及配線層M7的狀態形成,故可抑制各配線層中的電極MP2的專有面積的增大。因此,在各配線層中,配線布局的自由度有所提高。
另外,如用圖8所説明的,在本實施態樣中,構成電容元件CAP1的電極MP1的形狀,呈大略圓形(圓形的電極MP1的一部分與圓形的介層連接端子4VL的一部分重疊的形狀)。如圖8所示的並未形成線狀的導體圖案,相較於延伸成細長線狀的例如像配線那樣的導體圖案,可以如下方式表現之。亦即,電極MP1,係具有比圖9所示的構成配線基板30的傳送部TP2的配線3W的寬度更寬的寬度的導體圖案。另外,電極MP1,具有比中介層40的配線4W(參照圖10)的寬度更寬的寬度。
然而,電極MP1的形狀存在各種的變化實施例。例如,亦可將上述的電極MP1,置換成像圖14所示的電極MP3那樣延伸成線狀的導體圖案。圖14,係表示相對於圖8的變化實施例(亦即構成電容元件的電極的導體圖案)的放大俯視圖。即使在像圖14所示的電極MP3那樣延伸成線狀的導體圖案的情況下,亦可對應隔著介電體(例如圖10所示的絶緣層41)對向配置的導體圖案的面積形成電容。然而,當將電極MP1設為延伸成線狀的導體圖案時,導體圖案的一端,宜在與另一導體圖案分離的狀態下結束端部。
圖14所示的電極MP3,可以如下方式進行説明。亦即,電極MP3,具有在修正電路IMC1中配置在分支部BR1(參照圖7)側的端部(第1端部)EDG1。另外,電極MP3,在端部EDG1的相反側,具有與電極MP1以外的導體圖案隔著間隔配置的端部EDG2。另外,電極MP3,具有將端部EDG1與端部EDG2連接的延伸部WRP1。
延伸部WRP1的寬度(在與延伸方向正交的方向上的長度),並無特別限定,惟在例如圖14所示的例子中,係在圖9所示的配線3W的寬度以下。像這樣,即使延伸部WRP1的寬度很小,只要延伸部WRP1的延伸長度夠長,仍可提高電容的値。
另外,當像電極MP3那樣,利用細長地延伸的導體圖案形成電容元件CAP1時,亦可如圖14所示的,延伸部WRP1的一部分彎曲(在圖14中,係顯示出曲折的例子,惟亦可彎曲)。由於延伸部WRP1可在中途彎曲,故相較於圖8所示的電極MP1,在配置複數個修正電路IMC1時,修正電路IMC1的布局的自由度更高。另外,圖式雖省略,惟電極MP3,可如圖14所示的,延伸部WRP1在中途彎曲,作為變化實施例,亦可延伸部WRP1並未彎曲而直線延伸。
另外,在本實施態樣中,如圖2所示的,係以傳送差動信號的高速傳送路徑SGP1進行説明。在圖14所示的例子中差動信號傳送路徑DSp所連接的修正電路IMC1,與差動信號傳送路徑DSn所連接的修正電路IMC1,以沿著彼此的方式各自延伸。另外,如圖14所示的,當與一方的差動信號傳送路徑DSp連接的電極MP3的延伸部WRP1的一部分彎曲時,與另一方的差動信號傳送路徑DSn連接的電極MP3的延伸部WRP1的一部分亦可也同樣彎曲。然而,修正電路IMC1,與差動信號傳送路徑DSn、DSp不同,只要可形成必要的電容元件,不一定要並排延伸也無所謂。例如,圖式雖省略,惟在差動信號傳送路徑DSp所連接的修正電路IMC1與差動信號傳送路徑DSn所連接的修正電路IMC1之間,亦可配置供給基準電位的配線。又例如,差動信號傳送路徑DSp所連接的修正電路IMC1,與差動信號傳送路徑DSn所連接的修正電路IMC1,亦可朝彼此相異的方向延伸。
另外,如圖7所示的,高速傳送路徑SGP1透過傳送部TP1延伸到配線基板30, 並在配線基板30的傳送部TP2的中途分支成修正電路IMC1與高速傳送路徑SGP 1。藉此,縮短配線電阻相對較大的中介層40中的高速傳送路徑SGP1的配線路徑距離。
然而,為了令圖2所示的高速傳送路徑SGP1的數目增加,有時會產生必須在複數條高速傳送路徑的其中一部分,於圖6所示的中介層40的內部牽設配線的必要。在該等情況下,在中介層40的內部的配線路徑距離變長的高速傳送路徑,對應配線路徑的電容分量(C)與電阻分量(R)的積(CR積)所限定的時間常數,在輸入輸出用的元件的端子端或修正電路IMC的電容元件的信號反射的時序會偏移。 詳細而言,由於中介層40的配線4W(參照圖6),相較於配線基板30的配線3W(參照圖6)而言剖面積更小,故配線電阻更大,信號反射的時序較遲。因此,必須縮短從阻抗整合用的電容元件到輸入輸出用的元件的端子端的距離。
因此,亦可像圖15所示的變化實施例那樣,令複數條高速傳送路徑的其中一部分在中介層40的內部與電容元件CAP2連接。圖15,係以示意方式表示在相對於圖7的變化實施例的半導體裝置中,高速傳送路徑的布局的例子的説明圖。圖15所示的半導體裝置PKG3,在「複數條高速傳送路徑的其中一部分,在中介層40的內部與修正電路IMC2的電容元件CAP2連接」此點,與圖7所示的半導體裝置PKG1有所不同。與圖15所示的高速傳送路徑SGP3連接的修正電路IMC2,並未形成於配線基板30,而係在中介層40的內部連接,此點與修正電路IMC1有所不同。
詳細而言,半導體裝置PKG3,除了用圖7所説明的高速傳送路徑SGP1之外,更具有與半導體晶片10連接的高速傳送路徑SGP3。高速傳送路徑SGP3,具有將半導體晶片10與中介層40電連接的連接部CP4(第3連接部)。連接部CP4,係包含半導體晶片10的襯墊1PD、凸塊電極1SB,以及中介層40的頂面端子42在內的連接部分。另外,高速傳送路徑SGP3,具有將中介層40與配線基板30連接的連接部(第4連接部)CP5。連接部CP5,係包含中介層40的底面端子43、凸塊電極4SB,以及配線基板30的端子3BF在內的連接部分。另外,高速傳送路徑SGP3,具有形成於配線基板30的底面3b的外部端子部CP6。外部端子部CP6,係包含配線基板的連接端子3LD以及焊接球SB在內的連接部分。另外,高速傳送路徑SGP3,具有:設置於中介層40,並將連接部CP4與連接部CP5電連接的傳送部(第3傳送部)TP3,以及設置於配線基板30,並將連接部CP5與外部端子部CP6電連接的傳送部(第4傳送部)TP4。另外,高速傳送路徑SGP3,與修正電路(第2電路部)IMC2連接,該修正電路(第2電路部)IMC2的一側的端部與傳送部TP3的中途的分支部(第2分支部)BR2連接,且另一側的端部與電容元件(第2電容元件)CAP2連接。然後,修正電路IMC2的電容元件CAP2,與中介層40連接。
圖15所示的傳送部TP3的配線路徑距離,比傳送部TP1的配線路徑距離更長。 因此,高速傳送路徑SGP3,相較於高速傳送路徑SGP1,配線電阻所導致之信號的損失(介入損失)較大。因此,從減少半導體裝置PKG3中的信號損失的觀點來看,高速傳送路徑SGP3,相較於高速傳送路徑SGP1,整體的配線路徑距離較短,為較佳的態樣。例如,在圖15所示的例子中,傳送部TP4的配線路徑距離,比傳送部TP2的配線路徑距離更短。另外,傳送部TP3與傳送部TP4的配線路徑距離的和,比傳送部TP1與傳送部TP2的配線路徑距離的和更短。藉此,便可減少高速傳送路徑SGP3整體的介入損失。
另外,圖式雖省略,惟半導體裝置PKG3,具有複數條高速傳送路徑SGP1以及複數條高速傳送路徑SGP3。此時,介入損失相對較少的高速傳送路徑SGP1的數目,比高速傳送路徑SGP3的數目更多,為較佳的態樣。
另外,在圖15中,為了明確地顯示出修正電路IMC2與傳送部TP3的中途部位連接,故顯示出修正電路IMC2在分支部BR2分支的實施態樣。然而,當於中介層40形成修正電路IMC2的整體時,亦可不令高速傳送路徑SGP3與修正電路IMC2分支。例如,亦可如圖16所示的例子那樣,在傳送部TP3的中途,***構成電容元件CAP2的一部分的電極MP4。另外,圖式雖省略,惟亦可將圖15所示的變化實施例與用圖14所説明的變化實施例組合。亦即, 亦可使用像圖14所示的電極MP2那樣線狀延伸的導體圖案,作為構成圖15所示的電容元件CAP2的電極。
另外,在圖10中,係針對使用具有核心絶緣層(亦即絶緣層41C)的中介層40的實施態樣進行説明。作為相對於圖10的變化實施例,亦可為例如圖17所示的半導體裝置PKG4那樣,具有以半導體基板為基材的中介層40A的半導體裝置。圖17,係表示相對於圖10的變化實施例的放大剖面圖。另外,圖18係表示相對於圖17的變化實施例的放大剖面圖。
圖17所示的半導體裝置PKG4所具有的中介層40A,包含:具有主面45t的基板(半導體基板、基材)45,以及在厚度方向上貫通基板45的複數個貫通電極4TS V,此點與圖10所示的中介層40有所不同。另外,中介層40A,不具有圖10所示的絶緣層41C以及複數條通孔配線4TW,此點與中介層40有所不同。
中介層40A所具備的基板45,係由半導體材料所構成的基材,在本實施態樣中,例如由矽(Si)所構成。有時會將由矽所構成的基板稱為矽基板。矽基板,廣泛使用在半導體晶圓的製造步驟中。另外,堆疊在基板45上的複數層配線層M1、M2、M3,以及配線層M4,係利用在半導體晶圓上堆疊配線層並形成電路的技術形成。因此,包含構成配線層M1、M2、M3,以及配線層M4的複數條配線4W在內的導體圖案,形成比配線基板30更精細的節距(更狹窄的間距)。
另外,中介層40A,具備在厚度方向(從主面45t以及底面4b的其中一面向另一面的方向)上貫通基板45的複數個貫通電極4TSV。複數個貫通電極4TSV,係將例如銅(Cu)等的導體埋入以在厚度方向上貫通基板45的方式形成的貫通孔內所形成的導電路徑。複數個貫通電極4TSV,各自的一側的端部與底面端子43連接,各自的另一側的端部透過配線層M2、M3、M4的配線4W與頂面端子42連接。
作為於使用半導體基板的中介層40A設置了用圖7所説明的電容元件CAP1的實施態樣,存在例如圖17所示的構造。在圖17所示的例子中,於堆疊在基板4 5與中介層40A的頂面4t之間的複數層配線層的其中任一配線層(在圖17中為配線層M4)形成了構成電容元件CAP1的一側的電極MP5的導體圖案(第1導體圖案)。電極MP5,例如,可與圖8所示的電極MP1或圖14所示的電極MP3形成同樣的形狀。電容元件CAP1的電容,係由在俯視下配置於電極MP5的周圍的導體圖案(在圖17所示的例子中係形成於配線層M4的導體平面4PL)與電極MP5之間的電容耦合所形成。另外,電容元件CAP1的電容,係由配置在和電極MP5在厚度方向上重疊的位置的導體圖案(在圖17所示的例子中係形成於配線層M3的導體平面4P L)與電極MP5之間的電容耦合所形成。
另外,電極MP5,透過中介層40A所具有的複數個貫通電極4TSV的其中一部分(第1貫通電極),與高速傳送路徑SGP1(分支部BR1)電連接。換言之,修正電路IMC1的電容元件CAP1,透過中介層40A所具有的複數個貫通電極4TSV的其中一部分(第1貫通電極),與高速傳送路徑SGP1(分支部BR1)電連接。另外,修正電路IMC1的電容元件CAP1,包含形成於配置在基板45的主面45t與中介層40A的頂面4t之間的配線層的電極(第1導體圖案)MP5在內。
另外,在圖17所示的例子中,電極MP5係形成於配線層M4,惟電極MP5,亦可形成於配線層M2或配線層M3。另外,電極MP5亦可形成於配線層M1,惟由於配線層M1係形成複數個頂面端子42的配線層,故從提高電極MP5的布局的自由度的觀點來看,電極MP5仍宜形成於配線層M2、M3、M4。另外,亦可與用圖13所説明的電極MP2同樣,圖17所示的電極MP5,以跨複數層配線層的方式形成,並透過介層配線4V(參照圖13)互相連接。然而,若於中介層40A所具備的複數層配線層之中的形成了複數個底面端子43的配線層M5形成電極MP5,會難以獲得充分的電容。
另外,作為相對於圖17所示的電容元件CAP1的布局的另一變化實施例,亦可考慮採用圖18所示的實施態樣。圖18所示的半導體裝置PKG5所具有的中介層40B,具有從基板45的主面45t側向底面4b延伸的導體圖案MP6,此點與圖17所示的半導體裝置PKG4所具有的中介層40A有所不同。除了上述的特徵點之外,半導體裝置PKG5,與圖17所示的半導體裝置PKG4相同,故重複説明省略。
圖18所示的中介層40B所具有的導體圖案MP6,發揮作為電容元件CAP1的電極的功能。基板45,係對母材(亦即半導體材料)摻雜雜質並因為雜質而具有p型(正型)或n型(負型)的導電特性的構件。然後,當摻雜了雜質的半導體基板埋入金屬等的導體材料時,在導體材料與基板45之間會產生寄生電容。因此,在圖18所示的中介層40B所具有的導體圖案MP6與基板45之間會形成寄生電容,並可將該寄生電容利用作為修正電路IMC1的電容元件CAP1的一部分。像本實施態樣這樣,將導體圖案MP6利用作為電容元件CAP1的一部分的方法,在難以擴大電極MP5的面積的情況下特別有效。
另外,導體圖案MP6,透過電極MP5(亦可令其發揮作為配線4W的功能),與高速傳送路徑SGP1(分支部BR1)電連接。藉此,便可將導體圖案MP6利用作為配置在修正電路IMC1的一側端部的電容元件CAP1的一部分。換言之,修正電路IMC1的電容元件CAP1,包含從基板45的主面45t側向中介層40B的底面4b側延伸,並透過電極MP5與高速傳送路徑SGP1電連接的導體圖案MP6在內。
另外,在圖18所示的複數個貫通電極4TSV之中,構成修正電路IMC1的一部分的貫通電極4TSV,與導體圖案MP6同樣,發揮作為電容元件CAP1的一部分的功能。然而,由於貫通電極4TSV,必須至少與底面端子43連接,故難以像導體圖案MP6那樣,端部位在基板45的主面45t與底面4b之間。因此,從控制電容元件CAP1的電容値的觀點來看,使用電極MP5或導體圖案MP6,為較佳的態樣。
另外,當令導體圖案MP6發揮作為電容元件CAP1的一部分的功能時,導體圖案MP6的深度(在從主面45t往底面4b的方向上的長度)宜夠長。例如,在圖18所示的例子中,導體圖案MP6的長度,在基板45的厚度(從主面45t到底面4b的距離)的一半以上。換言之,導體圖案MP6的前端部的位置,位在比起基板45的主面45t而言中介層40B的底面4b更靠近的位置。
另外,在圖7中,係針對在中介層40上搭載一個半導體晶片10的實施態樣進行説明。然而,搭載在中介層40上的半導體晶片(半導體零件)的數目,不限於一個,亦可像圖19所示的半導體裝置PKG6那樣,在中介層40C上搭載複數個半導體晶片(半導體零件)10。圖19,係在相對於圖7的變化實施例的半導體裝置中,以示意方式表示複數條高速傳送路徑以及將半導體零件之間連接的信號傳送路徑的布局的例子的説明圖。
圖19所示的半導體裝置PKG6,係在中介層40C上搭載複數個半導體晶片(半導體零件)10,此點與圖7所示的半導體裝置PKG1有所不同。半導體裝置PKG6,例如,包含:半導體晶片(半導體零件)10A,其係具有記憶電路(記憶體電路)的記憶體晶片(記憶體封裝件);以及半導體晶片(半導體零件)10B,其係具有控制記憶體電路的動作之控制電路的邏輯晶片(邏輯封裝件)。半導體晶片10B,除了上述的控制電路之外,更具有與記憶體電路實行信號的輸入輸出的內部介面電路。另外,半導體晶片10B,具有與半導體裝置PKG6的外部裝置(例如圖1所示的半導體裝置PKG2)之間實行信號傳送的外部介面電路。
另一方面,記憶體晶片(亦即半導體晶片10A),具有與邏輯晶片(亦即半導體晶片10B)之間實行信號的輸入輸出的內部介面電路。另外,半導體晶片10A,主要係與半導體晶片10B之間實行信號的輸入輸出,與外部裝置之間的信號的發送接收幾乎不實行(或是完全不實行)。因此,與半導體晶片10A連接的信號傳送路徑的大部分(至少一半以上,有時為全部),係與半導體晶片10B之間傳送信號的信號傳送路徑SGP4。換言之,半導體晶片10A,透過複數條信號傳送路徑SGP4,與半導體晶片10B電連接。
在此,從抑制信號傳送路徑SGP4的信號品質的降低的觀點來看,信號傳送路徑SGP4的配線路徑距離宜較短。因此,在圖19所示的例子中,於位在核心絶緣層(亦即絶緣層41C)與頂面4t之間的配線層M2、M3、M4,優先配置信號傳送路徑SGP4。換言之,複數條信號傳送路徑SGP4,並未形成於位在絶緣層41C與底面4b之間的配線層M5、M6、M7。另外,複數條信號傳送路徑SGP4,並未與通孔配線4TW連接。
另一方面,構成形成於中介層40C的複數個電容元件CAP1的複數個電極MP 1(參照圖8),均形成於位在絶緣層41C與底面4b之間的配線層M5、M6、M7。在圖19所示的例子中,由於複數條信號傳送路徑SGP4,並未形成於配線層M5、M6、M7,故可確保形成複數個電容元件CAP1的空間。換言之,在圖19所示的例子中,由於構成形成於中介層40C的複數個電容元件CAP1的複數個電極MP1 (參照圖8),並未形成於配線層M2、M3、M4,故在配線層M2、M3、M4中,可令信號傳送路徑SGP4的配線資源增加。
另外,在上述圖19中,係針對複數條信號傳送路徑SGP4,並未形成於位在絶緣層41C與底面4b之間的配線層M5、M6、M7的實施態樣進行説明。然而,複數條信號傳送路徑SGP4,只要優先形成於配線層M2、M3、M4即可。因此,複數條信號傳送路徑SGP4的其中一部分亦可形成於配線層M5、M6、M7的其中任一層。此時,複數條信號傳送路徑SGP4之中的經由配線層M5、M6、M7的其中任一層的信號傳送路徑SGP4的數目,比並未經由配線層M5、M6、M7的信號傳送路徑SGP4的數目更少,為較佳的態樣。
以上,係根據實施態樣具體説明本發明人之發明,惟本發明並非僅限於上述實施態樣,在不超出其發明精神的範圍內可作出各種變更,自不待言。
例如,係以在中介層上搭載半導體晶片的實施態樣進行説明,惟亦可在中介層上搭載內建了半導體晶片的半導體封裝件(半導體零件)。
另外,例如,構成上述修正電路所包含之電容元件的電極的平面形狀,除了圖8所示的大略圓形的導體圖案或圖14所示的線狀的導體圖案之外,更具有各種的變化實施例。例如,亦可為多角形或是將複數個圖形組合的形狀。
另外,例如,如上所述的係針對各種的變化實施例進行説明,惟亦可將上述所説明的各變化實施例組合應用之。
1PD‧‧‧襯墊(電極、晶片電極、電極襯墊、表面電極、零件電極)
1SB‧‧‧凸塊電極
3b‧‧‧底面(第1背面)
3BF‧‧‧端子(結合襯墊、結合引線、晶片連接用端子)
3Cb‧‧‧底面
3Ct‧‧‧頂面
3LD‧‧‧連接端子(外部端子、電極、外部電極)
3PL‧‧‧導體平面(導體圖案)
3s‧‧‧側面
3t‧‧‧頂面(第1表面)
3THL‧‧‧通孔連接端子
3TW‧‧‧通孔配線
3V‧‧‧介層配線
3VL‧‧‧介層連接端子
3W‧‧‧配線
4b‧‧‧底面(第2背面)
4PL‧‧‧導體平面(導體圖案)
4SB‧‧‧凸塊電極
4s‧‧‧側面
4t‧‧‧頂面(第2表面)
4THL‧‧‧通孔連接端子
4TSV‧‧‧貫通電極
4TW‧‧‧通孔配線
4V‧‧‧介層配線
4VL‧‧‧介層連接端子
4W‧‧‧配線
10、10A、10B、20‧‧‧半導體晶片(半導體零件)
10b‧‧‧背面(主面、底面)
10s‧‧‧側面
10t‧‧‧表面(主面、頂面)
11‧‧‧矽基板(基板、基材、半導體基板)
11t‧‧‧主面
12‧‧‧配線層
13‧‧‧鈍化膜
30、30h‧‧‧配線基板(基板、封裝件基板)
31、31B、31T‧‧‧絶緣層
31C‧‧‧絶緣層(芯材、核心絶緣層)
40、40A、40B、40C‧‧‧中介層(基板、中繼基板)
41‧‧‧絶緣層
41b‧‧‧底面
41C‧‧‧核心層(芯材、核心絶緣層、絶緣層)
41t‧‧‧頂面
42‧‧‧頂面端子(結合襯墊、端子、半導體零件搭載面側端子、零件連接用端子)
43‧‧‧底面端子(端子、焊料連接用襯墊、連接端子、配線基板連接用端子)
45‧‧‧基板(半導體基板、基材)
45t‧‧‧主面
A-A‧‧‧剖面線
BR1、BR2‧‧‧分支部
CAP1、CAP2、CAPh‧‧‧電容元件
CP1、CP2、CP4、CP5‧‧‧連接部
CP3、CP6‧‧‧外部端子部(連接部)
DSn、DSp‧‧‧差動信號傳送路徑
EDG1、EDG2‧‧‧端部
EDV1‧‧‧電子裝置(電子裝置)
IMC、IMC1、IMC2‧‧‧修正電路(電路部)
M1、M2、M3、M4、M5、M6、M7、M8‧‧‧配線層
MB1‧‧‧配線基板(母板、安裝基板)
MBt‧‧‧頂面
MP1、MP2、MP3、MP4、MP5、MPh‧‧‧電極(導體圖案)
MP6‧‧‧導體圖案
PKG1、PKG2、PKG3、PKG4、PKG5、PKG6‧‧‧半導體裝置
Rx、Rxp、Rxn、RxL、Tx、Txp、Txn、TxL‧‧‧電極(電極襯墊)
SB‧‧‧焊接球(焊接材料、外部端子、電極、外部電極)
SGP1、SGP3‧‧‧高速傳送路徑
SGP、SGP4‧‧‧信號傳送路徑
SGP2‧‧‧低速傳送路徑
TP1、TP2、TP2、TP3、TP4‧‧‧傳送部
TM1、TM2‧‧‧電極端子
WL1、WL2、WL3、WL4、WL5、WL6‧‧‧配線層
WRP1‧‧‧延伸部
X、Z‧‧‧方向
【圖1】係表示包含一實施態樣的半導體裝置在內的電子裝置的構造例的説明圖。 【圖2】係表示圖1所示的電子裝置所具備的電路的構造例的説明圖。 【圖3】係圖1所示的複數個半導體裝置的其中一半導體裝置的俯視圖。 【圖4】係圖3所示的半導體裝置的仰視圖。 【圖5】係沿著圖3的A-A線的放大剖面圖。 【圖6】係將圖5所示的中介層的一部分放大表示的放大剖面圖。 【圖7】係以示意方式表示在圖5所示的半導體裝置中,圖2所示的高速傳送路徑的布局的例子的説明圖。 【圖8】係表示構成圖7所示的電容元件的電極的導體圖案的放大俯視圖。 【圖9】係表示圖7所示的修正電路與高速傳送路徑所連接的分支部的周邊部位的放大俯視圖。 【圖10】係沿著圖8以及圖9所示的修正電路的放大剖面圖。 【圖11】係與圖5所示的配線基板的通孔配線連接的導體圖案(通孔連接端子)的周邊部位的放大俯視圖。 【圖12】係與圖6所示的中介層的通孔配線連接的導體圖案(通孔連接端子)的周邊部位的放大俯視圖。 【圖13】係表示相對於圖10的變化實施例的放大剖面圖。 【圖14】係表示構成相對於圖8的變化實施例的電容元件的電極的導體圖案的放大俯視圖。 【圖15】係以示意方式表示在相對於圖7的變化實施例的半導體裝置中,高速傳送路徑的布局的例子的説明圖。 【圖16】係表示圖15所示的修正電路的變化實施例的放大俯視圖。 【圖17】係表示相對於圖10的變化實施例的放大剖面圖。 【圖18】係表示相對於圖17的變化實施例的放大剖面圖。 【圖19】係以示意方式表示在相對於圖7的變化實施例的半導體裝置中,複數條高速傳送路徑以及將半導體零件之間連接的信號傳送路徑的布局的例子的説明圖。 【圖20】係在相對於圖9的檢討例的配線基板中,形成了修正電路的部分的周邊部位的放大俯視圖。
1PD‧‧‧襯墊(電極、晶片電極、電極襯墊、表面電極、零件電極)
1SB‧‧‧凸塊電極
3b‧‧‧底面(第1背面)
3BF‧‧‧端子(結合襯墊、結合引線、晶片連接用端子)
3LD‧‧‧連接端子(外部端子、電極、外部電極)
3W‧‧‧配線
4SB‧‧‧凸塊電極
10‧‧‧半導體晶片(半導體零件)
30‧‧‧配線基板(基板、封裝件基板)
40‧‧‧中介層(基板、中繼基板)
42‧‧‧頂面端子(結合襯墊、端子、半導體零件搭載面側端子、零件連接用端子)
43‧‧‧底面端子(端子、焊料連接用襯墊、連接端子、配線基板連接用端子)
BR1‧‧‧分支部
CAP1‧‧‧電容元件
CP1、CP2‧‧‧連接部
CP3‧‧‧外部端子部(連接部)
IMC1‧‧‧修正電路(電路部)
PKG1‧‧‧半導體裝置
SB‧‧‧焊接球(焊接材料、外部端子、電極、外部電極)
SGP1‧‧‧高速傳送路徑
TP1、TP2‧‧‧傳送部
WL1、WL2、WL3、WL4、WL5、WL6‧‧‧配線層
X、Z‧‧‧方向

Claims (18)

  1. 一種半導體裝置,其特徵為包含: 第1基板,其具備第1表面以及位在該第1表面的相反側的第1背面; 第2基板,其具備第2表面以及位在該第2表面的相反側的第2背面,並在該第2背面與該第1基板的該第1表面互相對向的狀態下搭載於該第1基板;以及 第1半導體零件,其搭載在該第2基板的該第2表面上,並與第1信號傳送路徑連接; 該第1信號傳送路徑包含: 第1連接部,其將該第1半導體零件與該第2基板電連接; 第2連接部,其將該第2基板與該第1基板連接; 第1外部端子部,其形成於該第1基板的該第1背面; 第1傳送部,其設置於該第2基板,並將該第1連接部與該第2連接部電連接;以及 第2傳送部,其設置於該第1基板,並將該第2連接部與該第1外部端子部電連接; 該第1信號傳送路徑與第1電路部連接,該第1電路部的一側的端部與該第2傳送部的中途的第1分支部連接,且另一側的端部與第1電容元件連接; 該第1電容元件,形成於該第2基板。
  2. 如申請專利範圍第1項之半導體裝置,其中, 該第1基板與該第2基板,各自具有複數個導體圖案; 該第2基板中的該複數個導體圖案的配置密度,比該第1基板中的該複數個導體圖案的配置密度更高。
  3. 如申請專利範圍第2項之半導體裝置,其中, 該第1傳送部的配線路徑距離,比該第2傳送部的配線路徑距離更短。
  4. 如申請專利範圍第3項之半導體裝置,其中, 該第1基板包含:第1核心絶緣層、在厚度方向上貫通該第1核心絶緣層的第1通孔配線,以及與該第1通孔配線連接的第1通孔連接端子; 構成該第1電容元件的第1電極的面積,比該第1通孔連接端子的面積更小。
  5. 如申請專利範圍第3項之半導體裝置,其中, 該第1基板包含:第1核心絶緣層、在厚度方向上貫通該第1核心絶緣層的第1通孔配線、位在該第1核心絶緣層與該第1表面之間的第1配線層,以及位在該第1核心絶緣層與該第1背面之間的第2配線層; 該第1信號傳送路徑的該第1分支部,形成於該第1基板的該第1配線層。
  6. 如申請專利範圍第5項之半導體裝置,其中, 該第2基板包含:第2核心絶緣層、在厚度方向上貫通該第2核心絶緣層的第2通孔配線、位在該第2核心絶緣層與該第2表面之間的第3配線層,以及位在該第2核心絶緣層與該第2背面之間的第4配線層; 該第1電路部的構成該第1電容元件之第1電極,形成於該第2基板的該第4配線層。
  7. 如申請專利範圍第1項之半導體裝置,其中, 該第2基板,具有複數層配線層; 構成該第1電容元件的第1電極,形成於該第2基板的該複數層配線層,且透過將該複數層配線層電連接的介層配線連接。
  8. 如申請專利範圍第1項之半導體裝置,其中, 構成該第1電容元件的第1電極,係具有之寬度比構成該第1基板的該第2傳送部之配線的寬度更寬之導體圖案。
  9. 如申請專利範圍第1項之半導體裝置,其中, 構成該第1電容元件的第1電極,係包含以下各部分之導體圖案: 第1端部,其配置在該第1分支部側; 第2端部,其在該第1端部的相反側,與該第1電極以外的導體圖案隔著間隔配置; 以及 延伸部,其將該第1端部與該第2端部連接。
  10. 如申請專利範圍第1項之半導體裝置,其中, 該第1基板以及該第2基板,各自具有複數層配線層; 在該第2基板的該複數層配線層之中,於厚度方向上相鄰的配線層之間的間隔距離,比在該第1基板的該複數層配線層之中,在厚度方向上相鄰的配線層之間的間隔距離更短。
  11. 如申請專利範圍第10項之半導體裝置,其中, 該第1基板包含:第1核心絶緣層、在厚度方向上貫通該第1核心絶緣層的第1通孔配線,以及與該第1通孔配線連接的第1通孔連接端子; 構成該第1電容元件的第1電極的面積,比該第1通孔連接端子的面積更小。
  12. 如申請專利範圍第1項之半導體裝置,其中, 該第1半導體零件,除了該第1信號傳送路徑之外,更與第2信號傳送路徑連接; 該第2信號傳送路徑包含: 第3連接部,其將該第1半導體零件與該第2基板電連接; 第4連接部,其將該第2基板與該第1基板連接; 第2外部端子部,其形成於該第1基板的該第1背面; 第3傳送部,其設置於該第2基板,並將該第3連接部與該第4連接部電連接;以及 第4傳送部,其設置於該第1基板,並將該第4連接部與該第2外部端子部電連接; 在該第2信號傳送路徑的該第3傳送部的配線路徑中連接了第2電容元件。
  13. 如申請專利範圍第12項之半導體裝置,其中, 該第3傳送部的配線路徑距離,比該第1傳送部的配線路徑距離更長。
  14. 如申請專利範圍第13項之半導體裝置,其中, 該第4傳送部的配線路徑距離,比該第2傳送部的配線路徑距離更短。
  15. 如申請專利範圍第1項之半導體裝置,其中, 該第2基板包含: 半導體基板,其具有該第2背面以及該第2背面的相反側的主面; 配線層,其配置在該主面與該第2表面之間;以及 複數個貫通電極,其配置成從該半導體基板的該主面及該第2背面的其中一方貫通到另一方的狀態; 該第1電路部的該第1電容元件,包含透過該複數個貫通電極之中的第1貫通電極與該第1信號傳送路徑電連接、且形成於該配線層的第1導體圖案。
  16. 如申請專利範圍第15項之半導體裝置,其中, 該第1電路部的該第1電容元件,包含從該半導體基板的該主面側向該第2背面側延伸、並透過該第1導體圖案與該第1信號傳送路徑電連接的第2導體圖案。
  17. 如申請專利範圍第1項之半導體裝置,其中, 在該第2基板的該第2表面上,搭載了透過複數條第2信號傳送路徑與該第1半導體零件電連接的第2半導體零件; 該第2基板包含:第1核心絶緣層、在厚度方向上貫通該第1核心絶緣層的複數條第1通孔配線、位在該第1核心絶緣層與該第2表面之間的第1配線層,以及位在該第1核心絶緣層與該第2背面之間的第2配線層; 該複數條第2信號傳送路徑,並未形成於該複數條第1通孔配線以及該第2配線層; 該第1電路部的構成該第1電容元件的第1電極,形成於該第2基板的該第2配線層。
  18. 一種半導體裝置,其特徵為包含: 第1基板,其具備第1表面以及位在該第1表面的相反側的第1背面; 第2基板,其具備第2表面以及位在該第2表面的相反側的第2背面,並在該第2背面與該第1基板的該第1表面互相對向的狀態下搭載於該第1基板; 第1半導體零件,其搭載在該第2基板的該第2表面上,並與複數條第1信號傳送路徑連接;以及 第2半導體零件,其搭載在該第2基板的該第2表面上,並透過複數條第2信號傳送路徑與該第1半導體零件電連接; 該複數條第1信號傳送路徑各自包含: 第1連接部,其將該第1半導體零件與該第2基板電連接; 第2連接部,其將該第2基板與該第1基板連接; 第1外部端子部,其形成於該第1基板的該第1背面; 第1傳送部,其設置於該第2基板,並將該第1連接部與該第2連接部電連接;以及 第2傳送部,其設置於該第1基板,並將該第2連接部與該第1外部端子部電連接; 該複數條第1信號傳送路徑各自與第1電路部連接,該第1電路部的一側的端部與該第2傳送部的中途的第1分支部連接,且另一側的端部與第1電容元件連接; 該第2基板包含:第1核心絶緣層、在厚度方向上貫通該第1核心絶緣層的複數條第1通孔配線、位在該第1核心絶緣層與該第2表面之間的第1配線層,以及位在該第1核心絶緣層與該第2背面之間的第2配線層; 該複數條第2信號傳送路徑,並未形成於該複數條第1通孔配線以及該第2配線層; 該第1電路部的構成該第1電容元件的第1電極,形成於該第2基板的該第2配線層。
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