JP2017079088A - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000015654 memory Effects 0.000 claims abstract description 93
- 239000000758 substrate Substances 0.000 claims description 4
- 238000005549 size reduction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 1
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 1
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 1
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
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- G—PHYSICS
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
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Abstract
【解決手段】 本発明のフラッシュメモリは、NAND型のストリングが形成されたメモリアレイ110を含む。メモリアレイ110は、複数のグローバルブロックを含み、1つのグローバルブロックが複数のブロックを含み、1つのブロックが複数のNAND型のストリングを含む。複数のローカルビット線は、1つのグローバルブロック内の複数のブロックの各々に共通であり、複数のグローバルビット線は、複数のグローバルブロックに共通であり、1つのグローバルビット線とn本のローカルビット線との間の選択的に接続する接続手段を含む。読出し動作またはプログラム動作を行うときに、1つのグローバルビット線がn本のローカルビット線によって共有される。
【選択図】 図2
Description
消去動作
図9に、消去動作時の各部のバイアス条件を示す。選択されたグローバルブロックでは、グローバルビット線GBLi、選択線SEL_LBLe、SEL_LLBLoにVddが供給され、それ以外の選択線SEL_e1、SEL_e2、SEL_o1、SEL_o2、SEL_VIRe、SEL_VIRo、LBLe、LBLoはフローティングにされ、Pウエルに消去電圧20Vが印加される。また、非選択のグローバルブロックのSEL_LBLe、SEL_LBLoは、Lレベル(または0V)が供給され、それ以外の選択線はフローティングである。
次に、読出し動作について説明する。好ましい態様として、本実施例のフラッシュメモリは、選択されたページの偶数ページと奇数ページの読み出しをシーケンシャルに行う。図10に、偶数ページの読出しが行われるときの各部のバイアス条件を示し、図11に、偶数ローカルビット線LBL_e1のメモリセルにデータ「1」が記憶され、偶数ローカルビット線LBL_e2のメモリセルにデータ「0」が記憶されているときの偶数ページの読出しのタイミングチャートを示す。
次に、プログラム動作について説明する。好ましい態様として、本実施例のフラッシュメモリは、選択されたページの偶数ページと奇数ページのプログラムをシーケンシャルに行う。図13に、偶数ページのプログラムが行われるときの各部のバイアス条件を示し、図14に、偶数ローカルビット線LBL_e1のメモリセルにデータ「0」が記憶され、偶数ローカルビット線LBL_e2のメモリセルにデータ「1」が記憶されているときの偶数ページのプログラムのタイミングチャートを示す。
110:メモリアレイ
120:入出力バッファ
130:アドレスレジスタ
140:データレジスタ
150:コントローラ
160:行デコーダ
170:ページバッファ/センス回路
180:列選択回路
190:内部電圧発生回路
200:行駆動回路
210:電圧供給部
220:第1スイッチ回路部
230:第2スイッチ回路部
Claims (24)
- 複数のグローバルブロックを含み、1つのグローバルブロックが複数のブロックを含み、1つのブロックが複数のNAND型のストリングを含む、メモリアレイと、
1つのグローバルブロック内の複数のブロックの各々に共通に接続された複数のローカルビット線と、
複数のグローバルブロックに共通の複数のグローバルビット線と、
1つのグローバルビット線とm本(mは、2以上の整数)のローカルビット線との間の選択的な接続を行う接続手段と、
グローバルブロック内の選択されたブロックについて、選択ページの読出しまたはプログラムが行われるとき、前記接続手段によって1つのグローバルビット線がm本のローカルビット線によって共有される、不揮発性半導体記憶装置。 - 前記接続手段は、複数のローカルビット線を時分割的に前記グローバルビット線に接続する、請求項1に記載の不揮発性半導体記憶装置。
- 前記接続手段は、複数のグローバルブロックの各々に設けられる、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記ローカルビット線は、複数の偶数ローカルビット線と複数の奇数ローカルビット線とを含み、前記接続手段は、複数の偶数ローカルビット線をグローバルビット線に選択的に接続する偶数接続手段と、複数の奇数ローカルビット線をグローバルビット線に接続する奇数接続手段とを含む、請求項1ないし3いずれか1つに記載の不揮発性半導体記憶装置。
- 前記偶数接続手段は、複数の偶数ローカルビット線を時分割的に前記グローバルビット線に接続し、前記奇数接続手段は、複数の奇数ローカルビット線を時分割的に前記グローバルビット線に接続する、請求項4に記載の不揮発性半導体記憶装置。
- 前記接続手段はさらに、複数の偶数ローカルビット線にバイアス電圧を供給する偶数供給手段と、複数の奇数ローカルビット線にバイアス電圧を供給する奇数供給手段とを含む、請求項4または5に記載の不揮発性半導体記憶装置。
- 偶数ローカルビット線の読出しを行うとき、前記奇数供給手段は、奇数ローカルビット線にシールド電圧を供給し、奇数ローカルビット線の読出しを行うとき、前記偶数供給手段は、偶数ローカルビット線にシールド電圧を供給する、請求項6に記載の不揮発性半導体記憶装置。
- 前記接続手段は、第1の接続手段と第2の接続手段とを含み、第1の接続手段は、前記偶数接続手段と前記偶数供給手段とを含み、第2の接続手段は、前記奇数接続手段と前記奇数供給手段とを含み、第1の接続手段は、グローバルブロックの一方の端部側に配置され、第2の接続手段は、グローバルブロックの他方の端部側に配置され、第1の接続手段と第2の接続手段との間に複数のブロックが配置される、請求項1ないし7いずれか1つに記載の不揮発性半導体記憶装置。
- 第1の接続手段は、複数の偶数ローカルビット線を共通に選択する第1の偶数選択トランジスタと、複数の偶数ローカルビット線の各々を選択する第2の偶数選択トランジスタとを含み、第2の偶数選択トランジスタは第1の偶数選択トランジスタに直列に接続され、第2の接続手段は、複数の奇数ローカルビット線を共通に選択する第1の奇数選択トランジスタと、複数の奇数ローカルビット線の各々を選択する第2の奇数選択トランジスタとを含み、第2の奇数選択トランジスタは第1の奇数選択トランジスタに直列に接続される、請求項8に記載の不揮発性半導体記憶装置。
- 前記グローバルブロックの複数のブロック、第2の偶数選択トランジスタ、および第2の奇数選択トランジスタは、基板上に形成された第1の導電型の第1のウエル領域内に形成され、第1の偶数選択トランジスタおよび第1の奇数選択トランジスタは、第1のウエル領域と分離された第1導電型の第2のウエル領域内に形成される、請求項9に記載の不揮発性半導体記憶装置。
- フラッシュメモリはさらに、選択されたブロックの選択ページの読出しを行う読出し手段を含み、
前記読出し手段は、プリチャージ動作、ストリングの選択放電動作、センシング動作を制御する、請求項1ないし10いずれか1つに記載の不揮発性半導体記憶装置。 - 前記プリチャージ動作において、偶数ローカルビット線の読出しを行うとき、前記偶数供給手段が偶数ローカルビット線にプリチャージ電圧を供給し、奇数ローカルビット線の読出しを行うとき、前記奇数供給手段が奇数ローカルビット線にプリチャージ電圧を供給する、請求項11に記載の不揮発性半導体記憶装置。
- 前記プリチャージ動作において、グローバルビット線にプリチャージ電圧を供給する、請求項11または12に記載の不揮発性半導体記憶装置。
- 前記選択放電動作において、選択されたワード線に読出し電圧を印加し、非選択ワード線にパス電圧を印加し、ビット線側トランジスタおよびソース線側トランジスタを導通させ、プリチャージされたローカルビット線の選択的放電を行い、ローカルビット線にメモリセルに記憶されたデータに応じた電位を保持させる、請求項11に記載の不揮発性半導体記憶装置。
- 前記センシング動作において、選択されたローカルビット線をグローバルビット線に接続する、請求項11に記載の不揮発性半導体記憶装置。
- フラッシュメモリはさらに、選択されたブロックの選択ページのプログラムを行うプログラム手段を含み、
前記プログラム手段は、プリチャージ動作、ストリングの選択放電動作、プログラミング動作を制御する、請求項1ないし15いずれか1つに記載の不揮発性半導体記憶装置。 - 前記プリチャージ動作において、偶数ローカルビット線のプログラムを行うとき、前記偶数供給手段および前記奇数供給手段は、偶数ローカルビット線および奇数ローカルビット線にプリチャージ電圧を供給する、請求項16に記載の不揮発性半導体記憶装置。
- 前記プリチャージ動作において、奇数ローカルビット線のプログラムを行うとき、前記偶数供給手段および前記奇数供給手段は、偶数ローカルビット線および奇数ローカルビット線にプリチャージ電圧を供給する、請求項16に記載の不揮発性半導体記憶装置。
- 前記プリチャージ動作において、ビット線側選択トランジスタが導通され、ソース線側選択トランジスタが非導通にされ、選択ワード線および非選択ワード線にパス電圧が印加される、請求項17または18に記載の不揮発性半導体記憶装置。
- 前記選択放電動作において、グローバルビット線にプログラムすべきデータに応じた電圧を供給し、偶数ローカルビット線のプログラムを行うとき、偶数ローカルビット線をグローバルビット線に時分割的に接続させ、偶数ローカルビット線を選択的に放電させ、奇数ローカルビット線のプログラムを行うとき、奇数ローカルビット線をグローバルビット線に時分割的に接続させ、奇数ローカルビット線を選択的に放電させる、請求項16に記載の不揮発性半導体記憶装置。
- 前記プログラミング動作において、選択ワード線にプログラミング電圧を印加する、請求項16に記載の不揮発性半導体記憶装置。
- フラッシュメモリはさらに、前記選択手段によって選択されたブロック単位でデータを消去する消去手段を含む、請求項1ないし21いずれか1つに記載の不揮発性半導体記憶装置。
- 不揮発性半導体記憶装置はさらに、
アドレス情報に基づきメモリアレイの中からグローバルブロックを選択するグローバルブロック選択手段と、
アドレス情報に基づき選択されたグローバルブロックの中からブロックを選択するブロック選択手段と、
複数のグローバルビット線に接続され、読み出されたデータまたはプログラムすべきデータを保持する保持手段とを有する、請求項1ないし22いずれか1つに記載の不揮発性半導体記憶装置。 - 前記mは、4または8である、請求項1に記載の不揮発性半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015207736A JP6122478B1 (ja) | 2015-10-22 | 2015-10-22 | 不揮発性半導体記憶装置 |
TW105104366A TWI585777B (zh) | 2015-10-22 | 2016-02-15 | 非揮發性半導體儲存裝置 |
CN201610139882.9A CN106611618B (zh) | 2015-10-22 | 2016-03-11 | 非易失性半导体存储装置 |
KR1020160035318A KR101746758B1 (ko) | 2015-10-22 | 2016-03-24 | 불휘발성 반도체 메모리 장치 |
US15/141,812 US9672922B2 (en) | 2015-10-22 | 2016-04-28 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015207736A JP6122478B1 (ja) | 2015-10-22 | 2015-10-22 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6122478B1 JP6122478B1 (ja) | 2017-04-26 |
JP2017079088A true JP2017079088A (ja) | 2017-04-27 |
Family
ID=58558988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015207736A Active JP6122478B1 (ja) | 2015-10-22 | 2015-10-22 | 不揮発性半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9672922B2 (ja) |
JP (1) | JP6122478B1 (ja) |
KR (1) | KR101746758B1 (ja) |
CN (1) | CN106611618B (ja) |
TW (1) | TWI585777B (ja) |
Families Citing this family (4)
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KR20170047152A (ko) | 2017-05-04 |
CN106611618A (zh) | 2017-05-03 |
US9672922B2 (en) | 2017-06-06 |
CN106611618B (zh) | 2020-02-14 |
JP6122478B1 (ja) | 2017-04-26 |
TWI585777B (zh) | 2017-06-01 |
KR101746758B1 (ko) | 2017-06-13 |
TW201715519A (zh) | 2017-05-01 |
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Legal Events
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