JP2012014820A - 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法 - Google Patents
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Abstract
【課題】読み出し時にビット線を流れる電流を削減し、消費電力の向上を図ると共に、充放電電流の集中による動作不具合を回避できるようにする。
【解決手段】メモリセルアレイ1は、メインデータ線MDLからビット線BLが分岐された階層構造となっており、メインデータ線MDLとビット線BLとの間に、反転センス回路10が挿入される。反転センス回路10は、データの読み出し時に、ビット線BLのデータをセンスすると共に、上層側のメインデータ線MDLと下層側のビット線BLとの間で一方に電流が流れるときに他方に電流が流れないように設定する。これにより、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れると共に、データ「1」の場合に充放電する寄生容量と、データ「0」の場合に充放電する寄生容量が平坦化され、電流のピークが相殺され、ピーク電流のばらつきが少なくなる。
【選択図】図2
【解決手段】メモリセルアレイ1は、メインデータ線MDLからビット線BLが分岐された階層構造となっており、メインデータ線MDLとビット線BLとの間に、反転センス回路10が挿入される。反転センス回路10は、データの読み出し時に、ビット線BLのデータをセンスすると共に、上層側のメインデータ線MDLと下層側のビット線BLとの間で一方に電流が流れるときに他方に電流が流れないように設定する。これにより、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れると共に、データ「1」の場合に充放電する寄生容量と、データ「0」の場合に充放電する寄生容量が平坦化され、電流のピークが相殺され、ピーク電流のばらつきが少なくなる。
【選択図】図2
Description
本発明は、不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法に関するもので、特に、データ読み出し時の消費電力の改善及び動作不具合の改善に関わる。
NAND型フラッシュメモリは、フローティングゲートを有するメモリセルを複数個直列に接続し、その両端に選択トランジスタを接続したNANDストリングから構成されている(例えば非特許文献1)。
図19は、このようなNAND型フラッシュメモリに配設されるNANDストリングの構成を示す図である。図19において、フローティングゲートを有するメモリセルM1、M2、…、Mnが直列接続され、その両端に選択トランジスタSGD及びSGSが接続される。選択トランジスタSGDのドレインはビット線BLに接続され、選択トランジスタSGSのソースは共通ソース線Vssに接続される。
メモリセルM1、M2、…、Mnのゲートは、ワード線WL1、WL2、…、WLnに接続される。選択トランジスタSGDのゲートは、選択信号線SELDに接続される。選択トランジスタSGSのゲートは、選択信号線SELSに接続される。
メモリセルM1、M2、…、Mnのスレショルド値Vtは、データ「1」のときには低く、データ「0」のときには高くなる。データ読み出し時には、ビット線BLがプリチャージされ、メモリセルM1、M2、…、Mnのうち、非選択のメモリセルは、全てオンされ、選択メモリセルのゲートには、所定電圧が印加される。また、選択トランジスタSGD及びSGSがオンされる。ここで、選択メモリセルがデータ「1」なら、選択メモリセルはオンし、ビット線BLに電流が流れ、プリチャージされていた電荷が放電される。これにより、ビット線BLの電圧が下降していく。選択メモリセルがデータ「0」なら、選択メモリセルはオフとなり、ビット線BLに電流は流れず、ビット線BLの電圧はハイレベルに維持される。よって、ビット線BLの電圧をセンスすることで、データを読み出すことができる。
「A high density NAND Flash memory technology for a silicon movie era」 K. Sakui Toshiba Corporation Semiconductor Company
近年、メモリの大容量化に伴い、ビット線BLの寄生容量は増大傾向にある。上述のように、従来のNAND型フラッシュメモリでは、ビット線BLをプリチャージして、データの読み出しを行っているので、ビット線の容量が増大すると、データを読み出す際の充放電電流も増大し、消費電力が増大する。
また、従来のNAND型フラッシュメモリでは、上述のように、データを読み出し時に、ビット線BLに電流が流れるのは、メモリセルのデータが「1」の場合であり、メモリセルのデータが「0」ならビット線BLに電流は流れていない。このように、データ「1」の場合とデータ「0」の場合とで、ビット線BLに流れる電流にアンバランスがある。このため、従来のNAND型フラッシュメモリでは、「1」のデータが連続するような場合に、消費電力が著しく増大すると共に、ビット線BLの充放電電流が集中し、動作不具合を起こす可能性がある。
なお、従来のNAND型フラッシュメモリでは、出荷時に、全てのメモリセルのデータは「1」に初期化されている。このことから、統計的に、「1」が連続するデータの読み出し頻度は高くなっている。
上述の課題を鑑み、本発明は、読み出し時にビット線を流れる電流を削減し、消費電力の向上を図ると共に、充放電電流の集中による動作不具合を回避できるようにした不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法を提供することを目的とする。
上述の課題を解決するために、本発明に係る不揮発性半導体メモリ装置は、上層階層のメインデータ線と上記メインデータ線から分岐された下層階層のビット線とからなるビット線階層構造と、上記ビット線に接続されたメモリセルと、上記メモリセルに記憶されたデータの読み出し時に、上記メインデータ線と上記ビット線とで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定する反転センス回路とを備えることを特徴とする。
本発明に係る不揮発性半導体メモリ装置のデータ読み出し方法は、ビット線の構造を、上層階層のメインデータ線と上記メインデータ線から分岐された下層階層のビット線とからなる階層構造とし、上記下層階層のビット線にメモリセルを接続した不揮発性半導体メモリ装置のデータ読み出し方法であって、データ読み出し時に、上記メインデータ線を流れる電流の位相と上記ビット線を流れる電流の位相とを対にすることを特徴とする。
本発明によれば、ビット線を階層構造とし、データ読み出し時に、反転センス回路により、上層と下層とで、一方に電流が流れるときに他方に電流が流れないように設定している。これにより、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れる。また、データ「1」の場合に充放電する電流と、データ「0」の場合に充放電する電流が平坦化される。これにより、電流のピークが相殺され、電流のばらつきが少なくなる。また、充放電流の集中による電圧降下に伴う誤動作を回避できる。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下において本発明の不揮発性半導体メモリ装置がNAND型フラッシュメモリである場合について説明するが、これに限るものではなく、その他のメモリ(例えばNOR型フラッシュメモリ)についても可能な限り本発明を適用することができ、そのようなものも本発明の範囲に含まれる。
<第1の実施形態>
図1は、本発明の第1の実施形態のNAND型フラッシュメモリの全体構成を示す図である。本発明の第1の実施形態のNAND型フラッシュメモリは、メモリセルアレイ1と、コマンドデコーダ2と、Xデコーダ及びワード線ドライバ3と、Yデコーダ4と、タイミングコントローラ5と、メインラッチ6と、入力/出力コントローラ7とを少なくとも備える。
図1は、本発明の第1の実施形態のNAND型フラッシュメモリの全体構成を示す図である。本発明の第1の実施形態のNAND型フラッシュメモリは、メモリセルアレイ1と、コマンドデコーダ2と、Xデコーダ及びワード線ドライバ3と、Yデコーダ4と、タイミングコントローラ5と、メインラッチ6と、入力/出力コントローラ7とを少なくとも備える。
図1において、メモリセルアレイ1としては、NANDストリング11がマトリクス状に配置されたものが想定される。そして、図2に示すように、同一列方向に配置されたNANDストリング11は、メインデータ線MDLから分岐した同一のビット線BLに接続される。なお、本発明におけるメインデータ線MDL(上層)、ビット線BL(下層)は、従来のビット線を階層化した構造のものである。(図示しない)サブセレクトトランジスタSSELにより、メインデータ線MDL(上層)とビット線BL(下層)との接続が制御される。
また、同一行に配置されたNANDストリング11中のメモリセルや選択トランジスタ、サブセレクトトランジスタSSELは、共通のワード線WL、選択信号線(選択トランジスタに対応する信号線SELD、SELS、サブセレクトトランジスタSSELに対応する信号線SSel)に接続される。また、メモリセルアレイ1においてメインデータ線MDLとビット線BLとの間に、反転センス回路10が挿入されている。具体的には、反転センス回路10の出力はメインデータ線MDLと接続される。また、反転センス回路10の入力は接続ノードCNと接続される。また、接続ノードCNは、(図示しない)サブセレクトトランジスタSSELを介してビット線BLと接続される。
NANDストリング11、ビット線BL、(図示しない)サブセレクトトランジスタSSEL、接続ノードCN、反転センス回路10により構成されたNANDユニットは、図1に示すように、メインデータ線MDLから複数分岐した態様で配置される。そして、複数のNANDユニットが分岐したメインデータ線MDLは、行方向に複数配置される。
コマンドデコーダ2には、チップイネーブル信号/CE、ライトイネーブル信号/WE、リードイネーブル信号/RE等の各種のコマンドが入力される。コマンドデコーダ2は、これらのコマンドをデコードし、各部に出力して各部の制御を行う。
Xデコーダ及びワード線ドライバ3は、ワード線WLや、選択信号線(選択トランジスタに対応する信号線SELD、SELS、サブセレクトトランジスタSSELに対応する信号線SSel)等の行方向における制御線の制御を行う。Xデコーダ及びワード線ドライバ3のうちXデコーダは、例えば読み出し対象メモリセルに対応するワード線WLや選択信号線等を選択する。Xデコーダ及びワード線ドライバ3のうちワード線ドライバはその選択に対応するワード線WLや選択信号線等に読み出し時の選択時及び非選択時のワード線電圧を供給する。
Yデコーダ4は、メインデータ線MDL等の列方向における制御線の制御を行う。データ読み出し時には、例えばYデコーダ4が選択したメインデータ線MDL、ビット線BLが(図示しない)プリチャージ回路によりプリチャージされ、上記Xデコーダ及びワード線ドライバ3により選択されたメモリセルのデータが読み出される。なお、上記プリチャージを行うプリチャージ回路は、Yデコーダ4に含ませてもよいし、例えば反転回路10に含ませてもよい。タイミングコントローラ5は、反転センス回路10のイネーブル信号SLEを含む各種のタイミング信号を生成して出力する。このタイミング信号は、例えばコマンドデコーダ2でデコードされたコマンドに基づいて生成される。
メインラッチ6は、メモリセルアレイ1からデータを読み出す場合に、メインデータ線MDLを通じて出力される読み出しデータをセンスする。入力/出力コントローラ7は、外部とのデータの入力/出力を行う。
図2は、本発明の第1の実施形態におけるメモリセルアレイ1の構成を説明する図である。図2に示すように、本発明の第1の実施形態のNAND型フラッシュメモリにおけるメモリセルアレイ1は、メインデータ線MDLからビット線BLが分岐された階層構造となっている。分岐されるビット線BLは、図2に示すように複数あってもよい。そして、上層のメインデータ線MDLと下層のビット線BLとは、反転センス回路10を介して接続される。具体的には、反転センス回路10の出力はメインデータ線MDLに接続される。また、反転センス回路10の入力は接続ノードCNに接続される。また、接続ノードCNは、図2に示すように、サブセレクトトランジスタSSEL0、SSEL1を介してビット線BLに接続される。
反転センス回路10は、データの読み出し時に、ビット線BLのデータをセンスすると共に、上層側のメインデータ線MDLと下層側のビット線BLとの間で、一方に電流が流れると他方に電流が流れないように電流の流れを設定する。すなわち、反転センス回路10は、ビット線BLにおける電流状態を反転させてメインデータ線MDLにおける電流状態をその反転させた状態にするものである。なお、本発明において反転とは、電流が流れる場合は電流が流れない状態にし、電流が流れない場合は電流が流れる状態にすることを言うものとする。なお、本発明において電流が流れない状態とは、若干のリーク電流が流れたとしても電流が流れない状態と看做す。すなわち、ビット線BLとメインデータ線MDLの間で対になる状態を作り出せれば、本発明においては反転させたと言える。この場合、メインデータ線MDLとビット線BLとで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定できたと言える。また、メインデータ線MDLを流れる電流の位相とビット線BLを流れる電流の位相とを対にしたと言える。
また、本発明において反転とは、電圧レベルがハイレベルの場合はローレベルの電圧レベルにし、電圧レベルがローレベルの場合はハイレベルの電圧レベルにすることをも言うものとする。そして、上記電圧レベルのハイレベル、ローレベルも完全な意味で、電圧レベルがハイレベル、ローレベルでなくてはいけないものではなく、対になる状態としてセンスできればよい。この場合、完全な意味で、電圧レベルがハイレベル、ローレベルでないようなものをもハイレベル、ローレベルとして許容してセンス可能な構成のメインラッチ6や反転回路10を用いればよい。以上のような場合も、メインデータ線MDLとビット線BLとで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定できたと言える。また、メインデータ線MDLを流れる電流の位相とビット線BLを流れる電流の位相とを対にしたと言える。
NANDストリング11は、フローティングゲートを有するメモリセルM1、…、Mnを直列に接続し、その両端に選択トランジスタSGD及びSGSを接続して構成されている。このようなNANDストリング11が、メモリセルアレイ1においてマトリクス状に配置されている。そして、同一列方向に配置された各NANDストリング11における選択トランジスタSGDのドレインを同一のビット線BLと接続させることにより、同一列方向に配置された各NANDストリング11とそのビット線BLとは接続される。一方、同一列方向に配置された各NANDストリング11における選択トランジスタSGSのソースは、例えば接地電圧ラインVssに接続する。
また、同一行に配置された各メモリセルM1、…、Mnのゲートは、それぞれ共通のワード線WL(ワード線WL1、…、WLn)に接続されている。また、同一行に配置された選択トランジスタSGD及びSGSのゲートは、それぞれ共通の選択信号線SELD、SELSに接続されている。サブセレクトトランジスタSSEL0、SSEL1は、それぞれ接続されたビット線BLとメインデータ線MDLとを接続/遮断させる接続制御トランジスタである。サブセレクトトランジスタSSEL0、SSEL1にいずれかをオンさせることにより、接続ノードCN及び反転回路10を介して対応するビット線BLとメインデータ線MDLとを接続させる。図2においては図示されていないが、同一行に配置されたサブセレクトトランジスタSSELのゲートも上記と同様に共通の選択信号線SSel(選択信号線SSel0、SSel1)に接続されている。
以上のようなメインデータ線MDLから分岐した2つのビット線BL、2つのビット線BLに接続された複数のNANDストリング11、接続ノードCN、反転センス回路10の構成を一つのNANDユニットとして、図2に示すように1つのメインデータ線MDLに多数設けることができる。なお、NANDユニットは、上記のような構成に限るものではない。NANDユニットは、1つのビット線BL、1つのビット線BLに対応する複数のNANDストリング11、接続ノードCN、反転センス回路10により構成させてもよいし、3つ以上のビット線BL、3つ以上のビット線BLに対応する複数のNANDストリング11、接続ノードCN、反転センス回路10により構成させてもよい。本発明の第1の実施形態のNAND型フラッシュメモリにおけるメモリセルアレイ1は、複数のメインデータ線MDLが行方向に複数並んでおり、各メインデータ線MDLに対して、NANDユニットが設けられた構成になっている。
なお、図1に示すように、メインラッチ6のイネーブル信号MLE、反転センス回路10のイネーブル信号SLE、サブセレクトトランジスタSSELのセレクト信号は、タイミングコントローラ5から供給されるが、これに限るものではなく、その他の部分から供給されてもよい。
図3は、本発明の第1の実施形態におけるメインラッチ6の構成を示す図である。メインラッチ6は、図3に示すように、データをセンスするインバータ31及び32とからなるラッチ回路と、メインデータ線MDLからデータを取り込むMOSトランジスタ33とから構成される。なお、上記インバータ31及び32は、互いの出力が互いに入力されるようにして接続されている。
MOSトランジスタ33のゲートには、タイミングコントローラ5からイネーブル信号MLEが供給される。タイミングコントローラ5からイネーブル信号MLEが供給されると、MOSトランジスタ33はオンする。そして、メインデータ線MDLからのデータはラッチ回路でセンス・ラッチされる。インバータ31で反転されたデータがデータDATABとして、入力/出力コントローラ7へ出力される。
図4は、本発明の第1の実施形態における反転センス回路10の構成を示す図である。反転センス回路10は、図4に示すように、データをセンスするインバータ51及び52とからなるラッチ回路と、このラッチ回路をリセットするPチャネルMOSトランジスタ53と、ラッチ回路のイネーブルを制御するNチャネルMOSトランジスタ54と、ビット線BLの電圧レベルに応じた信号を出力するMOSトランジスタ55とから構成される。
また、上記ラッチ回路にラッチされたデータのメインデータ線MDLへの出力を制御するMOSトランジスタ57が設けられる。MOSトランジスタ53、54並びに57のゲートには、イネーブル信号SLEが供給される。また、ビット線BLには、(図示しない)プリチャージ電源ラインに接続されたプリチャージ用のPチャネルMOSトランジスタ56が接続される。このプリチャージ用のPチャネルMOSトランジスタ56を通じてビット線BLは、プリチャージされる。プリチャージ電源ラインに接続されたプリチャージ用のPチャネルMOSトランジスタ56を用いれば、データ読み出しに関係のないビット線BLをプリチャージせずに済むため、プリチャージに伴う消費電流を低減させることができる。
図5及び図6は、本発明の第1の実施形態のNAND型フラッシュメモリのデータ読み出し時のタイミング波形を示す図である。
図5は、データ「1」を読み出す場合を示している。図5(B)に示すように、データの読み出しを開始するときには、ビット線BLはプリチャージされ、ビット線BLの電圧はハイレベルにある。同様に、図5(D)に示すように、メインデータ線MDLはプリチャージされ、メインデータ線MDLの電圧はハイレベルにある。その後、図5(A)に示すように、選択メモリセルのワード線WLに所定電圧が印加される。このとき、選択メモリセルのデータが「1」の場合には、メモリセルのスレショルド値Vtが低いので、選択メモリセルがオンし、図5(B)に示すように、ビット線BLに電流が流れ、ビット線BLの電圧が下降していく。
図4における反転センス回路10では、イネーブル信号SLEがローレベルのときには、PチャネルMOSトランジスタ53がオンし、インバータ51及び52からなるラッチ回路がリセットされる。そして、イネーブル信号SLE(図5(C))がハイレベルになると、MOSトランジスタ54がオンし、ビット線BLの電圧レベルがMOSトランジスタ54を介してインバータ51及び52からなるラッチ回路でセンスされる。
ここで、選択メモリセルのデータが「1」の場合には、ビット線BLに電流が流れ、MOSトランジスタ55のゲート電圧が下降し、MOSトランジスタ55はオフする。このため、イネーブル信号SLEによりMOSトランジスタ54がオンすると、インバータ51及び52からなるラッチ回路には、MOSトランジスタ54を介してハイレベル信号が供給され、このハイレベル信号がインバータ51及び52でセンスされる。そして、センスされたハイレベル信号は、MOSトランジスタ57を介して、メインデータ線MDLに出力される。このため、ビット線BLに電流が流れ、ビット線BLの電圧レベルが下降するときには、図5(D)に示すように、メインデータ線MDLは、ハイレベルに維持される。なお、反転センス回路10がない場合、メインデータ線MDLは、図5(D)の点線のようにビット線BLに電流が流れ、ビット線BLの電圧レベルが下降すると、メインデータ線MDLも同様に、電流が流れ、電圧レベルが下降する。
図3におけるメインラッチ6では、イネーブル信号MLEがハイレベルになると(図5(E))、メインデータ線MDLの状態(ハイレベル)がMOSトランジスタ33に入力され、インバータ31及び32からなるラッチ回路でセンスされる。入力/出力コントローラ7へ出力されるデータDATABは、インバータ31によりメインデータ線MDLの状態をさらに反転させたデータである。これにより、図5(F)に示すように、入力/出力コントローラ7を介して外部に出力されるデータDATABがローレベルに確定する。
図6は、データ「0」を読み出す場合を示している。データの読み出しを開始するときには、図6(B)に示すように、ビット線BLはプリチャージされ、ビット線BLの電圧はハイレベルにある。同様に、図6(D)に示すように、メインデータ線MDLはプリチャージされ、メインデータ線MDLの電圧はハイレベルにある。その後、図6(A)に示すように、選択メモリセルのワード線WLに所定電圧が印加される。このとき、選択メモリセルのデータが「0」の場合には、メモリセルのスレショルド値Vtが高いので、選択メモリセルはオフし、図6(B)に示すように、ビット線BLの電圧はハイレベルに維持される。
図4における反転センス回路10では、イネーブル信号SLEがローレベルのときには、PチャネルMOSトランジスタ53がオンし、インバータ51及び52からなるラッチ回路がリセットされる。そして、イネーブル信号SLE(図6(C))がハイレベルになると、MOSトランジスタ54がオンし、ビット線BLの電圧レベルがMOSトランジスタ54を介してインバータ51及び52からなるラッチ回路でセンスされる。
ここで、選択メモリセルのデータが「0」の場合には、選択メモリセルはオフし、ビット線BLがハイレベルに維持されるので、MOSトランジスタ55はオンとなる。このため、イネーブル信号SLEによりMOSトランジスタ54がオンすると、インバータ51及び52からなるラッチ回路には、MOSトランジスタ54を介してローレベル信号が供給され、このローレベル信号がインバータ51及び52でセンスされる。そして、センスされたローレベル信号は、MOSトランジスタ57を介して、メインデータ線MDLに出力される。このため、ビット線BLに電流が流れず、ビット線BLの電圧レベルが維持されるときには、図6(D)に示すように、メインデータ線MDLは、ローレベルになる。なお、反転センス回路10がない場合、メインデータ線MDLは、図6(D)の点線のようにビット線BLに電流が流れず、ビット線BLの電圧レベルが維持されると、メインデータ線MDLも同様に、電流が流れず、電圧レベルが維持される。
図3におけるメインラッチ6では、イネーブル信号MLEがハイレベルになると(図6(E))、メインデータ線MDLの状態(ローレベル)がMOSトランジスタ33に入力され、インバータ31及び32からなるラッチ回路でセンスされる。入力/出力コントローラ7へ出力されるデータDATABは、インバータ31によりメインデータ線MDLの状態をさらに反転させたデータである。これにより、図6(F)に示すように、データDATABがハイレベルに確定する。
図5及び図6の説明から明らかなように、本発明の第1の実施形態のNAND型フラッシュメモリにおいては、反転回路10において反転させた読み出しデータをメインラッチ6においてさらに再反転させて元の読み出しデータに戻して出力させている。なお、上記再反転を行う再反転手段は、メインラッチ6におけるラッチ回路のインバータ31に限るものではなく、その他の位置にインバータ31に相当する構成を設けてもよい。すなわち、上記再反転を行うことのできるあらゆる構成を本発明は含む。
このように、本発明の第1の実施形態では、ビット線の構造を、上層階層(メインデータ線MDL)と下層階層(ビット線BL)とからなる階層構造とするようにしている。これにより、ビット線BLの寄生容量が削減され、消費電力の低減が図れる。
さらに、本発明の第1の実施形態では、図5及び図6に示したように、反転センス回路10により、上層階層(メインデータ線MDL)と、下層階層(ビット線BL)のうち、一方に電流が流れるときに他方に電流が流れないように設定している。つまり、データ「1」を読み出す場合、図5(B)に示したように、ビット線BLに電流が流れ、ビット線BLの電圧レベルが下降する。一方、データ「1」を読み出す場合、図5(D)に示すように、メインデータ線MDLには電流は流れず、メインデータ線MDLの電圧レベルはハイレベルに維持される。また、データ「0」を読み出す場合、図6(B)に示したように、ビット線BLには電流は流れず、ビット線BLの電圧レベルはハイレベルに維持される。一方、データ「0」を読み出す場合、図6(D)に示すように、メインデータ線MDLに電流が流れ、メインデータ線MDLの電圧レベルが下降していく。
本発明の第1の実施形態では、このように、上層階層(メインデータ線MDL)と下層階層(ビット線BL)のうち、一方に電流が流れるときに他方に電流が流れないようにしているので、階層間で充放電電流を平坦化し、消費電力の低減を図ると共に、充放電電流の集中による動作不具合を回避できる。
次に、本発明の第1の実施形態のNAND型フラッシュメモリにおける読み出し時の充放電電流について、図7を参照しながら考察する。
従来のNAND型メモリでは、図7(A)に示すように、メインラッチ6からビット線BLを延出し、このビット線BLに、NANDストリングを接続している。図7(A)の例では、1つのビット線BLに2048個のNANDストリングが接続されている。
図7(B)〜図7(D)は、本発明の第1の実施形態のNAND型フラッシュメモリにおいてこれと同等のものを構成した例である。この構成では、図7(D)に示すように、メインラッチ6からメインデータ線MDLが延出され、図7(C)及び図7(B)に示すように、メインデータ線MDLから、複数のビット線BLが分岐され、メインデータ線MDLと各ビット線BLとの間のそれぞれに、複数の反転センス回路10が設けられる。
この例では、メインデータ線MDLは4つのエリアに分離され、各エリアで、メインデータ線MDLから8本のビット線BLが分岐される。そして、その8本のビット線BLは、上方向と下方向に向かってそれぞれ互いに入れ子になるよう分岐される。その各ビット線BLには、図7(B)に示すように64個のNANDストリングが接続される。このような構成とすることで、(64×8×4=2048)となり、図7(A)に示した構成と同等となる。
このような構成では、図7(B)に示すように、1つのビット線BLは、64個のNANDストリングを有する。これに対して、従来では、図7(A)に示すように、1つのビット線BLは、2048個のNANDストリングを有する。よって、従来の構成に比べて、下位のビット線BLの長さは(64/2048=1/32)と短くすることが可能となり、寄生する容量もこれに応じて小さくなる。
上位のメインデータ線MDLは従来のビット線BLと同等の配線長となるが、従来の構成ではジャンクション数が2048であるのに対して、本発明の第1の実施形態では、メインデータ線MDLでのジャンクション数は36となり、ジャンクションの数が(36/2048≒1/57)となり、同様にジャンクションの寄生容量を小さくすることができる。
本発明の第1の実施形態においては、反転センス回路10により、ビット線BLとメインデータ線MDLとのうち、一方に電流が流れるときに他方に電流が流れないように電流が設定されるが、この反転センス回路10の前後での寄生容量を比較する。反転センス回路10からビット線BL側では、ジャンクションの数は64であり、反転センス回路10からメインデータ線MDL側では、ジャンクションの数は36である。よって、反転センス回路10の前後の寄生容量の比は、ジャンクションの寄生容量について考察した場合には、(64:36=1.8:1)である。また、反転センス回路10の前後で配線容量を比較すると(1:32)である。このことから、反転センス回路10の前後での寄生容量の比は、(1.8:1)(ジャンクション容量が支配的)から(1:32)(配線容量が支配的)の間で表される。
従来のビット線BLの相対寄生容量、ビット線BLの相対ジャンクション容量ともに32Cと定義すると、反転センス回路10からビット線BL側の相対寄生容量は、ビット線BLの相対ジャンクション容量(32C/32)と、ビット線BLの相対配線容量(32C/32)との和になる。すなわち、反転センス回路10からビット線BL側の相対寄生容量は、
(32C/32)+(32C/32)=2C
となる。
(32C/32)+(32C/32)=2C
となる。
反転センス回路10からメインデータ線MDL側の相対寄生容量は、メインデータ線MDLの相対ジャンクション容量(32C/57)と、メインデータ線MDLの相対配線容量(32C/4)との和になる。よって、反転センス回路10からメインデータ線MDL側の相対寄生容量は、
(32C/57)+(32C/4)=8.5625C
となる。なお、メインデータ線MDLの相対配線容量を1/4にしているのは、従来のビット線BLの1/4のピッチで配置できるため、配線容量も1/4相当であるからである。以上の結果から、本発明の第1の実施形態のNAND型フラッシュメモリにおけるビット線BLとメインデータ線MDLとの寄生容量の比は、(1:4)と考えることができる。
(32C/57)+(32C/4)=8.5625C
となる。なお、メインデータ線MDLの相対配線容量を1/4にしているのは、従来のビット線BLの1/4のピッチで配置できるため、配線容量も1/4相当であるからである。以上の結果から、本発明の第1の実施形態のNAND型フラッシュメモリにおけるビット線BLとメインデータ線MDLとの寄生容量の比は、(1:4)と考えることができる。
次に、NAND型フラッシュメモリの読み出し動作時に伴う充放電電流について、従来の構成と本発明の第1の実施形態の構成とで比較する。ここでは、図8〜図11に示す構成について比較する。
図8は、ビット線BLにNANDストリングを接続した従来の構成である。図9は、ビット線BLにNANDストリングを接続した従来の構成でデータ「0」の場合にディスチャージを行わない場合の構成である。図10は、上層のメインデータ線MDLと下層のビット線BLとに階層構造とした構成である。図11は、上層のメインデータ線MDLと下層のビット線BLとに階層構造とすると共に上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合の構成である。
なお、以下の説明では、従来のビット線BLの寄生容量を32Cとした相対容量で説明する。また、ビット線BLとメインデータ線MDLとの寄生容量の比は、前述したように、(1:4)とする。
図8(A)に示すように、ビット線BLにNANDストリングを接続した従来の構成の場合、ビット線BLの相対寄生容量を32Cとすると、図8(B)に示すように、データ「1」の場合には相対寄生容量32Cに相当する電荷を充放電し、また、データ「0」の場合には、相対寄生容量32Cに相当する電荷を充放電することになる。よって、図8(C)に示すように、データがオール「1」の場合には、読み出し時に、相対寄生容量32Cに相当する電荷量の電流が流れ、また、データがオール「0」の場合に、相対寄生容量32Cに相当する電荷量の電流が流れ、「1」のデータと「0」のデータが平均する場合も、相対寄生容量32Cに相当する電荷量の電流が流れることになる。
図9(A)に示すように、データ「0」でディスチャージを行わない構成とすると、図9(B)に示すように、データ「1」の場合には相対寄生容量32Cに相当する電荷を充放電し、データ「0」の場合には、充放電は行われない。よって、図9(C)に示すように、データがオール「1」の場合には、読み出し時に、相対寄生容量32Cに相当する電荷量の電流が流れる。また、図9(C)に示すように、データがオール「0」の場合には電流は流れず、「1」のデータと「0」のデータが平均(イーブン)する場合には、相対寄生容量16Cに相当する電荷量の電流が流れることになる。
図10(A)に示すように、ビット線の階層構造とした場合には(データ「0」でディスチャージを行わない構成とする)と、図10(B)に示すように、データ「1」の場合には、ビット線BLの寄生容量(1C)とメインデータ線MDLの寄生容量(4C)との合計で5Cに相当する電荷を充放電することになり、データ「0」の場合には、充放電は行われない。よって、図10(C)に示すように、データがオール「1」の場合には、読み出し時に、相対寄生容量5Cに相当する電荷量の電流が流れ、また、データがオール「0」の場合には電流は流れず、「1」のデータと「0」のデータが平均する場合には、相対寄生容量2.5Cに相当する電荷量の電流が流れることになる。
図11(A)に示すように、ビット線を階層構造とし、さらに、反転センス回路10により、上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合には、図11(B)に示すように、データ「1」の場合には、読み出し時に、ビット線BLで相対寄生容量1Cに相当する電荷が充放電され、メインデータ線MDLでは充放電は行われない。データ「0」の場合には、読み出し時に、メインデータ線MDLで相対寄生容量4Cに相当する電荷が充放電され、ビット線BLでは充放電は行われない。よって、図11(C)に示すように、データがオール「1」の場合には、読み出し時に、相対寄生容量1Cに相当する電荷量の電流が流れ、データがオール「0」の場合には相対寄生容量4Cに相当する電荷量の電流が流れる。また、「1」のデータと「0」のデータが平均する場合には、相対寄生容量2.5Cに相当する電荷量の電流が流れることになる。
図8〜図11に示す結果を比較すると、ビット線の階層構造とすると(図10)、従来の構成(図8及び図9)と比較して、読み出し時の寄生容量が著しく減少することがわかる。したがって、ビット線を、上層のメインデータ線MDLと下層のビット線BLとに階層構造とすると、読み出し時の消費電力の低減が図れる。
さらに、図11に示したように、上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合には、データ「1」の場合に充放電する寄生容量と、データ「0」の場合に充放電する寄生容量が平坦化される。これにより、電流のピークが相殺され、ピーク電流のばらつきが少なくなる。このため、充放電電流による電圧降下に伴う誤動作を回避できる。また、ビット線を階層構造のみとした場合と(図10)、さらに上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合(図11)とを比較すると、オール「1」の場合の充放電電流が減少する。NAND型フラッシュメモリでは、データが「1」となる頻度は高いことから、オール「1」の場合の充放電電流の減少は、全体的な消費電力の低減につながる。
<第2の実施形態>
図12は、本発明の第2の実施形態を示すものである。この実施形態は、前述の第1の実施形態と同様に、メインデータ線MDLからビット線BLを分岐して階層構造とし、メインデータ線MDLとビット線BLとの間のそれぞれに反転センス回路10を挿入している。この第2の実施形態では、さらに、メインデータ線MDLでの振幅とビット線BLでの振幅を変えるようにしている。
図12は、本発明の第2の実施形態を示すものである。この実施形態は、前述の第1の実施形態と同様に、メインデータ線MDLからビット線BLを分岐して階層構造とし、メインデータ線MDLとビット線BLとの間のそれぞれに反転センス回路10を挿入している。この第2の実施形態では、さらに、メインデータ線MDLでの振幅とビット線BLでの振幅を変えるようにしている。
すなわち、本発明の第2の実施形態では、図12(A)に示すように、ビット線BLは、ハイレベルが1.5V、ローレベルが0Vの振幅(Δ1.5V)で動作し、メインデータ線MDLは、ハイレベルが0.5V、ローレベルが0Vの振幅(Δ0.5V)で動作し、ビット線BLでの振幅に対して、メインデータ線MDLでの振幅を小振幅としている。このように、ビット線BLでの振幅に対して、メインデータ線MDLでの振幅を小振幅にするために、この実施形態では、図12(B)に示すように、反転センス回路10において、プルアップ手段により、ビット線BLを1.5Vにプリチャージして読み出しを行い、ワード線WL選択により遷移したビット線BLの状態を、反転センス回路10に用意した0.5V系のラッチ回路(インバータ51及び52)でラッチすることで、メインデータ線MDLの振幅を0.5Vとしている。すなわち、ビット線BLの状態を取り込む回路を1.5V系で駆動させ、ラッチ回路を0.5V系で駆動させることにより、電圧レベルの振幅を変換させている。
このように、ビット線BLとメインデータ線MDLとで、データを読み出すときの振幅を変えると、読み出しデータが「1」のときの充放電電流と、読み出しデータが「0」のときの充放電電流の比率を、制御することができる。
つまり、図11に示したように、本発明の第1の実施形態では、データがオール「1」の場合には、読み出し時に、ビット線BLに相対寄生容量1Cに相当する電荷量の充放電電流が流れ、データがオール「0」の場合には、メインデータ線MDLに相対寄生容量4Cに相当する電荷量の充放電電流が流れる。ここで、寄生容量Cと、電圧Vと、電荷Qとには、Q=CVの関係があり、電流は電荷を微分したものであるから、電圧Vを小さくすれば、それに応じて、充放電電流は小さくなる。
上述のように、ビット線BLの振幅(Δ1.5V)をメインデータ線MDLの振幅(Δ0.5V)に変換すると、その振幅が1/3になるため、メインデータ線MDLを流れる電流はビット線BLを流れる電流の1/3になる。
図11に示したように、本発明の第1の実施形態では、データがオール「1」の場合には、読み出し時に、ビット線BLに相対寄生容量1Cに相当する電荷量の充放電電流が流れる。また、本発明の第1の実施形態では、データがオール「0」の場合には、メインデータ線MDLに相対寄生容量4Cに相当する電荷量の充放電電流が流れる。したがって、本発明の第1の実施形態では、データがオール「1」の場合とオール「0」の場合との電流比は(1:4)である。
ここで、ビット線BLの振幅をメインデータ線MDLの振幅の1/3に変換すると、データがオール「1」の場合に、ビット線BLに相対寄生容量1Cに相当する充放電電流が流れ、データがオール「0」の場合に、(4C×(1/3)=4/3C)相当する充放電電流がメインデータ線MDL流れることになり、データがオール「1」の場合とオール「0」の場合との電流比は(1:1.33)となる。
このように、本発明の第2の実施形態では、データがオール「1」の場合とオール「0」の場合とで、電流のばらつきを小さくすることができる。
なお、ここでは、ビット線BLの振幅(1.5V)をメインデータ線MDLの振幅(0.5V)に変換しているが、振幅の変換比は、これに限定されるものではない。メインデータ線MDLの振幅がビット線BLの振幅より小振幅とするように変換するばかりでなく、ビット線BLの振幅がメインデータ線MDLの振幅より小振幅とするように変換しても良い。
<第3の実施形態>
図13は、本発明の第3の実施形態を示すものである。この実施形態は、上述の第2の実施形態と同様に、ビット線BLとメインデータ線MDLとで、データを読み出すときの振幅を変えるようにしたものである。
図13は、本発明の第3の実施形態を示すものである。この実施形態は、上述の第2の実施形態と同様に、ビット線BLとメインデータ線MDLとで、データを読み出すときの振幅を変えるようにしたものである。
この第3の実施形態では、図13(B)に示すように、ビット線BLでの振幅に対して、メインデータ線MDLでの振幅を小振幅にするために、反転センス回路10において、プルアップ手段により、ビット線BLを1.5Vにプリチャージして読み出しを行い、ワード線WL選択により遷移したビット線BLの状態を、ラッチ回路(インバータ51及び52)でラッチして、ゲート回路のMOSトランジスタ60を介して出力している。ここで、MOSトランジスタ60のゲートに与えるレベルを0.5V系の小振幅とすることで、メインデータ線MDLの振幅が0.5Vとなる。例えば、MOSトランジスタ60の閾値Vthを0.5V程度とした場合、MOSトランジスタ60のゲートに1V程度の電圧を印加すれば、メインデータ線MDLには0.5V相当の電圧が出力される。他の構成については、前述の第2の実施形態と同様である。
<第4の実施形態>
次に、本発明の第4の実施形態について説明する。図14は、本発明の第4の実施形態のNAND型フラッシュメモリの全体構成を示すものである。本発明の第4の実施形態のNAND型フラッシュメモリは、メモリセルアレイ101と、コマンドデコーダ102と、Xデコーダ及びワード線ドライバ103と、Yデコーダ104と、タイミングコントローラ105と、メインラッチ106と、入力/出力コントローラ107とを少なくとも備える。本発明の第4の実施形態におけるコマンドデコーダ102と、Xデコーダ及びワード線ドライバ103と、Yデコーダ104と、タイミングコントローラ105と、入力/出力コントローラ107とは、本発明の第1の実施形態におけるコマンドデコーダ2と、Xデコーダ及びワード線ドライバ3と、Yデコーダ4と、タイミングコントローラ5と、入力/出力コントローラ7と同様の機能を有するものであり、上記において既に説明済みであるため、その説明を省略する。
次に、本発明の第4の実施形態について説明する。図14は、本発明の第4の実施形態のNAND型フラッシュメモリの全体構成を示すものである。本発明の第4の実施形態のNAND型フラッシュメモリは、メモリセルアレイ101と、コマンドデコーダ102と、Xデコーダ及びワード線ドライバ103と、Yデコーダ104と、タイミングコントローラ105と、メインラッチ106と、入力/出力コントローラ107とを少なくとも備える。本発明の第4の実施形態におけるコマンドデコーダ102と、Xデコーダ及びワード線ドライバ103と、Yデコーダ104と、タイミングコントローラ105と、入力/出力コントローラ107とは、本発明の第1の実施形態におけるコマンドデコーダ2と、Xデコーダ及びワード線ドライバ3と、Yデコーダ4と、タイミングコントローラ5と、入力/出力コントローラ7と同様の機能を有するものであり、上記において既に説明済みであるため、その説明を省略する。
前述の第1の実施形態のメモリセルアレイ1では、メインデータ線MDLから分岐されたビット線BLは、サブセレクトトランジスタSSEL、接続ノードCN及び反転センス回路10を介してメインデータ線MDLと接続させる構成とした。これに対して、この第4の実施形態のメモリセルアレイ101では、メインデータ線MDLから分岐されたビット線BLは、(図示しない)サブセレクトトランジスタSSEL、接続ノードCN´を介してメインデータ線MDLと接続させる構成とした。そして、反転センス回路100は、メインデータ線MDLにおける所定のビット線BLの分岐点と、次の分岐点との間においてメインデータ線MDLを接続/遮断させるような態様でメインデータ線MDLと接続されている。すなわち、反転センス回路100の入力は、上記所定のビット線BLの分岐点から下流に延設されたメインデータ線MDLと接続される。反転センス回路100の出力は、自身より下流のメインデータ線MDLと接続される。なお、上記上流、下流については、メインデータ線MDLの任意の位置からメインラッチ106に向かう側を下流、メインデータ線MDLの任意の位置においてメインラッチ106から離れる側を上流と定義することとする。
また、第1の実施形態のメモリセルアレイ1では、メインデータ線MDLとビット線BLとの間に反転回路10が介在しているため、反転回路10とビット線BL((図示しない)サブセレクトトランジスタSSEL)とを接続する接続ノードCNが必要であった。しかしながら、第4の実施形態のメモリセルアレイ101では、メインデータ線MDLとビット線BLとは、(図示しない)サブセレクトトランジスタSSELを介して直接に接続されている。このため、第4の実施形態のメモリセルアレイ101における接続ノードCN´は、第1の実施形態のメモリセルアレイ1のようにメインデータ線MDLとは別個のノードとしなくてもよい。図14の第4の実施形態のメモリセルアレイ101の等価回路上は接続ノードCN´とメインデータ線MDLとは別個のノードと見えるが、図14における接続ノードCN´は、メインデータ線MDLにより構成させてもよい。また、図14に示すNAND型フラッシュメモリの等価回路を実現するその他の態様も本発明に含まれる。以下において、接続ノードCN´はメインデータ線MDLにより構成されたものとして説明する。
そして、本発明の第4の実施形態におけるNANDユニットは、(図示しない)サブセレクトトランジスタSSEL、その(図示しない)サブセレクトトランジスタSSELを介してメインデータ線MDLから分岐したビット線BLと、そのビット線BLに接続されたNANDストリング111と、メインデータ線MDLを接続/遮断させるような態様で設けられた反転センス回路100との組み合わせである。本発明の第4の実施形態では、図14に示すように、このようなNANDユニットがメインデータ線MDLに複数設けられている。この点が、本発明の第1の実施形態におけるメモリセルアレイ1と、本発明の第4の実施形態におけるメモリセルアレイ101との違いであり、その他の点においては、メモリセルアレイ1とメモリセルアレイ101とは同様である。
図15は、本発明の第4の実施形態のおけるメインラッチ106の構成を示すものである。メインラッチ106は、図15に示すように、データをセンスするインバータ131及び132とからなるラッチ回路と、データを取り込みMOSトランジスタ133とから構成される。この構成は、前述の第1の実施形態と同様である。
また、動作も前述の第1の実施形態と同様である。すなわち、本発明の第4の実施形態のNAND型フラッシュメモリにおいては、反転回路100において反転させた読み出しデータをメインラッチ106においてさらに再反転させて元の読み出しデータに戻して出力させている。なお、上記再反転を行う再反転手段は、メインラッチ106におけるラッチ回路のインバータ131に限るものではなく、その他の位置にインバータ131に相当する構成を設けてもよい。すなわち、上記再反転を行うことのできるあらゆる構成を本発明は含む。
図16は、本発明の第4の実施形態のおける反転センス回路100の構成を示すものである。反転センス回路100は、図16に示すように、データをセンスするインバータ151及び152とからなるラッチ回路と、このラッチ回路をリセットするPチャネルMOSトランジスタ153と、ラッチ回路をイネーブルに制御するNチャネルMOSトランジスタ154と、信号レベルに応じた信号を出力するMOSトランジスタ155とから構成される。この構成は、前述の第1の実施形態と同様である。また、反転センス回路100には、さらにプリチャージ用のPチャネルMOSトランジスタ156と、上記ラッチ回路にラッチされたデータのメインデータ線MDLへの出力を制御するMOSトランジスタ157と、メインデータ線MDLの接続/遮断を制御する接続制御トランジスタであるMOSトランジスタ161と、メインデータ線MDL上におけるデータの反転センス回路100への入力を制御する入力制御トランジスタであるMOSトランジスタ162とが設けられる。
上記プリチャージ用のPチャネルMOSトランジスタ156によりビット線BLは、プリチャージされる。プリチャージ用のPチャネルMOSトランジスタ156を用いれば、データ読み出しに関係のないビット線BLをプリチャージせずに済むため、プリチャージに伴う消費電流を低減させることができる。
所定のメモリセルから読み出されたデータは、(図示しない)ビット線BLから分岐点brを経てメインデータ線MDLへ移動する。所定のタイミングで入力制御トランジスタであるMOSトランジスタ162をオンさせると、そのデータに対応するハイレベル又はローレベルの信号が、MOSトランジスタ155のゲートに入力される。なお、この際、接続制御トランジスタであるMOSトランジスタ161はオフにしておく。これにより、反転センス回路100を経ずに、読み出されたデータがより下流にそのまま流れていくことはない。そして、イネーブル信号SLEがハイレベルになると、MOSトランジスタ154がオンする。
MOSトランジスタ155のゲートに入力される電圧レベルがローレベルの場合、MOSトランジスタ155はオフし、インバータ51及び52からなるラッチ回路でハイレベルがセンスされる。すなわち、MOSトランジスタ155のゲートに入力したデータがローレベルに対応するデータである場合、反転してラッチ回路でハイレベルに対応するデータとしてラッチされる。
一方、MOSトランジスタ155のゲートに入力される電圧レベルがハイレベルの場合、MOSトランジスタ155はオンし、インバータ151及び152からなるラッチ回路でローレベルがセンスされる。すなわち、MOSトランジスタ155のゲートに入力したデータがハイレベルに対応するデータである場合、反転してラッチ回路でローレベルに対応するデータとしてラッチされる。
イネーブル信号SLEがハイレベルの場合、MOSトランジスタ157はオンし、ラッチ回路でラッチされた反転されたデータがより下流のメインデータ線MDLに出力される。以上のようにして、反転センス回路100においてデータが反転される。なお、前述の第1の実施形態では、読み出されたデータは反転された状態でメインデータ線MDLに流れ出すが、第4の実施形態では、読み出されたデータは反転せずに一旦メインデータ線MDLに流れ出し、反転センス回路100において読み出されたデータは反転されてメインラッチ106へ流れていく。
図17は、図14の楕円領域Aの内部構成の一例を表す図である。図17に示すように、各反転センス回路100において、読み出し対象NANDユニット及び読み出し対象NANDユニットより上流側の接続制御トランジスタであるMOSトランジスタ161はオフされ、読み出し対象NANDユニットより下流側の接続制御トランジスタであるMOSトランジスタ161はオンされる。なお、上記説明したように、上記上流、下流については、メインデータ線MDLの任意の位置からメインラッチ106に向かう側を下流、メインデータ線MDLの任意の位置においてメインラッチ106から離れる側を上流と定義することとする。
読み出し対象NANDユニット及び読み出し対象NANDユニットより上流側の反転センス回路100のMOSトランジスタ161をオフすることで、読み出し対象NANDユニットより上流側の余分なメインデータ線MDLは電気的に切断されることになり、読み出し対象NANDユニットより上流側の配線容量による影響を低減することができる。また、読み出し対象NANDユニットより下流側の反転センス回路100のMOSトランジスタ161をオンすることで、読み出し対象NANDユニットからメインラッチ106までのデータ転送経路が形成される。
次に、本発明の第4の実施形態のNAND型フラッシュメモリにおける読み出し時の充放電電流について、図18を参照しながら考察する。
従来のNAND型メモリでは、図18(A)に示すように、メインラッチ6からビット線BLを延出し、このビット線BLに、NANDストリングを接続している。図18(A)の例では、1つのビット線BLに2048個のNANDストリングが接続されている。
図18(B)〜図18(D)は、本発明の第4の実施形態のNAND型フラッシュメモリにおいて図18(A)に示すものと同等のものを構成した例である。この構成では、図18(D)に示すように、メインラッチ106からメインデータ線MDLが延出される。メインデータ線MDLから、図18(C)に示すように、複数のビット線BLが分岐される。図18(D)に示すように、この例で、反転センス回路100は、図18(C)に示す単位毎にメインデータ線MDLに設けられ、NANDユニットを構成する。なお、どのような単位毎に反転センス回路100をメインデータ線MDL上に設けて、NANDユニットを構成させるかは、様々な態様が挙げられるが、全て本発明に含まれる。
この例では、メインデータ線MDLは4つのエリアに分離され、各エリアで、メインデータ線MDLから8本のビット線BLが分岐される。そして、その8本のビット線BLは、上方向と下方向に向かってそれぞれ互いに入れ子になるよう分岐される。その各ビット線BLには、図18(B)に示すように64個のNANDストリングが接続される。このような構成とすることで、(64×8×4=2048)となり、図18(A)に示した構成と同等となる。
このような構成では、図18(B)に示すように、1つのビット線BLは64個のストリングを有することになる。これに対して、従来は、図18(A)に示すように、1つのビット線BLは2048個のストリングを有する。よって、従来の構成に比べて、下位のビット線BLの長さは(64/2048=1/32)と短くすることが可能となり、寄生する容量も同様に小さくなる。
最も遠いエリアでデータ読み出しの選択が行われた場合には、従来と同等の配線長に、従来比で1/16のジャンクション容量が付加される。最も近いエリアでデータ読み出しの選択が行われた場合には、従来比で1/4の配線長に、従来比で1/64のジャンクション容量が付加されることになる。
本発明の第4の実施形態においては、メインデータ線MDL中に反転センス回路100を設けるようにしている。この反転センス回路100の前後で、寄生容量を比較する。
最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路100よりビット線BL側の寄生容量は、ビット線BLの寄生容量とメインデータ線MDLの寄生容量との和となる。すなわち、反転センス回路100よりビット線BL側の相対寄生容量は、ビット線BLのジャンクション容量(32C/32)と、ビット線BLの相対配線容量(32C/32)と、メインデータ線MDLのジャンクション容量(32C/64)と、メインデータ線MDLの相対配線容量(32C/4/4)との和となる。なお、メインデータ線MDLは従来のビット線BLの1/4のピッチで配置できるため、配線容量も1/4相当となる。よって、最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路100よりビット線BL側の相対寄生容量は、
(32C/32)+(32C/32)+(32C/64)+(32C/16)=4.5C
となる。
(32C/32)+(32C/32)+(32C/64)+(32C/16)=4.5C
となる。
最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路100よりメインデータ線MDL側の寄生容量は、メインデータ線MDLのジャンクション容量(3×(32C/64))と、メインデータ線MDLの相対配線容量(3×(32C/4/4))との和となる。よって、最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路100よりメインデータ線MDL側の相対寄生容量は、
(3×(32C/64))+(3×(32C/16))=7.5C
となる。
(3×(32C/64))+(3×(32C/16))=7.5C
となる。
最も近いエリアでデータ読み出しの選択が行われた場合には、反転センス回路100よりビット線BL側の相対寄生容量は、最も遠いエリアでデータ読み出しの選択が行われた場合と同様に、4.5Cとなる。また、最も近いエリアでデータ読み出しの選択が行われた場合には、反転センス回路100よりメインデータ線MDL側の相対寄生容量は、反転センス回路100よりビット線BL側の寄生容量に比べて十分に小さい。以上の結果から、本発明の第4の実施形態のNAND型フラッシュメモリにおけるビット線BLとメインデータ線MDLとの寄生容量の比は、大きくても(1:2)と考えることができる。
以上説明したように、本発明の第4の実施形態では、ビット線を階層構造とし、反転センス回路100により、上層と下層とで一方に電流が流れるときに他方に電流が流れないようしているので、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れると共に、データ「1」の場合に充放電する寄生容量と、データ「0」の場合に充放電する寄生容量が平坦化される。さらに、メインデータ線MDLから複数のビット線BLを分岐する前のメインデータ線MDL中に、反転センス回路100を設けるようにしているので、反転センス回路100の数を減少させることができる。また、本発明の第4の実施形態では、データ読み出し対象NANDユニットより上側の反転センス回路100の接続制御トランジスタであるMOSトランジスタ161をオフすることで、データ読み出し対象NANDユニットより上側の余分なメインデータ線MDLは電気的に切断して、データ読み出し対象NANDユニットより上側の配線容量による影響を低減することができる。
本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
1、101:メモリセルアレイ
2、102:コマンドデコーダ
3、103:Xデコーダ及びワード線ドライバ
4、104:Yデコーダ
5、105:タイミングコントローラ
6、106:メインラッチ
7、107:出力コントローラ
10,100:反転センス回路
BL:ビット線
CN、CN´:接続ノード
MDL:メインデータ線
2、102:コマンドデコーダ
3、103:Xデコーダ及びワード線ドライバ
4、104:Yデコーダ
5、105:タイミングコントローラ
6、106:メインラッチ
7、107:出力コントローラ
10,100:反転センス回路
BL:ビット線
CN、CN´:接続ノード
MDL:メインデータ線
Claims (13)
- 上層階層のメインデータ線と前記メインデータ線から分岐された下層階層のビット線とからなるビット線階層構造と、
前記ビット線に接続されたメモリセルと、
前記メモリセルに記憶されたデータの読み出し時に、前記メインデータ線と前記ビット線とで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定する反転センス回路と
を備えることを特徴とする不揮発性半導体メモリ装置。 - 前記メインデータ線に電流が流れたか否かを検出し、その検出結果を反転させたものを前記メモリセルに記憶されたデータとして出力する再反転手段をさらに備えたことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記反転センス回路は、
データをセンスするラッチ回路と、
前記ラッチ回路をイネーブルに制御するラッチ制御回路と、
前記ビット線の電圧レベルに応じた信号を出力する電圧レベル出力回路とからなり、
前記ラッチ回路は、前記ラッチ制御回路によりイネーブルに制御されると、前記電圧レベル出力回路が出力した前記ビット線の電圧レベルに応じた信号を反転してセンスし、その反転してセンスした前記信号を前記メインデータ線に出力することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 - 前記メインデータ線に出力された反転してセンスした前記信号を、再反転させてその再反転させた信号を前記メモリセルに記憶されたデータとして出力する再反転手段をさらに備えたことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記ビット線は、前記反転センス回路を介して前記メインデータ線から分岐されたことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記反転センス回路は、前記センスしたデータの振幅を変更して前記メインデータ線に出力する振幅変換手段をさらに含むことを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記振幅変換手段は、前記ラッチ回路の駆動電圧を振幅に応じて設定することを特徴とする請求項6に記載の不揮発性半導体メモリ装置。
- 前記振幅変換手段は、前記センスしたデータを出力する出力回路の出力レベルを振幅に応じて設定することを特徴とする請求項6に記載の不揮発性半導体メモリ装置。
- さらに、前記ビット線をプリチャージする手段を設けることを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記反転センス回路は、前記メインデータ線と前記ビット線との分岐点と、次の前記分岐点との間における前記メインデータ線を接続/遮断する接続制御手段をさらに含み、
前記電圧レベル出力回路は、前記メインデータ線を通じて取り込んだ前記ビット線の電圧レベルに基づいて、前記ビット線の電圧レベルに応じた信号を出力し、
前記ラッチ回路は、前記反転してセンスした電圧レベルに応じた信号を、前記接続制御手段よりも下流の前記メインデータ線に出力することを特徴とする請求項3に記載の不揮発性半導体メモリ装置。 - 読み出し対象のメモリセルからデータを読み出す時に、前記読み出し対象のメモリセルに接続されたビット線と、前記メインデータ線との分岐点よりもメインデータ線の上流に位置する前記接続制御手段、及び前記読み出し対象のメモリセルに接続されたビット線に対応する前記接続制御手段は、前記メインデータ線を遮断させ、
前記読み出し対象のメモリセルに接続されたビット線に対応する前記接続制御手段よりも下流に位置する前記接続制御手段は、前記メインデータ線を接続させることを特徴とする請求項10に記載の不揮発性半導体メモリ装置。 - ビット線の構造を、上層階層のメインデータ線と前記メインデータ線から分岐された下層階層のビット線とからなる階層構造とし、前記下層階層のビット線にメモリセルを接続した不揮発性半導体メモリ装置のデータ読み出し方法であって、
データ読み出し時に、前記メインデータ線を流れる電流の位相と前記ビット線を流れる電流の位相とを対にすることを特徴とする不揮発性半導体メモリ装置のデータ読み出し方法。 - 前記メインデータ線を流れる電流の位相を反転させて、その電流の位相を読み出しデータとして出力させることを特徴とする請求項12に記載の不揮発性半導体メモリ装置のデータ読み出し方法。
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JP2010153347A JP2012014820A (ja) | 2010-07-05 | 2010-07-05 | 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法 |
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JP2017079088A (ja) * | 2015-10-22 | 2017-04-27 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
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