JP2016171118A - 回路基板及びその製造方法 - Google Patents

Abstract

【課題】キャビティに収容されている電子部品の熱による不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。
【解決手段】本発明の回路基板１０では、コア基板１１のキャビティ１６に、ＭＬＣＣ１８と金属ブロック１７とが収容されている。また、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０とＢ面１１Ｂ側のビルドアップ層２０との両方で、金属ブロック１７に接続されているビア導体２１Ｄの数が、ＭＬＣＣ１８に接続されているビア導体２１Ｄの数より、多くなっている。
【選択図】図３

Description

本発明は、コア基板のキャビティに電子部品が収容されている回路基板及びその製造方法に関する。

従来、この種の回路基板として、キャビティに収容されている電子部品（例えば、積層セラミックコンデンサ（ＭＬＣＣ））が、回路基板上に実装されている電子部品（例えば、半導体素子）と、ビア導体等を介して接続されているものが知られている（例えば、特許文献１参照）。

特開２００８−１６０１４４号（段落［００３２］〜［００３５］、図１）

しかしながら、上記した従来の回路基板では、キャビティに収容されている電子部品に熱による不具合が生じることが考えられる。

本発明は、上記事情に鑑みてなされたもので、キャビティに収容されている電子部品の熱による不具合を抑えることが可能な回路基板及びその製造方法の提供を目的とする。

上記目的を達成するためなされた請求項１に係る発明は、内蔵電子部品が収容されるキャビティと金属ブロックが収容されるキャビティとを有するコア基板と、前記コア基板の表裏に積層され、かつ、前記内蔵電子部品に接続されるビア導体と前記金属ブロックに接続されるビア導体とを有するビルドアップ層と、前記コア基板の表側に積層される前記ビルドアップ層の最外部に設けられて、外付電子部品が実装される外付電子部品実装部と、を有する回路基板であって、前記内蔵電子部品として、前記外付電子部品実装部側の前記ビルドアップ層において、前記内蔵電子部品に接続される前記ビア導体の数が前記金属ブロックに接続される前記ビア導体の数よりも少ない少ビア内蔵電子部品を有する。

本発明の第１実施形態に係る回路基板の平面図 回路基板における製品領域の平面図 図２のＡ−Ａ切断面における回路基板の側断面図 コア基板の部分平面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板を含むＰｏＰの側断面図 第２実施形態の回路基板の側断面図 他の実施形態のコア基板の部分平面図 他の実施形態のコア基板の部分平面図 他の実施形態の回路基板の側断面図

［第１実施形態］
以下、本発明の第１実施形態を図１〜図１１に基づいて説明する。本実施形態の回路基板１０は、図１の平面図に示されているように、例えば、外縁部に沿った枠状の捨て領域Ｒ１を有し、その捨て領域Ｒ１の内側が正方形の複数の製品領域Ｒ２に区画されている。図２には、１つの製品領域Ｒ２が拡大して示され、その製品領域Ｒ２を対角線に沿って切断した回路基板１０の断面構造が図３に拡大して示されている。

図３に示すように、回路基板１０は、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁性部材で構成されている。コア基板１１の表側の面であるＦ面１１Ｆと、コア基板１１の裏側の面であるＢ面１１Ｂとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、キャビティ１６と複数の導電用貫通孔１４が形成されている。

導電用貫通孔１４は、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂの両面からそれぞれ穿孔しかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２との間が接続されている。

図４に示されるキャビティ１６は、直方体状の空間を有する形状をなしている。本実施形態の回路基板１０では、大きさの異なる２種類のキャビティ１６が備えられている。以下、適宜、２種類のキャビティのうち大きい方を「大キャビティ１６Ａ」といい、小さい方を「小キャビティ１６Ｂ」という。そして、小キャビティ１６Ｂには積層セラミックコンデンサ１８（以下、「ＭＬＣＣ１８」という。本発明の「内蔵電子部品」、「少ビア内蔵電子部品」に相当する）が収容され、大キャビティ１６Ａには金属ブロック１７が収容されている。

ＭＬＣＣ１８は、セラミックス製の角柱体の両端部を１対の電極３１，３１で覆った構造になっていて、ＭＬＣＣ１８の平面形状は小キャビティ１６Ｂの平面形状より一回り小さくなっている。また、図３に示すように、ＭＬＣＣ１８の厚さ（即ち、ＭＬＣＣ１８の電極３１の表裏の一方の面である第１主面３１Ｆと、表裏の他方の面である第２主面３１Ｂとの間の距離）は、コア基板１１の板厚より大きくなっていて、ＭＬＣＣ１８の各電極３１，３１の第１主面３１Ｆ，３１Ｆがコア基板１１のＦ面１１Ｆ側の導体回路層１２における最外面と面一になる一方、ＭＬＣＣ１８の各電極３１，３１の第２主面３１Ｂ，３１Ｂがコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面より僅かに外方に位置している。また、ＭＬＣＣ１８の厚さ方向の熱膨張係数は１３ｐｐｍ／℃程度である。

金属ブロック１７は、例えば銅製の直方体であって、金属ブロック１７の平面形状は、ＭＬＣＣ１８の平面形状より大きくかつ、大キャビティ１６Ａの平面形状より一回り小さくなっている。また、金属ブロック１７の厚さ（即ち、金属ブロック１７の表裏の一方の面である第１主面１７Ｆと、表裏の他方の面である第２主面１７Ｂとの間の距離）は、コア基板１１の厚さより僅かに大きく、かつ、ＭＬＣＣ１８の板厚よりも僅かに小さくなっていて、金属ブロック１７の第１主面１７Ｆがコア基板１１のＦ面１１Ｆにおける導体回路層１２の最外面及びＭＬＣＣ１８の第１主面３１Ｆと略面一になる一方、金属ブロック１７の第２主面１７Ｂがコア基板１１のＢ面１１Ｂより外方でかつコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面よりも内側となる位置に配されている。金属ブロック１７の厚さ方向の熱膨張係数は１６ｐｐｍ／℃程度である。また、金属ブロック１７の熱伝導率は３９５Ｗ／ｍＫ程度であり、ＭＬＣＣ１８の熱伝導率よりも高い。

また、金属ブロック１７の第１主面１７Ｆ及び第２主面１７Ｂ（即ち、金属ブロック１７の表裏の両面）は、算術平均粗さＲａが０．１［μｍ］〜３．０［μｍ］の粗面になっている（ＪＩＳ Ｂ ０６０１−１９９４の定義による）。

なお、金属ブロック１７と大キャビティ１６Ａの内面との間の隙間及びＭＬＣＣ１８と小キャビティ１６Ｂの内面との間の隙間には、充填樹脂１６Ｊが充填されている。また、本実施形態の回路基板１０では、コア基板１１の厚さが１８５μｍ、導体回路層１２の厚さが１８μｍ（即ち、コア基板１１の表裏の導体回路層１２，１２の最外面間の距離は２２１μｍ）、金属ブロック１７の厚さが２０５μｍ、ＭＬＣＣ１８の厚さが２２０μｍとなっている。

図３に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｂ面１１Ｂ側のビルドアップ層２０も共に、コア基板１１側から順番に、第１絶縁樹脂層２１、第１導体層２２、第２絶縁樹脂層２３、第２導体層２４とを積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。また、第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール２１Ｈ，２３Ｈが形成され、それらビアホール２１Ｈ，２３Ｈは、共にコア基板１１側に向かって徐々に縮径したテーパー状になっている。さらに、これらビアホール２１Ｈ，２３Ｈ内にめっきが充填されて複数のビア導体２１Ｄ，２３Ｄが形成されている。そして、第１絶縁樹脂層２１のビア導体２１Ｄによって、導体回路層１２と第１導体層２２との間、ＭＬＣＣ１８の各電極３１，３１と第１導体層２２との間及び金属ブロック１７と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体２３Ｄによって、第１導体層２２と第２導体層２４の間が接続されている。また、ソルダーレジスト層２５には、複数のパッド用孔が形成され、第２導体層２４の一部がパッド用孔内に位置してパッド２６になっている。

コア基板１１のＦ面１１Ｆ上のビルドアップ層２０の最外面である回路基板１０のＦ面１０Ｆにおいては、複数のパッド２６が、製品領域Ｒ２の外縁部に沿って２列に並べられた中パッド２６Ａ群と、それら中パッド２６Ａ群に囲まれた内側の領域に縦横複数列に並べられた小パッド２６Ｃ群とから構成されている。また、小パッド２６Ｃ群から本発明に係る外付電子部品実装部２６Ｊが構成されている。さらに、例えば、図２に示すように、電子部品実装部２６Ｊにおける対角線上の一端側で並んだ３つの小パッド２６Ｃと、それらの隣で前記対角線と平行に並んだ２つの小パッド２６Ｃとの計５つの小パッド２６Ｃの真下となる位置に金属ブロック１７が配され、金属ブロック１７の側方で、電子部品実装部２６Ｊにおける対角線上の２つの小パッド２６Ｃと、それらの隣の１つの小パッド２６Ｃとの計３つの小パッド２６Ｃの真下となる位置に、ＭＬＣＣ１８が配置されている。そして、それら小パッド２６Ｃ群のうち、図３に示すように、例えば３つの小パッド２６Ｃが６つのビア導体２１Ｄ，２３Ｄを介して金属ブロック１７に接続されると共に、例えば２つの小パッド２６Ｃが４つのビア導体２１Ｄ，２３Ｄを介してＭＬＣＣ１８に接続されている。

コア基板１１のＢ面１１Ｂ上のビルドアップ層２０の最外面である回路基板１０のＢ面１０Ｂでは、中パッド２６Ａより大きな大パッド２６Ｂ群が本発明に係る基板接続部を構成し、それらのうち３つの大パッド２６Ｂが６つのビア導体２１Ｄ，２３Ｄを介して金属ブロック１７に接続されると共に、２つの大パッド２６Ｂが４つのビア導体２１Ｄ，２３Ｄを介してＭＬＣＣ１８に接続されている。つまり、本実施形態の回路基板１０では、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０とＢ面１１Ｂ側のビルドアップ層２０との両方で、金属ブロック１７に接続されているビア導体２１Ｄの数が、ＭＬＣＣ１８に接続されているビア導体２１Ｄの数より、多くなっている。

また、コア基板１１のＢ面１１Ｂ側のビア導体２１Ｄでは、コア基板１１と金属ブロック１７とＭＬＣＣ１８との厚さの違いから、金属ブロック１７に接続されているビア導体２１Ｄがコア基板１１のＢ面１１Ｂ側の導体回路層１２に接続されているビア導体２１Ｄよりも僅かに長くなっていて、ＭＬＣＣ１８に接続されているビア導体２１Ｄがコア基板１１のＢ面１１Ｂ側の導体回路層１２に接続されているビア導体２１Ｄよりも僅かに短くなっている。

本実施形態の回路基板１０は、以下のようにして製造される。
（１）図５（Ａ）に示すように、コア基板１１としてエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされているものが用意される。

（２）図５（Ｂ）に示すように、コア基板１１にＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４（図３参照）を形成するためのテーパー孔１４Ａが穿孔される。

（３）図５（Ｃ）に示すように、コア基板１１のＢ面１１Ｂのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。

（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。

（５）図５（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。

（６）電解めっき処理が行われ、図６（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。

（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図６（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＢ面１１Ｂ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。

（８）図６（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザによってキャビティ１６が形成される。

（９）図６（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に張り付けられる。

（１０）ＭＬＣＣ１８及び金属ブロック１７が用意される。金属ブロック１７は、銅の板材又は銅の角材が酸液（例えば、硫酸と過酸化水素を主成分とした酸）に所定時間浸されて粗化された後、切断されて形成される。

（１１）図７（Ａ）に示すように、ＭＬＣＣ１８及び金属ブロック１７がマウンター（図示せず）によってキャビティ１６に収められる。

（１２）図７（Ｂ）に示すように、コア基板１１のＢ面１１Ｂ上の導体回路層１２上に、第１絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＢ面１１Ｂの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間及びキャビティ１６の内面とＭＬＣＣ１８との隙間に充填される。

（１３）図７（Ｃ）に示すように、テープ９０が除去される。

（１４）図７（Ｄ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間及びキャビティ１６の内面とＭＬＣＣ１８との隙間に充填される。また、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂのプリプレグから染み出てキャビティ１６の内面と金属ブロック１７との隙間及びキャビティ１６の内面とＭＬＣＣ１８との隙間に充填された熱硬化性樹脂によって前述の充填樹脂１６Ｊが形成される。

なお、第１絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。

（１５）図８（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。それら複数のビアホール２１Ｈの一部のビアホール２１Ｈは、導体回路層１２上に配置され、他の一部のビアホール２１Ｈは金属ブロック１７上及びＭＬＣＣ１８上に配置される。なお、金属ブロック１７上にビアホール２１Ｈを形成する際に、ビアホール２１Ｈの奥側に位置する金属ブロック１７の粗面の凹凸はレーザ光照射または、照射後のデスミア処理で排除されてもよい。

（１６）無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解めっき膜（図示せず）が形成される。

（１７）図８（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。

（１８）電解めっき処理が行われ、図８（Ｃ）に示すように、めっきがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。

（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図９（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続されると共に、各第１導体層２２の他の一部と金属ブロック１７又はＭＬＣＣ１８とがビア導体２１Ｄによって接続された状態になる。

（２０）上記した（１２）〜（１９）と同様の処理により、図９（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体２３Ｄによって接続された状態になる。

（２１）図９（Ｃ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。

（２２）図１０に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にテーパー状のパッド用孔が形成され、コア基板１１の表裏の各第２導体層２４のうちパッド用孔から露出した部分がパッド２６になる。

（２３）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図３に示した金属膜４１が形成される。以上で回路基板１０が完成する。なお、金属膜４１の代わりに、ＯＳＰ（プリフラックス）による表面処理をおこなっても良い。

本実施形態の回路基板１０の構造及び製造方法に関する説明は以上である。次に回路基板１０の作用効果を、回路基板１０の使用例と共に説明する。本実施形態の回路基板１０は、例えば、以下のようにして使用される。即ち、図１１に示すように、回路基板１０の有する前述の大、中、小のパッド２６Ｂ，２６Ａ，２６Ｃ上に、それら各パッドの大きさに合った大、中、小の半田バンプ２７Ｂ，２７Ａ，２７Ｃが形成される。そして、例えば、回路基板１０のＦ面１０Ｆの小パッド群と同様に配置されたパッド群を下面に有するＣＰＵ８０（本発明の「外付電子部品」に相当する）が、各製品領域Ｒ２の小半田バンプ２７Ｃ群上に搭載されて半田付けされて、第１パッケージ基板１０Ｐが形成される。このときＣＰＵ８０が有する例えば、２つのパッドが、ビア導体２１Ｄ，２３Ｄを介して回路基板１０のＭＬＣＣ１８に接続され、例えばグランド用の３つのパッドが、ビア導体２１Ｄ，２３Ｄを介して回路基板１０の金属ブロック１７に接続される。

次いで、メモリ８１を回路基板８２のＦ面８２Ｆに実装してなる第２パッケージ基板８２Ｐが、ＣＰＵ８０の上方から第１パッケージ基板１０Ｐ上に配されて、その第２パッケージ基板８２Ｐにおける回路基板８２のＢ面８２Ｂに備えるパッドに第１パッケージ基板１０Ｐにおける回路基板１０の中半田バンプ２７Ａが半田付けされてＰｏＰ８３（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ８３）が形成される。なお、ＰｏＰ８３における回路基板１０，８２の間には図示しない樹脂が充填される。

次いで、ＰｏＰ８３がマザーボード８４上に配されて、そのマザーボード８４が有するパッド群にＰｏＰ８３における回路基板１０の大半田バンプ２７Ｂが半田付けされる。このとき、マザーボード８４が有するパッドの一部が回路基板１０のうちＭＬＣＣ１８に接続されているパッド２６と半田付けされ、例えばグランド用のパッドが回路基板１０のうち金属ブロック１７に接続されているパッド２６と半田付けされる。

次に、本実施形態の回路基板１０の作用効果について説明する。ＣＰＵ８０が発熱し、その熱によりＭＬＣＣ１８が異常に加熱されると、不具合が生じることが考えられる。これに対し、本実施形態の回路基板１０では、金属ブロック１７が内蔵されているため、ＣＰＵ８０からの熱がＭＬＣＣ１８と金属ブロック１７とに分散される。さらに、ＣＰＵ８０側（コア基板１１のＦ面１１Ｆ側）のビルドアップ層２０において、金属ブロック１７に接続しているビア導体２１Ｄの数がＭＬＣＣ１８に接続しているビア導体２１Ｄの数よりも多くなっているため、ＣＰＵ８０からの熱がＭＬＣＣ１８よりも金属ブロック１７に多く伝わる。つまり、ＭＬＣＣ１８を避けて金属ブロック１７を通る放熱ルートを確保できる。これにより、ＭＬＣＣ１８に伝わる熱を抑えて、ＭＬＣＣ１８の熱による不具合を抑えることができる。

また、ＣＰＵ８０からＭＬＣＣ１８及び金属ブロック１７に伝わる熱は、回路基板１０のＢ面１０Ｂ側のビルドアップ層２０に含まれるビア導体２１Ｄ，２３Ｄを介してマザーボード８４へと放熱される。ここで、マザーボード８４側（コア基板１１のＢ面１１Ｂ側）のビルドアップ層２０においても、金属ブロック１７に接続しているビア導体２１Ｄの数がＭＬＣＣ１８に接続しているビア導体２１Ｄの数よりも多くなっているため、金属ブロック１７からマザーボード８４への放熱効率が向上する。これにより、金属ブロック１７がＣＰＵ８０からの熱を吸収しやすくなり、ＭＬＣＣ１８に伝わる熱をより抑えることができる。

ところで、回路基板１０は、ＣＰＵ８０の使用、不使用により熱伸縮を繰り返す。そして、金属ブロック１７とビルドアップ層２０の第１絶縁樹脂層２１との熱伸縮率の相違から、金属ブロック１７とビルドアップ層２０の第１絶縁樹脂層２１との間に剪断力が作用し、第１絶縁樹脂層２１と共にビア導体２１Ｄが金属ブロック１７から剥離することが懸念される。しかしながら、本実施形態の回路基板１０では、金属ブロック１７のうち第１絶縁樹脂層２１，２１で覆われている表裏の両面（第１主面１７Ｆ及び第２主面１７Ｂ）が粗面になっているので、金属ブロック１７と第１絶縁樹脂層２１，２１との剥離を抑えることができ、回路基板１０における金属ブロック１７の固定が安定する。さらに、金属ブロック１７の表面を粗面にすることで、金属ブロック１７と第１絶縁樹脂層２１，２１及びキャビティ１６内の充填樹脂１６Ｊとの接触面積が増し、金属ブロック１７から回路基板１０への放熱効率が上がる。

また、前述したように、本実施形態の回路基板１０では、金属ブロック１７がＭＬＣＣ１８より薄く、金属ブロック１７の第２主面１７Ｂに接続するビア導体２１ＤがＭＬＣＣ１８の第２主面１８Ｂに接続するビア導体２１Ｄよりも長くなっている。この結果、金属ブロック１７の第２主面１７Ｂに接続するビア導体２１Ｄのテーパーの先端径がＭＬＣＣ１８の第２主面１８Ｂに接続するビア導体２１Ｄのテーパーの先端径よりも小さくなっている。即ち、金属ブロック１７の第２主面１７Ｂとビア導体２１Ｄとの接触面積が、ＭＬＣＣ１８の第２主面１８Ｂとビア導体２１Ｄとの接触面積よりも小さくなっている。ここで、ばらつき等により金属ブロック１７が極端に薄くなると、ビア導体２１Ｄとの接触面積が問題となるが、本実施形態では、金属ブロック１７の第２主面１７Ｂに接続するビア導体２１Ｄの数がＭＬＣＣ１８の第２主面３１Ｂ，３１Ｂに接続するビア導体２１Ｄの数よりも多くなっているため、回路基板１０全体での金属ブロック１７の第２主面１７Ｂとビア導体２１Ｄとの接続の信頼性が向上される。

［第２実施形態］
図１２に示されている本実施形態の回路基板１０Ｖは、金属ブロック１７の厚さがＭＬＣＣ１８の厚さよりも大きくなっている点で上記第１実施形態と異なっている。即ち、ＭＬＣＣ１８の第２主面１８Ｂがコア基板１１のＢ面１１Ｂより外方でかつコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面よりも内側となる位置に配されている一方、金属ブロック１７の第２主面１７Ｂがコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面よりも外方に位置している。

本実施形態の回路基板１０Ｖにおいても、上記第１実施形態の回路基板１０と同様に、金属ブロック１７に接続しているビア導体２１Ｄの数がＭＬＣＣ１８に接続しているビア導体２１Ｄの数よりも多くなっていることにより、ＣＰＵ８０からマザーボード８４への金属ブロック１７を介する放熱効率が向上し、ＭＬＣＣ１８に伝わる熱を抑えて、ＭＬＣＣ１８の熱による不具合を抑えることができる。また、本実施形態によれば、コア基板１１のＢ面１１Ｂ側において、金属ブロック１７と接続するビア導体２１Ｄが比較的短くなり、金属ブロック１７の第２主面１７Ｂとビア導体２１Ｄとの接触面積が大きくなるので、金属ブロック１７の第２主面１７Ｂとビア導体２１Ｄとの接続の信頼性が向上され、金属ブロック１７からマザーボード８４への放熱効率がより向上する。

なお、本実施形態の回路基板１０では、コア基板１１の厚さが１８５μｍ、導体回路層１２の厚さが１８μｍ（即ち、コア基板１１の表裏の導体回路層１２，１２の最外面間の距離は２２１μｍ）、金属ブロック１７の厚さが２２０μｍ、ＭＬＣＣ１８の厚さが２１０μｍとなっている。
［他の実施形態］

本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）上記実施形態のビア導体２１Ｄは、ビア導体２３Ｄによって回路基板１０，１０Ｖの最外面に露出したパッド２６まで接続された状態になっていたが、例えば、ビア導体２３Ｄが接続されていない、パッド２６が設けられていない、など、ビア導体２１Ｄに接続された導体が回路基板１０，１０Ｖの最外面に露出した部分に接続されていない状態であってもよい。

（２）上記実施形態では、コア基板１１のＢ面１１Ｂ側のビルドアップ層２０において、金属ブロック１７に接続されているビア導体２１Ｄの数がＭＬＣＣ１８に接続されているビア導体２１Ｄの数よりも多かったが、ＭＬＣＣ１８に接続されているビア導体２１Ｄの数が金属ブロック１７に接続されているビア導体２１Ｄの数よりも多くてもよいし、同数であってもよい。

（３）上記実施形態では、金属ブロック１７が収容されているキャビティ１６とＭＬＣＣ１８が収容されているキャビティ１６とが異なる大きさであったが、同じ大きさであってもよい。

（４）上記実施形態では、小キャビティ１６Ｂに収容されているのがＭＬＣＣ１８であったが、ＭＬＣＣ１８ではなく、他の電子部品、例えば、コンデンサ、抵抗、サーミスタ、コイル等の受動部品のほか、ＩＣ回路等の能動部品など、であってもよい。

（５）上記実施形態では、金属ブロック１７とＭＬＣＣ１８とが別個のキャビティ１６に収容されていたが、図１３（Ａ），（Ｂ）に示すように１つのキャビティ１６にまとめて収容されていてもよい。このとき、図１３（Ｂ）に示すように、キャビティ１６内に金属ブロック１７とＭＬＣＣ１８との接触を防ぐ突起１６Ｔが形成されていてもよい。

（６）上記実施形態の金属ブロック１７は、その平面形状が長方形であったが、他の多角形状であってもよいし、円形、楕円形又は長円形であってもよい。

（７）上記実施形態の金属ブロック１７は銅製であったが、これに限られるものではなく、例えば、銅にモリブデンやタングステンを混ぜたものや、アルミニウム等であってもよい。

（８）上記実施形態では、金属ブロック１７及びＭＬＣＣ１８の厚さが、コア基板１１の板厚より大きくなっていたが、コア基板１１の板厚と同一であってもよいし、コア基板１１の板厚より小さくてもよい。

（９）上記実施形態の金属ブロック１７の表裏の面は、銅板５０を切断する前に粗化されていたが、切断後に粗化されてもよい。その場合は、金属ブロック１７の表面すべてが粗化されている状態になる。

（１０）上記実施形態では、キャビティ１６の平面形状が金属ブロック１７及びＭＬＣＣ１８の平面形状に対応した四角形をなしていたが、キャビティ１６の平面形状と金属ブロック１７及びＭＬＣＣ１８の平面形状とが異なっていてもよい。例えば、キャビティ１６の平面形状が楕円形等であってもよい。

（１１）上記実施形態では、金属ブロック１７とＭＬＣＣ１８との配置が、短辺同士が対向する配置になっていたが、図１４（Ａ）に示すように長辺同士が対向する配置であってもよいし、図１４（Ｂ）に示すように、一方（例えば、ＭＬＣＣ１８）の長辺と他方（例えば、金属ブロック１７）の短辺とが対向する配置であってもよいし、その他の配置であってもよい。

（１２）上記実施形態では、金属ブロック１７の厚さとＭＬＣＣ１８の厚さとが異なっていたが、同一であってもよい。

（１３）上記実施形態では、収容されている金属ブロック１７が１つであったが複数あってもよい。

（１４）上記実施形態では、収容されているＭＬＣＣ１８が１つであったが複数あってもよい。この場合、複数のＭＬＣＣ１８のうちの一部のみが、コア基板１１のＢ面１１Ｂ側のビルドアップ層２０において、接続されるビア導体２１Ｄの数が金属ブロック１７に接続されるビア導体２１Ｄの数よりも少ない本発明の「少ビア内蔵電子部品」になっていてもよい。なお、金属ブロック１７に最も近いＭＬＣＣ１８が「少ビア内蔵電子部品」となることが好ましい。

（１５）また、複数のＭＬＣＣ１８の全てが、「少ビア内蔵電子部品」になっていてもよい。この場合、図１５に示すように、金属ブロック１７に接続されるビア導体２１Ｄの総数が全てのＭＬＣＣ１８に接続されるビア導体２１Ｄの総数よりも多くなっていることが好ましい。なお、図１５にはＭＬＣＣ１８が２つの例が示されているが、無論のこと、ＭＬＣＣ１８が３つ以上あっても構わない。

１０，１０Ｖ 回路基板
１１ コア基板
１６ キャビティ
１６Ｊ 充填樹脂
１７ 金属ブロック
１８ ＭＬＣＣ（内蔵電子部品、少ビア内蔵電子部品）
２０ ビルドアップ層
２１ 第１絶縁樹脂層（絶縁樹脂層）
２１Ｄ ビア導体
２６Ｂ 大パッド（基板接続部）
２６Ｊ 内蔵電子部品実装部

Claims (11)

1. 内蔵電子部品が収容されるキャビティと金属ブロックが収容されるキャビティとを有するコア基板と、
   前記コア基板の表裏に積層され、かつ、前記内蔵電子部品に接続されるビア導体と前記金属ブロックに接続されるビア導体とを有するビルドアップ層と、
   前記コア基板の表側に積層される前記ビルドアップ層の最外部に設けられて、外付電子部品が実装される外付電子部品実装部と、を有する回路基板であって、
   前記内蔵電子部品として、前記外付電子部品実装部側の前記ビルドアップ層において、前記内蔵電子部品に接続される前記ビア導体の数が前記金属ブロックに接続される前記ビア導体の数よりも少ない少ビア内蔵電子部品を有する。
2. 請求項１に記載の回路基板であって、
   前記内蔵電子部品を複数備え、
   複数の前記内蔵電子部品のうち前記金属ブロックに最も近い前記内蔵電子部品が前記少ビア内蔵電子部品となっている。
3. 請求項２に記載の回路基板であって、
   複数の前記内蔵電子部品の全てが前記少ビア内蔵電子部品となっている。
4. 請求項３に記載の回路基板であって、
   前記外付電子部品実装部側の前記ビルドアップ層において、前記金属ブロックに接続される前記ビア導体の総数が全ての前記内蔵電子部品に接続される前記ビア導体の総数よりも多い。
5. 請求項１乃至４の何れか１の請求項に記載の回路基板であって、
   前記コア基板の裏側に積層される前記ビルドアップ層の最外部に設けられて、他の回路基板に接続される基板接続部を有し、
   前記基板接続部側の前記ビルドアップ層において、前記金属ブロックに接続される前記ビア導体の数が前記少ビア内蔵電子部品に接続される前記ビア導体の数よりも多い。
6. 請求項１乃至５の何れか１の請求項に記載の回路基板であって、
   前記内蔵電子部品の厚さが前記金属ブロックの厚さよりも大きく、
   前記内蔵電子部品及び前記金属ブロックの表裏の一方の面は、互いに面一に配置されている。
7. 請求項１乃至５の何れか１の請求項に記載の回路基板であって、
   前記金属ブロックの厚さが前記内蔵電子部品の厚さよりも大きく、
   前記内蔵電子部品及び前記金属ブロックの表裏の一方の面は、互いに面一に配置されている。
8. 請求項１乃至５の何れか１の請求項に記載の回路基板であって、
   前記内蔵電子部品の厚さと前記金属ブロックの厚さとが同一であり、
   前記内蔵電子部品及び前記金属ブロックの表裏の一方の面は、互いに面一に配置されている。
9. 請求項１乃至８の何れか１の請求項に記載の回路基板であって、
   前記金属ブロックの厚さ方向の熱膨張係数が、前記内蔵電子部品の厚さ方向の熱膨張係数よりも大きい。
10. 請求項１乃至９の何れか１の請求項に記載の回路基板であって、
    前記内蔵電子部品は、積層セラミックコンデンサである。
11. 内蔵電子部品が収容されるキャビティと、金属ブロックが収容されるキャビティと、を有するコア基板の表裏に、前記内蔵電子部品に接続されるビア導体と、前記金属ブロックに接続されるビア導体と、を有するビルドアップ層を積層することと、
    前記コア基板の表側に積層される前記ビルドアップ層の最外部に、外付電子部品が実装される外付電子部品実装部を設けることとを行う回路基板の製造方法であって、
    前記外付電子部品実装部側の前記ビルドアップ層において、前記内蔵電子部品としての少ビア内蔵電子部品に接続される前記ビア導体の数を前記金属ブロックに接続される前記ビア導体の数よりも少なくする。

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