JP2017033963A - 薄膜トランジスタ - Google Patents

Abstract

【課題】低電気抵抗率と優れた耐熱性とを有するＡｌ合金をゲート電極やソース・ドレイン電極とした薄膜トランジスタを提供する。
【解決手段】基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、及び前記ソース・ドレイン電極の保護膜をこの順序で有する薄膜トランジスタであって、前記酸化物半導体層がＩｎ、Ｇａ、並びにＺｎ及びＳｎの少なくとも一方と、Ｏとを含み、前記ゲート電極及び前記ソース・ドレイン電極の少なくともいずれか一方の電極がＮｉ及びＣｏからなるＡ群より選択される少なくとも１の元素と、Ｃｕ及びＧｅからなるＢ群より選択される少なくとも１の元素と、Ｌａ、Ｇｄ及びＮｄからなるＣ群より選択される少なくとも１の元素とを含むＡｌ合金であり、前記Ａ群の前記Ａｌ合金に対する総含有率が０．０５原子％以上５原子％以下、前記Ｂ群の前記Ａｌ合金に対する総含有率が０．１０原子％以上２原子％以下、かつ前記Ｃ群の前記Ａｌ合金に対する総含有率が０．１０原子％以上１原子％以下であることを特徴とする薄膜トランジスタ。
【選択図】なし

Description

本発明は、薄膜トランジスタに関し、特に、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタに関する。

Ａｌ合金は、電気抵抗率が低く、加工が容易であるなどの理由により、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、エレクトロルミネッセンスディスプレイ（ＥＬＤ：Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）、フィールドエミッションディスプレイ（ＦＥＤ：Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）、微小電気機械システム（ＭＥＭＳ：Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）ディスプレイなどのフラットパネルディスプレイ（ＦＰＤ：Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）、タッチパネル、電子ペーパーの分野で汎用されており、配線膜、電極膜、反射電極膜などの材料に利用されている。

例えば、アクティブマトリクス型の液晶ディスプレイは、スイッチング素子である薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、導電性酸化膜から構成される画素電極、および走査線や信号線を含む配線を有するＴＦＴ基板を備えており、走査線や信号線は、画素電極に電気的に接続されている。走査線や信号線を構成する配線材料には、一般に、純ＡｌやＡｌ−Ｎｄ合金の薄膜が用いられるが、これらの薄膜を画素電極と直接接触させると、絶縁性の酸化アルミニウムなどが界面に形成されて接触電気抵抗が増加する。

そこで、バリアメタル層を介さずに、画素電極を構成する導電性酸化膜を配線材料と直接接触することが可能な技術（ダイレクトコンタクト技術）を提供するため、配線材料として、Ａｌ−Ｎｉ合金や、ＮｄやＹなどの希土類元素を更に含有するＡｌ−Ｎｉ−希土類元素合金の薄膜を用いる方法が提案されている（特許文献１）。該合金を用いることにより接触電気抵抗を低く抑えたり、耐熱性を更に高めることができる。

また特許文献２及び３では、高融点金属系薄膜とＳｉ薄膜の積層構造を有るバリア層やＴｉ酸化膜から構成されるバリア層を設けることによって接触電気抵抗の低減化を図り、微細加工性に優れた配線構造や酸化物半導体層とソース・ドレイン電極等の金属配線膜との安定した界面の形成が可能である配線構造を提案している。また該金属配線膜には、電気抵抗率の低い純Ａｌが使用されている。

一方、Ａｌ合金薄膜の形成に使用されるスパッタリング法において、近年、ＦＰＤの生産性向上などに対応するため、スパッタリング工程時の成膜速度は、従来よりも高速化する傾向にある。成膜速度を速くするためには、スパッタリングパワーを大きくすることが最も簡便であるが、スパッタリングパワーを増加させると、スプラッシュ（微細な溶融粒子）などのスパッタリング不良が発生し、配線膜等に欠陥が生じるため、ＦＰＤの歩留りや動作性能が低下するなどの弊害をもたらす。

そこで、スプラッシュの発生を防止する方法が種々検討されており、特許文献４には、スパッタリングターゲットとしてＡｌ−（Ｎｉ，Ｃｏ）−（Ｃｕ，Ｇｅ）−（Ｌａ，Ｇｄ，Ｎｄ）系合金を用いた場合にスプラッシュを有効に防止できるスパッタリングターゲットとしてビッカース硬さ（ＨＶ）で３５以上であるスパッタリングターゲットが開示されている。
また、特許文献５には、Ｎｉ、Ｌａ、およびＣｕを含むＡｌ−Ｎｉ−Ｌａ−Ｃｕ系Ａｌ基合金スパッタリングターゲットを用いて成膜するときに発生するスプラッシュ、特に、初期スプラッシュを低減し得るスパッタリングターゲットとして、平均粒径が０．３μｍ以上３μｍ以下の範囲内にあるＡｌ−Ｎｉ系金属間化合物と平均粒径が０．２μｍ以上２μｍ以下のＡｌ−Ｌａ−Ｃｕ系金属間化合物の合計面積を適切なものとしたスパッタリングターゲットが開示されている。

特開２００４−２１４６０６号公報 特開２０１２−１１９６６４号公報 特開２０１２−９４８５３号公報 特開２００９−２６３７６８号公報 特開２００９−２４２９０９号公報

しかしながら、酸化物半導体層を含む薄膜トランジスタ（以下、「酸化物半導体ＴＦＴ」と称することもある。）において、ゲート電極やソース・ドレイン電極に使用される材料には、低電気抵抗率の他に、優れた耐熱性も要求される。その理由は次の通りである。

酸化物半導体ＴＦＴを製造する際、特有の高温・長時間の加熱工程を複数回経る必要がある。
酸化物半導体ＴＦＴには、例えば、図１（ａ）に示すようなＥＳＬ（Ｅｔｃｈ Ｓｔｏｐ Ｌａｙｅｒ）タイプと図１（ｃ）に示すようなＢＣＥ（Ｂａｃｋ Ｃｈａｎｎｅｌ Ｅｔｃｈｉｎｇ）タイプが存在する。
ＥＳＬタイプは、例えば図１（ｂ）に示す工程により製造されるが、そこには５つの熱処理工程（［１］ゲート絶縁膜成膜、［２］プレアニール、［３］ＥＳＬ膜成膜、［４］保護膜成膜、及び［６］ポストアニール）が存在する。
またＢＣＥタイプは、例えば図１（ｄ）に示す工程により製造されるが、そこには６つの熱処理工程（［１］ゲート絶縁膜成膜、［２］プレアニール、［４］保護膜成膜、［５］回復アニール、［４’］保護膜成膜、及び［６］ポストアニール）が存在する。

このため、ゲート電極及びソース・ドレイン電極の少なくともいずれか一方に使用される材料には、このような高温・長時間・複数回の加熱工程に耐え得る優れた耐熱性が求められる。

さらに酸化物半導体ＴＦＴに使用されるゲート電極及びソース・ドレイン電極の少なくともいずれか一方に使用される材料には、電気信号の遅延を起こさせないために、低い電気抵抗率が要求される。
低い電気抵抗率を有する材料として、純Ａｌが挙げられる。しかしながら純Ａｌは耐熱性が不十分であり、純Ａｌの薄膜が前述の高温・長時間・複数回の加熱工程に置かれると、Ａｌの結晶粒が成長し、薄膜の表面が粗くなる。薄膜の表面が粗くなると、該薄膜の上層に形成される薄膜の表面も粗くなり、保護膜の段差被覆性が不十分となる。この段差被覆性不十分箇所を通じて水素が拡散し、酸化物半導体層へ達することで、酸化物半導体ＴＦＴの性能が悪化する。

すなわち、本発明は上記事情に鑑みてなされたものであり、低電気抵抗率と優れた耐熱性とを有するＡｌ合金をゲート電極やソース・ドレイン電極とした薄膜トランジスタを提供することを目的とする。

本発明者らは、鋭意研究を重ねた結果、ゲート電極やソース・ドレイン電極を特定の組成であるＡｌ合金とし、酸化物半導体層をＩｎ、Ｇａ、並びにＺｎ及びＳｎの少なくともいずれか一方とＯとを含むものとすることにより上記課題を解決できることを見出し、本発明を完成するに至った。

すなわち、本発明は、以下の［１］〜［３］に係るものである。
［１］ 基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、及び前記ソース・ドレイン電極の保護膜をこの順序で有する薄膜トランジスタであって、
前記酸化物半導体層がＩｎ、Ｇａ、並びにＺｎ及びＳｎの少なくとも一方と、Ｏとを含み、
前記ゲート電極及び前記ソース・ドレイン電極の少なくともいずれか一方の電極がＮｉ及びＣｏからなるＡ群より選択される少なくとも１の元素と、Ｃｕ及びＧｅからなるＢ群より選択される少なくとも１の元素と、Ｌａ、Ｇｄ及びＮｄからなるＣ群より選択される少なくとも１の元素とを含むＡｌ合金であり、
前記Ａ群の前記Ａｌ合金に対する総含有率が０．０５原子％以上５原子％以下、
前記Ｂ群の前記Ａｌ合金に対する総含有率が０．１０原子％以上２原子％以下、かつ
前記Ｃ群の前記Ａｌ合金に対する総含有率が０．１０原子％以上１原子％以下であることを特徴とする薄膜トランジスタ。
［２］ 前記Ａｌ合金がＮｉ、Ｃｕ及びＬａを含有し、
前記Ｎｉの前記Ａｌ合金に対する含有率が０．０５原子％以上５原子％以下、
前記Ｃｕの前記Ａｌ合金に対する含有率が０．１０原子％以上２原子％以下、及び
前記Ｌａの前記Ａｌ合金に対する含有率が０．１０原子％以上１原子％以下であることを特徴とする前記［１］に記載の薄膜トランジスタ。
［３］ 前記酸化物半導体層が、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｓｎ−ＯまたはＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏである前記［１］または［２］に記載の薄膜トランジスタ。

本発明によれば、ゲート電極及びソース・ドレイン電極の少なくともいずれか一方に使用されるＡｌ合金が耐熱性に優れることから、Ａｌ結晶粒の成長が起点となって生じる酸化物半導体ＴＦＴの性能悪化を防止することができる。また該Ａｌ合金は低電気抵抗率を有することから、電気信号の遅延を防止することができる。すなわち、本発明によれば性能良好な酸化物半導体ＴＦＴを製造することができる。

図１（ａ）は、酸化物半導体ＴＦＴのＥＳＬタイプを説明するための概略断面図であり、図１（ｂ）は、該ＥＳＬタイプの製造工程の一例を示すフロー図であり、図１（ｃ）は、酸化物半導体ＴＦＴのＢＣＥタイプを説明するための概略断面図であり、図１（ｄ）は、該ＢＣＥタイプの製造工程の一例を示すフロー図である。 図２は、試験例１−１の純Ａｌゲート電極の第一加熱工程後の断面のＳＥＭ写真である。 図３は、試験例１−１の純Ａｌゲート電極の第二加熱工程後の断面のＳＥＭ写真である。 図４は、試験例１−２の純Ａｌゲート電極の第一加熱工程後の断面のＳＥＭ写真である。 図５は、試験例１−２の純Ａｌゲート電極の第二加熱工程後の断面のＳＥＭ写真である。 図６は、試験例２−１のＡｌ−Ｎｉ−Ｃｕ−Ｌａ合金ゲート電極の第二加熱工程後の断面のＳＥＭ写真である。 図７は、試験例２−２のＡｌ−Ｎｉ−Ｃｕ−Ｌａ合金ゲート電極の第二加熱工程後の断面のＳＥＭ写真である。 図８は、試験例３のＡｌ−Ｎｉ−Ｃｕ−Ｌａ合金層の電気抵抗率と熱処理温度との関係を表すグラフである。

本発明の薄膜トランジスタ（ＴＦＴ）は、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、及び前記ソース・ドレイン電極の保護膜をこの順序で有し、前記酸化物半導体層がＩｎ、Ｇａ、並びにＺｎ及びＳｎの少なくとも一方と、Ｏとを含み、かつ前記ゲート電極及び前記ソース・ドレイン電極の少なくともいずれか一方の電極が特定の組成のＡｌ合金であることを特徴とする。

＜ゲート電極及びソース・ドレイン電極＞
ゲート電極及びソース・ドレイン電極の少なくともいずれか一方の電極はＡｌ合金である。
該Ａｌ合金はＮｉ及びＣｏからなるＡ群より選択される少なくとも１の元素と、Ｃｕ及びＧｅからなるＢ群より選択される少なくとも１の元素と、Ｌａ、Ｇｄ及びＮｄからなるＣ群より選択される少なくとも１の元素とを含むＡｌ合金である。Ａ群〜Ｃ群の元素を含むことにより、耐熱性が優れ、低い電気抵抗率を得ることができる。
Ａｌ合金に含まれるＡ群、Ｂ群及びＣ群の含有率は、Ａｌ合金に対するＡ群の総含有率が０．０５原子％以上５原子％以下、Ｂ群の総含有率が０．１０原子％以上２原子％以下、かつＣ群の総含有率が０．１０原子％以上１原子％以下である。
Ａ群、Ｂ群及びＣ群を上記下限とすることにより、Ａｌ結晶粒の成長が起点となって生じるＴＦＴの性能悪化の防止効果を有効に発揮させることができる。また、上記上限とすることにより、Ａｌ合金薄膜の低い電気抵抗率を維持することができる。

Ａ群の総含有率は好ましくは０．１原子％以上であり、より好ましくは０．２原子％以上である。一方、好ましくは４原子％以下であり、より好ましくは３原子％以下である。

Ｂ群の総含有率は好ましくは０．２原子％以上であり、より好ましくは０．３原子％以上である。一方、好ましくは１．５原子％以下であり、より好ましくは１原子％以下である。

Ｃ群の総含有率は好ましくは０．２原子％以上であり、より好ましくは０．３原子％以上である。一方、好ましくは０．８原子％以下であり、より好ましくは０．６原子％以下である。

ＮｉとＣｏは共に添加に伴う低電気抵抗と耐熱性の向上という性質を有することから、Ａ群としてＮｉ及びＣｏの少なくとも１の元素が含まれていればよい。
ＣｕとＧｅは共に添加に伴い結晶粒の成長を抑制するという性質を有することから、Ｂ群としてＣｕ及びＧｅの少なくとも１の元素が含まれていればよい。
Ｌａ、Ｇｄ及びＮｄはいずれも添加に伴い耐熱性を向上させるという性質を有することから、Ｃ群としてＬａ、Ｇｄ及びＮｄから選ばれる少なくとも１の元素が含まれていればよい。

中でも、Ａｌ合金は、Ｎｉ、Ｃｕ及びＬａを含有し、Ａｌ合金に対するＮｉの含有率が０．０５原子％以上５原子％以下、Ｃｕの含有率が０．１０原子％以上２原子％以下、及びＬａの含有率が０．１０原子％以上１原子％以下であることがより好ましい。
Ｎｉ、Ｃｕ及びＬａを上記下限とすることにより、Ａｌ結晶粒の成長が起点となって生じるＴＦＴの性能悪化の防止効果を一層有効に発揮させることができる。また、上記上限とすることにより、Ａｌ合金薄膜の低い電気抵抗率を維持することができる。

Ｎｉは０．０５原子％以上５原子％以下とすることが好ましく、より好ましくは０．１原子％以上、さらに好ましくは０．２原子％以上である。一方、より好ましくは４原子％以下、さらに好ましくは３原子％以下である。

Ｃｕは０．１０原子％以上２原子％以下とすることが好ましく、より好ましくは０．２原子％以上、さらに好ましくは０．３原子％以上である。一方、より好ましくは１．５原子％以下、さらに好ましくは１原子％以下である。

Ｌａは０．１０原子％以上１原子％以下とすることが好ましく、より好ましくは０．２原子％以上、さらに好ましくは０．３原子％以上である。一方、より好ましくは０．８原子％以下、さらに好ましくは０．６原子％以下である。

上記Ａｌ合金が低電気抵抗率を有しつつも、耐熱性に優れているのは次のような理由からであると考えられる。
Ａ群（Ｎｉ，Ｃｏ）、Ｂ群（Ｃｕ，Ｇｅ）、Ｃ群（Ｌａ，Ｇｄ，Ｎｄ）を構成する元素はいずれも該元素の含有率の増加に対する電気抵抗率の増加率が小さい元素である。そのため、Ａｌ合金全体の低電気抵抗率を維持しながらも、Ａ群〜Ｃ群の元素の含有率を高くすることができる。
特にＮｉ、Ｃｕ及びＬａはいずれも、該元素の含有率の増加に対する電気抵抗率の増加率がより小さい元素であることから、Ａｌ合金全体の低電気抵抗率を維持しながらも、Ｎｉ、Ｃｕ及びＬａの含有率をより高くすることができる。

また、スパッタリング法によりＡｌ合金を形成する場合、スパッタリング法によって形成された後のＡ群、Ｂ群及びＣ群の元素は固溶状態に有る。一回目の加熱工程ではこれらが固溶強化し、かつＡｌ結晶粒成長を抑制することによって、薄膜の平坦性を維持できる。この一回目の加熱工程によってＡ群、Ｂ群及びＣ群の元素はＡｌと金属間化合物を形成する。
この金属間化合物が二回目以降の加熱工程では析出強化し、かつＡｌ結晶粒成長を抑制することにより、薄膜の平坦性（平均粗さＲａが小さい状態）を維持できる。その結果として、ＴＦＴの性能悪化を防止することができ、性能良好なＴＦＴを製造することができるものと考えられる。

Ａ群、Ｂ群及びＣ群を含むＡｌ合金の例としては、Ａｌ−Ｎｉ−Ｃｕ−Ｌａ合金、Ａｌ−Ｎｉ−Ｃｕ−Ｇｄ合金、Ａｌ−Ｎｉ−Ｃｕ−Ｎｄ合金、Ａｌ−Ｎｉ−Ｇｅ−Ｌａ合金、Ａｌ−Ｎｉ−Ｇｅ−Ｇｄ合金、Ａｌ−Ｎｉ−Ｇｅ−Ｎｄ合金、Ａｌ−Ｃｏ−Ｃｕ−Ｌａ合金、Ａｌ−Ｃｏ−Ｃｕ−Ｇｄ合金、Ａｌ−Ｃｏ−Ｃｕ−Ｎｄ合金、Ａｌ−Ｃｏ−Ｇｅ−Ｌａ合金、Ａｌ−Ｃｏ−Ｇｅ−Ｇｄ合金、Ａｌ−Ｃｏ−Ｇｅ−Ｎｄ合金が挙げられる。これらの中でもＡｌ−Ｎｉ−Ｃｕ−Ｌａ合金が特に好ましい。

Ａｌ合金はゲート電極及びソース・ドレイン電極の少なくともいずれか一方の電極に用いられる。ゲート電極及びソース・ドレイン電極は共に前記Ａｌ合金であることが耐熱性の点からより好ましい。ゲート電極及びソース・ドレイン電極は共にＡｌ合金である場合、その組成は同一でも異なっていてもよいが、その後の熱処理温度の点からゲート電極の方が低抵抗であることがより好ましい。

また、該Ａｌ合金の上にＭｏ薄膜を形成したものをゲート電極としてもよい。Ｍｏ薄膜はＭｏ単層でもＭｏを含む積層膜でもよく、スパッタリング法等の通常用いられる方法により形成することができる。
Ｍｏ薄膜の膜厚は１００〜５００μｍであることが電気抵抗の点から好ましく、２００〜３００μｍがより好ましい。膜厚はスパッタリングを行う時間や電流値を調整することにより変えることができる。また該膜厚は段差測定やＳＥＭ観察により測定することができる。

Ａｌ合金以外のソース・ドレイン電極としては、従来一般に用いられるものを用いることができる。中でも、Ｍｏ膜、Ｍｏ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｔｉ膜、Ｔｉ合金膜、及びそれらを積層した積層膜等が耐食性や接触抵抗の点から好ましい。
これらの膜はスパッタリング法により成膜することができる。

Ａｌ合金以外のゲート電極としては、従来一般に用いられるものを用いることができる。中でも、耐熱性、抵抗率の点から純Ｍｏ薄膜、Ｍｏ／Ａｌ／Ｍｏ、Ｃｕ／Ｍｏ、Ｃｕ／Ｔｉ等が好ましい。
これらの膜はスパッタリング法により成膜することができる。

Ａｌ合金がゲート電極に用いられる場合、スパッタリング法や蒸着法等の、公知の方法により形成することができる。スパッタリング法の場合、当該ゲート電極と同じ組成のスパッタリングターゲットを用いることで形成することができる。スパッタリング法としては、ＤＣスパッタリング法、ＲＦスパッタリング法等が好ましく用いられる。
Ａｌ合金がソース・ドレイン電極に用いられる場合、酸化物半導体層上にスパッタリング法や蒸着法等の、公知の方法により形成することができる。スパッタリング法の場合、当該ソース・ドレイン電極と同じ組成のスパッタリングターゲットを用いることで形成することができる。スパッタリング法としては、ＤＣスパッタリング法、ＲＦスパッタリング法等が好ましく用いられる。

ゲート電極及びソース・ドレイン電極の組成はＩＣＰ分析により測定することができる。

ゲート電極は厚さが１００〜５００μｍであることが電気抵抗の点から好ましく、１５０〜３５０μｍがより好ましい。スパッタリング法の場合、スパッタリングを行う時間や電流値を調整することにより、膜厚を変えることができる。
ソース・ドレイン電極は厚さが１００〜４００μｍであることが電気抵抗の点から好ましく、１５０〜２５０μｍがより好ましい。スパッタリング法の場合、スパッタリングを行う時間や電流値を調整することにより、膜厚を変えることができる。
ゲート電極及びソース・ドレイン電極の厚さはＳＥＭ観察や段差計により測定することができる。

＜酸化物半導体層＞
酸化物半導体層はＩｎ、Ｇａ、並びにＺｎ及びＳｎの少なくとも一方と、Ｏとを含む。すなわち、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｓｎ−ＯまたはＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏであることが好ましい。Ｓｎを含むことによって、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液に晒されても、酸化物半導体層のエッチングが抑制され、酸化物半導体層表面のダメージを抑制できることからより好ましい。

酸化物半導体層は厚さが２０〜１００μｍであることがＴＦＴ特性や膜厚保の均一性の点から好ましく、３０〜５０μｍがより好ましい。スパッタリング法の場合、スパッタリングを行う時間や電流値を調整することにより、膜厚を変えることができる。
酸化物半導体層の厚さは段差測定やＳＥＭ観察により測定することができる。

＜基板＞
基板は通常用いられるものを使用することができ、例えば、透明基板や、Ｓｉ基板、ステンレス等の薄い金属板、ＰＥＴフィルム等の樹脂基板等が挙げられる。中でも、透明度の点からガラス基板、石英等が好ましく、無アルカリガラス基板、高歪点ガラス基板、ソーダライムガラス基板等を挙げることができる。
基板の厚みは０．３ｍｍ〜１．０ｍｍが加工性の点から好ましい。

＜ゲート絶縁膜及び保護膜＞
ゲート絶縁膜及び保護膜はいずれも、単層であっても２層以上であってもよく、従来一般に用いられるものを用いることができる。例えばシリコン酸化膜（ＳｉＯｘ膜）、シリコン窒化膜（ＳｉＮｘ膜）、Ａｌ_２Ｏ_３やＹ_２Ｏ_３等の酸化物、これらの積層膜等が挙げられるが、２層以上の場合には、１層目と２層目以降とは異なる成分の膜であることが好ましい。

単層の場合、または２層以上の場合の１層目（ゲート電極又はソース・ドレイン電極と直接接合する層）は、ＳｉＯｘ膜であることが光ストレス耐性をより向上できることから好ましい。
ＳｉＯｘ膜における水素濃度は３原子％以下が好ましい。

ゲート絶縁膜または保護膜が２層以上である場合、酸化物半導体と直接接触するゲート絶縁膜または保護膜は、ＳｉＯｘ膜が含有水素量の点から好ましい。
ＳｉＯｘ膜における水素濃度は４．５原子％以下が好ましい。

保護膜を有することによりＴＦＴの静特性を劣化させることなく、パターニング等のエッチングで用いられる過酸化水素水にフッ化物を含んだエッチング液等によるダメージを抑制できる。すなわち、酸化物半導体層の膜厚が均一でかつ静特性とストレス耐性の良好なＴＦＴを得ることができる。

ゲート絶縁膜及び保護膜はいずれも通常用いられる方法により形成することができるが、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等が挙げられる。
例えばゲート絶縁膜の場合、ＳｉＨ_４ガスやＮ_２ＯガスをキャリアガスとしてプラズマＣＶＤ法を行い、ＳｉＯｘ膜を成膜することが好ましい。
また例えば保護膜の場合、同様にＳｉＨ_４ガスやＮ_２ＯガスをキャリアガスとしてプラズマＣＶＤ法を行い、ＳｉＯｘ膜を成膜し、最上層はＳｉＮｘ膜を成膜することが好ましい。

ゲート絶縁膜は厚さが５０〜３００μｍであることが薄膜トランジスタの静電容量の点から好ましく、１００〜２５０μｍがより好ましい。ゲート絶縁膜が２層以上の積層膜である場合には、合計の膜厚が上記範囲であることが好ましい。
ＣＶＤ法の場合、成膜時間を調整することにより、膜厚を変えることができる。
ゲート絶縁膜の厚さは光学測定もしくは段差測定、ＳＥＭ観察により測定することができる。

保護膜は厚さが１００〜５００μｍであることが好ましく、２５０〜３００μｍがより好ましい。保護膜が２層以上の積層膜である場合には、合計の膜厚が上記範囲であることが好ましい。
ＣＶＤ法の場合、成膜時間を調整することにより、膜厚を変えることができる。
保護膜の厚さは光学測定もしくは段差測定、ＳＥＭ観察により測定することができる。

＜薄膜トランジスタの製造方法＞
本発明に係る薄膜トランジスタは、ＢＣＥ型やＥＳＬ型に限らず、従来と同様の方法及び条件にて製造することができる。ＢＣＥ型ＴＦＴは、ＥＳＬ型ＴＦＴと比べてマスク形成工程数が少なく、十分にコストを削減することができる。また、エッチストッパー層とソース・ドレイン電極のオーバーラップ部分がないため、ＥＳＬ型ＴＦＴよりも小型化が可能である。

ＴＦＴは通常の方法により製造することができる。ＴＦＴの製造方法の一例を図１（ｂ）、図１（ｄ）及び実施例に記載するが、これらに限定されない。
すなわち、図１（ｂ）及び図１（ｄ）における製造方法は以下のとおりである。
基板上にスパッタリング法等によりゲート電極を形成し、パターニングを行った後、ＣＶＤ法等によりゲート絶縁膜を成膜する。パターニングは通常の方法で行うことができる。また、ゲート絶縁膜の成膜において加熱される。
次いで、スパッタリング法等により酸化物半導体層を成膜し、パターニングを行う。その後、プレアニール処理を行い、ＥＳＬ型ＴＦＴの場合にはＥＳＬ層の成膜とパターニングを行う。
続いてスパッタリング法等によりソース・ドレイン電極を形成してパターニングを行った後、保護膜を成膜する。該保護膜の成膜においても加熱がなされる。ＢＣＥ型ＴＦＴの場合には、回復アニールを行った後、再度保護膜の成膜を行う。
その後コンタクトホールのエッチングを行い、ポストアニール処理をすることでＴＦＴを得ることができる。

以下に、実施例及び比較例を挙げて本発明をさらに具体的に説明するが、本発明は、これらの実施例に限定されるものではない。
［試験例１−１］
ガラス基板（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極として純Ａｌ膜を２００ｎｍ、その上層にＭｏ薄膜１００ｎｍを成膜し、その後ゲート絶縁膜としてＳｉＯｘ膜（膜厚２５０ｎｍ）を成膜した。ゲート絶縁膜の成膜時に加熱を伴うことから、これを「第一加熱工程」と呼ぶ。純Ａｌ膜、Ｍｏ薄膜、ＳｉＯｘ膜の成膜条件は以下のとおりである。

（純Ａｌ膜成膜条件）
成膜法：ＤＣスパッタリング法
装置：アルバック社製、ＣＳ−２００
スパッタリングターゲット：純Ａｌ
成膜温度：室温
成膜パワー：３００Ｗ

（Ｍｏ薄膜成膜条件）
成膜法：ＤＣスパッタリング法
装置：アルバック社製、ＣＳ−２００
スパッタリングターゲット：純Ａｌ
成膜温度：室温
成膜パワー：３００Ｗ

（ＳｉＯｘ膜成膜条件）
成膜法：プラズマＣＶＤ法
装置：サムコ社製、ＰＤ−２２０ＮＬ
キャリアガス：ＳｉＨ_４、Ｎ_２Ｏ
成膜温度：３２０℃
成膜時間：１８分

第一加熱工程後の断面のＳＥＭ写真を図２に示した。その結果、純Ａｌゲート電極（ｐｕｒｅ Ａｌ（２００ｎｍ））のＡｌの結晶粒が成長し、薄膜の表面が粗くなり、該薄膜の上層のＭｏ薄膜（Ｍｏ（１００ｎｍ））、ゲート絶縁膜（Ｇａｔｅ ｉｎｓｕｌａｔｏｒ ＳｉＯｘ）の表面も粗くなっていることが分かった。なお、図２中の酸化物半導体層（Ａｃｔｉｖｅ）及び保護膜（Ｃ ｐｒｏｔｅｃｔｉｖｅ ｌａｙｅｒ）はＳＥＭ観察用に試験的に成膜したものであり、ＴＦＴ用の酸化物半導体層及び保護膜とは異なる。

次いで、酸化物半導体層として、Ｇａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜を下記条件で４０ｎｍの膜厚で成膜した。その後大気雰囲気下３５０℃、１時間のプレアニール処理を行った。該プレアニール処理を「第二加熱工程」と呼ぶ。
第二加熱工程後の断面のＳＥＭ写真を図３に示した。その結果、純Ａｌゲート電極（ｐｕｒｅ Ａｌ（２００ｎｍ））、Ｍｏ薄膜（Ｍｏ（１００ｎｍ））、ゲート絶縁膜（Ｇａｔｅ ｉｎｓｕｌａｔｏｒ ＳｉＯｘ）、酸化物半導体層（Ａｃｔｉｖｅ）のいずれの表面も粗いままであることが確認された。なお、図３中の保護膜（Ｃ ｐｒｏｔｅｃｔｉｖｅ ｌａｙｅｒ）はＳＥＭ観察用に試験的に成膜したものであり、ＴＦＴ用の保護膜とは異なる。

（酸化物半導体層形成条件）
成膜法：ＤＣスパッタリング法
装置：アルバック社製、ＣＳ２０００
スパッタリングターゲット：Ｇａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４（原子比）
成膜温度：室温

（試験例１−２）
ゲート絶縁膜を、第１層（ゲート電極と直接接合する層）が膜厚１００ｎｍのＳｉＯｘ膜、第２層が膜厚１５０ｎｍのＳｉＮｘ膜である、ＳｉＯｘ／ＳｉＮｘ積層膜とするために、成膜条件としてキャリアガスを、Ｎ_２ＯをＮＨ_３とした以外は試験例１−１と同様にし、第一加熱工程を行った。

第一加熱工程後の断面のＳＥＭ写真を図４に示した。
その結果、純Ａｌゲート電極（ｐｕｒｅ Ａｌ（２００ｎｍ））のＡｌの結晶粒が成長し、薄膜の表面が粗くなり、該薄膜の上層のＭｏ薄膜（Ｍｏ（１００ｎｍ））、ゲート絶縁膜（Ｇａｔｅ ｉｎｓｕｌａｔｏｒ ＳｉＯｘ）の表面も粗くなっていることが分かった。なお、図４中の酸化物半導体層（Ａｃｔｉｖｅ）及び保護膜（Ｃ ｐｒｏｔｅｃｔｉｖｅ ｌａｙｅｒ）はＳＥＭ観察用に試験的に成膜したものであり、ＴＦＴ用の酸化物半導体層及び保護膜とは異なる。

次いで、試験例１−１と同様に同じ組成の酸化物半導体層を成膜し、同条件でプレアニール処理（第二加熱工程）を行った。
第二加熱工程後の断面のＳＥＭ写真を図５に示した。その結果、純Ａｌゲート電極（ｐｕｒｅ Ａｌ（２００ｎｍ））、Ｍｏ薄膜（Ｍｏ（１００ｎｍ））、ゲート絶縁膜（Ｇａｔｅ ｉｎｓｕｌａｔｏｒ ＳｉＯｘ）、酸化物半導体層（Ａｃｔｉｖｅ）のいずれの表面も粗いままであることが確認された。なお、図５中の保護膜（Ｃ ｐｒｏｔｅｃｔｉｖｅ ｌａｙｅｒ）はＳＥＭ観察用に試験的に成膜したものであり、ＴＦＴ用の保護膜とは異なる。

（試験例２−１）
ゲート電極をＡｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ組成のスパッタリングターゲットを用い、成膜時間を変更した以外は試験例１−１と同様にし、第一加熱工程及び第二加熱工程を行った。第二加熱工程後の断面のＳＥＭ写真を図６に示した。
その結果、Ａｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金層で金属間化合物が形成し、Ａｌの結晶粒成長が抑制され、薄膜の表面の平坦性が維持されていることが確認された。そして、該薄膜の上層のＭｏ薄膜（Ｍｏ（１００ｎｍ））、ゲート絶縁膜（Ｇａｔｅ ｉｎｓｕｌａｔｏｒ ＳｉＯｘ）、酸化物半導体層（Ａｃｔｉｖｅ）の表面の平坦性も維持されていることが確認された。なお、図６中の保護膜（Ｃ ｐｒｏｔｅｃｔｉｖｅ ｌａｙｅｒ）はＳＥＭ観察用に試験的に成膜したものであり、ＴＦＴ用の保護膜とは異なる。

（試験例２−２）
ゲート絶縁膜を試験例１−２と同じＳｉＯｘ／ＳｉＮｘ積層膜とした以外は試験例２−１と同様にし、第一加熱工程及び第二加熱工程を行った。第二加熱工程後の断面のＳＥＭ写真を図７に示した。
その結果、Ａｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金層で金属間化合物が形成し、Ａｌの結晶粒成長が抑制され、薄膜の表面の平坦性が維持されていることが確認された。そして、該薄膜の上層のＭｏ薄膜（Ｍｏ（１００ｎｍ））、ゲート絶縁膜（Ｇａｔｅ ｉｎｓｕｌａｔｏｒ ＳｉＯｘ／ＳｉＮｘ）、酸化物半導体層（Ａｃｔｉｖｅ）の表面の平坦性も維持されていることが確認された。なお、図７中の保護膜（Ｃ ｐｒｏｔｅｃｔｉｖｅ ｌａｙｅｒ）はＳＥＭ観察用に試験的に成膜したものであり、ＴＦＴ用の保護膜とは異なる。

（試験例３）
試験例２−１及び試験例２−２で用いたのと同じＡｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金の薄膜（膜厚２００ｎｍ）について、大気雰囲気下、２００℃、２５０℃、３００℃及び３５０℃で６０分間熱処理を行った。熱処理後の電気抵抗率を各々測定した。測定条件は下記に示す。

（電気抵抗率測定条件）
測定法：直流４端子法
装置：日置電機社製、ミリオームハイテスタ３５４０
測定雰囲気：大気
測定温度：室温

電気抵抗率と熱処理温度の関係を図８に示した。
その結果、熱処理を行わない場合（２５℃）に比べて、２５０℃以上の熱処理を行うことによって、約４μΩ・ｃｍあるいはそれ以下の低い電気抵抗率が得られた。

（比較例１）
ガラス基板（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極として純Ａｌ膜を２００ｎｍ、その上層にＭｏ薄膜１００ｎｍを成膜し、その後ゲート絶縁膜としてＳｉＯｘ膜（膜厚２５０ｎｍ）を成膜した。次いで、酸化物半導体層として、Ｇａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜を４０ｎｍの膜厚で成膜した。
純Ａｌ膜、Ｍｏ薄膜、ＳｉＯｘ膜及び、酸化物半導体層の成膜条件は、いずれも試験例１−１と同様である。
次にソース・ドレイン電極を形成した。具体的には、純Ｍｏ膜をゲート電極と同じ条件で１００ｎｍ成膜した。その後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングにはリン酸、硝酸、酢酸、水からなる混合酸エッチング液を用いた。ソース・ドレイン電極のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極の短絡を防ぐために、同電極膜厚に対して５０％のオーバーエッチングを行った。

その後、保護膜として膜厚２００ｎｍのＳｉＯｘ膜と膜厚１５０ｎｍのＳｉＮｘ膜を形成し、薄膜トランジスタＴＦＴ−１を作製した。保護膜の成膜条件を下記に示す。

（ＳｉＯｘ膜成膜条件）
成膜法：プラズマＣＶＤ法
装置：サムコ社製、ＰＤ−２２０ＮＬ
キャリアガス：ＳｉＨ_４、Ｎ_２Ｏ
成膜温度：２３０℃
製膜パワー：１００Ｗ
（ＳｉＮｘ膜成膜条件）
成膜法：プラズマＣＶＤ法
装置：サムコ社製、ＰＤ−２２０ＮＬ
キャリアガス：ＳｉＨ_４、ＮＨ_３
成膜温度：１５０℃
製膜パワー：１００Ｗ

（比較例２）
ゲート電極及びソース・ドレイン電極をＡｌ−１．０原子％Ｓｉ合金層とした以外は比較例１と同様にして、薄膜トランジスタＴＦＴ−２を作製した。
Ａｌ−１．０原子％Ｓｉ合金層の成膜条件は以下のとおりである。

（Ａｌ−１．０原子％Ｓｉ合金層成膜条件）
成膜法：ＤＣスパッタリング法
装置：アルバック社製、ＣＳ−２００
スパッタリングターゲット：Ａｌ−１．０原子％Ｓｉ
成膜温度：室温
成膜パワー：３００Ｗ
ガス圧：２ｍＴｏｒｒ

（比較例３）
ゲート電極及びソース・ドレイン電極をＡｌ−１．０原子％Ｍｇ合金層とした以外は比較例１と同様にして、薄膜トランジスタＴＦＴ−３を作製した。
Ａｌ−１．０原子％Ｍｇ合金層の成膜条件は以下のとおりである。

（Ａｌ−１．０原子％Ｍｇ合金層成膜条件）
成膜法：ＤＣスパッタリング法
装置：アルバック社製、ＣＳ−２００
スパッタリングターゲット：Ａｌ−１．０原子％Ｍｇ
成膜温度：室温
成膜パワー：３００Ｗ
ガス圧：２ｍＴｏｒｒ

（実施例１）
ゲート電極及びソース・ドレイン電極をＡｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金層とした以外は比較例１と同様にして、薄膜トランジスタＴＦＴ−４を作製した。
Ａｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金層の成膜条件は以下のとおりである。

（Ａｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金層成膜条件）
成膜法：ＤＣスパッタリング法
装置：アルバック社製、ＣＳ−２００
スパッタリングターゲット：Ａｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ
成膜温度：室温
成膜パワー：３００Ｗ
ガス圧：２ｍＴｏｒｒ

［ストレス耐性（Ｓ値）の評価］
実施例１及び比較例１〜３の薄膜トランジスタＴＦＴ−１〜ＴＦＴ−４を用いて、ストレス耐性（Ｓ値）の評価を以下のように行った。
ゲート電圧及びソース・ドレイン電極の電圧をそれぞれ以下のように設定し、プローバーおよび半導体パラメーターアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いてＩ_ｄ−Ｖ_ｇ特性の測定を行った。Ｉ_ｄ−Ｖ_ｇ特性の結果から得られた「Ｓ値（Ｖ／ｄｅｃ）」を表１にまとめた。
・ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・測定温度：室温

［光ストレス耐性の評価］
実施例１及び比較例１〜３の薄膜トランジスタＴＦＴを用いて、ゲート電極に負バイアスをかけながら光を照射する光ストレス印加試験を行い、光ストレス耐性の評価を以下のように行った。
光ストレス印加条件は以下のとおりである。
・ゲート電圧：−２０Ｖ
・ソース・ドレイン電圧：１０Ｖ
・基板温度：６０℃
・光ストレス条件：
光ストレス印加時間：２時間
光強度：２５０００ＮＩＴ
光源：白色ＬＥＤ
・測定温度：室温

光ストレス印加前後のしきい値（Ｖ_ｔｈ、ドレイン電流が１０^−９Ａ流れるときのゲート電圧の差）の差（ΔＶ_ｔｈ）を測定した。評価結果を表１の「光ストレス耐性：ΔＶ_ｔｈの絶対値［Ｖ］」にまとめた。

また、表１中の「ＧＩＺＴＯ」とは「Ｇａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ」を表す。
「総合判定」とは、Ｓ値の評価としてＳ値が０．４５Ｖ／ｄｅｃ以下のものを「○」、Ｓ値が０．４５Ｖ／ｄｅｃ超１．００Ｖ／ｄｅｃ以下のものを「△」、Ｓ値が１．００Ｖ／ｄｅｃ超のものを「×」とし、光ストレス耐性の評価としてΔＶ_ｔｈの絶対値が４．５０Ｖ以下のものを「○」、ΔＶ_ｔｈの絶対値が４．５０Ｖ超６．００Ｖ以下のものを「△」、ΔＶ_ｔｈの絶対値が６．００Ｖ超のものを「×」とし、Ｓ値とΔＶ_ｔｈの絶対値が共に○のものを「○」、共に×のものを「×」とした。

以上の評価結果より、比較例１〜３の薄膜トランジスタＴＦＴ−１〜ＴＦＴ−３では性能悪化が生じたのに対し、ゲート電極及びソース・ドレイン電極をＡｌ−１．０原子％Ｎｉ−０．５原子％Ｃｕ−０．３原子％Ｌａ合金層とした実施例１の薄膜トランジスタＴＦＴ−４は良好な性能が得られた。

１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜
７ コンタクトホール
９ エッチストッパー層

Claims (3)

1. 基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、及び前記ソース・ドレイン電極の保護膜をこの順序で有する薄膜トランジスタであって、
   前記酸化物半導体層がＩｎ、Ｇａ、並びにＺｎ及びＳｎの少なくとも一方と、Ｏとを含み、
   前記ゲート電極及び前記ソース・ドレイン電極の少なくともいずれか一方の電極がＮｉ及びＣｏからなるＡ群より選択される少なくとも１の元素と、Ｃｕ及びＧｅからなるＢ群より選択される少なくとも１の元素と、Ｌａ、Ｇｄ及びＮｄからなるＣ群より選択される少なくとも１の元素とを含むＡｌ合金であり、
   前記Ａ群の前記Ａｌ合金に対する総含有率が０．０５原子％以上５原子％以下、
   前記Ｂ群の前記Ａｌ合金に対する総含有率が０．１０原子％以上２原子％以下、かつ
   前記Ｃ群の前記Ａｌ合金に対する総含有率が０．１０原子％以上１原子％以下であることを特徴とする薄膜トランジスタ。
2. 前記Ａｌ合金がＮｉ、Ｃｕ及びＬａを含有し、
   前記Ｎｉの前記Ａｌ合金に対する含有率が０．０５原子％以上５原子％以下、
   前記Ｃｕの前記Ａｌ合金に対する含有率が０．１０原子％以上２原子％以下、及び
   前記Ｌａの前記Ａｌ合金に対する含有率が０．１０原子％以上１原子％以下であることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記酸化物半導体層が、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｓｎ−ＯまたはＩｎ−Ｇａ−Ｚｎ−Ｓｎ−Ｏである請求項１または２に記載の薄膜トランジスタ。