TWI538137B - 具有單側基板設計的半導體封裝及其製造方法 - Google Patents

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謝佳雄
陳姿慧
陳光雄
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Description

具有單側基板設計的半導體封裝及其製造方法
本發明是有關於一種半導體元件封裝及其製造方法，且特別是有關於一種具有單側基板設計的半導體元件封裝及其製造方法。
積體電路(IC)封裝技術在電子產業中扮演著重要角色。隨著輕質、緊密性及高效率已變為消費者電子元件及通信產品之典型要求，晶片封裝應提供優良電特性、較小總體積及大量I/O埠。此等晶片封裝中使用的基板常具有可使用線路(traces)及/或通孔(vias)電連接之多個金屬層。隨著晶片封裝之尺寸減小，此等用於連接多個金屬層之線路及通孔可變得更小且更緊密間隔，此可增加積體電路封裝製程之成本及複雜性。因此，需要開發出一種基板，其具有薄構型、藉由較不複雜之製程進行製造、適於大量生產，且可以高生產良率生產。亦需要開發出包含所述基板之對應封裝，以及所述基板及所述對應封裝的製造方法。
正是對照此先前技術才需要開發出本文描述之半導體封裝及相關方法。
本發明之一態樣是有關於一種半導體封裝。在一實施例中，半 導體封裝包括一基板單元、一晶粒以及一封裝主體。基板單元包括：(1)一具有一上表面的第一圖案化導電層；(2)一配置於第一圖案化導電層之上表面的第一介電層，第一介電層暴露出第一圖案化導電層的一部分以形成多個第一接觸墊；(3)一位於第一圖案化導電層下方且具有一下表面的第二圖案化導電層；(4)一位於第一圖案化導電層與第二圖案化導電層之間的第二介電層，其中第二介電層定義出多個從第一圖案化導電層延伸至第二圖案化導電層的開口，且其中第二圖案化導電層包括多個被第二介電層所暴露出的第二接觸墊；以及(5)多個導電凸塊，每一導電凸塊經由位於第二介電層中對應的一個開口自第一圖案化導電層延伸至對應的一個第二接觸墊，且每一導電凸塊填充於位於第二介電層中對應的依各開口。至少其中之一個導電凸塊定義出一凹槽。晶粒電性連接至第一接觸墊。封裝主體覆蓋第一圖案化導電層與晶粒。
本發明之另一態樣是有關於一種基板的製作方法。在一實施例中，此方法包括：(1)提供一具有上一表面與一下表面的承載器，且形成一鄰近承載器之上表面的第一金屬層；(2)形成多個至第一金屬層垂直延伸的第一導電塊，每一第一導電塊具有一上表面；(3)形成一定義出多個第一開口的第一介電層，每一第一開口暴露出對應的一個第一導電塊之上表面的一部分；(4)形成一第一導電凸塊以及一第一圖案化導電層，每一第一導電凸塊從對應的一個第一導電塊延伸至第一圖案化導電層，並填充於對應的一個第一開口；以及(5)移除承載器以暴露出第一金屬層。
本發明之另一態樣是有關於一種半導體封裝的製作方法。在一實施例中，此方法包含：(1)提供一基板，其包括(a)一金屬層；(b)多個形成鄰近金屬層的導電塊，每一導電塊具有一上表面；(c)一定義出開口的介電層，每一開口暴露出對應的一個導電塊之上表面 的一部分；(d)圖案化導電層；以及(e)多個導電凸塊，每一導電凸塊從對應的一個導電塊延伸至圖案化導電層，並填充於對應的一個開口；(2)電性連接一晶片至圖案化導電層；(3)形成一封裝主體覆蓋介電層與晶粒；以及(4)移除金屬層以暴露出導電塊。
亦預期本發明之其他態樣及實施例。以上概述及以下詳細描述並非意欲將本發明限於任何特定實施例，而是僅意在描述本發明的一些實施例。
100、200、300、400、500、600、700、800、900、1000、1200‧‧‧半導體封裝
102、302‧‧‧晶粒
104、204‧‧‧基板單元
106‧‧‧封裝主體
110、210、610、710、810、910、1146、1210‧‧‧圖案化導電層
112、142、146、1102、1120、1121‧‧‧上表面
114、1110、1111‧‧‧導電塊
116、134、144、234、1104‧‧‧下表面
118、124、218、228、424、524、624、724、1148、1149、1156‧‧‧介電層
120、402、502、611、711、811、911、1107a、1107b、1109a、1109b、1124a、1124b、1126a、1126b、1130a、1130b、1132a、1132b、1140、1141‧‧‧開口
122、122a、222a、222b、622、722、822、922、1137a、1137b‧‧‧導電凸塊
126、226a、226b‧‧‧第一接觸墊
130、130a、230、230a、230b‧‧‧第二接觸墊
133‧‧‧電性接點
136‧‧‧銲線
138‧‧‧主動表面
140、940‧‧‧晶粒黏著層
141‧‧‧底膠
148、248b、249‧‧‧線路
150‧‧‧厚度
214、1103、1105、1116、1117、1122、1123、1128、1129、1142、1142'、1144‧‧‧導電層
227、1150‧‧‧表面處理層/電鍍層
335‧‧‧熔融導電凸塊
723、823、923‧‧‧凹槽
1100‧‧‧承載器
1106、1108、1138、1139‧‧‧光阻層
1112、1114、1134、1136‧‧‧層
1152‧‧‧基板
1154‧‧‧模製結構
1158、1160‧‧‧虛線
623‧‧‧凹槽
1162、1164、1166、1168‧‧‧阻障層
1110a、1111a‧‧‧第一部分
1110b、1111b‧‧‧第二部分
1190‧‧‧玻纖
1112a‧‧‧第一開口
1180、1181‧‧‧種子層
1182a、1182b‧‧‧部分
1172‧‧‧厚度
1250‧‧‧接地層
圖1為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖2為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖3為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖4為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖5為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖6為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖7為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖8為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖9為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖10為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖11A至圖11Y為本發明之一實施例之一種半導體封裝的製作方法的剖面示意圖。
圖12為本發明之一實施例之一種半導體封裝的剖面示意圖。
圖13為圖12之半導體封裝的俯視示意圖。
為更好地理解本發明之一些實施例的性質及目的，應參考結合附隨圖式作出之以下詳細描述。在圖式中，除非上下文另外清楚地規定，否則相同參考標號表示相同元件。
首先，請先參考圖1，其說明本發明之一實施例之一種半導體封裝的剖面示意圖。半導體封裝100包括一晶粒102、一基板單元104以及封裝主體106。基板單元104包括一具有一上表面112的圖案化導電層110以及一具有一下表面116的一或多個導電塊114。圖案化導電層110橫向延伸於基板單元104內。基板單元104亦包括一介於圖案化導電層110與導電塊114之間的介電層118。介電層118具有一下表面134。介電層118定義出多個從圖案化導電層110延伸至導電塊114的開口120。每一導電凸塊122經由對應的一個開口120從圖案化導電層110延伸至對應的一導電塊114。導電凸塊122亦可形成如同一導電層，例如是一種子層(請參考圖11K)。或者，導電凸塊122亦可包括一形成如同一導電層，例如是一種子層(請參考圖11K)的第一部分以及一形成於種子層(請參考圖11M)上的第二部分。導電凸塊122之第一部分的至少一部分可配置於導電凸塊122的第二部分與導電塊114之間。在一實施例中，每一導電凸塊122實質上填充於對應的一個開口120中。基板單元104更包括一介電層124，其仲介電層124配置於圖案化導電層110的上表面112。介電層124可為一防銲層(solder mask)。介電層124暴露出圖案化導電層110的一部分以形成多個第一接觸墊126。在一實施例中，例如在打線接合的應用中，第一接觸墊126可位於晶粒102所佔據面積(footprint)的外部。或者，例如在覆晶接合(flip-chip bonding)的應用中，第一接觸墊126可位於晶粒102下方。在一實施例中，第一接觸墊126可被表面處理層(surface finish layer)(未繪示)所覆蓋。
在一實施例中，介電層118暴露出導電塊114的下表面116以形成多個第二接觸墊130。第二接觸墊130可用於外部電連接至封裝100，例如電連接至另一半導體封裝或電連接至電路板上的其他元件。舉例而言，例如焊球之電性接點133可電連接至並配置鄰近於對應的一個 第二接觸墊130。
在一實施例中，每一導電凸塊122具有介於約30μm至約150μm之範圍內的高度，例如約30μm至約50μm、約30μm至約100μm、約50μm至約100μm，以及約100μm至約150μm。每一導電凸塊122的直徑可介於約150μm至250μm之範圍內，例如直徑約為200μm。每一導電凸塊122具有一擁有一第一面積的上表面142以及一擁有一第二面積的下表面144。在一實施例中，第一面積大於第二面積。另外，每一第二接觸墊130的上表面146擁有一第三面積。第二接觸墊130的直徑可介於約150μm至約300μm以上變化。因此，在一實施例中，第三面積大於第二面積。或者，第三面積亦可小於或等於第二面積。在一實施例中，導電凸塊122的上表面142與下表面144可具有包含(但不限於)實質上圓形的形狀、實質上橢圓形的形狀、實質上正方形的形狀及實質上矩形的形狀。
本發明之實施例中具有一單側基板的設計，導電凸塊122將圖案化導電層110電連接至第二接觸墊130，且無需通孔，例如是經電鍍的通孔。此可顯著減少封裝100的成本。另外，一些導電凸塊122(例如是導電凸塊122a，其至少部分配置於晶粒的下方，如下所述)可促進熱傳導離開晶粒102，且離開封裝100。並且，第二接觸墊130可內埋於介電層118中，此可增加封裝100之安裝可靠性，因為應力集中減小。
在一實施例中，導電塊114的下表面116凹入於介電層118之下表面134，使得第二接觸墊130凹入於下表面134。第二接觸墊130凹入於下表面134可促進電性接點133附接至第二接觸墊130。或者，導電塊114之下表面116可暴露於介電層118的下表面134處。
在一實施例中，封裝100具有介於約200μm至約500μm之範圍內的厚度150，例如約200μm至約350μm、約300μm至約350μm、約 300μm至約400μm、約300μm至約450μm，以及約300μm至約500μm，但封裝100之厚度不限於此範圍。
在一實施例中，晶粒102之主動表面138上的接合墊經由銲線136電性連接至第一接觸墊126。第一接觸墊126配置於晶粒102的周圍，且可完全或部分圍繞晶粒102。封裝主體106實質上覆蓋或包覆晶粒102、銲線136以及第一圖案化導電層110，以提供機械穩定性以及對氧化、潮濕及其他環境條件的防護。封裝主體106可由模製材料所製成，模製材料可包含，例如是酚醛清漆基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-based resin)、聚矽氧基樹脂(silicone-based resin)、其他適當的封裝體。亦可包含例如粉末狀氧化矽(SiO2)等適宜之填充劑。
在一實施例中，晶粒102配置鄰近於介電層124，其一部分可作為一晶粒座。晶粒黏著層(die attach layer)140是由一晶片接合材料所構成，例如是黏劑或薄膜，可選擇性地添加於晶粒102與介電層124之間。晶粒黏著層140可包含環氧樹脂、樹脂或其他適宜材料。
單側基板，例如是基板單元104，常具有單一金屬層(例如是圖案化導電層110)。在此單一金屬層內，可經由線路進行佈線以獲得扇入(fan-in)組態、扇出(fan-out)組態或兩者的組合。在一實施例中，圖案化導電層110可包括線路148，其將每一第一接觸墊126電性連接至對應的一個導電凸塊122，且電性連接至對應的第二接觸墊130。在圖1之實施例中，線路148將第一接觸墊126電性連接至在扇出組態中於晶粒102之佔據面積外部延伸之第二接觸墊130。在一實施例中，圖案化導電層110之至少部分在晶粒102下方的部分亦可經由導電凸塊122a電連接至第二接觸墊130a。儘管在圖1之實施例中，晶粒102不電性連接至導電凸塊122a及第二接觸墊130a，但導電凸塊122a及第二接觸墊130a仍可有助於傳導熱離開晶粒102並離開封裝100。
圖2為本發明之一實施例之一種半導體封裝200的剖面示意圖。 半導體封裝200在許多方面類似於圖1描述之半導體封裝100，因此此處僅論述半導體封裝200之不同態樣。半導體封裝200包括基板單元204，其中基板單元204包括一圖案化導電層210(類似於圖案化導電層110)，此圖案化導電層210包括第一接觸墊226a(類似於第一接觸墊126)、線路248(類似於線路148)、導電凸塊222(類似於導電凸塊122)、導電層214及介電層228。導電層214包括第二接觸墊230(類似於第二接觸墊130)及鄰近於一介電層218(類似於介電層118)之一下表面234的一或多個線路249。介電層228暴露導電層214的一部分以形成第二接觸墊230。在一實施例中，第一接觸墊226可以被一表面處理層227所覆蓋。
在一實施例中，晶粒102經由銲線136、晶粒102之佔據面積外部之第一接觸墊226b、線路248b及導電凸塊222b電連接至晶粒102下方之第二接觸墊230b。由線路248b促進封裝200之此扇入支援，其中線路248b自晶粒102下方橫向延伸至位於晶粒102之佔據面積外部的第一接觸墊226b。如先前圖1之描述，可經由包括於單一金屬層210中之線路進行佈線以獲得扇入組態、扇出組態或兩者的組合。第二接觸墊230b可覆蓋導電凸塊222b，使得介電層218之下表面234上不需要額外線路。
如先前所描述，本發明之一實施例之單側基板設計的一優點為，導電凸塊將基板單元之第一側上的圖案化導電層電性連接至基板單元之第二側上的接觸墊，而無需通孔(諸如，經鍍敷之通孔)。封裝200利用單側基板設計的此優點。另外，封裝200之額外導電層214經由介電層218之下表面234上的線路249提供額外佈線彈性。在一實施例中，第二接觸墊230a經由線路249電連接至導電凸塊222a，且可自其對應的導電凸塊222a橫向移位。線路249可由介電層228所覆蓋， 且可覆蓋導電凸塊222a。有利的是使導電凸塊222自其對應的第二接觸墊230橫向移位以簡化封裝200內之佈線，因為第二接觸墊230之定位可基於至封裝200之外部介面要求而為固定的。
圖3為本發明之一實施例之一種半導體封裝300的剖面示意圖。 半導體封裝300類似於圖1描述之半導體封裝100，不同之處在於：晶粒302為覆晶接合。一底膠(underfill layer)可選擇性地添加於晶粒302與介電層124之間。因此，晶粒302下方之第二接觸墊130a可經由熔融導電凸塊(fused conductive bump)335電性連接至晶粒302，而此熔融導電凸塊335可由例如是焊料等導電材料製成。晶粒302亦可電性連接至一或多個位於晶粒之外圍的第二接觸墊130，例如是扇出應用。電連接晶粒302至晶粒外圍的這些第二接觸墊130亦可透過一或多個位於晶粒下方之熔融導電凸塊335至圖案化導電層110到介電層118內的跡腺(未繪示)。一般熟習此項技術者將瞭解，圖2之封裝200亦可以類似方式支援覆晶接合。
圖4為本發明之一實施例之一種半導體封裝400的剖面示意圖。 半導體封裝400類似於圖1描述之半導體封裝100，不同之處在於：晶粒黏著層140鄰近於介電層118。晶粒黏著層140可位於由一介電層424(另外類似於圖1之介電層124)所定義之一開口402中。一般熟習此項技術者將瞭解，圖2之封裝200亦可支援類似結構。
圖5為本發明之一實施例之一種半導體封裝500的剖面剖面圖。 半導體封裝500類似於圖3描述之半導體封裝300，不同之處在於：底膠141鄰近於介電層118。底膠141可位於晶粒302與介電層118之間，且於一介電層524(另外類似於圖1之介電層124)所定義的一開口502內。一般熟習此項技術者將瞭解，圖2之封裝200亦可支援具有類似結構之覆晶接合。
圖6為本發明之一實施例之一種半導體封裝600的剖面示意圖。 半導體封裝600類似於圖1描述之半導體封裝100，不同之處在於：圖案化導電層610定義出一實質上被一介電層624之一部分所填充的一開口611，且一或多個導電凸塊622各自定義出一凹槽623，實質上介電層624的一部分填充於凹槽623中。圖案化導電層610、介電層624及導電凸塊622另外分別類似於圖1之圖案化導電層110、介電層124及導電凸塊122。
圖7為本發明之一實施例之一種半導體封裝700的剖面示意圖。 半導體封裝700類似於圖2描述之半導體封裝200，不同之處在於：圖案化導電層710定義出一實質上被一介電層724之一部分所填充之開口711，且一或多個導電凸塊722各自定義出一凹槽723，實質上介電層724之一部分填充於凹槽723中。圖案化導電層710、介電層724及導電凸塊722另外分別類似於圖1及2之圖案化導電層210、介電層124及導電凸塊222。
圖8為本發明之一實施例之一種半導體封裝800的剖面示意圖。 半導體封裝800類似於圖3描述之半導體封裝300，不同之處在於：圖案化導電層810定義出一實質上被熔融導電凸塊335所填充的開口811，且一或多個導電凸塊822各自定義出一凹槽823，實質上熔融導電凸塊335填充於凹槽823中。圖案化導電層810以及導電凸塊822另外類似於圖1之圖案化導電層110及導電凸塊122。一般熟習此項技術者將瞭解，圖2之封裝200亦可支援具有類似結構之覆晶接合。
圖9為本發明之一實施例之一種半導體封裝900的剖面示意圖。 半導體封裝900類似於圖4描述之半導體封裝400，不同之處在於：圖案化導電層910定義出一實質上被晶粒黏著層940所填充的開口911，且一或多個導電凸塊922各自定義出一凹槽923，實質上晶粒黏著層940填充於凹槽923中。圖案化導電層910、導電凸塊922及晶粒黏著層940另外類似於圖1之圖案化導電層110、導電凸塊122及晶粒黏著層 140。一般熟習此項技術者將瞭解，圖2之封裝200亦可支援類似結構。
圖10為本發明之一實施例之一種半導體封裝1000的剖面示意圖。半導體封裝1000類似於圖8描述之半導體封裝800，不同之處在於：底膠141鄰近於介電層118。一般熟習此項技術者將瞭解，圖2之封裝200亦可支援具有類似結構之覆晶接合。
圖11A至圖11Y為本發明之一實施例之一種半導體封裝的製作方法的剖面示意圖。為了容易呈現，請參考圖2之封裝200描述以下製造方法。然而，預期之製造方法可類似地實行以形成具有與封裝200不同的內部結構之其他半導體元件封裝，例如是圖1及圖3-10中說明的封裝。預期之製造方法亦可類似地實行以形成一包括多個相連之半導體封裝陣列的基板條(substrate strip)，每一基板條可對應例如是圖1及圖3-10中說明的一封裝。如圖11Y所描述，相連之半導體封裝陣列可單體化成多個獨立的封裝，例如是圖1-10及圖12中說明的封裝。
首先，請參考圖11A，提供一承載器(carrier)1100。在一實施例中，承載器1100包括一核心層(core layer)(未圖示)，其在附接至核心層之兩個承載器導電層(未圖示)之間。每一承載器導電層可由金屬、金屬合金、其中分散有金屬或金屬合金之基質，或另一適宜之導電材料形成。舉例而言，每一承載器導電層可包括由銅或包含銅之合金形成之金屬箔。金屬箔可具有介於約10μm至約30μm之範圍內的厚度，例如是在約15μm至約25μm之範圍內。
承載器1100具有依上表面1102及一下表面1104。導電層1103(導電薄片1103)配置鄰近於上表面1102，且一導電層1105(導電薄片1105)配置鄰近於下表面1104。每一導電層1103及導電層1105可由金屬、金屬合金、其中分散有金屬或金屬合金之基質，或另一適宜之導電材料形成。舉例而言，導電層1103及1105可包括由銅或包含銅之合 金形成之可撕除的(releasable)金屬箔。導電層1103及1105可藉由離型層(未圖示)附接至承載器1100。在一實施例中，離型層是可為有機或無機之黏合層(adhesive layer)，例如膠帶(tape)。此膠帶(其可實施為單側或雙側黏合膠帶)以相對於彼此的適當間隔緊固組件，且允許對於配置鄰近於承載器1100的組件實行後續製造操作。每一導電層1103及導電層1105可具有介於約2μm至約20μm之範圍內的厚度，例如在約3μm至約5μm、約3μm至約10μm、約10μm至約20μm以及約15μm至約20μm之範圍內。
接著，請參考圖11B，於一實施例中，一阻障層1162可選擇性地配置鄰近導電層110，因此導電層1103位於承載器1100與阻障層1162之間。同樣地，一阻障層1164可選擇性地配置鄰近導電層1105，因此導電層1105位於承載器1100與阻障層1164之間。阻障層1162與阻障層1164可視為蝕刻終止層。每一阻障層可由金屬、金屬合金、其中分散有金屬或金屬合金之基質，或另一適宜之導電材料所形成。舉例來說，每一阻障層可由鉭、鎢、鉻、鎳、金、錫、引線與/或包括至少上述之一的適當合金。於一實施例中，阻障層可包括一鎳層與一鄰近的金層、或一金層與一鄰近的鎳層。於其他實施例中，阻障層可由錫引線合金與/或錫銀合金所形成。每一阻障層的形成方法包括濺鍍製程、浸沒法、電鍍法與/或習知適當的方法。這些實施例中所利用之阻障層1162與阻障層1164會一直存在至於圖11X中被移除，請參考下述說明。
接著，請參考圖11C，一光阻材料(photoresist material)可形成鄰近於導電層1103及1105。或者，光阻材料可形成鄰近於阻障層1162及1164(請參考圖11B)。光阻材料可為乾膜光阻(dry film photoresist)，或另一類型之可圖案化層或介電層。光阻層1106及1108可藉由塗覆、印刷或任何其他適當技術所形成。光阻層1106及1108之 預定或選定部分可經光成像及顯影以便形成開口，包括暴露出介電層1103的開口1107a、1107b及暴露出介電層1105的開口1109a、1109b。可使用光罩(photomask)(未繪示)以光化學方式界定光阻層1106及1108。光成像(Photoimaging)或顯影與用於在光阻層1106及1108中形成開口之其他方法相比可具有較低成本及縮短之製程時間的優點。所得開口可具有若干形狀中之任一者，包含圓柱形狀，例如圓形圓柱形狀、橢圓形圓柱形狀、正方形圓柱形狀，或矩形圓柱形狀；或者非圓柱形狀，諸如錐形、漏斗形或另一漸縮形狀。亦預期所得開口之橫向邊界可彎曲或大致紋理化(textured)。
接著，請參考圖11D，將導電材料應用於開口中，包括由光阻層1106所定義的開口1107a、1107b及由光阻層1108所定義的開口1109a、1109b，以形成從導電層1103垂直延伸之導電塊1110及從導電層1105垂直延伸之導電塊1111。或者，導電塊1110可從阻障層1162(請參考圖11B)垂直延伸，以及導電塊1111可從阻障層1164(請參考圖11B)垂直延伸。導電塊1110及1111可由金屬、金屬合金、其中分散有金屬或金屬合金之基質，或其他適當之導電材料形成。舉例而言，導電塊1110及1111可包括銅或包括銅之合金的一或多層。可使用若干塗覆技術中之任一者形成導電塊1110及1111，例如化學氣相沈積(chemical vapor deposition)、無電電鍍(electroless plating)、電解電鍍(electrolytic plating)、印刷、旋塗(spinning)、噴塗(spraying)、濺鍍(sputtering)或真空沈積(vacuum deposition)。
接著，請參考圖11E，可形成至少一阻障層1166與1168來替代先前圖11B所描述之阻障層1162與/或1164。阻障層1166與1168視為蝕刻終止層。可形成導電塊1100的一第一部分1110a。阻障層1166可透過濺鍍法、浸沒法、電鍍法與/或習知適當的方法配置鄰近第一部分1110a。導電塊1110的一第二部分1110b可形成鄰近阻障層1166，因此 阻障層1166可位於第一部分1110a與第二部分1110b之間。阻障層1168可以類似方式形成於導電塊1111的一第一部分1111a與一第二部分1111b之間。阻障層1166與1168的形成材料可與阻障層1162與1164之形成材料相似，請參考上述圖11B之說明。
接著，請參考圖11F，剝離光阻層1106及1108以暴露導電層1103及1105。接著，提供一層1112。於一實施例中，層1112可預先形成設置多個第一開口1112a，以及這些第一開口1112a的多個部分分別對應這些導電塊1110所在的位置。可提供一具有對應導電塊1111所在位置之開口的相似層1114(請參考圖11G)。於一實施例中，層1112包括一纖維加強型樹脂材料(fiber-reinforced resin material)，例如是一膠材，包括玻纖1190，來加強層1112。如圖11F所示，玻纖1190最初是沿著層1112的一水準平面配置。當這些第一開口1112a，請參考圖11F，部分延伸穿過層1112。預期之其他實施例中，這些第一開口1112a亦可完全延伸穿過層1112。
接著，請參考圖11G，層1112形成鄰近於導電塊1110及導電層1103之被暴露的部分。於一實施例中，層1112對應且包括介電層218，請參考圖2。類似地，層1114形成鄰近於導電塊1111及導電層1105被暴露出的部分。層1112及1114實質上分別覆蓋導電層1103及1105，使得導電層1103及1105分別內嵌於層1112及1114中。在一實施例中，層1112可藉由將介電材料層壓於導電塊1110之每一者的上表面1120上以及導電層1103之暴露部分上而形成。類似地，層1114可藉由將介電材料層壓於導電塊1111之每一者的上表面1121(針對製造操作而顛倒)上以及導電層1105之暴露部分上而形成。於一實施例中，在層1112與1114堆疊後玻纖1190被定向，隨著鄰近沿著導電塊1110與1111之一垂直延伸方向延伸的導電塊1110與1111的部分，且分別遠離導電層1103與1105。
經層壓之介電材料可由纖維加強型樹脂材料及/或預浸體(prepreg，PP)製成以增加剛性。纖維可為玻璃纖維或克維拉纖維(Kevlar fibers)(醯胺纖維)。經層壓之介電材料可由用纖維加強的膜形成。可由纖維加強以用於經層壓之介電材料中之樹脂材料的實例包含Ajinomoto增層膜(Ajinomoto build-up film，ABF)、雙馬來醯亞胺三嗪(bismaleimide triazine，BT)、聚醯亞胺(polyimide，PI)、液晶聚合物(liquid crystal polymer，LCP)、環氧樹脂，及其他樹脂材料。樹脂材料可部分固化。在一實施例中，經層壓之介電材料經預成型以在對應於導電塊1110或導電塊1111之位置處界定開口。
或者，層1112及1114可由未加強的較不具剛性的材料形成，諸如焊料遮罩(阻焊劑)、包含(但不限於)Ajinomoto增層膜(ABF)、雙馬來醯亞胺三嗪(BT)、聚醯亞胺(PI)、液晶聚合物(LCP)及環氧樹脂的樹脂材料，或另一類型之可圖案化層或介電層。可使用若干塗覆技術中之任一者施加此材料，諸如印刷、旋塗或噴塗。
層1112及1114接著分別由導電層1116及1117覆蓋。導電層1116及1117可由與用於形成導電層1103及1105之材料類似的材料形成。導電層1116及1117中之每一者可具有介於約10μm至約20μm之範圍內的厚度，例如在約10μm至約15μm之範圍內。
接著，請參考圖11H，例如藉由閃蝕(flash etching)移除每一導電層1116及1117的一部分，以形成導電層1122及1123。每一導電層1122及1123可具有介於約3μm至約10μm之範圍內的厚度，例如在約3μm至約7μm之範圍內。
接著，請參考圖11I，在導電層1122中形成暴露層1112之開口1124a及1124b以形成導電層1128。類似地，在導電層1123中形成暴露層1114之開口1126a及1126b以形成導電層1129。預期之開口1124及1126可分別具有小於導電塊1110及1111的寬度。或者，開口1124及 1126可分別具有實質上相等於導電塊1110及1111的寬度。於一實施例中，可圖案化導電層1128及1128的部分(未繪示)以形成至少一接地層1250(請參考圖12及13)的一部分。可以若干方式中之任一者實行圖案化以形成層1128及1129，諸如化學蝕刻、雷射鑽孔或機械鑽孔，且所得開口可具有若干形狀中之任一者，諸如圓柱形狀，諸如圓形圓柱形狀、橢圓形圓柱形狀、正方形圓柱形狀，或矩形圓柱形狀；或者非圓柱形狀，諸如錐形、漏斗形或另一漸縮形狀。亦預期所得開口之橫向邊界可彎曲或大致紋理化。
接著，請參考圖11H，在層1112中形成暴露導電塊1110之開口1130a及1130b以形成層1134。類似地，在層1114中形成暴露導電塊1111之開口1132a及1132b以形成層1136。預期之開口1130及1132可分別對應開口1124及1126的尺寸(請參考圖11I)。於一實施例中，可圖案化層1112及1114的多個部分，以暴露出位元於接地層1250(請參考圖12及13)下方之導電塊。可以若干方式中之任一者實行圖案化以形成層1134及1136，諸如雷射鑽孔、電漿蝕刻或電漿清洗，且所得開口可具有若干形狀中之任一者，諸如圓柱形狀，諸如圓形圓柱形狀、橢圓形圓柱形狀、正方形圓柱形狀，或矩形圓柱形狀；或者非圓柱形狀，諸如錐形、漏斗形或另一漸縮形狀。亦預期所得開口之橫向邊界可彎曲或大致紋理化。在一實施例中，開口1130及1132中之一或多者(諸如圖11J中之開口1130b及1132b)可實質上分別相對於導電塊1110及1111中之對應者而居中。替代地或另外，開口1130及1132中之一或多者(諸如圖11J中之開口1130a及1132a)可實質上分別相對於導電塊1110及1111中之對應者而偏離中心。
接著，請參考圖11K，一金屬材料配置鄰近導電層1128及導電塊1110以形成一種子層1180。一相似種子層1181配置鄰近導電層1129與導電塊1111。於一實施例中，種子層1180可實質上填充於開口 11130，因此種子層1180的部分形成導電凸塊，例如是圖2之導電凸塊222a及222b。相似地，種子層1181可實質上填充於開口1132，因此種子層1181的多個部分形成導電凸塊，例如是導電凸塊1137a及1137b。(對應於單獨半導體封裝之類似導電凸塊1137a及1137b繪示於承載器1100之相對側上。)或者，種子層1180可部分填充於開口1130，因此種子層1180的多個部分形成圖2之導電凸塊222a及222b的一第一部分。種子層1181可部分填充於開口1132內，因此種子層1181的多個部分形成導電凸塊1137a及1137b的一第一部分。於一實施例中，導電凸塊(未繪示)可形成於接地層1250(請參考圖12及13)與位於接地層1250下方之導電塊之間。金屬材料可具有與用於形成導電塊1110及1111之材料類似的特性，例如銅或銅合金。種子層1180及1181可使用若干塗覆技術中之任一者而形成，例如是無電電鍍。
在一實施例中，導電凸塊222a相對於導電塊1110之偏離中心的定位對應於圖2所示之第二接觸墊230a相對於導電凸塊222a之橫向位移。導電凸塊222b相對於導電塊1111之居中定位對應於圖2所示之導電凸塊222b相對於第二接觸墊230b之居中定位。
接著，請參考圖11L，分別形成鄰近種子層1180及1181的光阻層1138及1139。光阻層1138及1139之預定或選定部分可經光成像及顯影以便分別形成開口1140及1141。開口1140暴露種子層1180，且開口1141暴露種子層1181。光阻層1138及1139(以及開口1140及1141)具有與參看圖11C描述之光阻層1106及1108(以及開口1107及1109)類似的特性及類似的形成方式。
接著，請參考圖11M，一金屬材料配置鄰近於種子層1180及1181未被光阻層1138及1139所覆蓋的部分，以形成導電層1142及1144。於一實施例中，導電層1142及1144分別鄰近導電凸塊222及1137。或者，導電層1142及1144的部分可分別形成導電凸塊222及1137的第二 部分。導電凸塊222及1137的第二部分鄰近先前圖11K所述之導電凸塊222及1137的第一部分。金屬材料可具有與用於形成導電塊1110及1111之材料類似的特性，例如銅或銅合金。導電凸塊222及1137以及導電層1142及1144可使用若干塗覆技術中之任一者而形成，例如電解電鍍。
接著，請參考圖11N，剝離光阻層1138及1139以暴露種子層1180及1181之額外部分。
在一實施例中，額外光阻可配置成鄰近於導電層1142，其中光阻定義對應於圖7之封裝700中之開口711之位置的開口。導電層1142之一部分可經移除以形成開口711。另外，每一導電凸塊222的一部分可經移除以形成凹槽723(請參考圖7)。導電層1142之此等部分的移除可經由化學蝕刻、雷射鑽孔或機械鑽孔進行。開口711及凹槽723(請參考圖7)具有與先前針對開口1124及1126(見圖11I)描述之特性類似的特性。接著，可移除額外光阻以暴露導電層1142'，如圖11O所示。
接著，請參考圖11P至圖11Y遵循圖11N，但一般熟習此項技術者將瞭解，類似步驟可遵循圖11O。
接著，請參考圖11P，移除每一導電層1128及1129的一部分以及種子層1180及1181的一部分，例如是透過快速蝕刻(flash etching)，以形成一相似於圖2之圖案化導電層210的圖案化導電層。圖案化導電層210包括種子層1180的部份1182a及1182b，圖案化導電層210配置鄰近導電凸塊222。(對應於單獨半導體封裝之類似圖案化導電層1146繪示於承載器1100之相對側上。)於一實施例中，相似於圖2之圖案化導電層的圖案化導電層可包括接地層1250(請參考圖12及13)。
接著，請參考圖11Q，形成介電層1148及1149以分別覆蓋圖案化導電層210及1146之部分。介電層1148暴露圖案化導電層210之包含第 二接觸墊226的一部分。介電層1148及1149可由阻焊劑(焊料遮罩)或另一類型之介電材料形成。
接著，請參考圖11R，圖案化導電層210及1146剩餘的部分分別未被介電層1148及1149所覆蓋，但可被類似圖2之電鍍層227的電鍍層所覆蓋。(對應於單獨半導體封裝之類似電鍍層1150繪示於承載器1100之相對側上。)電鍍層227及1150可由錫、鎳及金或者包含錫或包含鎳及金之合金中之至少一者形成。
接著，請參考圖11S，移除承載器1100以暴露基板1152之導電層1103。(另一基板之導電層1105亦藉由移除承載器1100而暴露。此在圖11S中未繪示。)基板1152包含多個鄰近基板單元，其例如類似於(但不限於)圖1之基板單元104或圖2之基板單元204。
如圖1A所述，導電層1103可具有一介於15μm至20μm的厚度1172。導電層1103可透過化學蝕刻來將導電層1103的厚度1172減少至介於3μm至10μm的範圍內，例如是從3μm至8μm。蝕刻導電層1103的原因在於藉於3μm至8μm的厚度可有效減少基板1152的翹曲，且可增加利用基板1152製作封裝的可靠度。導電層1103的厚度大於或小於此範圍可導致基板1152的翹曲。
接著，請參考圖11T，於一實施例中，一支撐件1170可隨意地配置鄰近導電層1103，因此導電層1103位於導電塊1110與支撐件1170之間。在基板1152的製作期間及組裝包括基板1152(請參考圖11W至11Y)封裝時，貼附支撐件1170至基板1152亦可有效降低基板1152的翹曲，進而可增加利用機基板1152製作封裝的可靠度。於一實施例中，支撐件可由聚對苯二甲酸乙二酯(polyethylene terephthalate,PET)、金屬、環氧樹脂、雙層銅箔疊層與/或習知適當的材質。
接著，請參考圖11U，先前圖11B所述之阻障層1162可選擇性地配置於導電塊1110與導電層1103之間。
接著，請參考圖11V，先前圖11E所述之阻障層1166可選擇性地配置於導電塊1110之第一部分1110a與第二部分1110b之間。
接著，請參考圖11W，一或多個晶粒102電連接至基板1152且電連接至導電層1103。晶粒102可經由銲線136電連接至導電層1103。或者，晶粒(如圖3、5、8及10所示之晶粒302)可經由覆晶接合電連接至導電層1103。晶粒102可藉由晶粒黏著層140附接至基板1152。形成模製結構1154以包覆晶粒102。於一實施例中，選擇性的支撐元件1170(請參考圖11T)可移除以暴露出導電層1103。
然後，請參考圖11X，可例如經由化學蝕刻及/或快速蝕刻來移除導電層1103，以暴露介電層1156。在移除導電層1103之後，可例如經由化學蝕刻移除導電塊1110(見圖11E)之一部分，以形成圖2之第二接觸墊230及線路249。有利的是，介電層1156及導電塊1110之表面可由導電層1103保護以防止暴露於環境條件。可需要藉由在附接並包覆晶粒102之後移除導電層1103來延長此保護的持續時間。在一實施例中，於圖11B所述之阻障層1162與/或圖11E所述之阻障層1166可視為一保護罩，用以避免過渡蝕刻導電塊1110，因此第二接觸墊230與線路249具有至少最小所需之厚度。於另一實施例中，於蝕刻導電層1103之後，阻障層1162與/或阻障層1166可利用一移除阻障層1162與/或阻障層1166而無損害第二接觸墊230、線路249及介電層1156的蝕刻液來進行選擇的化學蝕刻。
最後，請參考圖11Y，包括圖2之介電層228之介電層可經形成並圖案化，使得介電層228暴露第二接觸墊230。可接著沿虛線1158及1160進性一單體化步驟，以獲得多個各自獨立的半導體封裝，例如圖2之半導體封裝200。諸如圖1所示之電性接點133之電性接點可在單體化之前或之後配置在第二接觸墊230上。
熟習此項技術者應瞭解圖1之圖案化導電層110與導電凸塊122、 圖2之圖案化導電層210及導電凸塊222以及於圖3-10封裝中的對應結構可包括一種子層的部分，例如是包含於圖11Y中所描述之封裝結構的種子層1180。
圖12為本發明之一實施例之一種半導體封裝1200的剖面示意圖。半導體封裝1200類似於圖1描述之半導體封裝100，不同之處在於：半導體封裝1200包括一接地層1250，其配置於介電層124與介電層118之間。接地層1250包括且是由與一圖案化導電層1240相同材質所構成，例如同圖1之圖案化導電層110的形成。接地層1250可作為雙重散熱目的且可提供晶粒102電性連接至接地。晶粒102可透過銲線136電性連接至接地層1250。接地層1250透過導電凸塊122電性連接外部電性接點133。封裝1200的熱可透過外部電性接點133來分散，例如是，位於印刷電路板之下。一或多個外部電性接點133可提供電連接至接地。或者，外部接點133可僅視為一散熱功效。一般熟習此項技術者將瞭解，打線實施例之封裝亦可支援具有一類似之結構。
圖13為圖12之半導體封裝1200的俯視示意圖。此俯視示意圖呈現接地層1250的結構。於一實施例中，接地層1250為一網狀形狀，其定義出多個二維格子圖案的開口，請參考圖13。這些開口可實質上具有相同尺寸，且可實質上具有均勻的間距，請參考圖13。或者是，開口可具有不同的尺寸且可具有均勻的間距(舉例來說，於一實施例中，有些開口較大，而有些開口較小)。網狀圖案的接地層1250可相較於其他圖案的接地層1250於介電層124(如一防銲層)與接地層1250之間的介面提供較佳的可靠度。
或者，接地層1250可為一無空隙平面、一環狀圖案或/與一條狀圖案。環狀圖案可包括一單一環，或可包括多個環，其具有多個開口於各種環之間。多個環可為不同尺寸的同心環，且環可實質上為圓。條狀圖案可包括多個從接地層1250的一第一側邊延伸至接地層1250的 一第二側邊的條狀物，且具有多個介於條狀物之間的開口。條狀物可實質上平行。條狀物可實質上具有相同的長度，或可具有不同的長度。
雖然圖1至圖13繪示封裝包括一單側基板與內埋於單側基板內的電性導電凸塊，預期之一半導體封裝的一基板，一般地，可包括多個介電層，每一介電層包括一具有多個導電凸塊的內埋組(或，特別是，電性導電孔)。包括多個介電層的一基板可以被期望，舉例來說，於具有相對複雜電路的封裝內可考慮到線路的靈活性。當控制封裝製程的成本與複雜度時，電性導電凸塊可以被利用以有效降低封裝尺寸與封裝面積。於其他實施例中，可包括多個內埋分別電性導電凸塊的介電層以處理多種電性分佈以增加結構強度與結構的可靠度。
雖然已參考本發明之特定實施例描述本發明，但熟習此項技術者應瞭解，在不偏離如所附申請專利範圍界定之本發明的真實精神及範疇的情況下，可作出各種變化且可替換各種等效物。另外，可作出許多修改以使特定情形、材料、物質組份、方法或製程適於本發明之目的、精神及範疇。所有此類修改意欲在附於此的申請專利範圍之範疇內。特定而言，雖然已參考以特定次序執行之特定操作描述本文揭露之方法，但將瞭解，在不偏離本發明之教示的情況下，此等操作可組合、細分或重新定序以形成等效方法。因此，除非本文明確指示，否則操作之次序及分組不是對本發明之限制。
100‧‧‧半導體封裝
102‧‧‧晶粒
104‧‧‧基板單元
106‧‧‧封裝主體
110‧‧‧圖案化導電層
112、142、146‧‧‧上表面
114‧‧‧導電塊
116、134、144‧‧‧下表面
118、124‧‧‧介電層
120‧‧‧開口
122、122a‧‧‧導電凸塊
126‧‧‧第一接觸墊
130、130a‧‧‧第二接觸墊
133‧‧‧電性接點
136‧‧‧銲線
138‧‧‧主動表面
140‧‧‧晶粒黏著層
148‧‧‧線路
150‧‧‧厚度

Claims (14)

  1. 一種基板單元，包括：一第一圖案化導電層，具有一上表面；一第一介電層，配置於該第一圖案化導電層的該上表面，該第一介電層暴露出該第一圖案化導電層的一部分以形成多個第一接觸墊；一第二圖案化導電層，位於該第一圖案化導電層的下方且具有一下表面；一第二介電層，位於該第一圖案化導電層與該第二圖案化導電層之間，其中該第二介電層定義出多個從該第一圖案化導電層延伸至該第二圖案化導電層的開口，以及該第二圖案化導電層包括多個被該第二介電層所暴露出的第二接觸墊；以及多個導電凸塊，每一導電凸塊經由位於該第二介電層中之對應的一個開口從該第一圖案化導電層延伸至對應的一個第二接觸墊，每一導電凸塊填充於位於該第二介電層中之對應的一個開口內；其中每一導電凸塊具有一擁有一第一面積的上表面以及一擁有一第二面積的下表面；以及每一第二接觸墊具有一擁有一第三面積的上表面；且其中該第一面積與該第二面積相異，且該第三面積與該第二面積相異。
  2. 如申請專利範圍第1項所述之基板單元，其中該第一面積大於該第二面積，且該第三面積大於該第二面積。
  3. 如申請專利範圍第1項所述之基板單元，其中該等導電凸塊之至少一個導電凸塊定義出一凹槽。
  4. 如申請專利範圍第1項所述之基板單元，其中：該第二介電層具有一下表面；以及該第二圖案化導電層的該下表面凹入於該第二介電層的該下表面。
  5. 如申請專利範圍第1項所述之基板單元，其中該第一圖案化導電層包含一第一導電層、一第二導電層及位於該第一導電層及該第二導電層之間的一種子層。
  6. 一基板，包括：一圖案化導電層，其具有一上表面及一下表面；一第一介電層，其經配置而鄰近於該圖案化導電層之該上表面，該第一介電層暴出該圖案化導電層之一部分以形形複數個接觸墊；一第二介電層，其經配置而鄰近於該圖案化導電層之該下表面，其中該第二介電層定義出複數個開口；以及複數個導電凸塊，該複數個導電凸塊之每一者自該圖案化導電層突出並穿過位於該第二介電層中之該複數個開口之相應一者，其中該第一介電層及該第二介電層兩者均為未加強材料。
  7. 如申請專利範圍第6項所述之基板，其中該第二介電層包含一下表面；以及一承載器經配置而鄰近於該第二介電層之該下表面。
  8. 如申請專利範圍第7項所述之基板，其中該承載器包含一支撐構件及一導電薄片，該導電薄片位於該支撐構件及該第二介電層之該下表面之間。
  9. 如申請專利範圍第6項所述之基板，其中該圖案化導電層包含一第一導電層、一第二導電層以及位於其中之一種子層。
  10. 如申請專利範圍第6項所述之基板，其中該圖案化導電層及該導 電凸塊係一體形成。
  11. 一基板，包括：一第一圖案化導電層，其包含複數個第一接觸墊及至少一第一線路；一第二圖案化導電層，其位於該第一圖案化導電層下方並包含一下表面；一第一介電層，其位於該第一圖案化導電層及該第二圖案化導電層之間，其中該第一介電層定義出複數個自該第一圖案化導電層延伸至該第二圖案化導電層之開口，且該第二圖案化導電層包含複數個第二接觸墊及至少一第二線路；一第二介電層，其經配置而鄰近於該第一介電層上，該第二介電層暴露該第一接觸墊並覆蓋該第一線路；及複數個導電凸塊，該複數個導電凸塊之每一者自該第一圖案化導電層延伸至該第二圖案化導電層，該複數個導電凸塊之每一者填充於位於該第二介電層中之該複數個開口的相應一者。
  12. 如申請專利範圍第11項所述之基板，其中：該第一介電層具有一下表面；及該第二圖案化導電層之該下表面自該第一介電層之該下表面凹入。
  13. 如申請專利範圍第11項所述之基板，其進一步包括：一第三介電層，其經配置於該第一介電層上，該第三介電層曝露該第二接觸墊。
  14. 如申請專利範圍第11項所述之基板，其中該導電凸塊具有一上表面及一下表面，該上表面具有一第一面積且該下表面具有一第二面積，且該第一面積大於該第二面積。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655739B (zh) * 2018-04-19 2019-04-01 南亞電路板股份有限公司 封裝結構及其形成方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US9030022B2 (en) 2011-10-24 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods for forming the same
TWI560835B (en) * 2011-11-07 2016-12-01 Siliconware Precision Industries Co Ltd Package substrate and fabrication method thereof
CN102931111B (zh) * 2012-11-08 2015-06-10 南通富士通微电子股份有限公司 半导体封装结构的形成方法
US9293338B2 (en) 2012-11-08 2016-03-22 Nantong Fujitsu Microelectronics Co., Ltd. Semiconductor packaging structure and method
CN105009276A (zh) * 2013-01-21 2015-10-28 A·森 用于半导体封装的衬底及其形成方法
CN103413802B (zh) * 2013-06-26 2016-04-27 力成科技（苏州）有限公司 一种大功耗芯片封装结构
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
CN104465575B (zh) * 2013-09-17 2019-04-12 日月光半导体制造股份有限公司 半导体封装及其制造方法
JP2015103782A (ja) * 2013-11-28 2015-06-04 株式会社東芝 半導体装置
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
CN105140211A (zh) * 2015-07-14 2015-12-09 华进半导体封装先导技术研发中心有限公司 一种fan-out的封装结构及其封装方法
US10643965B2 (en) * 2016-05-25 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of forming a joint assembly
US10276465B2 (en) * 2016-09-29 2019-04-30 Mediatek Inc. Semiconductor package assembly
TWI626724B (zh) * 2017-04-07 2018-06-11 思鷺科技股份有限公司 封裝結構
US10566279B2 (en) * 2018-01-25 2020-02-18 Advanced Semiconductor Engineering, Inc. Package device, semiconductor device, and method for manufacturing the package device
US11031345B2 (en) * 2018-08-14 2021-06-08 Medtronic, Inc. Integrated circuit package and method of forming same
JP2022531873A (ja) * 2019-05-06 2022-07-12 スリーエム イノベイティブ プロパティズ カンパニー パターン化された導電性物品
US11482480B2 (en) * 2020-03-19 2022-10-25 Advanced Semiconductor Engineering, Inc. Package substrate including an optically-cured dielecetric layer and method for manufacturing the package substrate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3855320B2 (ja) * 1996-10-16 2006-12-06 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置用基板の製造方法及び半導体装置の製造方法
CN1452217A (zh) * 2002-04-15 2003-10-29 裕沛科技股份有限公司 晶圆型态封装及其制作方法
CN1873935B (zh) * 2005-05-31 2010-06-16 新光电气工业株式会社 配线基板的制造方法及半导体器件的制造方法
US8294249B2 (en) * 2008-08-05 2012-10-23 Integrated Device Technology Inc. Lead frame package
CN101859712B (zh) * 2009-04-07 2012-11-14 日月光半导体制造股份有限公司 混合式承载器及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI655739B (zh) * 2018-04-19 2019-04-01 南亞電路板股份有限公司 封裝結構及其形成方法
US10269692B1 (en) 2018-04-19 2019-04-23 Nan Ya Printed Circuit Board Corporation Package structure and method of forming the same

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CN102157476A (zh) 2011-08-17
TW201507084A (zh) 2015-02-16

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