JP2016512942A - データシンボル遷移ベースのクロック同期を行うマルチワイヤオープンドレインリンク - Google Patents
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Abstract
Description
本特許出願は、本出願の譲受人にすべて譲渡され、参照により明白に本明細書に組み込まれる、2013年3月20日に出願された「Multi-Wire Open-Drain Link With Data Symbol Transition Based Clocking」という名称の米国仮出願第61/803684号、および2013年7月16日に出願された「Multi-Wire Open-Drain Link With Data Symbol Transition Based Clocking」という名称の米国仮出願第61/846977号、および2014年3月19日に出願された「Multi-Wire Open-Drain Link With Data Symbol Transition Based Clocking」という名称の米国実用新案出願第14/220056号の優先権を主張する。
受信したシンボル遷移からクロック信号を生成するための方法およびデバイスが提供される。マルチワイヤオープンドレインリンクを介して信号が受信される。受信信号内の遷移は、信号内のシンボルの負から正への(すなわち、ローからハイへの)遷移および正から負への(すなわち、ハイからローへの)遷移から判別される。遷移に応じてクロックパルスが生成される。クロックパルスは、遷移が第1の方向である場合には(たとえば、立上り遷移)事前設定されている第1の間隔(たとえば、第1の遅延)だけ選択的に遅延される。クロックパルスは、遷移が第2の方向である場合には(たとえば、立下り遷移)事前設定されている第2の間隔(第2の遅延)だけさらに選択的に遅延されてよい。たとえば、第1の方向は、ローからハイであってよく、第2の方向はハイからローであってよい。事前設定されている第2の間隔は、通信インターフェースに関連する立上り時間および/または立下り時間に基づいて設定されてよく、第1および第2の較正遷移のために生成されたクロックパルスに関連するそれぞれの遅延を測定することによって較正されてよい。
図1は、シングルエンド信号伝達システムを示す。シングルエンド信号伝達では、一方のワイヤが信号を表す可変電圧を伝送し、他方のワイヤは基準電圧(たとえば、グラウンド)に接続されてよい。送信側デバイス102は、各々が単一のワイヤ/導体106a、106b、106c、および/または106dに接続された複数のシングルエンドオープンドレイン(トランジスタ)ドライバ108を含んでよい。受信側デバイス104は、各々が単一のワイヤ/導体106a、106b、106c、および/または106dに接続された1つまたは複数のシングルエンドCMOS(トランジスタ)受信機110を含んでよい。送信側デバイス102は、入力ビット118を受信し、ビットを(エンコーダ122において)シングルエンド信号に符号化し、ビットをシングルエンドドライバ108を通じ各ワイヤ/導体106a、106b、106c、および/または106dを通じてシングルエンド信号として受信機104に送信する。受信側デバイス104は、各ワイヤ/導体106a、106b、106c、および/または106dを介しシングルエンド受信機110を通じてシングルエンド信号を受信し、シングルエンド信号を(デコーダ124において)復号し、出力ビット120を生成する。このシングルエンドシステムでは、デコーダ124は、1つまたは複数の受信したシングルエンド信号からクロック信号が抽出されるようにクロックおよびデータ回復(CDR)機能を含んでよい。
図4は、送信機402においてビットがシンボル遷移番号に変換され、次いで受信機404においてシンボル遷移番号がビットに変換されることを示す。送信機402は、バイナリ情報、ビットを「ビット-mxT」変換器406に送りm個のシンボル遷移番号T0〜Tm-1を生成する。受信機404はm個のシンボル遷移番号T0〜Tm-1を受信し、シンボル遷移番号は「mxT-ビット」変換器408に送られてバイナリ情報、すなわちビットが取り出される。T0〜Tm-1の1つのT当たりにr個の考えられるシンボル遷移状態がある場合、m個の遷移がrm個の異なる状態を送り得る。
図5は、連続シンボルとシンボル遷移番号との間の変換を示す。この変換は、前回の連続シンボル番号(Ps)から現在の連続シンボル(Cs)への各遷移を遷移番号(T)にマップする。送信側デバイスにおいて、遷移番号は連続シンボルに変換される。相対的な変換方式が使用されるので、遷移番号では、2つの連続する連続シンボル504が同じにならないことが保証される。
Cs=Ps+Ttmp
上式で、Ttmp=T=0?3:Tである。言い換えれば、Tがゼロに等しい場合、Ttmpは3になり、Tがゼロに等しくない場合、TtmpはTに等しくなる。Ttmpが算出された後、CsはPsとTtmpの和に設定される。さらに、受信側では、論理が逆転されてTが回復され、
Ttmp=Cs+4-PsおよびT=Ttmp==3?0:Ttmpである。
前記のように、図2の送信側デバイス200および図3の受信側デバイス350は、そのドライバおよび受信機にオープンドレイントランジスタを使用する。
tSYM:1シンボルサイクル周期
tSU:IRXCLK 720の立上り(先行)エッジを基準とするレジスタ714のSIの準備時間
tHD:IRXCLK 720の立下り(後端)エッジを基準とするレジスタ714のSIの保持時間
tdNE:比較器702の伝搬遅延
tdRST:IRXCLK 720の立上り(先行)エッジからのセットリセットレジスタ704のリセット時間
td1S:ワンショット論理706の伝搬遅延
I) tdNE+td1S+遅延S+遅延P+tHD<tSYM
i)最大スキュー仕様+tSU<遅延S
b)より具体的には、遅延期間Sは、準備時間tSUに最大スキューを加えた時間よりも短くなければならない。
図11は、特定の態様に従って複数のCDR回路1101および1102を使用して確実なタイミングを生成することを示す図である。インターフェース内のワイヤごとにCDR回路1101/1102が設けられてよく、したがって、単一のワイヤのクロック/タイミング抽出が可能になる。各CDR回路1101/1102は、入力1104上の遷移に対して整合されたパルスを生成するように構成される。排他的論理和論理1106は、入力1104の状態の変化を保持レジスタ1130によって保持されている前回の状態と比較し、差が検出されたかどうかを示す出力(NE)を生成する。NE信号は、現在の状態が前回の状態の登録されたコピーと等しくないとき(すなわち、現在のシンボルSIと単一の信号線、SCL線1104、またはSDA線の前回のシンボルSXの比較)に生成される。排他的論理和論理1106の出力は、セットリセットレジスタ1108を遷移を記録するようにセットする。セットリセットレジスタ1108の出力は、ゲート1112で、出力自体の反転され遅延されたバージョンによってゲート制御され、ワンショットパルス(NE1SHOT[0])を生成する。セットリセットレジスタ1108の出力の反転され遅延されたバージョンは、フリップフロップ回路1110の出力である。
104 受信側デバイス
108 シングルエンドドライバ
110 シングルエンド受信機
113 保持レジスタ
118 入力ビット
120 出力ビット
124 デコーダ
200 送信側デバイス
203 エンコーダ
206 出力レジスタ
208 遅延レジスタ
212 ラインドライバ
303 デコーダ
350 受信側デバイス
352 CDR回路
354 保持レジスタ
366 較正回路
370 ゲート
404 受信機
406 ビット-mxT変換器
408 mxT-ビット変換器
606 抵抗
608 トランジスタ
620 特性タイミング図
628 時間
632 立上り時間
700 クロック回復回路
702 比較器
703 ワイヤ
704 セットリセットレジスタ
706 ワンショット論理
708 デジタル遅延デバイス
710 第2の遅延デバイス
712 第2のクロック
713 デジタル遅延デバイス
714 保持レジスタ
720 クロック
752 シンボル値
758 シンボル
804 第1の遷移
902 立上り時間遅延
906 第1のシンボル
908 第2のシンボル
914 パルス
926 遷移
1006 ANDゲート
1101 CDR回路
1104 インターフェース線
1108 セットリセットレジスタ
1110 フリップフロップ回路
1114 遅延回路
1116 パルス
1118 ゲート
1120 第2の遅延回路
1124 マルチプレクサ
1128 クロック
1132 サンプリング回路
1134 システム受信クロック
1136 フリップフロップ
1138 遅延セル
1302 第1のマルチプレクサ
1322 第1のパルス
1324 第2のパルス
1404 プロセッサ
1802 装置
1804 プロセッサ
1806 コンピュータ可読媒体
1808 バス
1810 トランジスタ
1814 処理システム
1824〜1832 モジュール
1906 第1の方向
1910 遷移
I 入力
P 遅延
Ps 前回のシンボル
Q 出力
RX 遅延
S 遅延
S10 第1の遅延
S20 第2の遅延
SI 信号
SX シンボル
T 現在のシンボル遷移番号
TX 出力シンボル
Claims (31)
- クロック信号を生成するための方法であって、
通信インターフェースから受信した信号における遷移を判別するステップと、
前記遷移に応じてクロックパルスを生成するステップと、
前記遷移が第1の方向である場合には前記クロックパルスを事前設定されている第1の間隔だけ遅延させるステップと、
前記遷移が第2の方向である場合には前記クロックパルスを事前設定されている第2の間隔だけ遅延させるステップと含み、
前記クロックパルスの遅延は、異なるクロックパルスが受信され、かつ前記クロックパルスの前記遅延が完了していない場合には、再開する、方法。 - 前記事前設定されている第1および/または第2の間隔は、前記通信インターフェース上でシンボルが送信されるときに前記クロックパルスを生じさせ、それによって前記シンボルが確実にサンプリングされるように選択される、請求項1に記載の方法。
- 前記事前設定されている第1および/または第2の間隔は、前記通信インターフェースに関連する立上り時間および立下り時間に基づいて設定され、前記立上り時間は、オープンドレイントランジスタに関連する立上り時間に相当する、請求項1に記載の方法。
- 前記事前設定されている第2の間隔は、前記立上り時間に起因する前記遷移を検出する際の遅延に一致するように選択される、請求項3に記載の方法。
- 前記事前設定されている第1の間隔は、前記立下り時間に起因する前記遷移を検出する際の遅延に一致するように選択される、請求項4に記載の方法。
- 前記クロックパルスを、前記遷移に応答して生成された少なくとも1つの追加のクロックパルスと統合するステップをさらに含む、請求項1に記載の方法。
- 前記事前設定されている第1および/または第2の間隔を較正するステップをさらに含む、請求項1に記載の方法。
- 前記事前設定されている間隔を較正するステップは、
互いに異なる方向である第1および第2の較正遷移を行うステップと、
前記第1および第2の較正遷移のために生成されたクロックパルスに関連するそれぞれの遅延を測定するステップと、
前記事前設定されている第1および/または第2の間隔を前記それぞれの遅延の差を最小限に抑えるように修正するステップとを含む、請求項7に記載の方法。 - 前記事前設定されている第1の間隔を修正するステップは、前記第1の較正遷移の後に生成されたクロックパルスに関連する測定された遅延に基づいて第1の遅延回路のプログラムされた遅延を調整するステップを含み、
前記事前設定されている第2の間隔を修正するステップは、前記第2の較正遷移の後に生成されたクロックパルスに関連する測定された遅延に基づいて第2の遅延回路のプログラムされた遅延を調整するステップを含む、請求項8に記載の方法。 - 前記それぞれの遅延は、いずれかの較正遷移のために生成されたクロックパルスに関連する所望の遅延を反映するタイマを使用して測定される、請求項8に記載の方法。
- クロック信号を生成するための装置であって、
通信インターフェースから受信した信号における遷移を判別するための手段と、
前記遷移に応じてクロックパルスを生成するための手段と、
前記遷移が第1の方向である場合には前記クロックパルスを事前設定されている第1の間隔だけ遅延させるための手段と、
前記遷移が第2の方向である場合には前記クロックパルスを事前設定されている第2の間隔だけ遅延させるための手段とを備え、
前記クロックパルスの遅延は、異なるクロックパルスが受信され、かつ前記クロックパルスの前記遅延が完了していない場合には、再開する、装置。 - 前記事前設定されている第1および/または第2の間隔は、前記通信インターフェース上でシンボルが送信されるときに前記クロックパルスを生じさせ、それによって前記シンボルが確実にサンプリングされるように選択される、請求項11に記載の装置。
- 前記事前設定されている第1および/または第2の間隔は、前記通信インターフェースに関連する立上り時間および立下り時間に基づいて設定され、前記立上り時間は、オープンドレイントランジスタに関連する立上り時間に相当する、請求項11に記載の装置。
- 前記事前設定されている第2の間隔は、前記立上り時間に起因する前記遷移を検出する際の遅延に一致するように選択される、請求項13に記載の装置。
- 前記事前設定されている第1の間隔は、前記立下り時間に起因する前記遷移を検出する際の遅延に一致するように選択される、請求項14に記載の装置。
- 前記クロックパルスを、前記遷移に応答して生成された少なくとも1つの他のクロックパルスと統合するための手段をさらに備える、請求項11に記載の装置。
- 前記事前設定されている第11および/または第2の間隔を較正するための手段をさらに備える、請求項11に記載の装置。
- 前記事前設定されている第1および/または第2の間隔を較正するための前記手段は、互いに異なる方向である第1および第2の較正遷移を行い、前記第1および第2の較正遷移のために生成されたクロックパルスに関連するそれぞれの遅延を測定し、前記事前設定されている第1および/または第2の間隔をそれぞれの遅延の差を最小限に抑えるように修正する、請求項17に記載の装置。
- 前記事前設定されている間隔を修正するための前記手段は、前記第1の較正遷移の後に生成されたクロックパルスに関連する測定された遅延に基づいて第1の遅延回路のプログラムされた遅延を調整し、前記第2の較正遷移の後に生成されたクロックパルスに関連する測定された遅延に基づいて第2の遅延回路のプログラムされた遅延を調整する、請求項18に記載の装置。
- 前記それぞれの遅延は、いずれかの較正遷移のために生成されたクロックパルスに関連する所望の遅延を反映するタイマを使用して測定される、請求項18に記載の装置。
- クロック信号を生成するための装置であって、
処理システムを備え、前記処理システムが、
通信インターフェースから受信した信号における遷移を判別することと、
前記遷移に応じてクロックパルスを生成することと、
前記遷移が第1の方向である場合には前記クロックパルスを事前設定されている第1の間隔だけ遅延させることと、
前記遷移が第2の方向である場合には前記クロックパルスを事前設定されている第2の間隔だけ遅延させることとを行うように構成され、
前記クロックパルスの遅延は、異なるクロックパルスが受信され、かつ前記クロックパルスの前記遅延が完了していない場合には、再開する、装置。 - 前記事前設定されている第1および/または第2の間隔は、前記通信インターフェース上でシンボルが送信されるときに前記クロックパルスを生じさせ、それによって前記シンボルが確実にサンプリングされるように選択される、請求項21に記載の装置。
- 前記事前設定されている第1および/または第2の間隔は、前記通信インターフェースに関連する立上り時間および立下り時間に基づいて設定され、前記立上り時間は、オープンドレイントランジスタに関連する立上り時間に相当する、請求項21に記載の装置。
- 前記事前設定されている第2の間隔は、前記立上り時間に起因する前記遷移を検出する際の遅延に一致するように選択される、請求項23に記載の装置。
- 前記事前設定されている第1の間隔は、前記立下り時間に起因する前記遷移を検出する際の遅延に一致するように選択される、請求項24に記載の装置。
- 前記クロックパルスを、前記遷移に応答して生成された少なくとも1つの他のクロックパルスと統合することをさらに備える、請求項21に記載の装置。
- 前記事前設定されている第1および/または第2の間隔を較正することをさらに含む、請求項21に記載の装置。
- 前記事前設定されている第1および/または第2の間隔を較正することは、
互いに異なる方向である第1および第2の較正遷移を行うことと、
前記第1および第2の較正遷移のために生成されたクロックパルスに関連するそれぞれの遅延を測定することと、
前記事前設定されている第1および/または第2の間隔を前記それぞれの遅延の差を最小限に抑えるように修正することとを含む、請求項27に記載の装置。 - 前記事前設定されている間隔を修正することは、
前記第1の較正遷移の後に生成されたクロックパルスに関連する測定された遅延に基づいて第1の遅延回路のプログラムされた遅延を調整することと、
前記第2の較正遷移の後に生成されたクロックパルスに関連する測定された遅延に基づいて第2の遅延回路のプログラムされた遅延を調整することとを含む、請求項28に記載の装置。 - 前記それぞれの遅延は、いずれかの較正遷移のために生成されたクロックパルスに関連する所望の遅延を反映するタイマを使用して測定される、請求項28に記載の装置。
- 1つまたは複数の命令を有するプロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されたときに、前記少なくとも1つの処理回路に、
通信インターフェースから受信した信号における遷移を判別することと、
前記遷移に応じてクロックパルスを生成することと、
前記遷移が第1の方向である場合には前記クロックパルスを事前設定されている第1の間隔だけ遅延させることと、
前記遷移が第2の方向である場合には前記クロックパルスを事前設定されている第2の間隔だけ遅延させることとを行わせ、
前記クロックパルスの遅延は、異なるクロックパルスが受信され、かつ前記クロックパルスの前記遅延が完了していない場合には、再開する、プロセッサ可読記憶媒体。
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