DE3329773A1

DE3329773A1 - Verfahren und anordnung zur zeitgleichen flankenanpassung mehrerer taktsynchroner datenfluesse

Info

Publication number: DE3329773A1
Application number: DE19833329773
Authority: DE
Inventors: Gerhard Dipl.-Ing. 6101 Groß-Bieberau Hanke
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1983-08-18
Filing date: 1983-08-18
Publication date: 1985-02-28

Description

Die Erfindung betrifft ein Verfahren und eine zugehörige
Anordnung zur zeitgleichen Flankenanpassung mehrerer taktsynchroner Datenflüsse. Sollen diese Datenflüsse mit einem gemeinsamen Takt in einem synchronen Multiplexer zu einem einzigen Ausgangsdatenfluß zusammengefaßt werden, so gelingt dieses im allgemeinen nur dann, wenn die Schaltflanken aller einzelnen Datenflüsse entweder gleichzeitig auftreten oder innerhalb eines bestimmten Bruchteils der Periodendauer des Taktsignals liegen. Ist dieses nicht der Fall, so müssen d-iese Schaltflanken durch geeignete Maßnahmen verschoben werden, bis sie zeitgleich bzw. innerhalb des bestimmten Zeitbereichs auftreten.
Fig. 1 zeigt ein üblicherweise verwendetes Verfahren zur Flankenanpassung. Die n Datenflüsse 1 bis n werden in einem svnchronen Multiplexer MX zu einem Multiplexdatenfluß m zusammengefaßt, wobei die Taktfrequenz des Multiplexers I<X und gleichzeitig auch die Taktfrequenz des Ausgangsdatenflusses die n-fache Frequenz des Taktes der einzelnen Datenflüsse mit der Frequenz f ist.
Der Datenfluß i (1 L i tn) ist derjenige Datenfluß, dessen Schaltflanken im Bezug zu den anderen Datenflüssen zeitlich als letzte erscheinen. Dieser Datenfluß i wird direkt mit einem (zugehörigen) Eingang des Multiplexers MX verbunden, während alle anderen Datenflitsse durch Zwischenschalten von Verzögerungsschaltungen mit den Verzögerungazeiten t1 bis tn zeitlich dem Datenfluß i angepaßt werden. Diese Verzögerungsschaltungen können aus unterschiedlich langen Leitungen bestehen oder auf elektronischem Wege wie z. B. durch das Zwischenschalten eines oder mehrerer Pufierverstärker mit bestimmten Signalverzögerungszeiten realisiert werden.
Die Taktfrequenz n . f des Multiplexers MX wird im allgemeinen mittels eines als phasengeregelter Oszillator aufgebauten Frequenzvervielfachers PLL aus der Frequenz f gewonnen, die nachfolgend auch kurz als Takt f bezeichnet wird.
Dieses herkömmliche Verfahren versagt dann, wenn die Datenflüsse 1 bis n bezüglich ihrer Schaltflanken zeitlich nicht starr zueinander eintreffen, sondern die Schaltflanken jedes Datenflusses innerhalb einer aktimpulsdauer des Taktes f beliebig veränderliche lagen annehmen können. Dies ist insbesondere dann der Fall, wenn die Datenflüsse über eine digitale Vermittlungastelle geführt werden, in der sich " je nach durchgeschaltetem Weg - nach jedem neuen Vermittlungsvorgang für jeden Datenfluß unterschiedliche laufzeiten ergeben.
Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren und eine zugehörige Schaltungsanordnung zu schaffen die diese läsufzeitunterschiede selbstständig ausgleicht und den Ausgleich immer dann neu durchführt, wenn sich die zeitlichen Lagen der Schaltflanken der Datenflüsse um einen Mindestbegrag zueinander geändert haben.
Diese Aufgabe ist durch die im Hauptanspruch gekennzeichnete Erfindung gelöst, Die Unteransprüche betreffen vorteilhafte Weiterbildungen der Erfindung.
Die Erfindung bietet den Vorteil, einen Zeitausgleich immmer nur dann durchzuSffhrens wenn die Gefahr besteht, daß durch Abtastung mindestens eines der Datenflüsse im Bereich der Schaltflanke ein nicht eindeutiges logisches Signal dem Multiplexer zugeführt wird, bzw. ein mit Fhasenjitter besufachlagter Datenfluß unregelmäßig vor oder nach den Schaltflanken abgetastet wird und dadurch eine sehr hohe Fehlerwahrscheinlichkeit entsteht.
Vorteilhaft ist weiterhin, daß diese inordnung aus relativ einfachen, handelsüblichen und preiswerten Bauteilen aufgebaut ist.
Ausführungsbeispiele der Erfindung werden anhand von Fig. 2a bis 4 näher erläutert.
Fig, 2a, 2b zeigen eine bevorzugte Ausführungsform der Erfindung nach Anspruch 4, Fig.. 3a, 3b zeigen eine in Anspruch 10 gekennzeichnete Teilschaltung zur Erhöhung der Anzahl der möglichen Abfragezeitpunkte und Fig. 4 zeigt eine in Anspruch 11 gekennzeichnete Teilschaltung zur Unterdrückung fehlerhafter Abfragezeitpunktverschiebungen.
Nach Fig. 2a, 2b besteht die Anordnung aus einem ersten Speicherregister SP1, einem zweiten Speicherregister SP2, einem Vergleicher V, einer negierenden monostabilen Kippstufe M, einem Frequenzvervielfacher PLL, einem ersten UND-Glied Ul, einem Frequenzteiler FT und einer Zeitverzögerungsachaltung T. Die Datenflüsse 01 bis n gelangen parallel an die Eingänge der beiden taktmäßig flankengesteuerten n-stufigen und einstelligen Speicherregister SP1 und SP2. Der diesen Datenflüssen 1 bis n gemeinsame Takt f mit der Frequenz f wird in bekannter Weise in dem als phasengeregelter Oszillator aufgebauten Frequenzvervielfacher PIL mit dem Faktor n multipliziert (die entstandene Frequenz n. f wird als Takt ne f des dieser Anordnung nachgeschalteten Multiplexers benötigt) und über das als Torschaltung wirkende erste UND-Glied U1 dem Frequenzteiler FT zugeführt. Da der Teilungsfaktor des Frequenzteilers FT gleich dem Vervielfachungsfaktor des Frequenzvervielfachers PLL ist, steht als Ausgangssignal des Frequenzteilers FT ein Takt fcmit der gleichen Frequenz gemeinsamen Taktes aber mit einer von n möglichen Phasenlagen zu dieser Frequenz f zur Verfügung. Das erste Speicherregister SP1 wird durch den in der Zeitverzögerungsschaltung T verzögerten Takt f+ zum Einspeichern seiner Eingangssignale veranlaßt, wahrend das zweite Speicherregister SP2 vom unverzögerten Takt f+ angesteuert wird. Die Ausgangssignale gleicher Stufen der beiden Speicherregister SP1 und SP2 werden imTergleicherV miteinander verglichen,der bei Nichtübereinstimmung mindestens eines der n Ausgangssignalpaare einen Impuls abgibt. Der Impuls a wird in der monostabilen Kippstufe mit negiertem Ausgang in den NULL°Impuls a+ der Länge (####) umgewandelt.
Der NULL-Impuls a + sperrt am ersten Ulm-Glied Ul einen Impuls des Taktes n f und erreicht dadurch eine Phasenverschiebung des Taktes £+ von {2 n59 . Durch dieses n Ausblenden von Impulsen des Taktes ne f sind n verschiedene Zeitlagen der Flanken des Taktes f+ innerhalb einer Taktperiode des Taktes f möglich. Mindestens eine dieser n Zeitlagen wird aber mit hoher Wahrscheinlichkeit so liegen, daß die Ausgangssignalpaare der beiden Speicherregister SP1 und SP2 übereinstimmen und somit die Datenflüsse 1 bis n mit den Ausgangdatenflüssen +1 bis +2 ebenfalls übereinstimmen. Die zeitlich identische Ausspeicherung der Datenflüsse 1 bis n aus dem ersten Speicherregister SP1 erzielt die gewünschte Flankengleichheit der Ausgangsdatenflüsse +1 bis Für den eher unwahrscheinlichen Fall, daß bei Jeder der n möglichen Zeitlagen des Taktes f+ immer mindestens ein Ausgangssignalpaar der beiden Speicherregister SP1 und SP2 nicht übereinstimmt, kann die Schaltung z. B. 80 abgeändert werden, daß der Frequenzvervielfacher PLL die Frequenz f auf 6n + p) f f vervielfacht und der Frequenzteiler FT die dann entstandene Frequenz (n + p) ef durch (n + p) teilt. Dadurch stehen für die Frequenz bzw. den Takt 9+ insgesamt n + p unterschiedliche Zeitlagen zur Verfügung, also p mehr, als die n Datenflüsse 1 bis n, eo däß mit Sicherheit Idendität zwischen den Datenflüssen 1 bis n und den zugehörigen Ausgangsdatenflüssen +1 bis +n erreicht wird. Selbstverständlich muß in diesem Fall die Länge des NuLL-Impulses a + der Impulslänge der Frequenz (n + p) e f entsprechen.
Ist die Erhöhung p gleich n oder ein Vielfaches von n, so kann durch einfache Frequenzteilung die für den Multiplexer benötigte Frequenz ne f gewonnen werden. Für unterschiedliche Werte von p muß Jedoch eine eigene aktaufbereitung für den Multiplexer vorgesehen werden.
Das in Fig. 2b dargestellte Ausführungsbeispiel der Erfindung kann zur Erhöhung der möglichen Anzahl der Zeitlagen des Taktes f+ und somit der Abfragezeitpunkte der beiden Speicherregister SP1 und SP2 in seinem Logik- und Taktateuerungsteil nach Fig. 3b so ausgebildet werden, daß sich die Zeitlagenanzahl auf (n + 1 + m) erhöht (m = 0, 1, 2, ,.. (n - 1)). Dies geschieht entsprechend Anspruch 10 dadurch,daß der Ausgang der monostabilen Kippstufe M mit dem Eingang eines Zählers Z verbunden ist, der die positiven oder negativen Schaltflanken der NULI-Impulse a+ zählt und eine Zählkapazität von n + m aufweist. Für die Zählerstände O bis n - 1 des Zählers Z hat sein erster Ausgang ein Ausgangssignal z1 von logisch Null und für die Zählerstände n bis n + m ein Ausgangssignal z1 von logisch EINS. Die Ausgangssignale z2 des zweiten Ausgangs sind zu den Ausgangssignalen zl des ersten Ausgangs invertiert. Nach Erreichen seines maximalen Zählerstandes schaltet sich der Zähler Z selbstständig wieder auf den Zählerstand NULL zurück.
Ein zusätzlicher zweiter Ausgang des Frequenzvervielfachers PLL führt die Frequenz n , die durch negieren der Frequenz n. f am ersten Ausgang des Frequenzvervielfachers PLL entsteht und zu dieser dadurch um aphasenverschoben ist.
Das Ausgangssignal z2 steuert ein zweites Ulm-Glied U2 und das Ausgangssignal z1 steuert ein drittes UND-Glied U3.
Hierdurch gelangt zum ersten UND-Glied 1 über ein ODER-Glied 0 vom Frequenzvervielfacher PLL in Abhängigkeit vom Zählerstand des Zählers Z entweder der Takt ne f über das zweite Ulm-Glied U2 oder der phasenverschobene Takt n ef über das dritte UND-Glied U3.
Somit steht nach der Teilung der Frequenz (n e f) + im Frequenzteiler FT eine Frequenz f+ zum(ggf. verzögerten) Ansteuern der beiden Speicherregister SP1 und SP2 in Fig.
2a zur Verfügung 5 die nicht nur die n möglichen Zeitlagen hat, die sich bei den Zählerständen O bis n - 1 des Zählers Z in ihrer Phase um 2 n untereinander unterscheiden, sondern zasatzlich m + 1 Zeitlagen hat, und zwar bei den Zähleretänden n bis n + m,wobei diese Zeitlagen um phasenverschoben gegenüber den Zeitlagen bei den Zählerständen O bis n - 1 sind0 Im allgemeinen genügt es, wenn m = 0 gewählt wird und der Zähler dadurch eine Zählkapazität von n (# n + 1 Zählerstände) hat.
Nach Fig. 2b und 3a wird der Ausgangsimpuls a des Vergleichers V unmittelbar zur Ansteuerung der monstabilen Kippstufe M verwendet. Liegt die Verarbeitungszeit des (schnellen) VergleichereV unterhalb der Verzbgerungszeit der Zeitverzögerungsschaltung T, so können kurzzeitig - während dieser Verzögerungszeit - fehlerhafte Ausgangsimpulse a auftreten, obwohl alle n Ausgangssignalpaare der beiden Speicherregister SP1 und SP2 Ubereinstimmung zeigen. Diese fehlerhaften Impulse a verursachen eine unnötige und dadurch fehlerhafte Zeitlagenverschiebung des Taktes f und somit eine fehlerhafte Abfragezeitpunktverschiebung der beiden Speicherregister SP1 und SP2.
Durch die in Fig. 4 gezeigte Erweiterung der Schaltungsanordnung um ein viertes Ulm-Glied U4 und einen zusätzlichen negierten Ausgang des ltequenzteilers PT, der den zum Takt f+ inversen Takts führt, werden diese fehlerhaften Impulse 8 unterdrückt. Dieses vierte Ulm-Glied U4 ist zwischen den Ausgang des Vergleichers V und den Eingang der monostabilen Kippstufe M geschaltet. Es wird einerseits mit dem Impuls a und andererseits mit dem Takt F beaufschlagt. Am Ausgang des vierten Ulm-Glieds U4 kann somit nur dann ein Impuls a'an die monostabile Kippstufe M abgegeben werden, wenn ein entsprechender Impuls a vom Vergleicher V während einer ganzen Periode des Taktes f+ vorhanden ist.

Claims

Verfahren und Anordnung zur zeitgleichen Flankenanpassung mehrerer takt synchroner Datenfldsse (12) Patentansprüche 1 Verfahren zur zeitgleichen Flankenanpassung mehrerer takt synchroner Datenflüsse (01 bis n) mit einem gemeinsamen Takt (f), d a d u r zu c h g e k e n n z e i c h -n e t , daß alle atenflüsse (1 bis n) gleichzeitig abgefragt werden und nach einer konstanten Zeitspanne erneut abgefragt werden und daß bei Ungleichheit der beiden Abfragewerte mindestens eines Datenflusses die Abfragezeitpunkte zeitlich verschoben werden, bis die Abfragewerte für jeden Datenfluß gleich sind.
2 Verfahren nach Anspruch 19 dadurch gekennzeichnet, daß die konstante Zeitspanne kleiner als eine laktperiode des gemeinsamen Takts (f) ist.
3 Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die konstante Zeitspanne kleiner als eine Taktperiode geteilt durch die Anzahl (n) der Datenflüsse ist.
4 Anordnung zur Ausübung das Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, - daß ein a-stufiges einstelliges erstes Speicherregister (SP1) und ein n-atufiges einstelliges zweites Speicherregister (SP2) eingangaseitig stufenweise parallelgeschaltet sind und mit den Datenflüssen (01 bis n) beaufschlag sind, - daß die jeweils r Ausgang beider Speicherregister (SP1, SP2) an einem Vergleicher (V) geschaltet sind, - daß an einen Frequenzvervielfacher (PLL) in Fig. 2b, bzw. 3b der gemeinsame Takt (f) angeschaltet ist, - daß der Ausgang dea Frequenzvervielfachers (PLL) an den ersten Eingang eines ersten UND-Glieds (U1) geschaltet ist, - daß der Ausgang des Vergleichers (v) an den zweiten Eingang des ersten UND-Glieds (U1) geschaltet ist, - daß dem ersten UD-lied (U1) ein Frequenzteiler (FT) nachgeschaltet ist, - daß der Takteingang des ersten Speicherregisters (SP1) mit dem Ausgang des Frequenzteilers (FT) über eine Zeitverzögerungsschaltung (s) verbunden ist und daß der Takteingang des zweiten Speicherregisters (SP2) direkt mit dem Ausgang des Frequenzteilers (FT) verbunden ist.
5 Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Vervielfachungsfaktor des Frequenzvervielfachers (PLL) gleich dem Teilungsfaktor des Frequenzteilers (FT) ist.
6 Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Vervielfachungsfaktor gleich der Anzahl n der Datenflüsse ist.
7 Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Vervielfachungsfaktor gleich n + 1 ist.
8 Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß eine negierende monostabile Kippstufe (M in Fig. 2b, 3a bzw. 4)zwischen den Ausgang des Vergleichers (V) und den zweiten Eingang des ersten UND-Glieds (U1) geschaltet ist.
9 Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Ausgangsimpulslänge der monostabilen Kippstufe (M) dem Kehrwert der Ausgangsfrequenz des Frequenzvervielfachers (PLOT) entspricht.
10 Anordnung nach Anspruch 9, dadurch gekennzeichnet, - daß der monostabilen Kippstufe (M) ein Zähler (Z in Fig. 3b)nachgeschaltet ist, dessen erster Ausgang logisch NULL und dessen zweiter Ausgang logisch EINS für die Zählerstände 0 bis n - 1 ist und dessen erster Ausgang logisch EINS und dessen zweiter Ausgang logisch NULL für die Zählerstände n bis n + m ist, daß der zweite Ausgang des Zählers (Z) mit dem ersten Eingang eines zweiten Ulm-Glieds (U2 in Fig. 3b) verbunden ist, - daß der erste Ausgang des Zählers (Z) mit dem ersten Eingang eines dritten Ulm-Glieds (U3 in Fig. 3b) verbunden ist, - daß der nichtnegierte Ausgang des Frequenzvervielfachers (PLL) mit dem zweiten Eingang des zweiten Ulm-Glieds (U2) verbunden ist - daß der negierte Ausgang des Frequenzvervielfachers (PLL) mit dem zweiten Eingang des dritten Ulm-Glieds (U3) verbunden ist, - daß der Ausgang des zweiten Ulm-Glieds (U2) und der Ausgang des dritten Ulm-Glieds (U3) mit den Eingängen eines ODER-Glieds (O) verbunden sind und - daß der Ausgang des ODER-Glieds (0) mit dem ersten Eingang des ersten UED-Glieds (U1) verbunden ist (Fig. 3b).
11 Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß m eine ganze Zahl von 0 bis n 1 1 ist.
12 Anordnung nach Anspruch 119 dadurch gekennzeichnet, - daß der Ausgang des Vergleichers (V) an den ersten Eingang eines vierten Ulm-Glieds (U4 in Fig. 4) geschaltet ist, - daß der negierte Ausgang des Frequenzteilers (FT) an den zweiten Eingang des des vierten Ulm-Glieds (U4) geschaltet ist und - daß der Ausgang des vierten Ulm-Glieds (U4) an den Eingang der monostabilen Kippstufe (M) geschaltet ist (Fig. 4).