JP3425905B2 - クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法 - Google Patents
クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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Description
【０００１】
【発明の属する技術分野】本発明は、クロック信号抽出
回路に関し、特にパラレルディジタルインタフェースに
用いられるクロック信号抽出回路に関する。パラレルデ
ィジタルインタフェースとしては、同一基板上のＬＳＩ
間のインタフェース、基板間のインタフェース、装置間
のインタフェースなどが想定される。
回路に関し、特にパラレルディジタルインタフェースに
用いられるクロック信号抽出回路に関する。パラレルデ
ィジタルインタフェースとしては、同一基板上のＬＳＩ
間のインタフェース、基板間のインタフェース、装置間
のインタフェースなどが想定される。
【０００２】
【従来の技術】パラレルディジタルインタフェースで
は、伝送路での遅延差により生じたスキューを補償する
ために入力する複数ビットの信号に対しクロック信号同
期をかけるが、この同期のために使用するクロック信号
を生成するクロック信号抽出回路は、図９に示すよう
に、１般的に入力する複数ビットの信号の内から１ビッ
トの信号を選択してその信号を基にクロック信号抽出を
行なっていた。
は、伝送路での遅延差により生じたスキューを補償する
ために入力する複数ビットの信号に対しクロック信号同
期をかけるが、この同期のために使用するクロック信号
を生成するクロック信号抽出回路は、図９に示すよう
に、１般的に入力する複数ビットの信号の内から１ビッ
トの信号を選択してその信号を基にクロック信号抽出を
行なっていた。
【０００３】すなわち、図９に示すように、第１のデー
タビット信号入力端子９０１−１〜第Ｎのデータビット
信号入力端子９０１−Ｎから入力する入力信号のうち、
例えば第Ｎのデータビット信号入力端子９０１−Ｎから
入力する入力信号９０８−Ｎを基に位相比較器９０２、
チャージポンプ９０３、ループフィルタ９０４、電圧制
御発振器９０５により構成されるクロック信号抽出回路
はクロック信号９０９を生成する。Ｄタイプフロップフ
ロップ９０６−１〜９０６−Ｎは、入力信号９０８−１
〜９０８−Ｎに対しクロック信号９０９による同期をか
けて、同期がかけられた信号をデータビット信号出力端
子９０７−１〜９０７−Ｎに出力する。データビット信
号出力端子９０７−１〜９０７−Ｎから出力された信号
は後段のディジタルシステムに入力される。
タビット信号入力端子９０１−１〜第Ｎのデータビット
信号入力端子９０１−Ｎから入力する入力信号のうち、
例えば第Ｎのデータビット信号入力端子９０１−Ｎから
入力する入力信号９０８−Ｎを基に位相比較器９０２、
チャージポンプ９０３、ループフィルタ９０４、電圧制
御発振器９０５により構成されるクロック信号抽出回路
はクロック信号９０９を生成する。Ｄタイプフロップフ
ロップ９０６−１〜９０６−Ｎは、入力信号９０８−１
〜９０８−Ｎに対しクロック信号９０９による同期をか
けて、同期がかけられた信号をデータビット信号出力端
子９０７−１〜９０７−Ｎに出力する。データビット信
号出力端子９０７−１〜９０７−Ｎから出力された信号
は後段のディジタルシステムに入力される。
【０００４】
【発明が解決しようとする課題】しかし、この従来のク
ロック信号抽出回路を用いたパラレルディジタルインタ
フェースでは、複数ビット間にスキューがあった場合に
リタイミングマージンが減少するという問題がある。近
年パラレルディジタルインタフェースを介して伝送され
る信号が益々高速になっていくので、パラレルディジタ
ルインタフェースにおいて、このリタイミングマージン
の減少を抑えることが要求されている。
ロック信号抽出回路を用いたパラレルディジタルインタ
フェースでは、複数ビット間にスキューがあった場合に
リタイミングマージンが減少するという問題がある。近
年パラレルディジタルインタフェースを介して伝送され
る信号が益々高速になっていくので、パラレルディジタ
ルインタフェースにおいて、このリタイミングマージン
の減少を抑えることが要求されている。
【０００５】本発明は、パラレルディジタルインタフェ
ースにおけるリタイミングマージの減少を抑えることを
可能とするクロック信号抽出回路を提供することを目的
とする。
ースにおけるリタイミングマージの減少を抑えることを
可能とするクロック信号抽出回路を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明によるクロック信
号抽出回路は、パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
するクロック信号抽出回路において、各々が各データビ
ット信号と抽出クロック信号との位相を比較し、比較結
果に応じて位相差信号を生成するＮ個の位相比較器と、
Ｎ個の前記位相差信号を平均化して制御電圧を生成する
回路と、前記制御電圧に応じた周波数の前記抽出クロッ
ク信号を生成する電圧制御発振器と、を備えることを特
徴とする。
号抽出回路は、パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
するクロック信号抽出回路において、各々が各データビ
ット信号と抽出クロック信号との位相を比較し、比較結
果に応じて位相差信号を生成するＮ個の位相比較器と、
Ｎ個の前記位相差信号を平均化して制御電圧を生成する
回路と、前記制御電圧に応じた周波数の前記抽出クロッ
ク信号を生成する電圧制御発振器と、を備えることを特
徴とする。
【０００７】また、本発明によるクロック信号抽出回路
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出するクロッ
ク信号抽出回路において、各々が各データビット信号と
抽出クロック信号との位相を比較し、比較結果に応じて
位相差信号を生成するＮ個の位相比較器と、Ｎ個の前記
位相差信号のうち最大位相差を示す信号と最小位相差を
示す信号を基に制御電圧を生成する回路と、前記制御電
圧に応じた周波数の前記抽出クロック信号を生成する電
圧制御発振器と、を備えることを特徴とする。
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出するクロッ
ク信号抽出回路において、各々が各データビット信号と
抽出クロック信号との位相を比較し、比較結果に応じて
位相差信号を生成するＮ個の位相比較器と、Ｎ個の前記
位相差信号のうち最大位相差を示す信号と最小位相差を
示す信号を基に制御電圧を生成する回路と、前記制御電
圧に応じた周波数の前記抽出クロック信号を生成する電
圧制御発振器と、を備えることを特徴とする。
【０００８】更に、本発明によるクロック信号抽出回路
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出する回路に
おいて、各々が各データビット信号と抽出クロック信号
との位相を比較し、比較結果に応じてアップ信号とダウ
ン信号を出力するＮ個の位相比較器と、各々が各位相比
較器より入力するアップ信号とダウン信号に応じたルー
プフィルタに流す電流を生成するＮ個のチャージポンプ
と、前記Ｎ個のチャージポンプが生成する電流を加算す
る加算器と、前記加算器で加算された電流に応じた制御
電圧を生成するループフィルタと、前記制御電圧に応じ
た周波数の前記抽出クロック信号を生成する電圧制御発
振器と、を備えることを特徴とする。
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出する回路に
おいて、各々が各データビット信号と抽出クロック信号
との位相を比較し、比較結果に応じてアップ信号とダウ
ン信号を出力するＮ個の位相比較器と、各々が各位相比
較器より入力するアップ信号とダウン信号に応じたルー
プフィルタに流す電流を生成するＮ個のチャージポンプ
と、前記Ｎ個のチャージポンプが生成する電流を加算す
る加算器と、前記加算器で加算された電流に応じた制御
電圧を生成するループフィルタと、前記制御電圧に応じ
た周波数の前記抽出クロック信号を生成する電圧制御発
振器と、を備えることを特徴とする。
【０００９】更に、本発明によるクロック信号抽出回路
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出する回路に
おいて、各々が各データビット信号と抽出クロック信号
との位相を比較し、比較結果に応じてアップ信号とダウ
ン信号を出力するＮ個の位相比較器と、Ｎ個のアップ信
号のうち最大位相差を示すアップ信号を選択する選択回
路と、前記Ｎ個のアップ信号のうち最小位相差を示すア
ップ信号を選択する回路と、Ｎ個のダウン信号のうち最
大位相差を示すダウン信号を選択する選択回路と、前記
Ｎ個のダウン信号のうち最小位相差を示すダウン信号を
選択する選択回路と、前記最大位相差を示すアップ信号
と前記最大位相差を示すダウン信号に応じたループフィ
ルタに流す電流を生成する第１のチャージポンプと、前
記最小位相差を示すアップ信号と前記最小位相差を示す
ダウン信号に応じたループフィルタに流す電流を生成す
る第２のチャージポンプと、前記第１と第２のチャージ
ポンプが生成する電流を加算する加算器と、前記加算器
で加算された電流に応じた制御電圧を生成するループフ
ィルタと、前記制御電圧に応じた周波数の前記抽出クロ
ック信号を生成する電圧制御発振器と、を備えることを
特徴とする。
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出する回路に
おいて、各々が各データビット信号と抽出クロック信号
との位相を比較し、比較結果に応じてアップ信号とダウ
ン信号を出力するＮ個の位相比較器と、Ｎ個のアップ信
号のうち最大位相差を示すアップ信号を選択する選択回
路と、前記Ｎ個のアップ信号のうち最小位相差を示すア
ップ信号を選択する回路と、Ｎ個のダウン信号のうち最
大位相差を示すダウン信号を選択する選択回路と、前記
Ｎ個のダウン信号のうち最小位相差を示すダウン信号を
選択する選択回路と、前記最大位相差を示すアップ信号
と前記最大位相差を示すダウン信号に応じたループフィ
ルタに流す電流を生成する第１のチャージポンプと、前
記最小位相差を示すアップ信号と前記最小位相差を示す
ダウン信号に応じたループフィルタに流す電流を生成す
る第２のチャージポンプと、前記第１と第２のチャージ
ポンプが生成する電流を加算する加算器と、前記加算器
で加算された電流に応じた制御電圧を生成するループフ
ィルタと、前記制御電圧に応じた周波数の前記抽出クロ
ック信号を生成する電圧制御発振器と、を備えることを
特徴とする。
【００１０】更に、本発明によるクロック信号抽出回路
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出する回路に
おいて、各々が各データビット信号と抽出クロック信号
との位相を比較し、比較結果に応じてアップ信号とダウ
ン信号を出力するＮ個の位相比較器と、Ｎ個のアップ信
号のうち最大位相差を示すアップ信号を選択する選択回
路と、前記Ｎ個のアップ信号のうち最小位相差を示すア
ップ信号を選択する回路と、前記最大位相差を示すアッ
プ信号とＮ個のダウン信号のうちの１のダウン信号に応
じたループフィルタに流す電流を生成する第１のチャー
ジポンプと、前記最小位相差を示すアップ信号とＮ個の
ダウン信号のうちの１のダウン信号に応じたループフィ
ルタに流す電流を生成する第２のチャージポンプと、前
記第１と第２のチャージポンプが生成する電流を加算す
る加算器と、前記加算器で加算された電流に応じた制御
電圧を生成するループフィルタと、前記制御電圧に応じ
た周波数の前記抽出クロック信号を生成する電圧制御発
振器と、を備えることを特徴とする。
は、パラレル伝送されてくるＮ個（Ｎは２以上の整数）
のデータビット信号からクロック信号を抽出する回路に
おいて、各々が各データビット信号と抽出クロック信号
との位相を比較し、比較結果に応じてアップ信号とダウ
ン信号を出力するＮ個の位相比較器と、Ｎ個のアップ信
号のうち最大位相差を示すアップ信号を選択する選択回
路と、前記Ｎ個のアップ信号のうち最小位相差を示すア
ップ信号を選択する回路と、前記最大位相差を示すアッ
プ信号とＮ個のダウン信号のうちの１のダウン信号に応
じたループフィルタに流す電流を生成する第１のチャー
ジポンプと、前記最小位相差を示すアップ信号とＮ個の
ダウン信号のうちの１のダウン信号に応じたループフィ
ルタに流す電流を生成する第２のチャージポンプと、前
記第１と第２のチャージポンプが生成する電流を加算す
る加算器と、前記加算器で加算された電流に応じた制御
電圧を生成するループフィルタと、前記制御電圧に応じ
た周波数の前記抽出クロック信号を生成する電圧制御発
振器と、を備えることを特徴とする。
【００１１】本発明によるパラレルディジタルインタフ
ェースは、上記のクロック信号抽出回路と、各々が各デ
ータビット信号を前記抽出クロック信号に同期化させて
出力するＮ個のフリップフロップを備えることを特徴と
する。
ェースは、上記のクロック信号抽出回路と、各々が各デ
ータビット信号を前記抽出クロック信号に同期化させて
出力するＮ個のフリップフロップを備えることを特徴と
する。
【００１２】本発明によるクロック信号抽出方法は、パ
ラレル伝送されてくるＮ個（Ｎは２以上の整数）のデー
タビット信号からクロック信号を抽出するクロック信号
抽出方法において、各データビット信号と抽出クロック
信号との位相を比較し、比較結果に応じてＮ個（Ｎは２
以上の整数）の位相差信号を生成するステップと、前記
Ｎ個の位相差信号を平均化して制御電圧を生成するステ
ップと、前記制御電圧に応じた周波数の前記抽出クロッ
ク信号を生成するステップと、を有することを特徴とす
る。
ラレル伝送されてくるＮ個（Ｎは２以上の整数）のデー
タビット信号からクロック信号を抽出するクロック信号
抽出方法において、各データビット信号と抽出クロック
信号との位相を比較し、比較結果に応じてＮ個（Ｎは２
以上の整数）の位相差信号を生成するステップと、前記
Ｎ個の位相差信号を平均化して制御電圧を生成するステ
ップと、前記制御電圧に応じた周波数の前記抽出クロッ
ク信号を生成するステップと、を有することを特徴とす
る。
【００１３】また、クロック信号抽出方法は、パラレル
伝送されてくるＮ個（Ｎは２以上の整数）のデータビッ
ト信号からクロック信号を抽出するクロック信号抽出方
法において、各データビット信号と抽出クロック信号と
の位相を比較し、比較結果に応じてＮ個の位相差信号を
生成するステップと、前記Ｎ個の前記位相差信号のうち
最大位相差を示す信号と最小位相差を示す信号を基に制
御電圧を生成するステップと、前記制御電圧に応じた周
波数の前記抽出クロック信号を生成するステップと、を
有することを特徴とする。
伝送されてくるＮ個（Ｎは２以上の整数）のデータビッ
ト信号からクロック信号を抽出するクロック信号抽出方
法において、各データビット信号と抽出クロック信号と
の位相を比較し、比較結果に応じてＮ個の位相差信号を
生成するステップと、前記Ｎ個の前記位相差信号のうち
最大位相差を示す信号と最小位相差を示す信号を基に制
御電圧を生成するステップと、前記制御電圧に応じた周
波数の前記抽出クロック信号を生成するステップと、を
有することを特徴とする。
【００１４】本発明によるパラレルデータビット信号の
同期化方法は、上記のクロック信号抽出方法の各ステッ
プと、前記抽出クロック信号で前記Ｎ個のデータビット
信号を同期化するステップと、を有することを特徴とす
る。
同期化方法は、上記のクロック信号抽出方法の各ステッ
プと、前記抽出クロック信号で前記Ｎ個のデータビット
信号を同期化するステップと、を有することを特徴とす
る。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態によるクロック信号抽出回路について詳細に説明
する。
施形態によるクロック信号抽出回路について詳細に説明
する。
【００１６】［実施形態１］まず、本発明の実施形態１
によるクロック信号抽出回路を含むパラレルデジタルイ
ンタフェースの構成について図１を参照して説明する。
によるクロック信号抽出回路を含むパラレルデジタルイ
ンタフェースの構成について図１を参照して説明する。
【００１７】図１を参照すると、本実施形態によるクロ
ック信号抽出回路は、Ｎ個（Ｎは２以上の整数）の位相
比較器１０２−１〜１０２−Ｎ、Ｎ個のチャージポンプ
１０３−１〜１０３−Ｎ、Ｎ個のチャージポンプ１０３
−１〜１０３−Ｎの出力を加算する加算器１０４、ルー
プフィルタ１０５及び電圧制御発振器１０６を備える。
位相比較器１０２−１〜１０２−Ｎの各々は、第１の入
力信号と第２の入力の信号の位相差に応じた信号を出力
し、チャージポンプ１０３−１〜１０３−Ｎの各々は、
位相比較器１０２−１〜１０２−Ｎの各々が出力する信
号を受けて位相差に応じた電流を入出力する。
ック信号抽出回路は、Ｎ個（Ｎは２以上の整数）の位相
比較器１０２−１〜１０２−Ｎ、Ｎ個のチャージポンプ
１０３−１〜１０３−Ｎ、Ｎ個のチャージポンプ１０３
−１〜１０３−Ｎの出力を加算する加算器１０４、ルー
プフィルタ１０５及び電圧制御発振器１０６を備える。
位相比較器１０２−１〜１０２−Ｎの各々は、第１の入
力信号と第２の入力の信号の位相差に応じた信号を出力
し、チャージポンプ１０３−１〜１０３−Ｎの各々は、
位相比較器１０２−１〜１０２−Ｎの各々が出力する信
号を受けて位相差に応じた電流を入出力する。
【００１８】第ｉ（１≦ｉ≦Ｎ）のデータビット信号入
力端子１０１−ｉは、第ｉの位相比較器１０２−ｉの第
１の入力端子と第ｉのＤタイプフリップフロップ１０７
−ｉのデータ入力端子に接続され、第ｉの位相比較器１
０２−１の出力端子は、第ｉのチャージポンプ１０３−
ｉの入力端子に接続される。
力端子１０１−ｉは、第ｉの位相比較器１０２−ｉの第
１の入力端子と第ｉのＤタイプフリップフロップ１０７
−ｉのデータ入力端子に接続され、第ｉの位相比較器１
０２−１の出力端子は、第ｉのチャージポンプ１０３−
ｉの入力端子に接続される。
【００１９】第１のチャージポンプ１０３−１から第Ｎ
のチャージポンプ１０３−Ｎの出力端子は、加算器１０
４の入力端子に接続され、加算器１０４の出力端子はル
ープフィルタ１０５の入力端子に接続され、ループフィ
ルタ１０５の出力端子は、電圧制御発振器１０６の入力
端子に接続される。
のチャージポンプ１０３−Ｎの出力端子は、加算器１０
４の入力端子に接続され、加算器１０４の出力端子はル
ープフィルタ１０５の入力端子に接続され、ループフィ
ルタ１０５の出力端子は、電圧制御発振器１０６の入力
端子に接続される。
【００２０】電圧制御発振器１０６の出力端子は、第１
の位相比較器１０２−１から第Ｎの位相比較器１０２−
Ｎの第２の入力端子と第１のＤタイプフリップフロップ
１０７−１から第ＮのＤタイプフリップフロップ１０７
−Ｎのクロック信号入力端子に接続される。
の位相比較器１０２−１から第Ｎの位相比較器１０２−
Ｎの第２の入力端子と第１のＤタイプフリップフロップ
１０７−１から第ＮのＤタイプフリップフロップ１０７
−Ｎのクロック信号入力端子に接続される。
【００２１】第ｉ（１≦ｉ≦Ｎ）のＤタイプフリップフ
ロップ１０７−ｉの出力端子は、第ｉのデータビット信
号出力端子１０８−ｉに接続される。
ロップ１０７−ｉの出力端子は、第ｉのデータビット信
号出力端子１０８−ｉに接続される。
【００２２】次に、本実施形態による位相比較器１０２
−ｉ（１≦ｉ≦Ｎ）の構成を図２を参照して説明する。
−ｉ（１≦ｉ≦Ｎ）の構成を図２を参照して説明する。
【００２３】本実施形態による位相比較器１０２−ｉ
（１≦ｉ≦Ｎ）は、基準信号端子２０１、クロック信号
入力端子２０２、第１のＤタイプフリップフロップ２０
４、第２のＤタイプフリップフロップ２０５、第１の排
他的論理和ゲート２０６、第２の排他的論理和ゲート２
０７、アップ信号出力端子２０８、ダウン信号出力端子
２０９を備える。
（１≦ｉ≦Ｎ）は、基準信号端子２０１、クロック信号
入力端子２０２、第１のＤタイプフリップフロップ２０
４、第２のＤタイプフリップフロップ２０５、第１の排
他的論理和ゲート２０６、第２の排他的論理和ゲート２
０７、アップ信号出力端子２０８、ダウン信号出力端子
２０９を備える。
【００２４】基準信号入力端子２０１は、第１のＤタイ
プフリップフロップ２０４のデータ入力端子と第１の排
他的論理和ゲート２０６の１方の入力端子に接続され、
第１のＤタイプフリップフロップ２０４の出力端子は、
第１の排他的論理和ゲート２０６の他方の入力端子と第
２の排他的論理和ゲート２０７の１方の入力端子と第２
のＤタイプフリップフロップ４のデータ入力端子に接続
され、第２のＤタイプフリップフロップ２０５の出力端
子は第２の排他的論理和ゲート２０７の他方の入力端子
に接続され、第１の排他的論理和ゲート２０６の出力端
子はアップ信号出力端子２０８に接続され、第２の排他
的論理和ゲート５２０７出力端子はダウン信号出力端子
２０９に接続され、クロック信号入力端子２０２は、第
１のＤタイプフリップフロップ２０４のクロック信号端
子とインバータ２０３の入力端子に接続され、インバー
タ２０３の出力端子は第２のＤタイプフリップフロップ
２０５のクロック信号端子に接続される。
プフリップフロップ２０４のデータ入力端子と第１の排
他的論理和ゲート２０６の１方の入力端子に接続され、
第１のＤタイプフリップフロップ２０４の出力端子は、
第１の排他的論理和ゲート２０６の他方の入力端子と第
２の排他的論理和ゲート２０７の１方の入力端子と第２
のＤタイプフリップフロップ４のデータ入力端子に接続
され、第２のＤタイプフリップフロップ２０５の出力端
子は第２の排他的論理和ゲート２０７の他方の入力端子
に接続され、第１の排他的論理和ゲート２０６の出力端
子はアップ信号出力端子２０８に接続され、第２の排他
的論理和ゲート５２０７出力端子はダウン信号出力端子
２０９に接続され、クロック信号入力端子２０２は、第
１のＤタイプフリップフロップ２０４のクロック信号端
子とインバータ２０３の入力端子に接続され、インバー
タ２０３の出力端子は第２のＤタイプフリップフロップ
２０５のクロック信号端子に接続される。
【００２５】次に、本実施形態によるの位相比較器１０
２−ｉ（１≦ｉ≦Ｎ）の動作を図２、図３を参照して説
明する。なお、基準信号入力端子２０１に入力される入
力データビット信号が連続して同一の値をとる場合に
は、アップ信号もダウン信号もアクティブとならないの
が自明であるので、この場合の動作は省略する。なお、
この場合のアップ信号とダウン信号の波形はＬＯＷレベ
ル一定の波形である。
２−ｉ（１≦ｉ≦Ｎ）の動作を図２、図３を参照して説
明する。なお、基準信号入力端子２０１に入力される入
力データビット信号が連続して同一の値をとる場合に
は、アップ信号もダウン信号もアクティブとならないの
が自明であるので、この場合の動作は省略する。なお、
この場合のアップ信号とダウン信号の波形はＬＯＷレベ
ル一定の波形である。
【００２６】図３を参照すると、基準信号入力端子２０
１に入力される入力データビット信号が時刻Ｔ１１で変
化すると、アップ信号出力端子２０８から出力されるア
ップ信号は立ち上がる。クロック信号入力端子２０２に
入力される抽出クロック信号が時刻Ｔ１４で立ち上がる
と、アップ信号は立ち下がり、ダウン信号出力端子２０
９から出力されるダウン信号は立ち上がる。抽出クロッ
ク信号が時刻Ｔ１６で立ち下がると、ダウン信号は立ち
下がる。結局、基準信号の変化時刻からその次の抽出ク
ロック信号の立ち上がりの時刻までの間の期間におい
て、アップ信号はＨＩＧＨレベルとなり、基準信号が変
化した後の抽出クロック信号がＨＩＧＨレベルである期
間においてダウン信号はＨＩＧＨレベルとなる。このア
ップ信号とダウン信号を位相比較器、チャージポンプ、
ループフィルタ及び電圧制御発振器で構成される通常の
クロック信号抽出回路のチャージポンプに供給する場合
には、抽出クロック信号の立ち上がりが基準信号の隣接
する変化点間の中間点である時刻Ｔ１３にくるように抽
出クロック信号の位相が制御される。この制御が働いて
いるとき、位相比較器のアップ信号とダウン信号とはＨ
ＩＧＨレベルの幅が同じとなる。
１に入力される入力データビット信号が時刻Ｔ１１で変
化すると、アップ信号出力端子２０８から出力されるア
ップ信号は立ち上がる。クロック信号入力端子２０２に
入力される抽出クロック信号が時刻Ｔ１４で立ち上がる
と、アップ信号は立ち下がり、ダウン信号出力端子２０
９から出力されるダウン信号は立ち上がる。抽出クロッ
ク信号が時刻Ｔ１６で立ち下がると、ダウン信号は立ち
下がる。結局、基準信号の変化時刻からその次の抽出ク
ロック信号の立ち上がりの時刻までの間の期間におい
て、アップ信号はＨＩＧＨレベルとなり、基準信号が変
化した後の抽出クロック信号がＨＩＧＨレベルである期
間においてダウン信号はＨＩＧＨレベルとなる。このア
ップ信号とダウン信号を位相比較器、チャージポンプ、
ループフィルタ及び電圧制御発振器で構成される通常の
クロック信号抽出回路のチャージポンプに供給する場合
には、抽出クロック信号の立ち上がりが基準信号の隣接
する変化点間の中間点である時刻Ｔ１３にくるように抽
出クロック信号の位相が制御される。この制御が働いて
いるとき、位相比較器のアップ信号とダウン信号とはＨ
ＩＧＨレベルの幅が同じとなる。
【００２７】次に、本実施形態のクロック信号抽出回路
の動作を図１、図４を参照して説明する。なお、例とし
て、図１に示す回路の並列数Ｎが３であるとして説明す
るが、動作原理は、並列数が複数であれば、いかなる値
であっても、並列数が３の場合と同一である。
の動作を図１、図４を参照して説明する。なお、例とし
て、図１に示す回路の並列数Ｎが３であるとして説明す
るが、動作原理は、並列数が複数であれば、いかなる値
であっても、並列数が３の場合と同一である。
【００２８】図４には、第１のデータビット信号入力端
子１０１−１に入力されるデータビット信号１０９−
１、第２のデータビット信号入力端子１０１−２に入力
されるデータビット信号１０９−２、第３のデータビッ
ト信号入力端子１０１−３に入力されるデータビット信
号１０９−３が相互に遅延差によるスキューを有してい
る例が示されている。データビット信号１０９−１、１
０９−２、１０９−３の波形を４０１−１、４０１−
２、４０１−３に示す。
子１０１−１に入力されるデータビット信号１０９−
１、第２のデータビット信号入力端子１０１−２に入力
されるデータビット信号１０９−２、第３のデータビッ
ト信号入力端子１０１−３に入力されるデータビット信
号１０９−３が相互に遅延差によるスキューを有してい
る例が示されている。データビット信号１０９−１、１
０９−２、１０９−３の波形を４０１−１、４０１−
２、４０１−３に示す。
【００２９】このような例の場合、第３のデータビット
信号１０９−３だけから、図９に示す従来例によるクロ
ック信号抽出回路により、クロック信号抽出をすると、
図４の波形４０５に示すように第３のデータビット信号
１０９−３の隣接する変化点間の中間点に抽出クロック
信号の立ち上がりがくるようになる。この抽出クロック
信号で、例えば、データビット信号１０９−１をリタイ
ミングすると、データビット信号１０９−１はデータビ
ット信号１０９−３に対し遅延が大きくずれているの
で、このリタイミングのタイムマージンが小さくなって
しまう。
信号１０９−３だけから、図９に示す従来例によるクロ
ック信号抽出回路により、クロック信号抽出をすると、
図４の波形４０５に示すように第３のデータビット信号
１０９−３の隣接する変化点間の中間点に抽出クロック
信号の立ち上がりがくるようになる。この抽出クロック
信号で、例えば、データビット信号１０９−１をリタイ
ミングすると、データビット信号１０９−１はデータビ
ット信号１０９−３に対し遅延が大きくずれているの
で、このリタイミングのタイムマージンが小さくなって
しまう。
【００３０】これに対し、本実施形態によれば、第１の
位相比較器１０２−１は波形４０２−１、４０３−１に
示すようなアップ信号２０８−１、ダウン信号２０９−
１を出力し、第２の位相比較器１０２−２は波形４０２
−２、４０３−２に示すようなアップ信号２０８−２、
ダウン信号２０９−２を出力し、第３の位相比較器１０
２−３は波形４０２−３、４０３−３に示すようなアッ
プ信号２０８−３、ダウン信号２０９−３を出力する。
アップ信号２０８−１、ダウン信号２０９−１は、電圧
制御発振器１０６が抽出クロック信号線１１０に出力す
る抽出クロック信号の立ち上がりが第１のデータビット
信号１０９−１の隣接する変化点間の中間点に来るよう
に制御し、アップ信号２０８−２、ダウン信号２０９−
２は、電圧制御発振器１０６が抽出クロック信号線１１
０に出力する抽出クロック信号の立ち上がりが第２のデ
ータビット信号１０９−２の隣接する変化点間の中間点
に来るように制御し、アップ信号２０８−３、ダウン信
号２０９−３は、電圧制御発振器１０６が抽出クロック
信号線１１０に出力する抽出クロック信号の立ち上がり
が第３のデータビット信号１０９−３の隣接する変化点
間の中間点に来るように制御する。しかし、チャージポ
ンプ１０３−１、１０３−２、１０３−３がそれぞれ位
相比較器１０２−１、１０２−２、１０２−３から入力
するアップ信号、ダウン信号に応じて加算器１０４を介
してループフィルタ１０５に充電する電荷又はループフ
ィルタ１０５から放電する電荷はループフィルタ１０５
で平均化され、平均化された電荷量に応じて平均化され
た制御電圧により電圧制御発振器１０６は発振周波数が
制御される。従って、電圧制御発振器１０６が抽出クロ
ック信号線１１０に出力する抽出クロック信号は波形４
０４に示すように、データビット信号１０９−１の隣接
する変化点間の中間点、データビット信号１０９−１の
隣接する変化点間の中間点及びデータビット信号１０９
−１の隣接する変化点間の中間点の間の中間点となる。
波形４０４は、データビット信号１０９−３に対して
は、リタイミングマージンを減らす方向に制御されてい
るが、データビット信号１０９−１に対しては、リタイ
ミングマージンを増やす方向に制御されている。従っ
て、全てのデータビット信号についての視点で見ると、
リタイミングマージンを増加させる方向に制御されてい
る。
位相比較器１０２−１は波形４０２−１、４０３−１に
示すようなアップ信号２０８−１、ダウン信号２０９−
１を出力し、第２の位相比較器１０２−２は波形４０２
−２、４０３−２に示すようなアップ信号２０８−２、
ダウン信号２０９−２を出力し、第３の位相比較器１０
２−３は波形４０２−３、４０３−３に示すようなアッ
プ信号２０８−３、ダウン信号２０９−３を出力する。
アップ信号２０８−１、ダウン信号２０９−１は、電圧
制御発振器１０６が抽出クロック信号線１１０に出力す
る抽出クロック信号の立ち上がりが第１のデータビット
信号１０９−１の隣接する変化点間の中間点に来るよう
に制御し、アップ信号２０８−２、ダウン信号２０９−
２は、電圧制御発振器１０６が抽出クロック信号線１１
０に出力する抽出クロック信号の立ち上がりが第２のデ
ータビット信号１０９−２の隣接する変化点間の中間点
に来るように制御し、アップ信号２０８−３、ダウン信
号２０９−３は、電圧制御発振器１０６が抽出クロック
信号線１１０に出力する抽出クロック信号の立ち上がり
が第３のデータビット信号１０９−３の隣接する変化点
間の中間点に来るように制御する。しかし、チャージポ
ンプ１０３−１、１０３−２、１０３−３がそれぞれ位
相比較器１０２−１、１０２−２、１０２−３から入力
するアップ信号、ダウン信号に応じて加算器１０４を介
してループフィルタ１０５に充電する電荷又はループフ
ィルタ１０５から放電する電荷はループフィルタ１０５
で平均化され、平均化された電荷量に応じて平均化され
た制御電圧により電圧制御発振器１０６は発振周波数が
制御される。従って、電圧制御発振器１０６が抽出クロ
ック信号線１１０に出力する抽出クロック信号は波形４
０４に示すように、データビット信号１０９−１の隣接
する変化点間の中間点、データビット信号１０９−１の
隣接する変化点間の中間点及びデータビット信号１０９
−１の隣接する変化点間の中間点の間の中間点となる。
波形４０４は、データビット信号１０９−３に対して
は、リタイミングマージンを減らす方向に制御されてい
るが、データビット信号１０９−１に対しては、リタイ
ミングマージンを増やす方向に制御されている。従っ
て、全てのデータビット信号についての視点で見ると、
リタイミングマージンを増加させる方向に制御されてい
る。
【００３１】なお、第ｉのデータビット信号入力端子か
ら入力される入力データビット信号が連続して同一の値
をとる場合には、第ｉの位相比較器１０２−ｉが出力す
るアップ信号２０８−ｉもダウン信号２０９−ｉもアク
ティブとならずに、ループフィルタ１０５に影響を与え
ないのは、自明である。時間的に隣接するビットが相違
する入力データビット列の系列の位相比較器とチャージ
ポンプのみがループフィルタ１０５に影響を与える。
ら入力される入力データビット信号が連続して同一の値
をとる場合には、第ｉの位相比較器１０２−ｉが出力す
るアップ信号２０８−ｉもダウン信号２０９−ｉもアク
ティブとならずに、ループフィルタ１０５に影響を与え
ないのは、自明である。時間的に隣接するビットが相違
する入力データビット列の系列の位相比較器とチャージ
ポンプのみがループフィルタ１０５に影響を与える。
【００３２】図５を参照すると、チャージポンプ１０３
−ｉ（１≦ｉ≦Ｎ）は、電流源５０３−ｉ、アップ信号
２０８−ｉにより制御されるスイッチ５０１−ｉ、ダウ
ン信号２０９−ｉにより制御されるスイッチ５０２−ｉ
及び電流源５０４−ｉをこの順に直列に接続することに
より構成される。また、加算器１０４はワイヤードオア
構成の布線により構成され、ループフィルタ１０５はコ
ンデンサ５０５により構成される。加算器１０４を演算
増幅器を用いた構成としても良い。更に、加算器１０４
とループフィルタ１０５を一体化して演算増幅器を用い
た構成としても良い。
−ｉ（１≦ｉ≦Ｎ）は、電流源５０３−ｉ、アップ信号
２０８−ｉにより制御されるスイッチ５０１−ｉ、ダウ
ン信号２０９−ｉにより制御されるスイッチ５０２−ｉ
及び電流源５０４−ｉをこの順に直列に接続することに
より構成される。また、加算器１０４はワイヤードオア
構成の布線により構成され、ループフィルタ１０５はコ
ンデンサ５０５により構成される。加算器１０４を演算
増幅器を用いた構成としても良い。更に、加算器１０４
とループフィルタ１０５を一体化して演算増幅器を用い
た構成としても良い。
【００３３】［実施形態２］実施形態１によるクロック
信号抽出回路によると、データビット信号の間のスキュ
ーに偏りがある場合には、抽出クロック信号の位置も偏
ってしまう。例えば図４の例で、第１のデータビット信
号１０９−１と第２のデータビット信号１０９−２の間
のスキューが０でこれらのデータビット信号と第３のデ
ータビット信号１０９−３の間にスキューがある場合に
は、３つのデータビット信号についての位相差を全部加
算し平均化してしまうので、第１のデータビット信号１
０９−１と第２のデータビット信号１０９−２に対して
はリタイミングマージンが増加するが第３のデータビッ
ト信号１０９−３に対してはリタイミングマージンが下
がってしまう。
信号抽出回路によると、データビット信号の間のスキュ
ーに偏りがある場合には、抽出クロック信号の位置も偏
ってしまう。例えば図４の例で、第１のデータビット信
号１０９−１と第２のデータビット信号１０９−２の間
のスキューが０でこれらのデータビット信号と第３のデ
ータビット信号１０９−３の間にスキューがある場合に
は、３つのデータビット信号についての位相差を全部加
算し平均化してしまうので、第１のデータビット信号１
０９−１と第２のデータビット信号１０９−２に対して
はリタイミングマージンが増加するが第３のデータビッ
ト信号１０９−３に対してはリタイミングマージンが下
がってしまう。
【００３４】実施形態２は上段落に記載の問題点を解決
するものである。
するものである。
【００３５】実施形態２の構成が実施形態１の構成と異
なる点は、第１〜第Ｎのチャージポンプ１０３−１〜１
０３−Ｎ、加算器１０４が除去され、最長パルス選択回
路６０１、６０３、最短パルス選択回路６０２、６０４
が追加されている点である。
なる点は、第１〜第Ｎのチャージポンプ１０３−１〜１
０３−Ｎ、加算器１０４が除去され、最長パルス選択回
路６０１、６０３、最短パルス選択回路６０２、６０４
が追加されている点である。
【００３６】最長パルス選択回路６０１は、アップ信号
２０８−１、２０８−２、・・・、２０８−Ｎを入力
し、これらのうち最もパルス長が長いアップ信号を出力
する。最短パルス選択回路６０２はアップ信号２０８−
１、２０８−２、・・・、２０８−Ｎを入力し、これら
のうち最もパルス長が短いアップ信号を出力する。同様
に、最長パルス選択回路６０３は、ダウン信号２０９−
１、２０９−２、・・・、２０９−Ｎを入力し、これら
のうち最もパルス長が長いアップ信号を出力する。最短
パルス選択回路６０４はダウン信号２０９−１、２０８
−９、・・・、２０９−Ｎを入力し、これらのうち最も
パルス長が短いアップ信号を出力する。最長パルス選択
回路６０１、６０３は例えば図７に示すような多入力の
論理和ゲートにより構成される。最短パルス選択回路６
０２、６０４は例えば図８に示すような多入力の論理積
ゲートにより構成される。
２０８−１、２０８−２、・・・、２０８−Ｎを入力
し、これらのうち最もパルス長が長いアップ信号を出力
する。最短パルス選択回路６０２はアップ信号２０８−
１、２０８−２、・・・、２０８−Ｎを入力し、これら
のうち最もパルス長が短いアップ信号を出力する。同様
に、最長パルス選択回路６０３は、ダウン信号２０９−
１、２０９−２、・・・、２０９−Ｎを入力し、これら
のうち最もパルス長が長いアップ信号を出力する。最短
パルス選択回路６０４はダウン信号２０９−１、２０８
−９、・・・、２０９−Ｎを入力し、これらのうち最も
パルス長が短いアップ信号を出力する。最長パルス選択
回路６０１、６０３は例えば図７に示すような多入力の
論理和ゲートにより構成される。最短パルス選択回路６
０２、６０４は例えば図８に示すような多入力の論理積
ゲートにより構成される。
【００３７】第１のチャージポンプ６０５は、最長パル
ス選択回路６０１が出力する最長アップ信号と最長パル
ス選択回路６０３が出力する最長ダウン信号を入力し
て、これらの信号に応じたループフィルタを充電又は放
電するための電流を発生する。同様に、第２のチャージ
ポンプ６０６は、最短パルス選択回路６０２が出力する
最短アップ信号と最短パルス選択回路６０４が出力する
最短ダウン信号を入力して、これらの信号に応じたルー
プフィルタを充電又は放電するための電流を発生する。
ス選択回路６０１が出力する最長アップ信号と最長パル
ス選択回路６０３が出力する最長ダウン信号を入力し
て、これらの信号に応じたループフィルタを充電又は放
電するための電流を発生する。同様に、第２のチャージ
ポンプ６０６は、最短パルス選択回路６０２が出力する
最短アップ信号と最短パルス選択回路６０４が出力する
最短ダウン信号を入力して、これらの信号に応じたルー
プフィルタを充電又は放電するための電流を発生する。
【００３８】第１のチャージポンプ６０５、第２のチャ
ージポンプ６０６、加算器６０７の構成例は図５に示す
ものと同様なものである。
ージポンプ６０６、加算器６０７の構成例は図５に示す
ものと同様なものである。
【００３９】なお、位相比較器１０２−１〜１０２−Ｎ
が出力するダウン信号のパルス長は、図４に示すように
全て等しいので、最長パルス選択回路６０３、最短パル
ス選択回路６０４を除去して、任意に選択した位相比較
器１０２−ｉ（１≦ｉ≦Ｎ）の出力するダウン信号２０
９−ｉを第１のチャージポンプ６０５と第２のチャージ
ポンプ６０６に直接供給しても良い。
が出力するダウン信号のパルス長は、図４に示すように
全て等しいので、最長パルス選択回路６０３、最短パル
ス選択回路６０４を除去して、任意に選択した位相比較
器１０２−ｉ（１≦ｉ≦Ｎ）の出力するダウン信号２０
９−ｉを第１のチャージポンプ６０５と第２のチャージ
ポンプ６０６に直接供給しても良い。
【００４０】本実施形態によれば、変化タイミングが最
も早いデータビット信号の互いに隣接する変化タイミン
グの間の中間タイミングと変化タイミングが最も遅いデ
ータビット信号の互いに隣接する変化タイミングの間の
中間タイミング値との間の中間タイミングにおいて立ち
上がるように抽出クロック信号が制御される。従ってデ
ータビット信号の間のスキューに偏りがある場合にも、
抽出クロック信号の位置は偏らない。例えば図４の例
で、第１のデータビット信号１０９−１と第２のデータ
ビット信号１０９−２の間のスキューが０でこれらのデ
ータビット信号と第３のデータビット信号１０９−３の
間にスキューがある場合でも、第１のデータビット信号
１０９−１又は第２のデータビット信号１０９−２及び
第３のデータビット信号１０９−３に基づいて抽出クロ
ック信号の位相制御が行われる。従って、全てのデータ
ビット信号についての視点で見ると、データビット信号
の間のスキューに偏りがある場合にも、リタイミングマ
ージンを増加させる方向に制御されている。
も早いデータビット信号の互いに隣接する変化タイミン
グの間の中間タイミングと変化タイミングが最も遅いデ
ータビット信号の互いに隣接する変化タイミングの間の
中間タイミング値との間の中間タイミングにおいて立ち
上がるように抽出クロック信号が制御される。従ってデ
ータビット信号の間のスキューに偏りがある場合にも、
抽出クロック信号の位置は偏らない。例えば図４の例
で、第１のデータビット信号１０９−１と第２のデータ
ビット信号１０９−２の間のスキューが０でこれらのデ
ータビット信号と第３のデータビット信号１０９−３の
間にスキューがある場合でも、第１のデータビット信号
１０９−１又は第２のデータビット信号１０９−２及び
第３のデータビット信号１０９−３に基づいて抽出クロ
ック信号の位相制御が行われる。従って、全てのデータ
ビット信号についての視点で見ると、データビット信号
の間のスキューに偏りがある場合にも、リタイミングマ
ージンを増加させる方向に制御されている。
【００４１】なお、全てのデータビット信号に変化がな
い場合には最長パルス選択回路６０１、６０３、最短パ
ルス選択回路６０２、６０４はパルスを出力しないが、
この時には制御は行われない。最長パルス選択回路６０
１、６０３がパルスを出力しない確率よりも、最短パル
ス選択回路６０２、６０４がパルスを出力しない確率の
方が高いので、抽出クロック信号の立ち上がりのタイミ
ングは、これらの回路がパルスを出力しないことが全く
ないとした場合と比較して、最長パルスのみを用いて制
御した場合のタイミングの方向に変位するが、実用上は
問題ない。また、データビット数が多い場合には、この
傾向は殆どなくなる。
い場合には最長パルス選択回路６０１、６０３、最短パ
ルス選択回路６０２、６０４はパルスを出力しないが、
この時には制御は行われない。最長パルス選択回路６０
１、６０３がパルスを出力しない確率よりも、最短パル
ス選択回路６０２、６０４がパルスを出力しない確率の
方が高いので、抽出クロック信号の立ち上がりのタイミ
ングは、これらの回路がパルスを出力しないことが全く
ないとした場合と比較して、最長パルスのみを用いて制
御した場合のタイミングの方向に変位するが、実用上は
問題ない。また、データビット数が多い場合には、この
傾向は殆どなくなる。
【００４２】
【発明の効果】以上説明したように本発明によれば、複
数データビット信号のリタイミング又は同期化に使用す
るクロック信号を生成するクロック信号抽出回路におい
て、データビット信号毎に位相比較器およびチャージポ
ンプ回路を配置し、それらの出力を加算しループフィル
タで平均化するので、複数ビット全体のリタイミングマ
ージンを増加させることができるという効果が奏され
る。
数データビット信号のリタイミング又は同期化に使用す
るクロック信号を生成するクロック信号抽出回路におい
て、データビット信号毎に位相比較器およびチャージポ
ンプ回路を配置し、それらの出力を加算しループフィル
タで平均化するので、複数ビット全体のリタイミングマ
ージンを増加させることができるという効果が奏され
る。
【００４３】また、本発明によれば、変化タイミングが
最も早いデータビット信号の互いに隣接する変化タイミ
ングの間の中間タイミングと変化タイミングが最も遅い
データビット信号の互いに隣接する変化タイミングの間
の中間タイミング値との間の中間タイミングにおいて立
ち上がるように抽出クロック信号が制御される。従って
データビット信号の間のスキューに偏りがある場合に
も、抽出クロック信号の位置は偏らない。従って、全て
のデータビット信号についての視点で見ると、データビ
ット信号の間のスキューに偏りがある場合にも、リタイ
ミングマージンを増加させる方向に制御されている。
最も早いデータビット信号の互いに隣接する変化タイミ
ングの間の中間タイミングと変化タイミングが最も遅い
データビット信号の互いに隣接する変化タイミングの間
の中間タイミング値との間の中間タイミングにおいて立
ち上がるように抽出クロック信号が制御される。従って
データビット信号の間のスキューに偏りがある場合に
も、抽出クロック信号の位置は偏らない。従って、全て
のデータビット信号についての視点で見ると、データビ
ット信号の間のスキューに偏りがある場合にも、リタイ
ミングマージンを増加させる方向に制御されている。
【００４４】更に、本発明によれば、クロック信号抽出
回路において回路規模および消費電力の大部分を占める
電圧制御発振器及びループフィルタを共通に使うので、
回路規模、消費電力の増大を招かないという効果が奏さ
れる。
回路において回路規模および消費電力の大部分を占める
電圧制御発振器及びループフィルタを共通に使うので、
回路規模、消費電力の増大を招かないという効果が奏さ
れる。
【図１】本発明の実施形態１によるクロック信号抽出回
路を有するパラレルディジタルインタフェースの構成を
示すブロック図である。
路を有するパラレルディジタルインタフェースの構成を
示すブロック図である。
【図２】本発明の実施形態による図１に示す位相比較器
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】本発明の実施形態による図２に示す位相比較器
の各部の信号波形を示すタイミング図である。
の各部の信号波形を示すタイミング図である。
【図４】本発明の実施形態による図１に示すクロック信
号抽出回路の要部の信号波形を示すタイミング図であ
る。
号抽出回路の要部の信号波形を示すタイミング図であ
る。
【図５】本発明の実施形態による図１に示すチャージポ
ンプ、加算器、ループフィルタの構成例を示す回路図で
ある。
ンプ、加算器、ループフィルタの構成例を示す回路図で
ある。
【図６】本発明の実施形態２によるクロック信号抽出回
路を有するパラレルディジタルインタフェースの構成を
示すブロック図である。
路を有するパラレルディジタルインタフェースの構成を
示すブロック図である。
【図７】本発明の実施形態２による最長パルス選択回路
の構成例を示す回路図である。
の構成例を示す回路図である。
【図８】本発明の実施形態２による最短パルス選択回路
の構成例を示す回路図である。
の構成例を示す回路図である。
【図９】従来例によるクロック信号抽出回路を有するパ
ラレルディジタルインタフェースの構成を示すブロック
図である。
ラレルディジタルインタフェースの構成を示すブロック
図である。
１０１−１〜１０１−Ｎ データビット信号入力端子
１０２−１〜１０２−Ｎ 位相比較器
１０３−１〜１０３−Ｎ チャージポンプ
１０４ 加算器
１０５ ループフィルタ
１０６ 電圧制御発振器
１０７−１〜１０７−Ｎ Ｄタイプフリップフロップ
１０８−１〜１０８−Ｎ データビット信号出力端子
６０１、６０３ 最長パルス選択回路
６０２、６０４ 最短パルス選択回路
６０５、６０６ チャージポンプ
６０７ 加算器
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/033
H03L 7/08
H03L 7/087
Claims (9)
- 【請求項１】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
するクロック信号抽出回路において、 各々が各データビット信号と抽出クロック信号との位相
を比較し、比較結果に応じて位相差信号を生成するＮ個
の位相比較器と、 Ｎ個の前記位相差信号を平均化して制御電圧を生成する
回路と、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成する電圧制御発振器と、 を備えることを特徴とするクロック信号抽出回路。 - 【請求項２】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
するクロック信号抽出回路において、 各々が各データビット信号と抽出クロック信号との位相
を比較し、比較結果に応じて位相差信号を生成するＮ個
の位相比較器と、 Ｎ個の前記位相差信号のうち最大位相差を示す信号と最
小位相差を示す信号を基に制御電圧を生成する回路と、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成する電圧制御発振器と、 を備えることを特徴とするクロック信号抽出回路。 - 【請求項３】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
する回路において、 各々が各データビット信号と抽出クロック信号との位相
を比較し、比較結果に応じてアップ信号とダウン信号を
出力するＮ個の位相比較器と、 各々が各位相比較器より入力するアップ信号とダウン信
号に応じたループフィルタに流す電流を生成するＮ個の
チャージポンプと、 前記Ｎ個のチャージポンプが生成する電流を加算する加
算器と、 前記加算器で加算された電流に応じた制御電圧を生成す
るループフィルタと、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成する電圧制御発振器と、 を備えることを特徴とするクロック信号抽出回路。 - 【請求項４】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
する回路において、 各々が各データビット信号と抽出クロック信号との位相
を比較し、比較結果に応じてアップ信号とダウン信号を
出力するＮ個の位相比較器と、 Ｎ個のアップ信号のうち最大位相差を示すアップ信号を
選択する選択回路と、 前記Ｎ個のアップ信号のうち最小位相差を示すアップ信
号を選択する回路と、 Ｎ個のダウン信号のうち最大位相差を示すダウン信号を
選択する選択回路と、 前記Ｎ個のダウン信号のうち最小位相差を示すダウン信
号を選択する選択回路と、 前記最大位相差を示すアップ信号と前記最大位相差を示
すダウン信号に応じたループフィルタに流す電流を生成
する第１のチャージポンプと、 前記最小位相差を示すアップ信号と前記最小位相差を示
すダウン信号に応じたループフィルタに流す電流を生成
する第２のチャージポンプと、 前記第１と第２のチャージポンプが生成する電流を加算
する加算器と、 前記加算器で加算された電流に応じた制御電圧を生成す
るループフィルタと、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成する電圧制御発振器と、 を備えることを特徴とするクロック信号抽出回路。 - 【請求項５】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
する回路において、 各々が各データビット信号と抽出クロック信号との位相
を比較し、比較結果に応じてアップ信号とダウン信号を
出力するＮ個の位相比較器と、 Ｎ個のアップ信号のうち最大位相差を示すアップ信号を
選択する選択回路と、 前記Ｎ個のアップ信号のうち最小位相差を示すアップ信
号を選択する回路と、 前記最大位相差を示すアップ信号とＮ個のダウン信号の
うちの１のダウン信号に応じたループフィルタに流す電
流を生成する第１のチャージポンプと、 前記最小位相差を示すアップ信号とＮ個のダウン信号の
うちの１のダウン信号に応じたループフィルタに流す電
流を生成する第２のチャージポンプと、 前記第１と第２のチャージポンプが生成する電流を加算
する加算器と、 前記加算器で加算された電流に応じた制御電圧を生成す
るループフィルタと、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成する電圧制御発振器と、 を備えることを特徴とするクロック信号抽出回路。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
クロック信号抽出回路と、 各々が各データビット信号を前記抽出クロック信号に同
期化させて出力するＮ個のフリップフロップを備えるこ
とを特徴とするパラレルディジタルインタフェース。 - 【請求項７】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
するクロック信号抽出方法において、 各データビット信号と抽出クロック信号との位相を比較
し、比較結果に応じてＮ個（Ｎは２以上の整数）の位相
差信号を生成するステップと、 前記Ｎ個の位相差信号を平均化して制御電圧を生成する
ステップと、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成するステップと、 を有することを特徴とするクロック信号抽出方法。 - 【請求項８】 パラレル伝送されてくるＮ個（Ｎは２以
上の整数）のデータビット信号からクロック信号を抽出
するクロック信号抽出方法において、 各データビット信号と抽出クロック信号との位相を比較
し、比較結果に応じてＮ個の位相差信号を生成するステ
ップと、 前記Ｎ個の前記位相差信号のうち最大位相差を示す信号
と最小位相差を示す信号を基に制御電圧を生成するステ
ップと、 前記制御電圧に応じた周波数の前記抽出クロック信号を
生成するステップと、 を有することを特徴とするクロック信号抽出方法。 - 【請求項９】 請求項７又は８に記載のクロック信号抽
出方法の各ステップと、 前記抽出クロック信号で前記Ｎ個のデータビット信号を
同期化するステップと、 を有することを特徴とするパラレルデータビット信号の
同期化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29270299A JP3425905B2 (ja) | 1999-10-14 | 1999-10-14 | クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法 |
| US09/689,528 US6836522B1 (en) | 1999-10-14 | 2000-10-12 | Clock signal extracting circuit, parallel digital interface including clock signal extracting circuit, clock signal extracting method and parallel data bit signal synchronizing method using clock signal extracting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29270299A JP3425905B2 (ja) | 1999-10-14 | 1999-10-14 | クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法 |
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Family Applications (1)
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-
1999
- 1999-10-14 JP JP29270299A patent/JP3425905B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-12 US US09/689,528 patent/US6836522B1/en not_active Expired - Fee Related
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